JP2008511890A5 - - Google Patents
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- アトミック・オペレーションを用いて、情報単位を変更する方法であって、
メモリ・モジュールの第1のアドレスに配置された情報単位と関連したスヌーピング・タイプのアトミック・オペレーションを開始する要求を第1のバスを介して第1の要求構成要素から受け取るステップと、
前記情報単位を前記第1のバスを介して前記第1の要求構成要素に与えるステップと、
前記第1の要求構成要素により前記情報単位を更新して、当該更新された情報単位を与えるステップと、
前記更新された情報単位と関連しているスヌーピング・タイプのアトミック・オペレーションを完了しようと試みるステップと、
前記受け取るステップ、前記与えるステップ及び前記試みるステップ中に、前記第1のアドレスがロッキング・タイプのアトミック・オペレーションの結果としてロックされた場合、前記第1の要求構成要素により前記スヌーピング・タイプのアトミック・オペレーションを失敗したアトミック・オペレーションとして定義するステップと
を備える方法。 - アトミック・オペレーションを用いて、情報単位を変更する装置であって、
情報単位を第1のアドレスに格納するよう適合されたメモリ・モジュールと、
第1のバス及び前記メモリ・モジュールに結合されたコントローラと、を備え、
前記コントローラが、
メモリ・モジュールの第1のアドレスに配置された情報単位と関連したスヌーピング・タイプのアトミック・オペレーションを開始する要求を受け取り、
前記情報単位を前記第1のバスを介して与え、
前記更新された情報単位の前記スヌーピング・タイプのアトミック・オペレーションを完了しようと試み、
前記受け取る段階、前記与える段階、及び前記試みる段階のうちの少なくとも1つの段階中に、前記第1のアドレスがロッキング・タイプのアトミック・オペレーションの結果としてロックされた場合、前記アトミック・オペレーションを失敗したアトミック・オペレーションとして定義するよう適合されている、装置。 - 前記ロッキング・タイプのアトミック・オペレーションを開始する要求が、第2のバスを介して与えられる請求項2記載の装置。
- 前記情報単位が、セマフォーを備える請求項2記載の装置。
- 前記コントローラが更に、失敗したアトミック・オペレーションを前記第1のバスを介して送るよう適合されている請求項2記載の装置。
- 前記ロッキング・タイプのアトミック・オペレーションが、ロッキング・タイプのアトミック読み出しオペレーションである請求項2記載の装置。
- 前記第1のバスに結合された第1のプロセッサと、前記第2のバスに結合された第2のプロセッサとを更に備える請求項2記載の装置。
- 情報単位を変更する装置であって、
第1のバスを介して、メモリ・モジュールの第1のアドレスに配置された情報単位のアトミック読み出しオペレーションを実行する要求を送り、且つ前記情報単位を更新して、当該更新された情報単位を与えるよう適合された第1の要求構成要素と、
前記情報単位を前記第1のバスを介して与えることを促進するよう構成されたコントローラと、を備え、
前記第1の要求構成要素が更に、受け取ることと与えることとのうちの少なくとも1つの段階中に、前記第1のアドレスがロッキング・タイプのアトミック・オペレーションの結果としてロックされない場合、前記更新された情報単位のスヌーピング・タイプのアトミック書き込みオペレーションを実行するよう試みるよう適合されている、装置。 - 前記コントローラが更に、失敗したアトミック・オペレーションを前記第1のバスを介して送るよう適合されている請求項8記載の装置。
- 前記ロッキング・タイプのアトミック・オペレーションが、ロッキング・タイプのアトミック読み出しオペレーションである請求項8記載の装置。
- 前記ロッキング・タイプのアトミック・オペレーションを開始するよう適合された第2の要求構成要素を更に備える請求項8記載の装置。
- 前記第1の要求構成要素が、プロセッサである請求項8記載の装置。
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US5548780A (en) * | 1994-07-21 | 1996-08-20 | Apple Computer, Inc. | Method for semaphore communication between incompatible bus locking architectures |
US5761731A (en) * | 1995-01-13 | 1998-06-02 | Digital Equipment Corporation | Method and apparatus for performing atomic transactions in a shared memory multi processor system |
US5727172A (en) * | 1995-05-01 | 1998-03-10 | Motorola, Inc. | Method and apparatus for performing atomic accesses in a data processing system |
US6529933B1 (en) * | 1995-06-07 | 2003-03-04 | International Business Machines Corporation | Method and apparatus for locking and unlocking a semaphore |
US5664092A (en) * | 1995-09-20 | 1997-09-02 | National Instruments Corporation | System and method for performing locked test and set operations in an instrumentation system |
US6446149B1 (en) * | 1998-03-03 | 2002-09-03 | Compaq Information Technologies Group, L.P. | Self-modifying synchronization memory address space and protocol for communication between multiple busmasters of a computer system |
US6377581B1 (en) * | 1998-05-14 | 2002-04-23 | Vlsi Technology, Inc. | Optimized CPU-memory high bandwidth multibus structure simultaneously supporting design reusable blocks |
US6260098B1 (en) * | 1998-12-17 | 2001-07-10 | International Business Machines Corporation | Shared peripheral controller |
US6381663B1 (en) * | 1999-03-26 | 2002-04-30 | Hewlett-Packard Company | Mechanism for implementing bus locking with a mixed architecture |
US6490642B1 (en) * | 1999-08-12 | 2002-12-03 | Mips Technologies, Inc. | Locked read/write on separate address/data bus using write barrier |
US6487622B1 (en) * | 1999-10-28 | 2002-11-26 | Ncr Corporation | Quorum arbitrator for a high availability system |
DE60143747D1 (de) | 2000-06-12 | 2011-02-10 | Mips Tech Inc | Verfahren und vorrichtung zur implementierung der atomizität von speicheroperationen in dynamischen multi-streaming-prozessoren |
US6839816B2 (en) * | 2002-02-26 | 2005-01-04 | International Business Machines Corporation | Shared cache line update mechanism |
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