JP7236011B2 - アクセラレータ制御システムおよびアクセラレータ制御方法 - Google Patents
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Description
本発明は、アクセラレータ制御システムおよびアクセラレータ制御方法に関する。
ＧＰＵ（Graphics Processing Unit）やＦＰＧＡ（Field Programmable Gate Array）等のアクセラレータにソフトウェアアプリケーション（以下、ＡＰＬという）の処理の一部をオフロードし、ソフトウェア（ＣＰＵ処理）のみでは到達できない性能や電力効率を実現する例が増えてきている。
ＮＦＶ（Network Functions Virtualization）やＳＤＮ（Software Defined Network）を構成するデータセンタなど、大規模なサーバクラスタにおいて、上記のようなアクセラレータを適用するケースが想定される（非特許文献１参照）。
ＮＦＶ（Network Functions Virtualization）やＳＤＮ（Software Defined Network）を構成するデータセンタなど、大規模なサーバクラスタにおいて、上記のようなアクセラレータを適用するケースが想定される（非特許文献１参照）。
従来のサーバ負荷要因のオフロードについて説明する。
図１１は、汎用的なコンピュータに特定の処理に特化した演算装置を追加した演算システムの概略構成図である。
図１１の左図は、プログラマブルでない（機能追加できない）演算システム１０Ａの構成図である。
図１１の左図に示す演算システム１０Ａは、ＣＰＵ１１と、通信ネットワークに接続するためのＮＩＣ（Network Interface Card）１２と、を備える。ＣＰＵ１１は、複数のＣｏｒｅ１１ａを搭載するＣｏｒｅプロセッサである。図１１の左図では、ＡＰＬおよびパケット処理がＣｏｒｅ１１ａを使用する状況をイメージ表現している。図１１の左図の細矢印に示すように、演算システム１０ＡにおけるＣＰＵ１１は、ＡＰＬの実行に先立ってパケット処理（あるいはパケット処理とＡＰＬの並列処理）を行わなければならず、処理速度が遅い。
図１１は、汎用的なコンピュータに特定の処理に特化した演算装置を追加した演算システムの概略構成図である。
図１１の左図は、プログラマブルでない（機能追加できない）演算システム１０Ａの構成図である。
図１１の左図に示す演算システム１０Ａは、ＣＰＵ１１と、通信ネットワークに接続するためのＮＩＣ（Network Interface Card）１２と、を備える。ＣＰＵ１１は、複数のＣｏｒｅ１１ａを搭載するＣｏｒｅプロセッサである。図１１の左図では、ＡＰＬおよびパケット処理がＣｏｒｅ１１ａを使用する状況をイメージ表現している。図１１の左図の細矢印に示すように、演算システム１０ＡにおけるＣＰＵ１１は、ＡＰＬの実行に先立ってパケット処理（あるいはパケット処理とＡＰＬの並列処理）を行わなければならず、処理速度が遅い。
図１１の右図に示す演算システム１０Ｂは、ＮＩＣ１２に代えて、アクセラレータ付きのＮＩＣであるＳｍａｒｔＮＩＣ１３を備える。ＳｍａｒｔＮＩＣ１３は、処理能力が落ちる原因となるＩＰパケット処理など、負荷のかかる処理をオフロードしてＣＰＵ１１の負荷を軽減することができるＮＩＣである。ＳｍａｒｔＮＩＣ１３は、パケット処理用の演算回路にプログラムでき、パケット処理用プログラムをオフロード可能である（図１１の符号ａ参照）。図１１の右図の太矢印に示すように、ＳｍａｒｔＮＩＣ１３を利用することで、例えば仮想サーバ環境のアクセラレーションによる処理能力を向上させることができる。
図１２および図１３は、汎用サーバ上で動作するソフトウェアの機能を、アクセラレータボードにオフロードする機能を説明する図である。
図１２および図１３に示すように、汎用サーバ３０は、汎用サーバ３０上で動作するソフトウェアの機能を、アクセラレータボード４０のＦＰＧＡ機能部４１にオフロードすることで、さらなる高速化やＣＰＵリソースの削減を図る。また、仮想化により複数のユーザ端末２２が同一の汎用サーバ３０上に併存することが増えており、アクセラレータボード４０を搭載した汎用サーバ３０においてもシステム運用者２１がアクセラレータボード４０を使用し、複数のユーザ端末２２に複数の機能を提供するケースが増えてきている。
図１２および図１３に示すように、汎用サーバ３０は、汎用サーバ３０上で動作するソフトウェアの機能を、アクセラレータボード４０のＦＰＧＡ機能部４１にオフロードすることで、さらなる高速化やＣＰＵリソースの削減を図る。また、仮想化により複数のユーザ端末２２が同一の汎用サーバ３０上に併存することが増えており、アクセラレータボード４０を搭載した汎用サーバ３０においてもシステム運用者２１がアクセラレータボード４０を使用し、複数のユーザ端末２２に複数の機能を提供するケースが増えてきている。
谷所 他, "P4/Cを用いたSmartNICファームウェア開発の取り組み," ,［online］,OkinawaOpenDays2017. [令和１年8月1日検索] ,インターネット〈URL:https://www.okinawaopenlabs.com/ood/2017/wp-content/uploads/sites/4/2017/12/fujitsu_3.pdf〉
しかしながら、従来の技術では、サーバを操作することができる人（システム運用者や不正アクセス者等）が意図せずまたは悪意を持ってアクセラレータの中身を書き換えてしまう可能性があり、アクセラレータの適切な管理ができなくなる懸念がある。システム運用者の運用ミス、あるいは、悪意あるユーザによってアクセラレータの機能が書き換えられてしまうと、意図しない動作をしてしまう場合があるという課題がある。
例えば、図１２の符号ｂに示すように、システム運用者２１が、汎用サーバ３０上で動作するソフトウェアの機能（<機能１>）を、アクセラレータボード４０のＦＰＧＡ機能部４１にオフロードする。ところが、頻繁に機能更新が行われ、機能開発とアクセラレータへの書き換えタイミングが異なる場合等、システム運用者２１が運用ミスによって、本来あるべき機能でないもので書き換えてしまう場合がある（ＦＰＧＡ機能部４１の<機能１＊>参照）。このような場合、図１２の符号ｃに示すように、アクセラレータボード４０のＦＰＧＡ機能部４１には、想定した<機能１>と異なる<機能１＊>がオフロードされているので、想定動作と異なってしまう。
また、図１３の符号ｄに示すように、悪意あるユーザ２２が、勝手にアクセラレータボード４０のＦＰＧＡ機能部４１を書き換えてしまうことがある。このような場合、図１３の符号ｅに示すように、システム運用者２１は、悪意のないユーザ、つまり本来その機能を使うはずのユーザが使用しようとする必要機能が使えなくなる不具合がある。
このような背景に鑑みて本発明がなされたのであり、本発明は、アクセラレータ機能の書き換えを防ぎ、意図しない動作を防ぐことを課題とする。
前記した課題を解決するため、本発明は、汎用サーバのアプリケーションの特定処理を、アクセラレータボード上のアクセラレータ機能部にオフロードするアクセラレータ制御システムであって、前記汎用サーバは、前記アクセラレータ機能部のアクセラレータ機能を書き換えるアクセラレータ書き換え部と、前記アクセラレータ機能をバイナリ化して、ダイジェスト情報生成のためのアルゴリズムに従って、当該アクセラレータ機能のダイジェスト情報を生成するサーバ側ダイジェスト情報生成部と、前記アクセラレータ機能の前記アクセラレータ機能部への実装前に作成した前記ダイジェスト情報と、前記アクセラレータボードから通知された前記ダイジェスト情報とを比較し、前記アクセラレータ機能の書き換えの有無を判断するサーバ管理制御部と、を備え、前記アクセラレータボードは、前記アクセラレータ機能部と、前記アクセラレータ機能部に書き込まれた前記アクセラレータ機能をバイナリ化して、前記ダイジェスト情報生成のためのアルゴリズムと同じアルゴリズムに従って、当該アクセラレータ機能のダイジェスト情報を生成するアクセラレータ側ダイジェスト情報生成部と、生成した前記ダイジェスト情報を書き換え元の前記汎用サーバ宛に通知するアクセラレータ管理制御部と、を備えることを特徴とするアクセラレータ制御システムとした。
本発明によれば、アクセラレータ機能の書き換えを防ぎ、意図しない動作を防ぐことができる。
以下、図面を参照して本発明を実施するための形態（以下、「本実施形態」という）におけるネットワークシステム等について説明する。
（原理説明）
図１は、本発明の原理説明のアクセラレータ制御システム１００の構成例を示す図である。
図１に示すように、アクセラレータ制御システム１００は、汎用サーバ１１０と、アクセラレータボード１２０と、を備える。汎用サーバ１１０とアクセラレータボード１２０とは、図示しないＳＷやネットワークにより接続される。なお、汎用サーバ１１０とアクセラレータボード１２０は、汎用サーバ内に閉じて接続する形態（例えば、マザーボード上のバスでの接続等）も含まれる。
アクセラレータ制御システム１００は、汎用サーバ１１０のアプリケーションの特定処理を、アクセラレータボード１２０上のＦＰＧＡ機能部１２２（アクセラレータ機能部）にオフロードする。
（原理説明）
図１は、本発明の原理説明のアクセラレータ制御システム１００の構成例を示す図である。
図１に示すように、アクセラレータ制御システム１００は、汎用サーバ１１０と、アクセラレータボード１２０と、を備える。汎用サーバ１１０とアクセラレータボード１２０とは、図示しないＳＷやネットワークにより接続される。なお、汎用サーバ１１０とアクセラレータボード１２０は、汎用サーバ内に閉じて接続する形態（例えば、マザーボード上のバスでの接続等）も含まれる。
アクセラレータ制御システム１００は、汎用サーバ１１０のアプリケーションの特定処理を、アクセラレータボード１２０上のＦＰＧＡ機能部１２２（アクセラレータ機能部）にオフロードする。
<汎用サーバ１１０>
汎用サーバ１１０は、クライアント（システム運用者２０）からの要求に対して情報や処理結果を提供する機能を果たす側のコンピュータ機器（ハードウェア）やソフトウェアである。
汎用サーバ１１０は、アクセラレータボード１２０のＦＰＧＡ管理部１２１（アクセラレータ管理部）と１セットで設けられたサーバ管理部１１１を備える。
サーバ管理部１１１は、アクセラレータボード１２０へのアクセラレータ機能の実装を行う前に、アクセラレータ機能のダイジェスト情報１３０（図６で後記する）を作成して保持する。サーバ管理部１１１は、予め作成したダイジェスト情報１３０とアクセラレータボード１２０のＦＰＧＡ管理部１２１から通知されたダイジェスト情報１３０を比較し、一致していればアクセラレータ機能の書き換えが発生していないと判断する。サーバ管理部１１１は、ダイジェスト情報１３０が一致しない、またはダイジェスト情報１３０の通知が停止した場合にアクセラレータ機能の書き換えが発生していると判断し、アクセラレータの再実装を要求する。
汎用サーバ１１０は、クライアント（システム運用者２０）からの要求に対して情報や処理結果を提供する機能を果たす側のコンピュータ機器（ハードウェア）やソフトウェアである。
汎用サーバ１１０は、アクセラレータボード１２０のＦＰＧＡ管理部１２１（アクセラレータ管理部）と１セットで設けられたサーバ管理部１１１を備える。
サーバ管理部１１１は、アクセラレータボード１２０へのアクセラレータ機能の実装を行う前に、アクセラレータ機能のダイジェスト情報１３０（図６で後記する）を作成して保持する。サーバ管理部１１１は、予め作成したダイジェスト情報１３０とアクセラレータボード１２０のＦＰＧＡ管理部１２１から通知されたダイジェスト情報１３０を比較し、一致していればアクセラレータ機能の書き換えが発生していないと判断する。サーバ管理部１１１は、ダイジェスト情報１３０が一致しない、またはダイジェスト情報１３０の通知が停止した場合にアクセラレータ機能の書き換えが発生していると判断し、アクセラレータの再実装を要求する。
<アクセラレータボード１２０>
アクセラレータボード１２０は、負荷のかかる処理をオフロードして汎用サーバ１１０の負荷を軽減するＦＰＧＡ等のアクセラレータを搭載する。
アクセラレータボード１２０は、ＦＰＧＡ管理部１２１と、ＦＰＧＡ機能部１２２（アクセラレータ機能部）と、を備える。
ＦＰＧＡ管理部１２１は、汎用サーバ１１０のサーバ管理部１１１と１セットで設けられる。ＦＰＧＡ管理部１２１は、ＦＰＧＡ機能部１２２のダイジェスト情報１３０を作成し、汎用サーバ１１０のサーバ管理部１１１に定期的に通知する。
ＦＰＧＡ機能部１２２は、アクセラレータボード１２０に設けられたアクセラレータであり、どのようなアクセラレータであってもよい。
アクセラレータボード１２０は、負荷のかかる処理をオフロードして汎用サーバ１１０の負荷を軽減するＦＰＧＡ等のアクセラレータを搭載する。
アクセラレータボード１２０は、ＦＰＧＡ管理部１２１と、ＦＰＧＡ機能部１２２（アクセラレータ機能部）と、を備える。
ＦＰＧＡ管理部１２１は、汎用サーバ１１０のサーバ管理部１１１と１セットで設けられる。ＦＰＧＡ管理部１２１は、ＦＰＧＡ機能部１２２のダイジェスト情報１３０を作成し、汎用サーバ１１０のサーバ管理部１１１に定期的に通知する。
ＦＰＧＡ機能部１２２は、アクセラレータボード１２０に設けられたアクセラレータであり、どのようなアクセラレータであってもよい。
<システム運用者２０>
システム運用者２０は、汎用サーバ１１０上で動作するソフトウェアの機能を記述したアクセラレータ用ファイル５０（図１の<機能１>参照）を、アクセラレータボード１２０のＦＰＧＡ機能部１２２にオフロードする。
システム運用者２０は、汎用サーバ１１０上で動作するソフトウェアの機能を記述したアクセラレータ用ファイル５０（図１の<機能１>参照）を、アクセラレータボード１２０のＦＰＧＡ機能部１２２にオフロードする。
以上の構成において、汎用サーバ１１０のサーバ管理部１１１は、システム運用者２０のアクセラレータ用ファイル５０をもとに（図１の符号ｆ参照）、アクセラレータボード１２０へのアクセラレータ機能の実装を行う前に、アクセラレータ機能のダイジェスト情報１３０を作成して保持する（ステップＳ１参照）。
システム運用者２０は、アクセラレータボード１２０のＦＰＧＡ機能部１２２へアクセラレータ機能を実装する（ステップＳ２参照）。ここでは、システム運用者２０は、汎用サーバ１１０上で動作するソフトウェアの機能を記述したアクセラレータ用ファイル５０（図１の<機能１>参照）を、アクセラレータボード１２０のＦＰＧＡ機能部１２２にオフロードする。
アクセラレータボード１２０のＦＰＧＡ管理部１２１は、ＦＰＧＡ機能部１２２にオフロードされたアクセラレータ用ファイル５０をもとに（図１の符号ｇ参照）、アクセラレータ機能のダイジェスト情報１３０を作成して保持する（ステップＳ３参照）。また、ＦＰＧＡ管理部１２１は、作成したダイジェスト情報１３０を、汎用サーバ１１０のサーバ管理部１１１に定期的に通知する（ステップＳ４参照）。
汎用サーバ１１０のサーバ管理部１１１は、予め作成して保持するダイジェスト情報１３０とアクセラレータボード１２０のＦＰＧＡ管理部１２１から通知されたダイジェスト情報１３０とを比較してアクセラレータ機能の書き換えを判断する（ステップＳ５参照）。サーバ管理部１１１は、ダイジェスト情報１３０が一致していればアクセラレータ機能の書き換えが発生していないと判断する。
上記ステップＳ１の「ダイジェスト情報作成」を経ないで、上記ステップＳ２の「アクセラレータ実装」を行うと、上記ステップＳ５の「アクセラレータ機能の書き換え判断」で、ダイジェスト情報１３０が一致しないことになる。
上記ステップＳ１の「ダイジェスト情報作成」を経ないで、上記ステップＳ２の「アクセラレータ実装」を行うと、上記ステップＳ５の「アクセラレータ機能の書き換え判断」で、ダイジェスト情報１３０が一致しないことになる。
汎用サーバ１１０のサーバ管理部１１１は、ダイジェスト情報１３０が一致しない、またはダイジェスト情報１３０の通知が停止した場合にアクセラレータ機能の書き換えが発生していると判断し、アクセラレータボード１２０のＦＰＧＡ管理部１２１にアクセラレータ機能の停止を指示する（ステップＳ６参照）。
アクセラレータボード１２０のＦＰＧＡ管理部１２１は、汎用サーバ１１０のサーバ管理部１１１からのアクセラレータ機能の停止指示を受けて、ＦＰＧＡ機能部１２２のアクセラレータ機能を停止する命令を発行する（ステップＳ７参照）。ＦＰＧＡ管理部１２１は、アクセラレータの当該機能が正常化するまでの間、アクセラレータの機能を停止してもよい。
ユーザが悪意を持つ場合、ダイジェスト情報１３０を偽ってアクセラレータ機能の書き換えが発生していないように見せてくる可能性がある。
上記に対応するため下記を追加する。
上記に対応するため下記を追加する。
図２は、本発明の原理説明のアクセラレータ制御システム１００の構成例を示す図である。図１と同一構成部分には、同一符号を付して重複箇所の説明を省略する。
アクセラレータボード１２０のＦＰＧＡ管理部１２１は、作成したダイジェスト情報１３０を、ＦＰＧＡ管理部１２１およびサーバ管理部１１１しか知り得ない秘密鍵で暗号化してから、汎用サーバ１１０のサーバ管理部１１１に定期的に通知する（ステップＳ４参照）。なお、ネットワーク間でのＶＰＮ（Virtual Private Network）接続が、例えばL2TP(Layer 2 Tunneling Protocol)/IPsecトンネルで行われることを図２の符号ｈのパイプで表記している。
アクセラレータボード１２０のＦＰＧＡ管理部１２１は、作成したダイジェスト情報１３０を、ＦＰＧＡ管理部１２１およびサーバ管理部１１１しか知り得ない秘密鍵で暗号化してから、汎用サーバ１１０のサーバ管理部１１１に定期的に通知する（ステップＳ４参照）。なお、ネットワーク間でのＶＰＮ（Virtual Private Network）接続が、例えばL2TP(Layer 2 Tunneling Protocol)/IPsecトンネルで行われることを図２の符号ｈのパイプで表記している。
汎用サーバ１１０のサーバ管理部１１１は、公開鍵を用いてダイジェスト情報１３０を復号する。そして、サーバ管理部１１１は、予め作成して保持するダイジェスト情報１３０とアクセラレータボード１２０のＦＰＧＡ管理部１２１から通知されたダイジェスト情報１３０とを比較してアクセラレータ機能の書き換えを判断する（ステップＳ５参照）。サーバ管理部１１１は、ダイジェスト情報１３０が一致していればアクセラレータ機能の書き換えが発生していないと判断する。
（実施形態）
本実施形態は、アクセラレータとしてＦＰＧＡを例に採るとともに、アクセラレータボード１２０を搭載した汎用サーバ１１０を例に採る。
［アクセラレータ制御システム１００の構成］
図３および図４は、本発明の実施形態に係るアクセラレータ制御システム１００の構成例を示す図である。図１と同一構成部分には、同一符号を付して重複箇所の説明を省略する。
本実施形態は、アクセラレータとしてＦＰＧＡを例に採るとともに、アクセラレータボード１２０を搭載した汎用サーバ１１０を例に採る。
［アクセラレータ制御システム１００の構成］
図３および図４は、本発明の実施形態に係るアクセラレータ制御システム１００の構成例を示す図である。図１と同一構成部分には、同一符号を付して重複箇所の説明を省略する。
図３に示すアクセラレータ制御システム１００は、汎用サーバ１１０と、アクセラレータボード１２０と、を備える。
汎用サーバ１１０は、サーバ管理部１１１と、ＦＰＧＡ書き換え部１１２（アクセラレータ書き換え部）と、を備える。
サーバ管理部１１１は、アクセラレータボード１２０のＦＰＧＡ機能部１２２へのアクセラレータ機能の実装を行う前に、アクセラレータ機能のダイジェスト情報１３０を作成して保持する。サーバ管理部１１１は、予め作成したダイジェスト情報１３０とアクセラレータボード１２０のＦＰＧＡ管理部１２１から通知されたダイジェスト情報１３０を比較し、一致していればアクセラレータ機能の書き換えが発生していないと判断する。サーバ管理部１１１は、ダイジェスト情報１３０が一致しない、またはダイジェスト情報１３０の通知が停止した場合にアクセラレータ機能の書き換えが発生していると判断し、アクセラレータの再実装を要求する。
汎用サーバ１１０は、サーバ管理部１１１と、ＦＰＧＡ書き換え部１１２（アクセラレータ書き換え部）と、を備える。
サーバ管理部１１１は、アクセラレータボード１２０のＦＰＧＡ機能部１２２へのアクセラレータ機能の実装を行う前に、アクセラレータ機能のダイジェスト情報１３０を作成して保持する。サーバ管理部１１１は、予め作成したダイジェスト情報１３０とアクセラレータボード１２０のＦＰＧＡ管理部１２１から通知されたダイジェスト情報１３０を比較し、一致していればアクセラレータ機能の書き換えが発生していないと判断する。サーバ管理部１１１は、ダイジェスト情報１３０が一致しない、またはダイジェスト情報１３０の通知が停止した場合にアクセラレータ機能の書き換えが発生していると判断し、アクセラレータの再実装を要求する。
ＦＰＧＡ書き換え部１１２（アクセラレータ書き換え部）は、アクセラレータボード１２０のＦＰＧＡ機能部１２２にオフロードするＦＰＧＡ機能を書き換える。
アクセラレータボード１２０は、ＦＰＧＡ管理部１２１と、ＦＰＧＡ機能部１２２と、を備える。
ＦＰＧＡ管理部１２１は、ＦＰＧＡ機能部１２２のダイジェスト情報１３０を作成し、汎用サーバ１１０のサーバ管理部１１１に定期的に通知する。
ＦＰＧＡ機能部１２２は、アクセラレータボード１２０に設けられたアクセラレータである。
ＦＰＧＡ管理部１２１は、ＦＰＧＡ機能部１２２のダイジェスト情報１３０を作成し、汎用サーバ１１０のサーバ管理部１１１に定期的に通知する。
ＦＰＧＡ機能部１２２は、アクセラレータボード１２０に設けられたアクセラレータである。
図３に示すアクセラレータ制御システム１００は、アクセラレータボード１２０にＦＰＧＡ管理部１２１をハードウェアまたはソフトウェアで設ける必要がある。
図３に示すアクセラレータ制御システム１００は、システム運用者等がＦＰＧＡファイルを作成できる利点がある。ただし、アクセラレータボード１２０では、ＦＰＧＡ管理部１２１を動作させるための工夫が必要である。
図３に示すアクセラレータ制御システム１００は、システム運用者等がＦＰＧＡファイルを作成できる利点がある。ただし、アクセラレータボード１２０では、ＦＰＧＡ管理部１２１を動作させるための工夫が必要である。
また、図４に示すアクセラレータ制御システム１００Ａは、汎用サーバ１１０Ａと、アクセラレータボード１２０Ａと、を備える。
汎用サーバ１１０Ａは、図３に示すＦＰＧＡ書き換え部１１２をサーバ管理部１１１Ａ内に設ける。
アクセラレータボード１２０Ａは、図３に示すＦＰＧＡ管理部１２１をＦＰＧＡ機能部１２２Ａ内に設ける。
汎用サーバ１１０Ａは、図３に示すＦＰＧＡ書き換え部１１２をサーバ管理部１１１Ａ内に設ける。
アクセラレータボード１２０Ａは、図３に示すＦＰＧＡ管理部１２１をＦＰＧＡ機能部１２２Ａ内に設ける。
図４に示すアクセラレータ制御システム１００Ａは、ＦＰＧＡ管理部１２１をＩＰ（Intellectual Property）としてＦＰＧＡ機能の一部に組み込める利点がある。ただし、秘密鍵をユーザに知られることを防ぐために、ＦＰＧＡ書き換え部１１２をサーバ管理部１１１Ａに含める必要がある。
図４に示すアクセラレータ制御システム１００Ａは、特別なボードが不要であるが、ＦＰＧＡファイル作成まで管理者にゆだねる必要がある。
図４に示すアクセラレータ制御システム１００Ａは、特別なボードが不要であるが、ＦＰＧＡファイル作成まで管理者にゆだねる必要がある。
以下、図３に示すアクセラレータ制御システム１００を例に採り、各機能部の詳細な構成について説明する。
［アクセラレータ制御システム１００の詳細構成］
図５は、本発明の実施形態に係るアクセラレータ制御システム１００の詳細な構成例を示す図である。図３と同一構成部分には、同一符号を付して重複箇所の説明を省略する。
図５に示すように、アクセラレータ制御システム１００は、汎用サーバ１１０と、アクセラレータボード１２０と、を備える。汎用サーバ１１０とアクセラレータボード１２０とは、図示しないＳＷやネットワークにより接続される。汎用サーバ１１０には、バイナリファイルＤＢ１４０が接続される。
［アクセラレータ制御システム１００の詳細構成］
図５は、本発明の実施形態に係るアクセラレータ制御システム１００の詳細な構成例を示す図である。図３と同一構成部分には、同一符号を付して重複箇所の説明を省略する。
図５に示すように、アクセラレータ制御システム１００は、汎用サーバ１１０と、アクセラレータボード１２０と、を備える。汎用サーバ１１０とアクセラレータボード１２０とは、図示しないＳＷやネットワークにより接続される。汎用サーバ１１０には、バイナリファイルＤＢ１４０が接続される。
<汎用サーバ１１０>
汎用サーバ１１０は、サーバ管理部１１１と、ＦＰＧＡ書き換え部１１２（アクセラレータ書き換え部）と、を備える。
サーバ管理部１１１は、サーバ管理制御部１１１１と、ダイジェスト情報生成部１１１２（サーバ側ダイジェスト情報生成部）と、ダイジェストＤＢ１１１３と、鍵管理部１１１４（公開鍵管理部）と、ＦＰＧＡ通信部１１１５と、を備える。
ＦＰＧＡ書き換え部１１２は、ＦＰＧＡ機能部１２２（アクセラレータ機能部）のＦＰＧＡを書き換える（書き換え失敗時の復元機能を持つ）。
汎用サーバ１１０は、サーバ管理部１１１と、ＦＰＧＡ書き換え部１１２（アクセラレータ書き換え部）と、を備える。
サーバ管理部１１１は、サーバ管理制御部１１１１と、ダイジェスト情報生成部１１１２（サーバ側ダイジェスト情報生成部）と、ダイジェストＤＢ１１１３と、鍵管理部１１１４（公開鍵管理部）と、ＦＰＧＡ通信部１１１５と、を備える。
ＦＰＧＡ書き換え部１１２は、ＦＰＧＡ機能部１２２（アクセラレータ機能部）のＦＰＧＡを書き換える（書き換え失敗時の復元機能を持つ）。
サーバ管理制御部１１１１は、ダイジェスト情報１３０（後記図６参照）の比較を行うとともに、ＦＰＧＡ書き換え有無判断を行う。具体的には、サーバ管理制御部１１１１は、アクセラレータ機能のＦＰＧＡ機能部１２２への実装前に作成してダイジェストＤＢ１１１３に保持したダイジェスト情報１３０（後記図７のダイジェスト情報１３０Ａ参照）とアクセラレータボード１２０から通知されたダイジェスト情報１３０（後記図７のダイジェスト情報１３０Ｂ参照）とを比較し、アクセラレータ機能の書き換えの有無を判断する。
サーバ管理制御部１１１１は、アクセラレータ機能のＦＰＧＡ機能部１２２への実装前に作成したダイジェスト情報１３０（後記図７のダイジェスト情報１３０Ａ参照）と、アクセラレータボード１２０から通知されたダイジェスト情報１３０（後記図７のダイジェスト情報１３０Ｂ参照）とが一致しない場合にアクセラレータ機能の書き換えが発生していると判断し、ＦＰＧＡ管理制御部１２１１にアクセラレータ機能の再実装を要求する。
サーバ管理制御部１１１１は、アクセラレータ機能のＦＰＧＡ機能部１２２への実装前に作成したダイジェスト情報１３０（後記図７のダイジェスト情報１３０Ａ参照）と、アクセラレータボード１２０から通知されたダイジェスト情報１３０（後記図７のダイジェスト情報１３０Ｂ参照）とが一致しない場合にアクセラレータ機能が正常化するまでの間、ＦＰＧＡ管理制御部１２１１にＦＰＧＡ機能部１２２の停止を指示する。
サーバ管理制御部１１１１は、アクセラレータボード１２０から暗号化されて通知されたダイジェスト情報１３０（後記図７のダイジェスト情報１３０Ｂ参照）を公開鍵を用いて復号する。
ダイジェスト情報生成部１１１２は、アクセラレータ機能をバイナリ化して、当該アクセラレータ機能のダイジェスト情報を生成する。具体的には、ダイジェスト情報生成部１１１２は、バイナリファイルＤＢ１４０に格納されたバイナリファイル１４０Ａ（図６参照）を元にダイジェスト情報１３０を生成する。
ダイジェストＤＢ１１１３は、ＦＰＧＡに実装するためのバイナリファイル１４０Ａの識別子とそのダイジェスト情報１３０とを保持する。
鍵管理部１１１４は、通信に利用するＦＰＧＡ管理部１２１の公開鍵を管理する。
ＦＰＧＡ通信部１１１５は、ＦＰＧＡ管理部１２１のサーバ通信部１２１４と通信を行う。
ＦＰＧＡ通信部１１１５は、ＦＰＧＡ管理部１２１のサーバ通信部１２１４と通信を行う。
<アクセラレータボード１２０>
アクセラレータボード１２０は、ＦＰＧＡ管理部１２１と、ＦＰＧＡ機能部１２２と、を備える。
ＦＰＧＡ管理部１２１は、ＦＰＧＡ管理制御部１２１１と、ダイジェスト情報生成部１２１２（アクセラレータ側ダイジェスト情報生成部）と、鍵管理部１２１３（秘密鍵管理部）と、サーバ通信部１２１４と、を備える。
ＦＰＧＡ機能部１２２は、書き換え対象となるＦＰＧＡ本体である。
アクセラレータボード１２０は、ＦＰＧＡ管理部１２１と、ＦＰＧＡ機能部１２２と、を備える。
ＦＰＧＡ管理部１２１は、ＦＰＧＡ管理制御部１２１１と、ダイジェスト情報生成部１２１２（アクセラレータ側ダイジェスト情報生成部）と、鍵管理部１２１３（秘密鍵管理部）と、サーバ通信部１２１４と、を備える。
ＦＰＧＡ機能部１２２は、書き換え対象となるＦＰＧＡ本体である。
ＦＰＧＡ管理制御部１２１１は、アクセラレータボード１２０上でＦＰＧＡ機能部１２２のダイジェスト情報１３０を作成し、生成したダイジェスト情報１３０（後記図７のダイジェスト情報１３０Ｂ参照）を書き換え元の汎用サーバ１１０のサーバ管理制御部１１１１に定期的に通知する。
ＦＰＧＡ管理制御部１２１１は、生成したダイジェスト情報１３０をサーバ管理制御部１１１１しか知り得ない秘密鍵で暗号化してから通知する。
ＦＰＧＡ管理制御部１２１１は、生成したダイジェスト情報１３０をサーバ管理制御部１１１１しか知り得ない秘密鍵で暗号化してから通知する。
ＦＰＧＡ管理制御部１２１１は、ＦＰＧＡ機能部１２２に書き込まれた機能と書き換え元のサーバ管理部１１１とを記憶し、対象のサーバ管理制御部１１１１宛のダイジェスト情報１３０（後記図７のダイジェスト情報１３０Ｂ参照）のをサーバ通信部１２１４に送る。
ダイジェスト情報生成部１２１２は、ＦＰＧＡ機能部１２２に書き込まれたアクセラレータ機能のダイジェスト情報１３０を生成する。
ダイジェスト情報生成部１２１２は、汎用サーバ１１０のサーバ管理部１１１のダイジェスト情報生成部１１１２と同じ機能であり、アクセラレータ機能をバイナリ化して、当該アクセラレータ機能のダイジェスト情報１３０を生成する。
ダイジェスト情報生成部１２１２は、汎用サーバ１１０のサーバ管理部１１１のダイジェスト情報生成部１１１２と同じ機能であり、アクセラレータ機能をバイナリ化して、当該アクセラレータ機能のダイジェスト情報１３０を生成する。
鍵管理部１２１３は、通信に利用するＦＰＧＡ管理部１２１の秘密鍵を管理する。
サーバ通信部１２１４は、汎用サーバ１１０のサーバ管理部１１１のＦＰＧＡ通信部１１１５と通信を行う。
サーバ通信部１２１４は、汎用サーバ１１０のサーバ管理部１１１のＦＰＧＡ通信部１１１５と通信を行う。
<ダイジェスト情報１３０>
次に、ダイジェスト情報１３０について説明する。
ダイジェスト情報１３０は、汎用サーバ１１０（図５参照）のダイジェスト情報生成部１１１２またはアクセラレータボード１２０のダイジェスト情報生成部１２１２により生成される。
汎用サーバ１１０側とアクセラレータボード１２０側とでは、同じダイジェスト情報１３０が生成される。このため、ダイジェスト情報生成のためのアルゴリズムは、汎用サーバ１１０のダイジェスト情報生成部１１１２とアクセラレータボード１２０のダイジェスト情報生成部１２１２とで同じものを用いる。換言すれば、汎用サーバ１１０のダイジェスト情報生成部１１１２とアクセラレータボード１２０のダイジェスト情報生成部１２１２とは、同一構成を採る。
次に、ダイジェスト情報１３０について説明する。
ダイジェスト情報１３０は、汎用サーバ１１０（図５参照）のダイジェスト情報生成部１１１２またはアクセラレータボード１２０のダイジェスト情報生成部１２１２により生成される。
汎用サーバ１１０側とアクセラレータボード１２０側とでは、同じダイジェスト情報１３０が生成される。このため、ダイジェスト情報生成のためのアルゴリズムは、汎用サーバ１１０のダイジェスト情報生成部１１１２とアクセラレータボード１２０のダイジェスト情報生成部１２１２とで同じものを用いる。換言すれば、汎用サーバ１１０のダイジェスト情報生成部１１１２とアクセラレータボード１２０のダイジェスト情報生成部１２１２とは、同一構成を採る。
図６は、ダイジェスト情報１３０の生成例を説明する図である。
汎用サーバ１１０（図５参照）のダイジェスト情報生成部１１１２（以下、アクセラレータボード１２０のダイジェスト情報生成部１２１２についても同様。）は、アクセラレータ用ファイル５０（ここでは<機能１>）をバイナリ化して、<機能１>をバイナリファイル１４０Ａに変換する（ステップＳ７参照）。
汎用サーバ１１０（図５参照）のダイジェスト情報生成部１１１２（以下、アクセラレータボード１２０のダイジェスト情報生成部１２１２についても同様。）は、アクセラレータ用ファイル５０（ここでは<機能１>）をバイナリ化して、<機能１>をバイナリファイル１４０Ａに変換する（ステップＳ７参照）。
ダイジェスト情報生成部１１１２は、<機能１>をバイナリファイル１４０Ａに変換した後、ＭＤ５（message digest algorithm 5）やＳＨＡ（Secure Hash Algorithm）等のハッシュ関数のアルゴリズムを利用してハッシュ値を算出する（ステップＳ８参照）。このハッシュ値をダイジェスト情報１３０とする。ハッシュ値（ビット列）は、例えば8da75b24 0f3c196e ・・・である。
上述したように、ハッシュアルゴリズムは、汎用サーバ１１０とアクセラレータボード１２０の両方で同じものを利用する必要がある。
上述したように、ハッシュアルゴリズムは、汎用サーバ１１０とアクセラレータボード１２０の両方で同じものを利用する必要がある。
図７は、ダイジェスト情報１３０の比較時の一致／不一致の判断ロジック例を説明する図である。
図７に示すように、汎用サーバ１１０のサーバ管理部１１１は、汎用サーバ１１０のダイジェスト情報生成部１１１２（図５参照）で生成されたダイジェスト情報１３０ＡをダイジェストＤＢ１１１３に格納している。
また、図７に示すダイジェスト情報１３０Ｂは、アクセラレータボード１２０（図５参照）で生成されたダイジェスト情報である。
図７に示すように、汎用サーバ１１０のサーバ管理部１１１は、汎用サーバ１１０のダイジェスト情報生成部１１１２（図５参照）で生成されたダイジェスト情報１３０ＡをダイジェストＤＢ１１１３に格納している。
また、図７に示すダイジェスト情報１３０Ｂは、アクセラレータボード１２０（図５参照）で生成されたダイジェスト情報である。
汎用サーバ１１０のサーバ管理部１１１は、汎用サーバ１１０とアクセラレータボード１２０の、それぞれで生成したダイジェスト情報（ハッシュ値）を元に一致／不一致を判断する。図７の例では、サーバ管理部１１１は、上記ダイジェスト情報１３０Ａのハッシュ値と上記ダイジェスト情報１３０Ｂのハッシュ値とを比較し、同じビット列であれば一致と判断する。
以下、上述のように構成されたアクセラレータ制御システム１００のアクセラレータ制御方法について説明する。
［フローチャート］
図８は、アクセラレータ制御システム１００（図５参照）のアクセラレータ制御処理を示すフローチャートである。図８は、説明の便宜上、汎用サーバ１１０（図５参照）におけるアクセラレータ制御処理と、アクセラレータボード１２０（図５参照）におけるアクセラレータ制御処理とを１つのフローに纏めている。このため、汎用サーバ１１０における処理と、アクセラレータボード１２０における処理とは、非同期で行われる。汎用サーバ１１０からアクセラレータボード１２０への移行、また、アクセラレータボード１２０から汎用サーバ１１０への移行は、それぞれ両者間の通知とその許可を待って行われることになる（図９の制御シーケンス参照）。
［フローチャート］
図８は、アクセラレータ制御システム１００（図５参照）のアクセラレータ制御処理を示すフローチャートである。図８は、説明の便宜上、汎用サーバ１１０（図５参照）におけるアクセラレータ制御処理と、アクセラレータボード１２０（図５参照）におけるアクセラレータ制御処理とを１つのフローに纏めている。このため、汎用サーバ１１０における処理と、アクセラレータボード１２０における処理とは、非同期で行われる。汎用サーバ１１０からアクセラレータボード１２０への移行、また、アクセラレータボード１２０から汎用サーバ１１０への移行は、それぞれ両者間の通知とその許可を待って行われることになる（図９の制御シーケンス参照）。
ユーザ端末による汎用サーバ１１０（図５参照）のＦＰＧＡ書き換え部１１２への書き換え命令を通して、本フローが開始される。
ステップＳ１１において、汎用サーバ１１０のＦＰＧＡ書き換え部１１２（図５参照）は、バイナリファイルＤＢ１４０にバイナリファイル１４０Ａの取得を要求する。
ステップＳ１２において、汎用サーバ１１０のＦＰＧＡ書き換え部１１２は、サーバ管理部１１１のダイジェスト情報生成部１１１２にＦＰＧＡ書き換えを要求する。
ステップＳ１１において、汎用サーバ１１０のＦＰＧＡ書き換え部１１２（図５参照）は、バイナリファイルＤＢ１４０にバイナリファイル１４０Ａの取得を要求する。
ステップＳ１２において、汎用サーバ１１０のＦＰＧＡ書き換え部１１２は、サーバ管理部１１１のダイジェスト情報生成部１１１２にＦＰＧＡ書き換えを要求する。
ステップＳ１３において、サーバ管理部１１１のダイジェスト情報生成部１１１２（図５参照）は、受け取ったバイナリファイル１４０Ａを元にダイジェスト情報１３０を生成する（図６の「ダイジェスト情報生成」参照）。そして、ダイジェスト情報生成部１１１２は、バイナリファイル１４０Ａの識別子と生成されたダイジェスト情報１３０をサーバ管理制御部１１１１に送る。
ステップＳ１４において、サーバ管理部１１１のサーバ管理制御部１１１１（図５参照）は、ダイジェスト情報１３０の更新があるか否かを判別する。具体的には、サーバ管理制御部１１１１は、ダイジェストＤＢ１１１３にバイナリファイル１４０Ａの識別子（図示省略）に対する既存のダイジェスト情報１３０を要求し、上記ステップＳ１３で送られたダイジェスト情報１３０と比較する。ダイジェスト情報１３０の更新がある場合は、ステップＳ１５に進み、ダイジェスト情報１３０の更新がない場合は、ステップＳ１６に進む。
ステップＳ１５において、サーバ管理部１１１のサーバ管理制御部１１１１は、バイナリファイル１４０Ａの識別子と新しいダイジェスト情報１３０をダイジェストＤＢ１１１３に格納するダイジェスト情報１３０の書き換えを行う。
ステップＳ１６において、サーバ管理部１１１のサーバ管理制御部１１１１は、ＦＰＧＡ書き換え部１１２（図５参照）によるＦＰＧＡ書き換えを実行する。具体的には、サーバ管理制御部１１１１は、ダイジェスト情報生成部１１１２を経由してＦＰＧＡ書き換え部１１２にＦＰＧＡ書き換えを許可する。そして、サーバ管理部１１１のＦＰＧＡ書き換え部１１２は、現在のアクセラレータボード１２０のＦＰＧＡ機能部１２２（図５参照）からのバックアップを取得し、ＦＰＧＡ機能部１２２に対してＦＰＧＡ書き換えを要求する（図８の符号ｉ参照）。
ここで、ダイジェスト情報１３０の更新があれば、ＦＰＧＡ書き換えを許可するというのが基本制御である。この他にも過去の履歴からユーザ単位やファイル単位、タイミング等で書き換え許可を制御してもよい。
ステップＳ１７において、アクセラレータボード１２０のＦＰＧＡ機能部１２２は、ＦＰＧＡ書き換え実行後、汎用サーバ１１０のＦＰＧＡ書き換え部１１２にＦＰＧＡ書き換えが完了した旨、およびＦＰＧＡ管理部１２１のダイジェスト情報生成部１１１２にバイナリファイル１４０Ａと共にＦＰＧＡ書き換えが完了した旨を通知する。
ステップＳ１８において、アクセラレータボード１２０のＦＰＧＡ管理部１２１のダイジェスト情報生成部１１１２は、受け取ったバイナリファイル１４０Ａを元にダイジェスト情報１３０を生成する。そして、ＦＰＧＡ管理部１２１は、バイナリファイル１４０Ａの識別子と生成されたダイジェスト情報１３０をＦＰＧＡ管理制御部１２１１に送る。
ステップＳ１８において、アクセラレータボード１２０のＦＰＧＡ管理部１２１のダイジェスト情報生成部１１１２は、受け取ったバイナリファイル１４０Ａを元にダイジェスト情報１３０を生成する。そして、ＦＰＧＡ管理部１２１は、バイナリファイル１４０Ａの識別子と生成されたダイジェスト情報１３０をＦＰＧＡ管理制御部１２１１に送る。
ステップＳ１９において、アクセラレータボード１２０のＦＰＧＡ管理制御部１２１１は、ＦＰＧＡ通信部１１１５を用いて、バイナリファイル１４０Ａの識別子とそのダイジェスト情報１３０をサーバ管理制御部１１１１に送る。具体的には、ＦＰＧＡ管理制御部１２１１は、ＦＰＧＡ機能に書き込まれている機能（バイナリファイル１４０Ａの識別子）を記憶し、サーバ通信部１２１４にサーバ管理部１１１との通信を要求する。サーバ通信部１２１４は、暗号通信に必要な秘密鍵を鍵管理部１１１４に要求し、暗号化したバイナリファイル１４０Ａの識別子とそのダイジェスト情報１３０をＦＰＧＡ通信部１１１５に送る。ＦＰＧＡ通信部１１１５は、暗号化したバイナリファイル１４０Ａの識別子とそのダイジェスト情報１３０を受け取り、公開鍵を鍵管理部１１１４に要求する。復号後、バイナリファイル１４０Ａの識別子とそのダイジェスト情報１３０をサーバ管理制御部１１１１に送る。
図８の符号ｊに示すように、サーバ管理部１１１のサーバ管理制御部１１１１は、アクセラレータボード１２０からのダイジェスト情報１３０が揃ってから、下記処理を継続する。
ステップＳ２０において、サーバ管理部１１１のサーバ管理制御部１１１１は、ダイジェスト情報１３０が一致するか否かを判別する。具体的には、サーバ管理制御部１１１１は、ダイジェストＤＢ１１１３にバイナリファイル１４０Ａの識別子に対する既存のダイジェスト情報１３０を要求し、上記ステップＳ１５で書き換えたダイジェスト情報１３０と、上記ステップＳ１９で受け取ったダイジェスト情報１３０とを比較する。
サーバ管理制御部１１１１は、ダイジェスト情報１３０が一致しない場合は、想定外の書き換えが起こったと判断し、ＦＰＧＡ機能部１２２のバックアップをもとに、元の内容にＦＰＧＡを書き換えるために上記ステップＳ１２に戻る。ダイジェスト情報１３０が一致する場合は、ステップＳ２１に進む。
ステップＳ２０において、サーバ管理部１１１のサーバ管理制御部１１１１は、ダイジェスト情報１３０が一致するか否かを判別する。具体的には、サーバ管理制御部１１１１は、ダイジェストＤＢ１１１３にバイナリファイル１４０Ａの識別子に対する既存のダイジェスト情報１３０を要求し、上記ステップＳ１５で書き換えたダイジェスト情報１３０と、上記ステップＳ１９で受け取ったダイジェスト情報１３０とを比較する。
サーバ管理制御部１１１１は、ダイジェスト情報１３０が一致しない場合は、想定外の書き換えが起こったと判断し、ＦＰＧＡ機能部１２２のバックアップをもとに、元の内容にＦＰＧＡを書き換えるために上記ステップＳ１２に戻る。ダイジェスト情報１３０が一致する場合は、ステップＳ２１に進む。
ステップＳ２１において、サーバ管理部１１１のサーバ管理制御部１１１１は、ダイジェスト情報１３０比較結果を、ダイジェスト情報生成部１１１２を通してＦＰＧＡ書き換え部１１２に通知する。ＦＰＧＡ書き換え部１１２は、書き換え成功通知を受けた場合、ＦＰＧＡ機能部１２２のバックアップを削除して本フローの処理を終了する。
［制御シーケンス］
図９は、アクセラレータ制御システム１００（図５参照）のアクセラレータ制御処理の制御シーケンス図である。図９の制御シーケンスは、図８のステップＳ１４において、ダイジェスト情報１３０の更新がある場合（Ｓ１４：Ｙｅｓ）、かつ、図８のステップＳ２０において、ダイジェスト情報１３０が一致する場合（Ｓ２０：Ｙｅｓ）の例である。
図９は、アクセラレータ制御システム１００（図５参照）のアクセラレータ制御処理の制御シーケンス図である。図９の制御シーケンスは、図８のステップＳ１４において、ダイジェスト情報１３０の更新がある場合（Ｓ１４：Ｙｅｓ）、かつ、図８のステップＳ２０において、ダイジェスト情報１３０が一致する場合（Ｓ２０：Ｙｅｓ）の例である。
汎用サーバ１１０のＦＰＧＡ書き換え部１１２（図５参照）は、バイナリファイルＤＢ１４０にバイナリファイル１４０Ａを要求する（ステップＳ１０１参照）。
バイナリファイルＤＢ１４０は、ＦＰＧＡ書き換え部１１２にバイナリファイル１４０Ａを送信する（ステップＳ１０２参照）。
汎用サーバ１１０のＦＰＧＡ書き換え部１１２は、サーバ管理部１１１のダイジェスト情報生成部１１１２にＦＰＧＡ書き換え要求（バイナリファイル１４０Ａを用いたＦＰＧＡ書き換え要求）を行う（ステップＳ１０３参照）。
サーバ管理部１１１のダイジェスト情報生成部１１１２は、サーバ管理制御部１１１１にダイジェスト情報１３０を送信する（ステップＳ１０４参照）。
バイナリファイルＤＢ１４０は、ＦＰＧＡ書き換え部１１２にバイナリファイル１４０Ａを送信する（ステップＳ１０２参照）。
汎用サーバ１１０のＦＰＧＡ書き換え部１１２は、サーバ管理部１１１のダイジェスト情報生成部１１１２にＦＰＧＡ書き換え要求（バイナリファイル１４０Ａを用いたＦＰＧＡ書き換え要求）を行う（ステップＳ１０３参照）。
サーバ管理部１１１のダイジェスト情報生成部１１１２は、サーバ管理制御部１１１１にダイジェスト情報１３０を送信する（ステップＳ１０４参照）。
サーバ管理制御部１１１１は、ダイジェストＤＢ１１１３にダイジェスト情報読み出し要求を行う（ステップＳ１０５参照）。
ダイジェストＤＢ１１１３は、サーバ管理制御部１１１１に読み出したダイジェスト情報１３０を送信する（ステップＳ１０６参照）。
サーバ管理制御部１１１１は、ダイジェストＤＢ１１１３にダイジェスト情報格納要求を行う（ステップＳ１０７参照）。
ダイジェストＤＢ１１１３は、サーバ管理制御部１１１１にダイジェスト情報格納通知を行う（ステップＳ１０８参照）。
ダイジェストＤＢ１１１３は、サーバ管理制御部１１１１に読み出したダイジェスト情報１３０を送信する（ステップＳ１０６参照）。
サーバ管理制御部１１１１は、ダイジェストＤＢ１１１３にダイジェスト情報格納要求を行う（ステップＳ１０７参照）。
ダイジェストＤＢ１１１３は、サーバ管理制御部１１１１にダイジェスト情報格納通知を行う（ステップＳ１０８参照）。
サーバ管理制御部１１１１は、ダイジェストＤＢ１１１３からのダイジェスト情報格納通知を受けて、ダイジェスト情報生成部１１１２にＦＰＧＡ書き換え許可を発行する（ステップＳ１０９参照）。
サーバ管理部１１１のダイジェスト情報生成部１１１２は、ＦＰＧＡ書き換え許可の発行を受けて、汎用サーバ１１０のＦＰＧＡ書き換え部１１２にＦＰＧＡ書き換え許可を発行する（ステップＳ１１０参照）。
サーバ管理部１１１のダイジェスト情報生成部１１１２は、ＦＰＧＡ書き換え許可の発行を受けて、汎用サーバ１１０のＦＰＧＡ書き換え部１１２にＦＰＧＡ書き換え許可を発行する（ステップＳ１１０参照）。
汎用サーバ１１０のＦＰＧＡ書き換え部１１２は、アクセラレータボード１２０のＦＰＧＡ機能部１２２（図５参照）にＦＰＧＡ書き換え要求を行う（ステップＳ１１１参照）。
アクセラレータボード１２０のＦＰＧＡ機能部１２２は、汎用サーバ１１０のＦＰＧＡ書き換え部１１２にＦＰＧＡ書き換え通知を行う（ステップＳ１１２参照）。
アクセラレータボード１２０のＦＰＧＡ機能部１２２は、汎用サーバ１１０のＦＰＧＡ書き換え部１１２にＦＰＧＡ書き換え通知を行う（ステップＳ１１２参照）。
一方で、アクセラレータボード１２０のＦＰＧＡ機能部１２２は、ＦＰＧＡ管理部１２１のダイジェスト情報生成部１２１２にＦＰＧＡ書き換え通知（バイナリファイル１４０Ａを用いたＦＰＧＡ書き換え通知）を行う（ステップＳ１１３参照）。
ＦＰＧＡ管理部１２１のダイジェスト情報生成部１２１２は、ＦＰＧＡ管理制御部１２１１にダイジェスト情報１３０を送る（ステップＳ１１４参照）。
ＦＰＧＡ管理部１２１のＦＰＧＡ管理制御部１２１１は、サーバ通信部１２１４にサーバ管理部１１１への通信要求を行う（ステップＳ１１５参照）。
サーバ通信部１２１４は、鍵管理部１２１３に鍵要求を行い（ステップＳ１１６参照）、鍵管理部１２１３は、サーバ通信部１２１４に秘密鍵を送る（ステップＳ１１７参照）。
サーバ通信部１２１４は、サーバ管理部１１１のＦＰＧＡ通信部１１１５にサーバ管理部１１１への通信を行う（ステップＳ１１８参照）。
ＦＰＧＡ管理部１２１のダイジェスト情報生成部１２１２は、ＦＰＧＡ管理制御部１２１１にダイジェスト情報１３０を送る（ステップＳ１１４参照）。
ＦＰＧＡ管理部１２１のＦＰＧＡ管理制御部１２１１は、サーバ通信部１２１４にサーバ管理部１１１への通信要求を行う（ステップＳ１１５参照）。
サーバ通信部１２１４は、鍵管理部１２１３に鍵要求を行い（ステップＳ１１６参照）、鍵管理部１２１３は、サーバ通信部１２１４に秘密鍵を送る（ステップＳ１１７参照）。
サーバ通信部１２１４は、サーバ管理部１１１のＦＰＧＡ通信部１１１５にサーバ管理部１１１への通信を行う（ステップＳ１１８参照）。
サーバ管理部１１１のＦＰＧＡ通信部１１１５は、鍵管理部１１１４に鍵要求を行い（ステップＳ１１９参照）、鍵管理部１１１４は、ＦＰＧＡ通信部１１１５に公開鍵を送る（ステップＳ１２０参照）。
サーバ管理部１１１のＦＰＧＡ通信部１１１５は、サーバ管理制御部１１１１に通信を通知する（ステップＳ１２１参照）。
サーバ管理制御部１１１１は、ダイジェストＤＢ１１１３にダイジェスト情報読み出し要求を発行し（ステップＳ１２２参照）、ダイジェストＤＢ１１１３は、サーバ管理制御部１１１１にダイジェスト情報１３０を送る（ステップＳ１２３参照）。
サーバ管理制御部１１１１は、ダイジェスト情報生成部１１１２にダイジェスト情報比較結果を送る（ステップＳ１２４参照）。
ダイジェスト情報生成部１１１２は、汎用サーバ１１０のＦＰＧＡ書き換え部１１２に、受け取ったダイジェスト情報比較結果を送る（ステップＳ１２５参照）。
サーバ管理部１１１のＦＰＧＡ通信部１１１５は、サーバ管理制御部１１１１に通信を通知する（ステップＳ１２１参照）。
サーバ管理制御部１１１１は、ダイジェストＤＢ１１１３にダイジェスト情報読み出し要求を発行し（ステップＳ１２２参照）、ダイジェストＤＢ１１１３は、サーバ管理制御部１１１１にダイジェスト情報１３０を送る（ステップＳ１２３参照）。
サーバ管理制御部１１１１は、ダイジェスト情報生成部１１１２にダイジェスト情報比較結果を送る（ステップＳ１２４参照）。
ダイジェスト情報生成部１１１２は、汎用サーバ１１０のＦＰＧＡ書き換え部１１２に、受け取ったダイジェスト情報比較結果を送る（ステップＳ１２５参照）。
なお、上記ステップＳ１１３において、ＦＰＧＡ書き換え通知は、アクセラレータボード１２０のＦＰＧＡ機能部１２２が能動的に行っているが、サーバ管理部１１１のダイジェスト情報生成部１１１２からのポーリングでもよい。
以上で、アクセラレータ制御処理の制御シーケンスを終了する。
以上で、アクセラレータ制御処理の制御シーケンスを終了する。
［ハードウェア構成］
本実施形態に係るアクセラレータ制御システム１００の汎用サーバ１１０は、例えば図１０に示すような構成のコンピュータ９００によって実現される。なお、アクセラレータ制御システム１００のアクセラレータボード１２０についても同様に、例えば図１０に示すような構成のコンピュータ９００によって実現される。
以下、汎用サーバ１１０を例に挙げて説明する。
図１０は、汎用サーバ１１０の機能を実現するコンピュータ９００の一例を示すハードウェア構成図である。
コンピュータ９００は、ＣＰＵ９１０、ＲＡＭ９２０、ＢＩＯＳ（Basic Input/Output System）等を格納するＲＯＭ９３０、ＨＤＤ９４０、通信インターフェイス（Ｉ／Ｆ：Interface）９５０、入出力インターフェイス（Ｉ／Ｆ）９６０、およびメディアインターフェイス（Ｉ／Ｆ）９７０を有する。
本実施形態に係るアクセラレータ制御システム１００の汎用サーバ１１０は、例えば図１０に示すような構成のコンピュータ９００によって実現される。なお、アクセラレータ制御システム１００のアクセラレータボード１２０についても同様に、例えば図１０に示すような構成のコンピュータ９００によって実現される。
以下、汎用サーバ１１０を例に挙げて説明する。
図１０は、汎用サーバ１１０の機能を実現するコンピュータ９００の一例を示すハードウェア構成図である。
コンピュータ９００は、ＣＰＵ９１０、ＲＡＭ９２０、ＢＩＯＳ（Basic Input/Output System）等を格納するＲＯＭ９３０、ＨＤＤ９４０、通信インターフェイス（Ｉ／Ｆ：Interface）９５０、入出力インターフェイス（Ｉ／Ｆ）９６０、およびメディアインターフェイス（Ｉ／Ｆ）９７０を有する。
ＣＰＵ９１０は、ＲＯＭ９３０またはＨＤＤ９４０に格納されたプログラムに基づいて動作し、各部の制御を行う。ＲＯＭ９３０は、コンピュータ９００の起動時にＣＰＵ９１０によって実行されるブートプログラムや、コンピュータ９００のハードウェアに依存するプログラム等を格納する。
ＨＤＤ９４０は、ＣＰＵ９１０によって実行されるプログラム、および、かかるプログラムによって使用されるデータ等を格納する。ＨＤＤ９４０は、例えばダイジェストＤＢ１１１３、およびバイナリファイルＤＢ１４０（図５参照）を格納するものであってもよい。通信インターフェイス９５０は、通信網８０を介して他の機器からデータを受信してＣＰＵ９１０へ送り、ＣＰＵ９１０が生成したデータを通信網８０を介して他の機器へ送信する。
ＣＰＵ９１０は、入出力インターフェイス９６０を介して、ディスプレイやプリンタ等の出力装置、および、キーボードやマウス等の入力装置を制御する。ＣＰＵ９１０は、入出力インターフェイス９６０を介して、入力装置からデータを取得する。また、ＣＰＵ９１０は、生成したデータを入出力インターフェイス９６０を介して出力装置へ出力する。
メディアインターフェイス９７０は、記録媒体９８０に格納されたプログラムまたはデータを読み取り、ＲＡＭ９２０を介してＣＰＵ９１０に提供する。ＣＰＵ９１０は、かかるプログラムを、メディアインターフェイス９７０を介して記録媒体９８０からＲＡＭ９２０上にロードし、ロードしたプログラムを実行する。記録媒体９８０は、例えばＤＶＤ（Digital Versatile Disc）、ＰＤ（Phasechangerewritable Disk）等の光学記録媒体、ＭＯ（Magneto Optical disk）等の光磁気記録媒体、テープ媒体、磁気記録媒体、または半導体メモリ等である。
例えば、コンピュータ９００が本実施形態に係る汎用サーバ１１０として機能する場合、コンピュータ９００のＣＰＵ９１０は、ＲＡＭ９２０上にロードされたプログラムを実行することにより、汎用サーバ１１０の各部の機能を実現する。また、ＨＤＤ９４０には、汎用サーバ１１０の各部内のデータが格納される。コンピュータ９００のＣＰＵ９１０は、これらのプログラムを記録媒体９８０から読み取って実行するが、他の例として、他の装置から通信網８０を介してこれらのプログラムを取得してもよい。
また、アクセラレータボード１２０は、異なる汎用サーバ１１０に設置されてもよいし、同一の汎用サーバ１１０内にあってもよい。ここで、暗号化が役立つのは、図１に示すサーバ管理部１１１とＦＰＧＡ管理部１２１とが異なる汎用サーバ上にある場合である。本実施形態では、アクセラレータボード１２０は、基本的には汎用サーバ１１０に内蔵されていることを想定しているが、アクセラレータボード１２０が、スタンドアロンで動作するものであってもよい。
［効果］
以上説明したように、汎用サーバ１１０のアプリケーションの特定処理を、アクセラレータボード１２０上のアクセラレータ機能部（ＦＰＧＡ機能部１２２）にオフロードするアクセラレータ制御システム１００であって、汎用サーバ１１０は、アクセラレータ機能部のアクセラレータ機能を書き換えるアクセラレータ書き換え部（ＦＰＧＡ書き換え部１１２）と、アクセラレータ機能をバイナリ化して、当該アクセラレータ機能のダイジェスト情報１３０を生成するダイジェスト情報生成部１１１２と、アクセラレータ機能のアクセラレータ機能部への実装前に作成したダイジェスト情報１３０と、アクセラレータボード１２０から通知されたダイジェスト情報１３０とを比較し、アクセラレータ機能の書き換えの有無を判断するサーバ管理制御部１１１１と、を備え、アクセラレータボード１２０は、アクセラレータ機能部（ＦＰＧＡ機能部１２２）と、アクセラレータ機能部に書き込まれたアクセラレータ機能のダイジェスト情報１３０を生成するダイジェスト情報生成部１２１２と、生成したダイジェスト情報１３０を書き換え元の汎用サーバ１１０宛に通知するアクセラレータ管理制御部（ＦＰＧＡ管理制御部１２１１）と、を備える。
以上説明したように、汎用サーバ１１０のアプリケーションの特定処理を、アクセラレータボード１２０上のアクセラレータ機能部（ＦＰＧＡ機能部１２２）にオフロードするアクセラレータ制御システム１００であって、汎用サーバ１１０は、アクセラレータ機能部のアクセラレータ機能を書き換えるアクセラレータ書き換え部（ＦＰＧＡ書き換え部１１２）と、アクセラレータ機能をバイナリ化して、当該アクセラレータ機能のダイジェスト情報１３０を生成するダイジェスト情報生成部１１１２と、アクセラレータ機能のアクセラレータ機能部への実装前に作成したダイジェスト情報１３０と、アクセラレータボード１２０から通知されたダイジェスト情報１３０とを比較し、アクセラレータ機能の書き換えの有無を判断するサーバ管理制御部１１１１と、を備え、アクセラレータボード１２０は、アクセラレータ機能部（ＦＰＧＡ機能部１２２）と、アクセラレータ機能部に書き込まれたアクセラレータ機能のダイジェスト情報１３０を生成するダイジェスト情報生成部１２１２と、生成したダイジェスト情報１３０を書き換え元の汎用サーバ１１０宛に通知するアクセラレータ管理制御部（ＦＰＧＡ管理制御部１２１１）と、を備える。
このようにすることにより、システム運用者の運用ミスによるアクセラレータ機能の書き換えや、悪意あるユーザからのアクセラレータ機能の書き換えを防ぎ、意図しない動作を未然に防ぐことができる。特に、仮想化により複数のユーザが利用する複数の機能が同一サーバ上に併存するなど、複数のユーザがアクセラレータを使用するケースが増えている。このような場合、アクセラレータ制御システム１００は、アクセラレータボードに実装されている機能の適切な管理を実現することができるので、複数ユーザが混在するクラウド環境においてアクセラレータを有効に活用することができる。
アクセラレータ制御システム１００の汎用サーバ１１０において、サーバ管理制御部１１１１は、アクセラレータ機能の実装前に作成したダイジェスト情報１３０とアクセラレータボード１２０から通知されたダイジェスト情報１３０とが一致しない場合にアクセラレータ機能の書き換えが発生していると判断し、アクセラレータ管理制御部（ＦＰＧＡ管理制御部１２１１）にアクセラレータ機能の再実装を要求する。
このようにすることにより、汎用サーバ１１０内のサーバ管理部１１１のサーバ管理制御部１１１１は、アクセラレータ機能の書き換えが発生していると判断した場合、アクセラレータ管理制御部（ＦＰＧＡ管理制御部１２１１）にアクセラレータ機能の再実装を要求することで、意図しない動作の開始を未然に防ぐことができる。
アクセラレータ制御システム１００の汎用サーバ１１０において、サーバ管理部１１１のサーバ管理制御部１１１１は、アクセラレータ機能のアクセラレータ機能部（ＦＰＧＡ機能部１２２）への実装前に作成したダイジェスト情報１３０と、アクセラレータボード１２０から通知されたダイジェスト情報１３０とが一致しない場合にアクセラレータ機能が正常化するまでの間、ＦＰＧＡ管理制御部１２１１にアクセラレータ機能部の停止を指示してもよい。
このようにすることにより、汎用サーバ１１０内のサーバ管理部１１１のサーバ管理制御部１１１１は、アクセラレータ機能の書き換えが発生していると判断した場合、アクセラレータ機能が正常化するまでの間に、意図しない動作が実行されてしまうことを防ぐことができる。
アクセラレータ制御システム１００のアクセラレータボード１２０において、通信に利用するＦＰＧＡ管理制御部１２１１の秘密鍵を管理する秘密鍵管理部（鍵管理部１２１３）を備え、アクセラレータ管理制御部（ＦＰＧＡ管理制御部１２１１）は、生成したダイジェスト情報１３０をサーバ管理部１１１しか知り得ない秘密鍵で暗号化してから汎用サーバ１１０に通知し、アクセラレータ制御システム１００の汎用サーバ１１０において、通信に利用するサーバ管理制御部１１１１の公開鍵を管理する公開鍵管理部（鍵管理部１１１４）を備え、公開鍵管理部は、アクセラレータボード１２０から暗号化されて通知されたダイジェスト情報１３０を公開鍵を用いて復号する。
このようにすることにより、悪意あるユーザが、ダイジェスト情報を偽ってアクセラレータ機能の書き換えが発生していないように見せかけてくる攻撃に対しても、悪意あるユーザによるアクセラレータ機能の書き換えを防ぐことができる。
［その他］
上記原理説明および実施形態において説明した各処理のうち、自動的に行われるものとして説明した処理の全部または一部を手動的に行うこともでき、あるいは、手動的に行われるものとして説明した処理の全部または一部を公知の方法で自動的に行うこともできる。この他、上述文書中や図面中に示した処理手順、制御手順、具体的名称、各種のデータやパラメータを含む情報については、特記する場合を除いて任意に変更することができる。
また、図示した各装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散・統合の具体的形態は図示のものに限られず、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。
上記原理説明および実施形態において説明した各処理のうち、自動的に行われるものとして説明した処理の全部または一部を手動的に行うこともでき、あるいは、手動的に行われるものとして説明した処理の全部または一部を公知の方法で自動的に行うこともできる。この他、上述文書中や図面中に示した処理手順、制御手順、具体的名称、各種のデータやパラメータを含む情報については、特記する場合を除いて任意に変更することができる。
また、図示した各装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散・統合の具体的形態は図示のものに限られず、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。
また、上記の各構成、機能、処理部、処理手段等は、それらの一部または全部を、例えば集積回路で設計する等によりハードウェアで実現してもよい。また、上記の各構成、機能等は、プロセッサがそれぞれの機能を実現するプログラムを解釈し、実行するためのソフトウェアで実現してもよい。各機能を実現するプログラム、テーブル、ファイル等の情報は、メモリや、ハードディスク、ＳＳＤ（Solid State Drive）等の記録装置、または、ＩＣ（Integrated Circuit）カード、ＳＤ（Secure Digital）カード、光ディスク等の記録媒体に保持することができる。また、本明細書において、時系列的な処理を記述する処理ステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理（例えば、並列処理あるいはオブジェクトによる処理）をも含むものである。
５０ アクセラレータ用ファイル
１００ アクセラレータ制御システム
１１０ 汎用サーバ
１１１ サーバ管理部
１１２ ＦＰＧＡ書き換え部（アクセラレータ書き換え部）
１２０ アクセラレータボード
１２１ ＦＰＧＡ管理部（アクセラレータ管理部）
１２２ ＦＰＧＡ機能部（アクセラレータ機能部）
１３０ ダイジェスト情報
１３０Ａ アクセラレータ機能の実装前に作成したダイジェスト情報
１３０Ｂ アクセラレータボードから通知されたダイジェスト情報
１４０ バイナリファイルＤＢ
１４０Ａ バイナリファイル
１１１１ サーバ管理制御部
１１１２ ダイジェスト情報生成部（サーバ側ダイジェスト情報生成部）
１１１３ ダイジェストＤＢ
１１１４ 鍵管理部（公開鍵管理部）
１１１５ ＦＰＧＡ通信部
１２１１ ＦＰＧＡ管理制御部
１２１２ ダイジェスト情報生成部（アクセラレータ側ダイジェスト情報生成部）
１２１３ 鍵管理部（秘密鍵管理部）
１２１４ サーバ通信部
１００ アクセラレータ制御システム
１１０ 汎用サーバ
１１１ サーバ管理部
１１２ ＦＰＧＡ書き換え部（アクセラレータ書き換え部）
１２０ アクセラレータボード
１２１ ＦＰＧＡ管理部（アクセラレータ管理部）
１２２ ＦＰＧＡ機能部（アクセラレータ機能部）
１３０ ダイジェスト情報
１３０Ａ アクセラレータ機能の実装前に作成したダイジェスト情報
１３０Ｂ アクセラレータボードから通知されたダイジェスト情報
１４０ バイナリファイルＤＢ
１４０Ａ バイナリファイル
１１１１ サーバ管理制御部
１１１２ ダイジェスト情報生成部（サーバ側ダイジェスト情報生成部）
１１１３ ダイジェストＤＢ
１１１４ 鍵管理部（公開鍵管理部）
１１１５ ＦＰＧＡ通信部
１２１１ ＦＰＧＡ管理制御部
１２１２ ダイジェスト情報生成部（アクセラレータ側ダイジェスト情報生成部）
１２１３ 鍵管理部（秘密鍵管理部）
１２１４ サーバ通信部
Claims (6)
- 汎用サーバのアプリケーションの特定処理を、アクセラレータボード上のアクセラレータ機能部にオフロードするアクセラレータ制御システムであって、
前記汎用サーバは、
前記アクセラレータ機能部のアクセラレータ機能を書き換えるアクセラレータ書き換え部と、
前記アクセラレータ機能をバイナリ化して、ダイジェスト情報生成のためのアルゴリズムに従って、当該アクセラレータ機能のダイジェスト情報を生成するサーバ側ダイジェスト情報生成部と、
前記アクセラレータ機能の前記アクセラレータ機能部への実装前に作成した前記ダイジェスト情報と、前記アクセラレータボードから通知された前記ダイジェスト情報とを比較し、前記アクセラレータ機能の書き換えの有無を判断するサーバ管理制御部と、を備え、
前記アクセラレータボードは、
前記アクセラレータ機能部と、
前記アクセラレータ機能部に書き込まれた前記アクセラレータ機能をバイナリ化して、前記ダイジェスト情報生成のためのアルゴリズムと同じアルゴリズムに従って、当該アクセラレータ機能のダイジェスト情報を生成するアクセラレータ側ダイジェスト情報生成部と、
生成した前記ダイジェスト情報を書き換え元の前記汎用サーバ宛に通知するアクセラレータ管理制御部と、を備える
ことを特徴とするアクセラレータ制御システム。 - 前記サーバ管理制御部は、
アクセラレータ機能の実装前に作成したダイジェスト情報とアクセラレータボードから通知されたダイジェスト情報とが一致しない場合にアクセラレータ機能の書き換えが発生していると判断し、前記アクセラレータ管理制御部にアクセラレータ機能の再実装を要求する
ことを特徴とする請求項１に記載のアクセラレータ制御システム。 - 前記サーバ管理制御部は、
前記アクセラレータ機能の前記アクセラレータ機能部への実装前に作成したダイジェスト情報と、前記アクセラレータボードから通知されたダイジェスト情報とが一致しない場合にアクセラレータ機能が正常化するまでの間、前記アクセラレータ管理制御部にアクセラレータ機能部の停止を指示する
ことを特徴とする請求項１に記載のアクセラレータ制御システム。 - 前記アクセラレータボードは、
通信に利用する前記アクセラレータ管理制御部の秘密鍵を管理する秘密鍵管理部を備え、
前記アクセラレータ管理制御部は、生成した前記ダイジェスト情報を前記秘密鍵で暗号化してから前記汎用サーバに通知し、
前記汎用サーバは、
通信に利用する前記サーバ管理制御部の公開鍵を管理する公開鍵管理部を備え、
前記サーバ管理制御部は、前記アクセラレータボードから暗号化されて通知された前記ダイジェスト情報を前記公開鍵を用いて復号する
ことを特徴とする請求項１に記載のアクセラレータ制御システム。 - 前記サーバ管理制御部は、
前記ダイジェスト情報の更新がない場合は、前記サーバ側ダイジェスト情報生成部を経由して前記アクセラレータ書き換え部にアクセラレータ書き換えを許可し、
前記アクセラレータ書き換え部は、現在の前記アクセラレータボードの前記アクセラレータ機能部からのバックアップを取得し、前記アクセラレータ機能部に対してアクセラレータ書き換えを要求する
ことを特徴とする請求項１に記載のアクセラレータ制御システム。 - 汎用サーバのアプリケーションの特定処理を、アクセラレータボード上のアクセラレータにオフロードするアクセラレータ制御方法であって、
前記汎用サーバは、
前記アクセラレータのアクセラレータ機能を書き換える工程と、
前記アクセラレータ機能をバイナリ化して、ダイジェスト情報生成のためのアルゴリズムに従って、当該アクセラレータ機能のダイジェスト情報を生成する工程と、
前記アクセラレータ機能の前記アクセラレータへの実装前に作成した前記ダイジェスト情報と、前記アクセラレータボードから通知された前記ダイジェスト情報とを比較し、前記アクセラレータ機能の書き換えの有無を判断する工程と、を有し、
前記アクセラレータボードは、
前記アクセラレータに書き込まれた前記アクセラレータ機能をバイナリ化して、前記ダイジェスト情報生成のためのアルゴリズムと同じアルゴリズムに従って、当該アクセラレータ機能のダイジェスト情報を生成する工程と、
生成した前記ダイジェスト情報を書き換え元の前記汎用サーバ宛に通知する工程と、を有する
ことを特徴とするアクセラレータ制御方法。
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|---|---|---|---|
| PCT/JP2019/032770 WO2021033306A1 (ja) | 2019-08-22 | 2019-08-22 | アクセラレータ制御システムおよびアクセラレータ制御方法 |
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|---|---|
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| JP7236011B2 true JP7236011B2 (ja) | 2023-03-09 |
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2019
- 2019-08-22 US US17/632,662 patent/US11822966B2/en active Active
- 2019-08-22 WO PCT/JP2019/032770 patent/WO2021033306A1/ja active Application Filing
- 2019-08-22 JP JP2021540602A patent/JP7236011B2/ja active Active
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