JP7236011B2 - アクセラレータ制御システムおよびアクセラレータ制御方法 - Google Patents
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Description
NFV(Network Functions Virtualization)やSDN(Software Defined Network)を構成するデータセンタなど、大規模なサーバクラスタにおいて、上記のようなアクセラレータを適用するケースが想定される(非特許文献1参照)。
図11は、汎用的なコンピュータに特定の処理に特化した演算装置を追加した演算システムの概略構成図である。
図11の左図は、プログラマブルでない(機能追加できない)演算システム10Aの構成図である。
図11の左図に示す演算システム10Aは、CPU11と、通信ネットワークに接続するためのNIC(Network Interface Card)12と、を備える。CPU11は、複数のCore11aを搭載するCoreプロセッサである。図11の左図では、APLおよびパケット処理がCore11aを使用する状況をイメージ表現している。図11の左図の細矢印に示すように、演算システム10AにおけるCPU11は、APLの実行に先立ってパケット処理(あるいはパケット処理とAPLの並列処理)を行わなければならず、処理速度が遅い。
図12および図13に示すように、汎用サーバ30は、汎用サーバ30上で動作するソフトウェアの機能を、アクセラレータボード40のFPGA機能部41にオフロードすることで、さらなる高速化やCPUリソースの削減を図る。また、仮想化により複数のユーザ端末22が同一の汎用サーバ30上に併存することが増えており、アクセラレータボード40を搭載した汎用サーバ30においてもシステム運用者21がアクセラレータボード40を使用し、複数のユーザ端末22に複数の機能を提供するケースが増えてきている。
(原理説明)
図1は、本発明の原理説明のアクセラレータ制御システム100の構成例を示す図である。
図1に示すように、アクセラレータ制御システム100は、汎用サーバ110と、アクセラレータボード120と、を備える。汎用サーバ110とアクセラレータボード120とは、図示しないSWやネットワークにより接続される。なお、汎用サーバ110とアクセラレータボード120は、汎用サーバ内に閉じて接続する形態(例えば、マザーボード上のバスでの接続等)も含まれる。
アクセラレータ制御システム100は、汎用サーバ110のアプリケーションの特定処理を、アクセラレータボード120上のFPGA機能部122(アクセラレータ機能部)にオフロードする。
汎用サーバ110は、クライアント(システム運用者20)からの要求に対して情報や処理結果を提供する機能を果たす側のコンピュータ機器(ハードウェア)やソフトウェアである。
汎用サーバ110は、アクセラレータボード120のFPGA管理部121(アクセラレータ管理部)と1セットで設けられたサーバ管理部111を備える。
サーバ管理部111は、アクセラレータボード120へのアクセラレータ機能の実装を行う前に、アクセラレータ機能のダイジェスト情報130(図6で後記する)を作成して保持する。サーバ管理部111は、予め作成したダイジェスト情報130とアクセラレータボード120のFPGA管理部121から通知されたダイジェスト情報130を比較し、一致していればアクセラレータ機能の書き換えが発生していないと判断する。サーバ管理部111は、ダイジェスト情報130が一致しない、またはダイジェスト情報130の通知が停止した場合にアクセラレータ機能の書き換えが発生していると判断し、アクセラレータの再実装を要求する。
アクセラレータボード120は、負荷のかかる処理をオフロードして汎用サーバ110の負荷を軽減するFPGA等のアクセラレータを搭載する。
アクセラレータボード120は、FPGA管理部121と、FPGA機能部122(アクセラレータ機能部)と、を備える。
FPGA管理部121は、汎用サーバ110のサーバ管理部111と1セットで設けられる。FPGA管理部121は、FPGA機能部122のダイジェスト情報130を作成し、汎用サーバ110のサーバ管理部111に定期的に通知する。
FPGA機能部122は、アクセラレータボード120に設けられたアクセラレータであり、どのようなアクセラレータであってもよい。
システム運用者20は、汎用サーバ110上で動作するソフトウェアの機能を記述したアクセラレータ用ファイル50(図1の<機能1>参照)を、アクセラレータボード120のFPGA機能部122にオフロードする。
上記ステップS1の「ダイジェスト情報作成」を経ないで、上記ステップS2の「アクセラレータ実装」を行うと、上記ステップS5の「アクセラレータ機能の書き換え判断」で、ダイジェスト情報130が一致しないことになる。
上記に対応するため下記を追加する。
アクセラレータボード120のFPGA管理部121は、作成したダイジェスト情報130を、FPGA管理部121およびサーバ管理部111しか知り得ない秘密鍵で暗号化してから、汎用サーバ110のサーバ管理部111に定期的に通知する(ステップS4参照)。なお、ネットワーク間でのVPN(Virtual Private Network)接続が、例えばL2TP(Layer 2 Tunneling Protocol)/IPsecトンネルで行われることを図2の符号hのパイプで表記している。
本実施形態は、アクセラレータとしてFPGAを例に採るとともに、アクセラレータボード120を搭載した汎用サーバ110を例に採る。
[アクセラレータ制御システム100の構成]
図3および図4は、本発明の実施形態に係るアクセラレータ制御システム100の構成例を示す図である。図1と同一構成部分には、同一符号を付して重複箇所の説明を省略する。
汎用サーバ110は、サーバ管理部111と、FPGA書き換え部112(アクセラレータ書き換え部)と、を備える。
サーバ管理部111は、アクセラレータボード120のFPGA機能部122へのアクセラレータ機能の実装を行う前に、アクセラレータ機能のダイジェスト情報130を作成して保持する。サーバ管理部111は、予め作成したダイジェスト情報130とアクセラレータボード120のFPGA管理部121から通知されたダイジェスト情報130を比較し、一致していればアクセラレータ機能の書き換えが発生していないと判断する。サーバ管理部111は、ダイジェスト情報130が一致しない、またはダイジェスト情報130の通知が停止した場合にアクセラレータ機能の書き換えが発生していると判断し、アクセラレータの再実装を要求する。
FPGA管理部121は、FPGA機能部122のダイジェスト情報130を作成し、汎用サーバ110のサーバ管理部111に定期的に通知する。
FPGA機能部122は、アクセラレータボード120に設けられたアクセラレータである。
図3に示すアクセラレータ制御システム100は、システム運用者等がFPGAファイルを作成できる利点がある。ただし、アクセラレータボード120では、FPGA管理部121を動作させるための工夫が必要である。
汎用サーバ110Aは、図3に示すFPGA書き換え部112をサーバ管理部111A内に設ける。
アクセラレータボード120Aは、図3に示すFPGA管理部121をFPGA機能部122A内に設ける。
図4に示すアクセラレータ制御システム100Aは、特別なボードが不要であるが、FPGAファイル作成まで管理者にゆだねる必要がある。
[アクセラレータ制御システム100の詳細構成]
図5は、本発明の実施形態に係るアクセラレータ制御システム100の詳細な構成例を示す図である。図3と同一構成部分には、同一符号を付して重複箇所の説明を省略する。
図5に示すように、アクセラレータ制御システム100は、汎用サーバ110と、アクセラレータボード120と、を備える。汎用サーバ110とアクセラレータボード120とは、図示しないSWやネットワークにより接続される。汎用サーバ110には、バイナリファイルDB140が接続される。
汎用サーバ110は、サーバ管理部111と、FPGA書き換え部112(アクセラレータ書き換え部)と、を備える。
サーバ管理部111は、サーバ管理制御部1111と、ダイジェスト情報生成部1112(サーバ側ダイジェスト情報生成部)と、ダイジェストDB1113と、鍵管理部1114(公開鍵管理部)と、FPGA通信部1115と、を備える。
FPGA書き換え部112は、FPGA機能部122(アクセラレータ機能部)のFPGAを書き換える(書き換え失敗時の復元機能を持つ)。
FPGA通信部1115は、FPGA管理部121のサーバ通信部1214と通信を行う。
アクセラレータボード120は、FPGA管理部121と、FPGA機能部122と、を備える。
FPGA管理部121は、FPGA管理制御部1211と、ダイジェスト情報生成部1212(アクセラレータ側ダイジェスト情報生成部)と、鍵管理部1213(秘密鍵管理部)と、サーバ通信部1214と、を備える。
FPGA機能部122は、書き換え対象となるFPGA本体である。
FPGA管理制御部1211は、生成したダイジェスト情報130をサーバ管理制御部1111しか知り得ない秘密鍵で暗号化してから通知する。
ダイジェスト情報生成部1212は、汎用サーバ110のサーバ管理部111のダイジェスト情報生成部1112と同じ機能であり、アクセラレータ機能をバイナリ化して、当該アクセラレータ機能のダイジェスト情報130を生成する。
サーバ通信部1214は、汎用サーバ110のサーバ管理部111のFPGA通信部1115と通信を行う。
次に、ダイジェスト情報130について説明する。
ダイジェスト情報130は、汎用サーバ110(図5参照)のダイジェスト情報生成部1112またはアクセラレータボード120のダイジェスト情報生成部1212により生成される。
汎用サーバ110側とアクセラレータボード120側とでは、同じダイジェスト情報130が生成される。このため、ダイジェスト情報生成のためのアルゴリズムは、汎用サーバ110のダイジェスト情報生成部1112とアクセラレータボード120のダイジェスト情報生成部1212とで同じものを用いる。換言すれば、汎用サーバ110のダイジェスト情報生成部1112とアクセラレータボード120のダイジェスト情報生成部1212とは、同一構成を採る。
汎用サーバ110(図5参照)のダイジェスト情報生成部1112(以下、アクセラレータボード120のダイジェスト情報生成部1212についても同様。)は、アクセラレータ用ファイル50(ここでは<機能1>)をバイナリ化して、<機能1>をバイナリファイル140Aに変換する(ステップS7参照)。
上述したように、ハッシュアルゴリズムは、汎用サーバ110とアクセラレータボード120の両方で同じものを利用する必要がある。
図7に示すように、汎用サーバ110のサーバ管理部111は、汎用サーバ110のダイジェスト情報生成部1112(図5参照)で生成されたダイジェスト情報130AをダイジェストDB1113に格納している。
また、図7に示すダイジェスト情報130Bは、アクセラレータボード120(図5参照)で生成されたダイジェスト情報である。
[フローチャート]
図8は、アクセラレータ制御システム100(図5参照)のアクセラレータ制御処理を示すフローチャートである。図8は、説明の便宜上、汎用サーバ110(図5参照)におけるアクセラレータ制御処理と、アクセラレータボード120(図5参照)におけるアクセラレータ制御処理とを1つのフローに纏めている。このため、汎用サーバ110における処理と、アクセラレータボード120における処理とは、非同期で行われる。汎用サーバ110からアクセラレータボード120への移行、また、アクセラレータボード120から汎用サーバ110への移行は、それぞれ両者間の通知とその許可を待って行われることになる(図9の制御シーケンス参照)。
ステップS11において、汎用サーバ110のFPGA書き換え部112(図5参照)は、バイナリファイルDB140にバイナリファイル140Aの取得を要求する。
ステップS12において、汎用サーバ110のFPGA書き換え部112は、サーバ管理部111のダイジェスト情報生成部1112にFPGA書き換えを要求する。
ステップS18において、アクセラレータボード120のFPGA管理部121のダイジェスト情報生成部1112は、受け取ったバイナリファイル140Aを元にダイジェスト情報130を生成する。そして、FPGA管理部121は、バイナリファイル140Aの識別子と生成されたダイジェスト情報130をFPGA管理制御部1211に送る。
ステップS20において、サーバ管理部111のサーバ管理制御部1111は、ダイジェスト情報130が一致するか否かを判別する。具体的には、サーバ管理制御部1111は、ダイジェストDB1113にバイナリファイル140Aの識別子に対する既存のダイジェスト情報130を要求し、上記ステップS15で書き換えたダイジェスト情報130と、上記ステップS19で受け取ったダイジェスト情報130とを比較する。
サーバ管理制御部1111は、ダイジェスト情報130が一致しない場合は、想定外の書き換えが起こったと判断し、FPGA機能部122のバックアップをもとに、元の内容にFPGAを書き換えるために上記ステップS12に戻る。ダイジェスト情報130が一致する場合は、ステップS21に進む。
図9は、アクセラレータ制御システム100(図5参照)のアクセラレータ制御処理の制御シーケンス図である。図9の制御シーケンスは、図8のステップS14において、ダイジェスト情報130の更新がある場合(S14:Yes)、かつ、図8のステップS20において、ダイジェスト情報130が一致する場合(S20:Yes)の例である。
バイナリファイルDB140は、FPGA書き換え部112にバイナリファイル140Aを送信する(ステップS102参照)。
汎用サーバ110のFPGA書き換え部112は、サーバ管理部111のダイジェスト情報生成部1112にFPGA書き換え要求(バイナリファイル140Aを用いたFPGA書き換え要求)を行う(ステップS103参照)。
サーバ管理部111のダイジェスト情報生成部1112は、サーバ管理制御部1111にダイジェスト情報130を送信する(ステップS104参照)。
ダイジェストDB1113は、サーバ管理制御部1111に読み出したダイジェスト情報130を送信する(ステップS106参照)。
サーバ管理制御部1111は、ダイジェストDB1113にダイジェスト情報格納要求を行う(ステップS107参照)。
ダイジェストDB1113は、サーバ管理制御部1111にダイジェスト情報格納通知を行う(ステップS108参照)。
サーバ管理部111のダイジェスト情報生成部1112は、FPGA書き換え許可の発行を受けて、汎用サーバ110のFPGA書き換え部112にFPGA書き換え許可を発行する(ステップS110参照)。
アクセラレータボード120のFPGA機能部122は、汎用サーバ110のFPGA書き換え部112にFPGA書き換え通知を行う(ステップS112参照)。
FPGA管理部121のダイジェスト情報生成部1212は、FPGA管理制御部1211にダイジェスト情報130を送る(ステップS114参照)。
FPGA管理部121のFPGA管理制御部1211は、サーバ通信部1214にサーバ管理部111への通信要求を行う(ステップS115参照)。
サーバ通信部1214は、鍵管理部1213に鍵要求を行い(ステップS116参照)、鍵管理部1213は、サーバ通信部1214に秘密鍵を送る(ステップS117参照)。
サーバ通信部1214は、サーバ管理部111のFPGA通信部1115にサーバ管理部111への通信を行う(ステップS118参照)。
サーバ管理部111のFPGA通信部1115は、サーバ管理制御部1111に通信を通知する(ステップS121参照)。
サーバ管理制御部1111は、ダイジェストDB1113にダイジェスト情報読み出し要求を発行し(ステップS122参照)、ダイジェストDB1113は、サーバ管理制御部1111にダイジェスト情報130を送る(ステップS123参照)。
サーバ管理制御部1111は、ダイジェスト情報生成部1112にダイジェスト情報比較結果を送る(ステップS124参照)。
ダイジェスト情報生成部1112は、汎用サーバ110のFPGA書き換え部112に、受け取ったダイジェスト情報比較結果を送る(ステップS125参照)。
以上で、アクセラレータ制御処理の制御シーケンスを終了する。
本実施形態に係るアクセラレータ制御システム100の汎用サーバ110は、例えば図10に示すような構成のコンピュータ900によって実現される。なお、アクセラレータ制御システム100のアクセラレータボード120についても同様に、例えば図10に示すような構成のコンピュータ900によって実現される。
以下、汎用サーバ110を例に挙げて説明する。
図10は、汎用サーバ110の機能を実現するコンピュータ900の一例を示すハードウェア構成図である。
コンピュータ900は、CPU910、RAM920、BIOS(Basic Input/Output System)等を格納するROM930、HDD940、通信インターフェイス(I/F:Interface)950、入出力インターフェイス(I/F)960、およびメディアインターフェイス(I/F)970を有する。
以上説明したように、汎用サーバ110のアプリケーションの特定処理を、アクセラレータボード120上のアクセラレータ機能部(FPGA機能部122)にオフロードするアクセラレータ制御システム100であって、汎用サーバ110は、アクセラレータ機能部のアクセラレータ機能を書き換えるアクセラレータ書き換え部(FPGA書き換え部112)と、アクセラレータ機能をバイナリ化して、当該アクセラレータ機能のダイジェスト情報130を生成するダイジェスト情報生成部1112と、アクセラレータ機能のアクセラレータ機能部への実装前に作成したダイジェスト情報130と、アクセラレータボード120から通知されたダイジェスト情報130とを比較し、アクセラレータ機能の書き換えの有無を判断するサーバ管理制御部1111と、を備え、アクセラレータボード120は、アクセラレータ機能部(FPGA機能部122)と、アクセラレータ機能部に書き込まれたアクセラレータ機能のダイジェスト情報130を生成するダイジェスト情報生成部1212と、生成したダイジェスト情報130を書き換え元の汎用サーバ110宛に通知するアクセラレータ管理制御部(FPGA管理制御部1211)と、を備える。
上記原理説明および実施形態において説明した各処理のうち、自動的に行われるものとして説明した処理の全部または一部を手動的に行うこともでき、あるいは、手動的に行われるものとして説明した処理の全部または一部を公知の方法で自動的に行うこともできる。この他、上述文書中や図面中に示した処理手順、制御手順、具体的名称、各種のデータやパラメータを含む情報については、特記する場合を除いて任意に変更することができる。
また、図示した各装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散・統合の具体的形態は図示のものに限られず、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。
100 アクセラレータ制御システム
110 汎用サーバ
111 サーバ管理部
112 FPGA書き換え部(アクセラレータ書き換え部)
120 アクセラレータボード
121 FPGA管理部(アクセラレータ管理部)
122 FPGA機能部(アクセラレータ機能部)
130 ダイジェスト情報
130A アクセラレータ機能の実装前に作成したダイジェスト情報
130B アクセラレータボードから通知されたダイジェスト情報
140 バイナリファイルDB
140A バイナリファイル
1111 サーバ管理制御部
1112 ダイジェスト情報生成部(サーバ側ダイジェスト情報生成部)
1113 ダイジェストDB
1114 鍵管理部(公開鍵管理部)
1115 FPGA通信部
1211 FPGA管理制御部
1212 ダイジェスト情報生成部(アクセラレータ側ダイジェスト情報生成部)
1213 鍵管理部(秘密鍵管理部)
1214 サーバ通信部
Claims (6)
- 汎用サーバのアプリケーションの特定処理を、アクセラレータボード上のアクセラレータ機能部にオフロードするアクセラレータ制御システムであって、
前記汎用サーバは、
前記アクセラレータ機能部のアクセラレータ機能を書き換えるアクセラレータ書き換え部と、
前記アクセラレータ機能をバイナリ化して、ダイジェスト情報生成のためのアルゴリズムに従って、当該アクセラレータ機能のダイジェスト情報を生成するサーバ側ダイジェスト情報生成部と、
前記アクセラレータ機能の前記アクセラレータ機能部への実装前に作成した前記ダイジェスト情報と、前記アクセラレータボードから通知された前記ダイジェスト情報とを比較し、前記アクセラレータ機能の書き換えの有無を判断するサーバ管理制御部と、を備え、
前記アクセラレータボードは、
前記アクセラレータ機能部と、
前記アクセラレータ機能部に書き込まれた前記アクセラレータ機能をバイナリ化して、前記ダイジェスト情報生成のためのアルゴリズムと同じアルゴリズムに従って、当該アクセラレータ機能のダイジェスト情報を生成するアクセラレータ側ダイジェスト情報生成部と、
生成した前記ダイジェスト情報を書き換え元の前記汎用サーバ宛に通知するアクセラレータ管理制御部と、を備える
ことを特徴とするアクセラレータ制御システム。 - 前記サーバ管理制御部は、
アクセラレータ機能の実装前に作成したダイジェスト情報とアクセラレータボードから通知されたダイジェスト情報とが一致しない場合にアクセラレータ機能の書き換えが発生していると判断し、前記アクセラレータ管理制御部にアクセラレータ機能の再実装を要求する
ことを特徴とする請求項1に記載のアクセラレータ制御システム。 - 前記サーバ管理制御部は、
前記アクセラレータ機能の前記アクセラレータ機能部への実装前に作成したダイジェスト情報と、前記アクセラレータボードから通知されたダイジェスト情報とが一致しない場合にアクセラレータ機能が正常化するまでの間、前記アクセラレータ管理制御部にアクセラレータ機能部の停止を指示する
ことを特徴とする請求項1に記載のアクセラレータ制御システム。 - 前記アクセラレータボードは、
通信に利用する前記アクセラレータ管理制御部の秘密鍵を管理する秘密鍵管理部を備え、
前記アクセラレータ管理制御部は、生成した前記ダイジェスト情報を前記秘密鍵で暗号化してから前記汎用サーバに通知し、
前記汎用サーバは、
通信に利用する前記サーバ管理制御部の公開鍵を管理する公開鍵管理部を備え、
前記サーバ管理制御部は、前記アクセラレータボードから暗号化されて通知された前記ダイジェスト情報を前記公開鍵を用いて復号する
ことを特徴とする請求項1に記載のアクセラレータ制御システム。 - 前記サーバ管理制御部は、
前記ダイジェスト情報の更新がない場合は、前記サーバ側ダイジェスト情報生成部を経由して前記アクセラレータ書き換え部にアクセラレータ書き換えを許可し、
前記アクセラレータ書き換え部は、現在の前記アクセラレータボードの前記アクセラレータ機能部からのバックアップを取得し、前記アクセラレータ機能部に対してアクセラレータ書き換えを要求する
ことを特徴とする請求項1に記載のアクセラレータ制御システム。 - 汎用サーバのアプリケーションの特定処理を、アクセラレータボード上のアクセラレータにオフロードするアクセラレータ制御方法であって、
前記汎用サーバは、
前記アクセラレータのアクセラレータ機能を書き換える工程と、
前記アクセラレータ機能をバイナリ化して、ダイジェスト情報生成のためのアルゴリズムに従って、当該アクセラレータ機能のダイジェスト情報を生成する工程と、
前記アクセラレータ機能の前記アクセラレータへの実装前に作成した前記ダイジェスト情報と、前記アクセラレータボードから通知された前記ダイジェスト情報とを比較し、前記アクセラレータ機能の書き換えの有無を判断する工程と、を有し、
前記アクセラレータボードは、
前記アクセラレータに書き込まれた前記アクセラレータ機能をバイナリ化して、前記ダイジェスト情報生成のためのアルゴリズムと同じアルゴリズムに従って、当該アクセラレータ機能のダイジェスト情報を生成する工程と、
生成した前記ダイジェスト情報を書き換え元の前記汎用サーバ宛に通知する工程と、を有する
ことを特徴とするアクセラレータ制御方法。
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