JP2011015069A - 電流スイッチ回路及びこれを用いたディジタル−アナログ変換器 - Google Patents

Abstract

【課題】差動の電流スイッチ回路においてグリッチを効果的に低減とする。
【解決手段】相補的にレベルが変化する信号Ｄ，Ｄ＿によりスイッチＭ１，Ｍ２において入力電流Iinをスイッチングして２つのスイッチ電流に分流し、分流されたスイッチ電流にスイッチングの遷移期間に生じるグリッチ成分をグリッチ同相化回路１５により出力電流Iom，Iopにおいて同相にし、出力電流Iom，Iopを差動信号として観測したときにグリッチ成分をキャンセルする。
【選択図】図１

Description

本発明は、電流スイッチ回路及びこれを用いた電流ステアリング型のディジタル−アナログ変換器に関する。

入力電流をスイッチングして出力電流を得るスイッチ回路は、例えば電流ステアリング型ディジタル−アナログ変換器（以下、電流ステアリングＤＡＣという）やミキサ回路などに用いられている。ミキサ回路は、周波数変換器、変調器及び復調器などに用いられる乗算器である。このような電流スイッチ回路においては、一般的にスイッチングの遷移期間にスイッチの寄生容量等により、グリッチと呼ばれるノイズや歪が生じる。グリッチ成分は高調波スプリアスとして出力に現れるため、スプリアスフリーダイナミックレンジ(Spurious Free Dynamic Range：ＳＦＤＲ)を劣化させる。

このようなグリッチを低減するための技術として、特許文献１には、電流スイッチングを行うメインスイッチと同一導電型のダミースイッチを備え、このダミースイッチを例えばメインスイッチに供給されるクロック信号を反転させたクロック信号によりスイッチングし、ダミースイッチの寄生容量を用いてメインスイッチのグリッチを吸収する手法が開示されている。

特開２００２−９４３７８号公報

しかしながら、特許文献１に記載の手法では、メインスイッチとダミースイッチを駆動する相補クロック信号のスルーレートがそれぞれ異なることによるグリッチの不整合が生じ、効果的にグリッチを打ち消すことができない、という問題がある。

本発明は、特に差動の電流スイッチ回路においてグリッチを効果的に低減可能とすることを目的とする。

本発明の一態様によると、相補的にレベルが変化する第１電圧信号及び第２電圧信号をそれぞれ受ける第１入力端子及び第２入力端子と、入力電流を発生する電流源と、前記第１電圧信号及び第２電圧信号または前記第１電圧信号及び第２電圧信号をそれぞれ遅延した第１遅延信号及び第２遅延信号によりスイッチングし、前記入力電流を第１スイッチ電流及び第２スイッチ電流に分流する第１スイッチ及び第２スイッチと、前記第１スイッチ電流及び第２スイッチ電流に基づいて第１出力電流及び第２出力電流を生成し、前記スイッチングの遷移期間に前記第１スイッチ電流及び第２スイッチ電流にそれぞれ生じるグリッチ成分を前記第１出力電流及び前記第２出力電流において同相にする同相化回路と、前記第１出力電流及び第２出力電流を出力する第１出力端子及び第２出力端子と、を具備する電流スイッチ回路を提供する。

本発明によると、２つのスイッチから出力されるスイッチ電流にスイッチングの遷移期間に生じるグリッチを２つの出力電流において同相化することより、２つの出力電流を差動信号として観測したときに、グリッチ成分がキャンセルされる。

第１の実施形態に係る電流スイッチ回路を示すブロック図 第１の実施形態にけるグリッチキャンセルの原理を説明する図 第２の実施形態に係る電流スイッチ回路を示すブロック図 第３の実施形態に係る電流スイッチ回路を示すブロック図 第３の実施形態における短絡回路の一例を示す図 第３の実施形態の動作を示すタイミング図 第３の実施形態における短絡回路の他の例を示す図 第４の実施形態に係るＮビット電流ステアリングＤＡＣを示す図 第５の実施形態に係るミキサ回路を示す図 第６の実施形態に係る電流スイッチ回路を示すブロック図

以下、図面を参照して本発明の実施形態について説明する。
（第１の実施形態）
図１は、本発明の基本的な第１の実施形態に係る電流スイッチ回路を示している。図１において、第１及び第２入力端子１１，１２には相補的にレベルが変化する第１及び第２電圧信号であるクロック信号Ｄ，Ｄ＿が入力される。クロック信号Ｄ，Ｄ＿は、グリッチ同相化回路１５に入力されると共に、グリッチ同相化回路１５を介してスイッチペア１３の第１スイッチ及び第２スイッチであるトランジスタＭ１，Ｍ２のゲート端子に供給される。トランジスタＭ１，Ｍ２は、この例ではＮＭＯＳトランジスタが用いられる。

トランジスタＭ１，Ｍ２のソース端子は共通に接続され、電流入力端子である共通ソース端子は入力電流Iinを発生する電流源１４に接続される。トランジスタＭ１，Ｍ２は、クロック信号Ｄ，Ｄ＿またはこれらを遅延した遅延信号（後述）により入力電流Iinをスイッチングして、各々のドレイン端子から第１及び第２スイッチ電流を出力する。

トランジスタＭ１，Ｍ２のドレイン端子は、グリッチ同相化回路１５に接続される。グリッチ同相化回路１５には第１及び第２出力端子１６，１７が接続され、これらの出力端子１６，１７から差動の第１及び第２出力電流Iom，Iopが取り出される。グリッチ同相化回路１５は、クロック信号Ｄ，Ｄ＿のレベル変化に伴いトランジスタＭ１，Ｍ２のドレイン端子から出力されるスイッチ電流にそれぞれ生じるグリッチ成分（トランジスタＭ１，Ｍ２のスイッチングの遷移期間において発生する）を出力電流Iom，Iopにおいて同相化する働きをする。

一般的に、図１の電流スイッチ回路のような差動回路においては、互いに逆相の２つの単相信号、すなわち差動信号を出力する。この場合、もし差動回路の内部で不要信号（雑音、歪、グリッチなど）が同相信号として発生した場合、出力の単相信号には不要信号が現れるが、差動信号として見たときには不要信号は完全に除去される。この点に着目して、本実施形態では図１のような差動型の電流スイッチ回路から出力される出力電流Iom，Iopに含まれるグリッチ成分を同相にすることで、差動信号（Iom−Iop）においてグリッチを効果的に低減する。言い替えれば、先の特許文献１のようにグリッチ成分のキャンセルを２つの単相信号に対して行うのではなく、２つの単相信号に含まれるグリッチ成分を互いに同相にすることで、効果的に差動信号におけるグリッチをキャンセルする。

以下、図２（ａ）（ｂ）を参照して図１の電流スイッチ回路の動作を説明する。
図２（ａ）は、従来一般の電流スイッチ回路の動作を示している。従来一般の電流スイッチ回路では、図１のグリッチ同相化回路１５がなく、トランジスタＭ１，Ｍ２のゲート端子にクロック信号Ｄ，Ｄ＿が供給され、トランジスタＭ１，Ｍ２のドレイン端子がそのまま出力端子１６，１７に接続される。

図２（ａ）に示されるように、クロック信号Ｄ，Ｄ＿によるスイッチングの遷移期間Ｔにおいて、トランジスタＭ１，Ｍ２の寄生容量（ゲート・ソース間容量）における電荷やチャネル電荷の充電と放電が行われ、瞬間的なスパイク状の誤差電流が生じる。これら誤差電流はグリッチと呼ばれ、一般には図１の出力電流Iom，Iopそれぞれに異なった値として現れるため、差動信号Iop−Iomを観測しても除去しきれない。

一方、図２（ｂ）は図１の電流スイッチ回路の動作を示している。図１におけるグリッチ同相化回路１５は、トランジスタＭ１，Ｍ２のスイッチングの遷移期間Ｔにおいてグリッチ成分が出力電流Iom，Iopにおいて同相になるよう働くため、差動信号Iop−Iomを観測するとグリッチがキャンセルされる。

このように図１の電流スイッチ回路によれば、トランジスタＭ１，Ｍ２から出力されるスイッチ電流にスイッチングの遷移期間に生じるグリッチを出力電流Iom，Iopにおいて同相化する。これによって出力電流Iom，Iopを差動信号Iom−Iopとして観測したときに、グリッチ成分がキャンセルされるので、グリッチによる歪やノイズなどの余分な成分を低減することができ、出力信号の品質を向上させることができる。

次に、図１中のグリッチ同相化回路１５をより具体化した第２及び第３の実施形態に係る電流スイッチ回路について説明する。

（第２の実施形態）
図３は、本発明の第２の実施形態に係る電流スイッチ回路を示している。クロック信号Ｄ，Ｄ＿は、図ではグリッチ同相化回路１５の内部を経由しているが、直接スイッチペア１３のトランジスタＭ１，Ｍ２のゲート端子に供給される。本実施形態におけるグリッチ同相化回路１５は、第３及び第４スイッチであるトランジスタＭ３，Ｍ４によって構成される。トランジスタＭ３，Ｍ４は、この例ではＮＭＯＳトランジスタが用いられる。

グリッチ同相化回路１５のトランジスタＭ３，Ｍ４は、スイッチペア１３のトランジスタＭ１，Ｍ２の複製であって、Ｍ１，Ｍ２と同じ特性を持つ。トランジスタＭ１，Ｍ２の電流入力端子である共通ソース端子は電流源１４に接続されるのに対して、トランジスタＭ３，Ｍ４の電流入力端子である共通ソース端子は電流源のようなものに接続されず、開放されている。トランジスタＭ３，Ｍ４のゲート端子はそれぞれ入力端子１１，１２に接続され、トランジスタＭ３のドレイン端子は出力端子１７に接続され、トランジスタＭ４のドレイン端子は出力端子１６に接続される。

図３中のグリッチ同相化回路１５の動作は次の通りである。クロック信号Ｄが高レベル（“Ｈ”）から低レベル（“Ｌ”）へと遷移するとき、すなわちトランジスタＭ１，Ｍ２のスイッチングの遷移期間において、トランジスタＭ１，Ｍ２の寄生容量からの放電によってグリッチ成分が発生し、グリッチによる電流（グリッチ電流）が出力電流Iom，Iopへ分流される。

今、トランジスタＭ１の寄生容量からの放電により出力電流Iom，Iopへ分流されるグリッチ電流をIgm，Igpとする。ここで、一般にはIgm≠Igpである。一方、トランジスタＭ３においてもトランジスタＭ１と同量のグリッチが生じ、それぞれ出力電流Iom，Iopへそれぞれグリッチ電流Igp，Igmとして分流される。従って、出力電流Iom，Iopが出力される出力端子１６，１７におけるグリッチ電流の量は共にIgp＋Igmと等しくなり、グリッチが同相化されたことになる。トランジスタＭ２の寄生容量からの放電により発生するグリッチについても、出力電流Iom，Iopにおいて同相化される。よって、出力電流Iom，Iopを差動信号Iom−Iopとして観測すると、グリッチ成分がキャンセルされ、先に述べた効果が得られる。

（第３の実施形態）
図４は、本発明の第３の実施形態に係る電流スイッチ回路である。本実施形態におけるグリッチ同相化回路１５は、クロック信号Ｄ，Ｄ＿の遷移期間に出力端子１６，１７間を短絡することで、出力電流Iom，Iopにおいてグリッチを同相化するように構成される。具体的には、グリッチ同相化回路１５は短絡回路２０と４つの遅延素子２１〜２４を有する。短絡回路２０は、例えば図５に示すように出力端子１６，１７間に縦続接続された第１及び第２短絡スイッチＳＷ１，ＳＷ２により構成されている。

クロック信号Ｄは短絡回路２０と遅延素子２１に供給され、クロック信号Ｄ＿は短絡回路２０と遅延素子２２に供給される。遅延素子２１の出力である第１遅延信号（第１遅延クロック信号）Ｄ₁はトランジスタＭ１のゲート端子と遅延素子２３に供給され、遅延素子２２の出力である第２遅延信号（第２遅延クロック信号）Ｄ₁＿はトランジスタＭ２のゲートと遅延素子２４に供給される。さらに、遅延素子２３の出力である第３遅延信号（第２遅延クロック信号）Ｄ₂と、遅延素子２４の出力である第４遅延信号（第４遅延クロック信号）Ｄ₂＿は短絡回路２０に供給される。

トランジスタＭ１，Ｍ２のドレイン端子から出力電流Iom，Iopが出力端子１６，１７へ出力される。出力端子１６，１７間に縦続接続された短絡スイッチＳＷ１，ＳＷ２のうち、ＳＷ１はクロック信号Ｄ＿またはＤによって制御され、ＳＷ２は遅延クロック信号Ｄ２またはＤ２＿によって制御される。

図６は、図４中に示した各クロック信号Ｄ，Ｄ＿、Ｄ₁，Ｄ₁＿及びＤ₂，Ｄ₂＿のタイミングを示す図であり、制御信号Ａ（後述）も合わせて示している。短絡回路２０は、Ｄ（またはＤ＿）とＤ₂（またはＤ₂＿）のエッジのタイミングで出力端子１６，１７間が短絡されるよう働く。図５の短絡回路２０において、ＳＷ１はＤ₁＿が”Ｈ”のときオン、またはＤが”Ｌ”のときオンとなるよう動作し、ＳＷ２はＤ₂が”Ｈ”のときオン、またはＤ₂＿が”Ｌ”のときオンとなるよう動作するものとする。なお、スイッチＳＷ１とＳＷ２の配置は、左右入れ替わっていてもよいことはいうまでもない。

一方、図７は短絡回路２０を出力端子１６，１７間に接続された１つの短絡スイッチＳＷと２つのアンドゲートＧ１，Ｇ２で構成した例である。アンドゲートＧ１は、クロック信号Ｄ＿と遅延心信号Ｄ₂との論理積をとり、図６に示すようにトランジスタＭ１，Ｍ２のスイッチングの遷移期間よりも僅かに長い時間幅を有するパルス状の制御信号Ａを出力する。この制御信号Ａによって、スイッチＳＷが制御される。一方、アンドゲートＧ２は、クロック信号Ｄ，Ｄ２＿に対する負荷条件を揃えるために設けられたーダミーゲートであり、その出力端子はオープンとなっている。このような構成により、短絡スイッチＳＷはクロック信号Ｄ₁，Ｄ₁＿で駆動されるトランジスタＭ１，Ｍ２のスイッチング遷移期間よりも僅かに長い期間オンし、出力端子１６，１７間を短絡することで出力電流Iom，Iopにおいてグリッチを同相化する作用を果たす。

このように第３の実施形態では、出力端子１６，１７間をグリッチが生じるスイッチングの遷移期間中短絡することにより、第２の実施形態と同様にグリッチを出力電流Iom，Iopにおいて同相化し、出力電流Iom，Iopを差動信号として見たときにグリッチをキャンセルできる。

（第４の実施形態）
図８は、以上述べた電流スイッチ回路を用いたＮ（Ｎは２以上の任意の整数）ビット電流ステアリングＤＡＣを示している。図８のＤＡＣは、Ｎ個の電流源セル３１−３Ｎによって構成される。各電流源セル３１−３Ｎは、電流スイッチ回路とラッチ回路４１をそれぞれ含む。ラッチ回路４１は、Ｎビットの入力ディジタル信号（Data）４０の各ビットＢ<n-1>をクロックＣＫでラッチして、前述したクロック信号Ｄ，Ｄ＿に相当する相補的なディジタル信号対（第１及び第２電圧信号）を生成する。電流源セル３１−３Ｎの電流スイッチ回路に含まれる電流源１４の電流値は、それぞれ２^n-1ＬＳＢ（least significant bit），（ｎ＝１，２，．．．，Ｎ）に重み付けされている。すなわち、電流スイッチ回路に含まれる電流源１４の電流値の重みは、電流源セル３１ではＬＳＢ（least significant bit：最下位ビット）とすると、電流源セル３２では２ＬＳＢ、電流源セル３３では４ＬＳＢ、電流源セル３４では８ＬＳＢであり、以下同様に電流源セル３Ｎでは２^N+1ＬＳＢに設定される。

電流源セル３１−３Ｎの電流スイッチ回路の出力端子１６，１７は、出力アナログ信号を取り出すための第１及び第２共通出力端子４２，４３にそれぞれ接続される。電流源セル３ｎの電流スイッチ回路に含まれるグリッチ同相化回路１５の出力電流は、電流源セル３ｎの出力電流そのものであり、他の電流源セルと加算され、共通出力端子４２，４３を介してＤＡＣの出力アナログ信号として出力される。

本実施形態によると、各電流源セル３１−３Ｎにおいて、第１〜第３の実施形態で説明した動作に従ってグリッチが出力電流において同相化され、キャンセルされるため、ＤＡＣの出力信号において観測されるグリッチもまたキャンセルされる。よって、グリッチによる歪の低減されたアナログ信号を得ることができる。

（第５の実施形態）
図９は、図１に示した電流スイッチ回路を用いた本発明の第５の実施形態に係るシングルバランス型ミキサ回路である。入力端子１１，１２（ローカル入力端子）には、相補的にレベルが変化する第１及び第２電圧信号として、クロック信号Ｄ，Ｄ＿に代えてローカル信号（局所発振信号）ＬＯ，ＬＯ＿が入力される。一方、電流源１４からはローカル信号ＬＯ，ＬＯ＿と乗じられるべき入力電流Iinが入力される。ローカル信号ＬＯ，ＬＯ＿は、グリッチ同相化回路１５に入力されると共に、グリッチ同相化回路１５を介してスイッチペア１３のトランジスタＭ１，Ｍ２のゲート端子に供給される。これにより入力電流Iinはローカル信号ＬＯ，ＬＯ＿に応じて出力端子１６，１７のいずれかに振り分けられる。

本実施形態では、ローカル信号ＬＯ，ＬＯ＿と入力電流Iinとの乗算結果に応じた出力電流Iom，Iopが出力端子１６，１７から出力される。この場合、第１の実施形態で説明したと同様に、ローカルＬＯ，ＬＯ＿によるトランジスタＭ１，Ｍ２のスイッチングの遷移期間に生じるグリッチをグリッチ同相化回路１５により同相化し、出力電流Iom，Iopを差動信号として観測したときにグリッチがキャンセルされるよう作用する。

（第６の実施形態）
これまでの実施形態では、スイッチペア１３のトランジスタＭ１，Ｍ２にＮＭＯＳトランジスタを用いた場合について説明したが、図１０に示したようにＰＭＯＳトランジスタを用いてもよいことは、いうまでもない。その場合、例えば図３中に示したトランジスタＭ３，Ｍ４についてもＰＭＯＳトランジスタを用いればよい。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

電流スイッチ回路は、電流ステアリングＤＡＣ、ミキサ回路（周波数変換器、変調器、復調器など）に適用可能である。

１１，１２・・・入力端子
１３・・・スイッチペア
１４・・・電流源
１５・・・グリッチ同相化回路
１６，１７・・・出力端子
２０・・・短絡回路
２１〜２４・・・第１〜第４遅延素子
３１〜３Ｎ・・・電流源セル
４０・・・入力ディジタル信号
４１・・・ラッチ回路
４２，４３・・・共通出力端子
Ｍ１〜Ｍ４・・・トランジスタ（第１〜第４スイッチ）
ＳＷ１，ＳＷ２，ＳＷ・・・短絡スイッチ
Ｇ１，Ｇ２・・・アンドゲート

Claims (5)

1. 相補的にレベルが変化する第１電圧信号及び第２電圧信号をそれぞれ受ける第１入力端子及び第２入力端子と、
   入力電流を発生する電流源と、
   前記第１電圧信号及び第２電圧信号または前記第１電圧信号及び第２電圧信号をそれぞれ遅延した第１遅延信号及び第２遅延信号によりスイッチングし、前記入力電流を第１スイッチ電流及び第２スイッチ電流に分流する第１スイッチ及び第２スイッチと、
   前記第１スイッチ電流及び第２スイッチ電流に基づいて第１出力電流及び第２出力電流を生成し、前記スイッチングの遷移期間に前記第１スイッチ電流及び第２スイッチ電流にそれぞれ生じるグリッチ成分を前記第１出力電流及び前記第２出力電流において同相にする同相化回路と、
   前記第１出力電流及び第２出力電流を出力する第１出力端子及び第２出力端子と、
   を具備することを特徴とする電流スイッチ回路。
2. 前記同相化回路は、
   開放された共通電流入力端子を有し、前記第１電圧信号及び前記第２電圧信号によりスイッチングして第３スイッチ電流及び第４スイッチ電流を出力する第３スイッチ及び第４スイッチを含み、
   前記第１スイッチ電流と前記第４スイッチ電流とを加算することにより前記第１出力電流を生成し、
   前記第２スイッチ電流と前記第３スイッチ電流とを加算することにより前記第２出力電流を生成することを特徴とする請求項１記載の電流スイッチ回路。
3. 前記同相化回路は、
   前記第１電圧信号を遅延して前記第１遅延信号を出力する第１遅延素子と、
   前記第２電圧信号を遅延して前記第２遅延信号を出力する第２遅延素子と、
   前記第１遅延信号を遅延して第３遅延信号を出力する第３遅延素子と、
   前記第２遅延信号を遅延して第４遅延信号を出力する第４遅延素子と、
   前記第１出力端子と前記第２出力端子との間に縦続接続され、前記第２電圧信号が高レベルのときまたは前記第１電圧信号が低レベルのときオンとなる第１短絡スイッチと、
   前記第３遅延信号が高レベルのときまたは前記第４遅延信号が低レベルのときオンとなる第２短絡スイッチと、
   を含むことを特徴とする請求項１記載の電流スイッチ回路。
4. 前記同相化回路は、
   前記第１電圧信号を遅延して前記第１遅延信号を出力する第１遅延素子と、
   前記第２電圧信号を遅延して前記第２遅延信号を出力する第２遅延素子と、
   前記第１遅延信号を遅延して第３遅延信号を出力する第３遅延素子と、
   前記第２遅延信号を遅延して第４遅延信号を出力する第４遅延素子と、
   前記第２電圧信号と前記第３遅延信号との論理積をとり、制御信号を出力する第１アンドゲートと、
   前記第１電圧信号と前記第４遅延信号との論理積をとる第２アンドゲートと、
   前記第１出力端子と前記第２出力端子との間に接続され、制御信号が高レベルのときオンとなる短絡スイッチと、
   を含むことを特徴とする請求項１記載の電流スイッチ回路。
5. 請求項１記載の電流スイッチ回路とＮ（Ｎは２以上の任意の整数）ビットの入力ディジタル信号の各ビットをそれぞれラッチして前記第１電圧信号及び第２電圧信号を生成するラッチ回路をそれぞれ含むＮ個の電流源セルを有し、
   前記Ｎ個の電流源セルの電流スイッチ回路に含まれる電流源の電流値は、２^n-1ＬＳＢ（ｎ＝１，２，．．．，Ｎ）に重み付けされ、
   前記Ｎ個の電流源セルの電流スイッチ回路の前記第１出力端子及び第２出力端子は、出力アナログ信号を取り出すための第１共通出力端子及び第２共通出力端子にそれぞれ接続されるディジタル−アナログ変換器。

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