JP2010541371A - 改良ハートレー電圧制御発振器 - Google Patents

Abstract

２つのインダクタ（Ｌ_ｄ、Ｌ_ｇ）と、トランジスタ（Ｑ_１）と、バラクタ（Ｃ）とを備えるハートレー電圧制御発振器（ＶＣＯ）回路において、２つのインダクタ（Ｌ_ｄ、Ｌ_ｇ）は結合インダクタ対として配列され、その間に正の相互インダクタンス（Ｍ）を可能にし、ＶＣＯのサイズを小さくする。
【選択図】図７

Description

本発明は、広く電圧制御発振器に関し、特に改良平衡ハートレー電圧制御発振器を可能とする方法および構成に関する。

無線通信システムの発展が、モノリシックに集積されて低コスト低位相ノイズの電圧制御発振器（ＶＣＯ）の需要を増大させている。ある周知の種類のＶＣＯが、いわゆるハートレー（Ｈａｒｔｌｅｙ）ＶＣＯである。かかるＶＣＯは、例えば＞１５ＧＨｚなどの高周波数において良好な位相ノイズパフォーマンスを可能とすることが知られている[１]。ハートレーＶＣＯは２つのインダクタを用いるものであり［２］、２つのインダクタは、例えばコルピッツ（Ｃｏｌｐｉｔｔｓ）ＶＣＯや交差結合（ｃｒｏｓｓ‐ｃｏｕｐｌｅｄ）ＶＣＯなど、他の一般的なＶＣＯトポロジーとは異なったものである。しかしながら、いわゆるアームストロング（Ａｒｍｓｔｒｏｎｇ）ＶＣＯも２つのインダクタを用いる［３］、［４］。

無線周波（ＲＦ）またはマイクロ波のモノリシック（ＭＭ：ｍｉｃｒｏｗａｖｅ ｍｏｎｏｌｉｔｈｉｃ）集積回路（ＩＣ：ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）においては、インダクタがトランジスタや他の構成要素よりもずっと大きいことがしばしばである。このため、インダクタはチップエリアのほとんどを占めてしまう。トランジスタの大きさがますます小さくなるにつれて、ミリメートル四方のチップエリアの製造コストは大きく増加している。したがって、チップサイズが重要なのであれば、直感的な選択としては、可能な限り少ないインダクタを用いることである。その結果、ハートレーＶＣＯは、２つのインダクタを用いることでかかるチップエリアコストのため、慣習的にＲＦＩＣやＭＭＩＣへの応用には不適であると見なされている。

したがって、必要なチップエリアを小さくした、モノリシックに集積されたハートレーＶＣＯが必要なのである。

本発明の課題は、改良ハートレーＶＣＯを提供することである。

本発明のさらなる課題は、コンパクトな平衡ハートレーＶＣＯを提供することである。

基本的に、ハートレー電圧制御発振器（ＶＣＯ）回路が、２つのインダクタ（Ｌ_ｄ、Ｌ_ｇ）と、トランジスタ（Ｑ_１）と、バラクタ（Ｃ）とを備え、２つのインダクタ（Ｌ_ｄ、Ｌ_ｇ）は結合インダクタ対として配列され、その間に正の相互インダクタンス（Ｍ）を可能にする。これにより、従来のハートレーＶＣＯと比較して、ハートレーＶＣＯのチップエリアが小さくなる。

本発明の効果は、
‐サイズを小さくした改良ハートレーＶＣＯ
‐フィードバックを拡張したハートレーＶＣＯ
‐平衡ハートレーＶＣＯ
を含む。

本発明も、またそのさらなる課題や効果も、添付図面と併せた以下の説明を参照することで、最も理解することができよう。

図１は、周知のハートレーＶＣＯの説明図である。 図２は、周知のコルピッツＶＣＯの説明図である。 図３は、周知の交差結合ＶＣＯの説明図である。 図４は、周知のアームストロングＶＣＯの説明図である。 図５は、本発明に係るハートレーＶＣＯの一実施形態の説明図である。 図６は、本発明に係るハートレーＶＣＯの別の実施形態の説明図である。 図７は、本発明に係るハートレーＶＣＯのさらなる実施形態の説明図である。 図８は、本発明に係るハートレーＶＣＯの別の実施形態の説明図である。 図９Ａは、本発明に係るハートレーＶＣＯの写真である。 図９Ｂは、従来技術のハートレーＶＣＯの写真である。 図１０Ａは、図９Ａの写真の概略説明図である。 図１０Ｂは、図９Ｂの写真の概略説明図である。 図１１は、図１０Ａのインダクタの一実施形態の拡大説明図である。

略語
ＣＭＯＳ Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｔｒａｎｓｉｓｔｏｒ
相補性金属酸化膜半導体トランジスタ
ＦＥＴ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ
電界効果トランジスタ
ＲＦ Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ
無線周波
ＶＣＯ Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ
電圧制御発振器

上述の電圧制御発振器の種類の例を図１〜４に示す。

図４を参照すると、周知のアームストロングＶＣＯが結合インダクタ対を用いており、結合インダクタは磁気結合フィードバックを与える。このフィードバックは、トランスインピーダンスＺ_Ｔ（ω）で表すものとすることができる。磁気結合に基づくフィードバックは時には強くないこともあり、そのため発振を維持するためにはトランジスタのトランスコンダクタンスｇ_Ｔ（ω）を大きくする必要がある。ゆえに、ループゲインＨ（ω）＝ｇ_Ｔ（ω）・Ｚ_Ｔ（ω）は１でなければならない。一方で、トランジスタのトランスコンダクタンスが増大すると、直流電流が増大したり、直流電力消費が増大したりする［２］。

付録１において、結合相互インダクタンスおよびドットコンベンションの説明を与える。

本発明の基本的な実施形態によれば、ハートレー電圧制御発振器（ＶＣＯ）回路が、結合インダクタ対として配列されてその間に正の相互インダクタンスＭを可能にする２つのインダクタＬ_ｄ、Ｌ_ｇと、トランジスタＱ_１と、バラクタＣとを備える。結合インダクタ対は、積層インダクタ対としても実施可能であるし、あるいは並べて配列することも可能である。

本発明の具体的な実施形態によれば、図５に示すように、ハートレーＶＣＯが結合インダクタ対を備える。ＶＣＯにおけるトランジスタは、トランジスタのどの端末が接地してあるかに依存して、共通ソース構成も、共通ゲート構成も、共通ドレイン構成も可能である［２］。例えば、図６においては、共通ソース構成のＣＭＯＳを有するシングルエンドのハートレーＶＣＯを示す。

この開示の基本的な理念は、結合インダクタ対を用いて（アームストロングＶＣＯを参照）、図５および図６に示すハートレーＶＣＯにおけるインダクタの物理的サイズを小さくすることである。相互インダクタンスを有する２つの結合インダクタは、電流を２つのインダクタに向かって同一方向に流れるように制御する場合、孤立した単一のインダクタよりも全体的には物理的サイズが小さい。１次インダクタおよび２次インダクタの全インダクタンスＬ_ｉ（ｉ＝１，２）は
Ｌ_ｉ＝Ｌ_ｓ，ｉ＋Ｍ （電流は同一方向に流れる）
Ｌ_ｉ＝Ｌ_ｓ，ｉ−Ｍ （電流は反対方向に流れる）
で与えられる。ただし、Ｌ_ｓ，ｉは、孤立した場合の自己インダクタンスである。Ｍは相互インダクタンスである（この用語のさらなる説明については、付録１を参照）。このように、正の相互インダクタンスは、任意の全インダクタンスに対して必要な自己インダクタンスを小さくする。自己インダクタンスが小さくなればなるほど、インダクタの物理的サイズは小さくなる。

図６に示す提案ハートレーＶＣＯも、図４に示すアームストロングＶＣＯも、結合インダクタンス対を用いている。しかしながら、主な違いの１つは、トランジスタのゲートとドレインとを横切るキャパシタまたはバラクタＣがフィードバックループの一部であるということである。このキャパシタＣと、このインダクタＬ_ｇおよびＬ_ｄは、フィードバックＺ_Ｔ（ω）を与えるπネットワークを形成する［１］。一方、アームストロングＶＣＯにおけるキャパシタＣは、Ｌ_ｇと平行に交流で接続されている。このキャパシタＣは、周波数をチューニングする機能しかなく、フィードバックに影響を及ぼすことはない。本提案ＶＣＯトポロジーでは、２つのインダクタ間の磁気結合（相互インダクタンスＭ）が追加のフィードバックを与える。その結果、必要なトランスコンダクタンスが小さくなり、直流電流や直流電力消費も小さくなる。

図５を参照すると、具体的な一実施形態によって、ハートレーＶＣＯは、シングルエンドのＶＣＯとして配列される。このように、ハートレーＶＣＯは、第１トランジスタＱ１の第１端末Ｑ１１と第２端末Ｑ１２との間に配列されたキャパシタまたはバラクタＣを備え、第１インダクタＬ_ｄが第１トランジスタＱ１の第２端末Ｑ１２と第３端末Ｑ１３との間に配列され、第２インダクタＬ_ｇが上記第３端末Ｑ１３と上記第１端末Ｑ１１との間に配列される。第１インダクタおよび第２インダクタは、相互インダクタンスＭを有する結合インダクタ対として配列される。

図６を参照すると、別の具体的な実施形態によれば、ハートレーＶＣＯは、共通ソース構成のＣＭＯＳとして配列される。その結果、キャパシタまたはバラクタＣがトランジスタＱ１の第１端末Ｑ１１と第２端末Ｑ１２との間に配列され、第１インダクタＬ_ｄが電圧ソースＶ_ＤＤと上記第２端末Ｑ１２との間に配列され、第２インダクタＬ_ｇが上記第１端末Ｑ１１とバイアス電圧ソースＶ_ｇとの間に配列される。第１インダクタおよび第２インダクタは、相互インダクタンスＭを有する結合インダクタ対として配列される。

以上説明した実施形態では、トランジスタをＣＭＯＳとして図示したが、均等にＦＥＴにも適応可能である。

いわゆる平衡ハートレーＶＣＯ［１］は、シングルエンドのＶＣＯよりも優れた効果をいくつか有する。例えば、１）平衡ハートレーＶＣＯは差分出力信号を提供することが可能であり、２）平衡ＶＣＯにおける仮想接地を用いて直流電源を接続し、電源ノイズを閉じ込めることが可能である。このように、実際、平衡ハートレーＶＣＯは、前述のシングルエンドのＶＣＯよりもずっと有用である。

図７を参照すると、さらなる実施形態によって、２つの結合インダクタ対を有する平衡ＶＣＯが示してある。上述のように、チップサイズを小さくするには、結合インダクタにおける電流の方向が重要である。したがって、図７に示すように、矢印の方向に流れる交流電流を制御するためには、いくつか特別な接続を行わなければならない。

平衡ＶＣＯの図７の実施形態は、２つの結合インダクタ対Ｌ_ｄ１とＬ_ｇ２およびＬ_ｄ２とＬ_ｇ１に配列された４つのインダクタＬ_ｄ１、Ｌ_ｇ１、Ｌ_ｄ２、Ｌ_ｇ２と、２つのキャパシタＣ１、Ｃ２と、２つのトランジスタＱ１、Ｑ２とを備え、片方のバラクタＣ１が片方のトランジスタＱ１の第１端末Ｑ１１と第２端末Ｑ１２との間に配列され、トランジスタＱ１の第３端末Ｑ１３が接地されている。第１インダクタＬ_ｄ１が第１端末Ｑ１１と第１バイアス電圧ソースＶ_ＤＤとの間に配列されている。第２インダクタＬ_ｇ１が第１端末Ｑ１１と第２バイアス電圧ソースＶ_ｇとの間に配列されている。第２キャパシタまたはバラクタＣ２が第２トランジスタＱ２の第１端末Ｑ２１と第２端末Ｑ２２との間に配列され、第２トランジスタＱ２の第３端末Ｑ２３が接地されている。第３インダクタＬ_ｄ２が、第２トランジスタＱ２の上記第１端末Ｑ２１と上記第２バイアス電圧ソースＶ_ＤＤとの間に配列されている。第４インダクタＬｇ２が、第２トランジスタＱ２の第１端末Ｑ２１と上記第２バイアス電圧ソースＶ_ｇとの間に配列されている。第１インダクタＬ_ｄ１と第４インダクタＬ_ｇ２とが第１結合インダクタ対として配列され、第２インダクタＬ_ｇ２と第３インダクタＬ_ｄ２とが第２結合インダクタ対として配列され、正の相互インダクタンスＭを与える。キャパシタまたはバラクタＣ１、Ｃ２は、発振器周波数のチューニングを可能にする。

上述の実施形態によれば、トランジスタの第１端末はゲート端末を備え、第２端末はドレイン端末を備え、第３端末はソース端末を備える。また、第１バイアス電圧ソースはドレインバイアス電圧ソースである。第２バイアス電圧ソースはゲートバイアス電圧ソースである。用いるトランジスタの種類に依存して、表現が異なる場合もあろうが、本発明の範囲を逸脱するものではない。

このような接続は、電流が結合インダクタに向かって同一方向に流れるようにすることができる。このように、正の相互インダクタンスＭが入手可能である。実際は、図８に示すように、高Ｑ結合伝送線を結合インダクタとして用いる。

結合インダクタを別のやり方で接続すると、結合インダクタにおける交流電流を反対方向に流すことができる。例えば、Ｌ_ｄ１とＬ_ｇ１（またはＬ_ｄ２とＬ_ｇ２）とを結合インダクタ対として用いて、Ｑ１のゲートおよびソースを、それぞれＬ_ｇ１およびＬ_ｄ１に接続する。また、Ｑ２のゲートおよびソースについても、それぞれＬ_ｇ２およびＬ_ｄ２に接続する。すると、負の相互インダクタンスが得られ、したがって、チップサイズを小さくする目的は実現することができない。

本発明に係るハートレーＶＣＯに用いる結合インダクタ対については、正の相互インダクタンスによって、ＶＣＯの物理的サイズをかなり小さくすることが可能になる。例えば、同一周波数（２２ＧＨｚ）で動作する２つのハートレーＶＣＯの写真を図９Ａおよび図９Ｂに示す。これらは同一のトポロジーを有しているが、図９Ａに示すように片方は結合インダクタを用いており、図９Ｂに示すようにもう片方は孤立したインダクタを用いている。前者は、パッドを除くと後者のたった１／３のサイズである。説明の都合上、図９Ａおよび９ＢのハートレーＶＣＯを図１０Ａおよび図１０Ｂに概略的に示す。

前述のように、結合インダクタ対は、積層インダクタとしても、並列したインダクタとしても、実施可能である。説明の都合上、図１１が、図１０のインダクタ（Ｌｇ、Ｌｄ）を開示する。図は、本発明の開示に最も関係する詳細を示す概略図である。当業者であれば、本発明の全般的理念を逸脱することなく、様々な構成要素または特徴を追加可能であるということがわかる。

本発明の効果は、
‐サイズを小さくした改良ハートレーＶＣＯ
‐正の相互インダクタンスがフィードバックを拡張する。これにより、必要なトランジスタのトランスコンダクタンスが小さくなり、その結果、直流電流または直流電力消費が小さくなる
‐提案ＶＣＯは平衡トポロジーの効果を維持する。すなわち、差分出力を有したり、共通モードノイズを閉じ込めたりする
を含む。

本発明に係る結合インダクタを用いるＶＣＯは、例えばシリコンのＣＭＯＳ、シリコンまたはＧａＡｓのバイポーラ、ＧａＡｓのＦＥＴなど、いかなる半導体技術でも実現可能である。

当業者であれば、添付の特許請求の範囲が定める本発明の範囲を逸脱することなく、本発明に様々な修正や変更を行うことができるとわかるであろう。

参考文献
［１］Ｈ．Ｊａｃｏｂｓｓｏｎら，“Ｌｏｗ ｐｈａｓｅ ｎｏｉｓｅ ｓｕｂ‐１Ｖ ｓｕｐｐｌｙ １２ ａｎ １８ＧＨｚ ＶＣＯ ｉｎ ９０ｎｍ ＣＭＯＳ”，２００６ Ｍｉｃｒｏｗａｖｅ Ｓｙｍｐｏｓｉｕｍ Ｄｉｇｅｓｔ，５７３〜５７６
［２］Ｂ．Ｒａｚａｖｉ，“ＲＦ ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ”，Ｐｒｅｎｔｉｃｅ Ｈａｌｌ ＰＴＲ，２０６〜２３３ページ，１９９８年
［３］Ｅ．Ｈ．Ａｒｍｓｔｒｏｎｇ，“Ｓｏｍｅ ｒｅｃｅｎｔｌｙ ｄｅｖｅｌｏｐｍｅｎｔｓ ｉｎ ｔｈｅ ａｕｄｉｏｎ ｒｅｃｅｉｖｅｒ”，Ｐｒｏｃ． ＩＲＥ ｖｏｌ．３，ｎｏ ９，２１５〜２４７ページ，１９１５年９月
［４］Ｙ．Ｈ．Ｃｈｕａｎｇ，Ｓ．Ｌ．Ｊａｎｇ，Ｓ．Ｈ．Ｌｅｅ，Ｒ．Ｈ．Ｙｅｎ，Ｊ．Ｊ．Ｊｈａｏ，“５‐ＧＨｚ ｌｏｗ ｐｏｗｅｒ ｃｕｒｒｅｎｔ‐ｒｅｕｓｅｄ ｂａｌａｎｃｅｄ ＣＭＯＳ ｄｉｆｆｅｒｅｎｔｉａｌ Ａｒｍｓｔｒｏｎｇ ＶＣＯｓ”，ＩＥＥＥ Ｍｉｃｒｏｗａｖｅ ａｎｄ Ｇｕｉｄｅｄ Ｗａｖｅｓ Ｌｅｔｔｅｒｓ，Ｖｏｌ １７，Ｎｏ．２，１２９〜１４１ページ，２００７年２月

付録１
相互インダクタンス
相互インダクタンスＭは、あるインダクタを流れる電流が近くのインダクタに電圧を誘導することができるという考えである。これは、トランスを機能させる機構として重要なものであるが、回路内のコンダクタ間に結合を引き起こす可能性もある。

相互インダクタンスＭは、２つのインダクタ間の結合の大きさでもある。回路ｉによる回路ｊに対する相互インダクタンスは、二重積分ノイマン公式で与えられる。

ドットコンベンション
回路解析では、ドットコンベンションを用いて、２つの構成要素の相互インダクタンスの電圧極性を表す。（本開示の図４〜７を参照）このコンベンションについて良い考え方が２つある。
１．あるドット（どちらかのドット）に流入する電流は、もう片方のドットから「出て来よう」とする。「に」とはドットからインダクタへという意味であり、逆に「から」とはインダクタからドットへという意味である。
２．インダクタの被ドット端末に流入する電流が、もう片方のドットに正の電圧を誘導する。逆に、被ドット端末から流出する電流が、もう片方のドットに負の電圧を誘導する。

Claims (6)

1. ２つのインダクタ（Ｌ_ｄ、Ｌ_ｇ）と、トランジスタ（Ｑ_１）と、バラクタ（Ｃ）とを備えるハートレー電圧制御発振器（ＶＣＯ）回路において、
   前記２つのインダクタ（Ｌ_ｄ、Ｌ_ｇ）は、結合インダクタ対として配列され、前記２つのインダクタ（Ｌ_ｄ、Ｌ_ｇ）間に正の相互インダクタンス（Ｍ）を可能にし、前記ＶＣＯのサイズを小さくすることを可能にすることを特徴とするハートレー電圧制御発振器（ＶＣＯ）回路。
2. 前記２つのインダクタ（Ｌ_ｄ、Ｌ_ｇ）は、積層の結合インダクタ対または並列した結合インダクタ対として配列されることで、ハートレーＶＣＯのサイズを小さくすることを特徴とする、請求項１に記載のハートレーＶＣＯ。
3. 前記バラクタ（Ｃ）は前記トランジスタ（Ｑ１）の第１端末と第２端末（Ｑ１１、Ｑ１２）との間に配列され、前記インダクタの第１のもの（Ｌ_ｄ）が前記トランジスタ（Ｑ１）の第２端末と第３端末（Ｑ１２、Ｑ１３）との間に配列され、前記インダクタの第２のもの（Ｌ_ｇ）が前記第３端末と前記第１端末（Ｑ１３、Ｑ１１）との間に配列されることを特徴とする、請求項１に記載のハートレーＶＣＯ。
4. 前記バラクタ（Ｃ）は前記トランジスタ（Ｑ１）の第１端末と第２端末（Ｑ１１、Ｑ１２）との間に配列され、前記インダクタの第１のもの（Ｌ_ｄ）が電圧ソース（Ｖ_ＤＤ）と前記第２端末（Ｑ１２）との間に配列され、前記インダクタの第２のもの（Ｌ_ｇ）が前記第１端末（Ｑ１１）とバイアス電圧ソース（Ｖ_ｇ）との間に配列されることを特徴とする、請求項１に記載のハートレーＶＣＯ。
5. 前記配列は、２つの結合インダクタ対に配列された４つのインダクタ（Ｌ_ｄ１、Ｌ_ｇ１、Ｌ_ｄ２、Ｌ_ｇ２）、２つのバラクタ（Ｃ１、Ｃ２）と、２つのトランジスタ（Ｑ１、Ｑ２）とを含み、
   前記第１バラクタ（Ｃ１）は前記第１トランジスタ（Ｑ１）の第１端末と第２端末（Ｑ１１、Ｑ１２）との間に配列され、
   前記第１トランジスタＱ１の第３端末（Ｑ１３）が接地され、
   第１インダクタ（Ｌ_ｄ１）が前記第１端末（Ｑ１１）と第１バイアス電圧ソース（Ｖ_ＤＤ）との間に配列され、
   第２インダクタ（Ｌ_ｇ１）が前記第１端末（Ｑ１１）と第２バイアス電圧ソース（Ｖ_ｇ）の間に配列され、
   前記第２バラクタ（Ｃ２）は前記第２トランジスタ（Ｑ２）の第１端末と第２端末（Ｑ２１、Ｑ２２）との間に配列され、
   前記第２トランジスタ（Ｑ２）の第３端末（Ｑ２３）が接地され、
   第３インダクタ（Ｌ_ｄ２）が前記第１端末（Ｑ２１）と前記第２バイアス電圧ソース（Ｖ_ＤＤ）との間に配列され、
   第４インダクタ（Ｌ_ｇ２）が前記第２トランジスタ（Ｑ２）の前記第１端末（Ｑ２１）と第２バイアス電圧ソース（Ｖ_ｇ）との間に配列され、
   前記第１インダクタ（Ｌ_ｄ１）と前記第４インダクタ（Ｌ_ｇ２）とが第１結合インダクタ対として配列され、前記第２インダクタ（Ｌ_ｇ２）と前記第３インダクタ（Ｌ_ｄ２）とが第２結合インダクタ対として配列され、正の相互インダクタンスＭを与えることを特徴とする、請求項１に記載のハートレーＶＣＯ。
6. 前記電圧制御発振器は、シリコンのＣＭＯＳ、シリコンまたはＧａＡｓのバイポーラ、ＧａＡｓのＦＥＴのいずれか１つを用いて製造されることを特徴とする、請求項１に記載の電圧制御発振器。

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