JP2010529581A - ワード線バッファ付きメモリ構造 - Google Patents

ワード線バッファ付きメモリ構造 Download PDF

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Abstract

メモリは複数のメモリセルを備える。行デコーダモジュールは、ワード線群を、電圧レベルを使用して駆動して、メモリセル群の中から選択されるメモリセル群にアクセスする。第１再生モジュールは、ワード線群のうちの１つのワード線に現われる電圧レベルを第１及び第２の所定電圧レベルのうちの１つの所定電圧レベルに選択的にプルする。ワード線群のうちの１つのワード線のメモリセル群のうちの少なくとも１つのメモリセルは、第１再生モジュールと行デコーダモジュールとの間に配置される。
【選択図】図５

Description

関連出願の相互参照
本出願は、２００７年５月３１日出願の米国仮出願第６０／９４１，１３８号の利益を主張するものである。上の出願の開示内容は、本明細書において参照されることにより、当該出願の内容全体が本明細書に組み込まれる。
本開示はメモリに関し、特にワード線バッファ付きメモリに関する。
本明細書に提示される背景技術についての記述は、本開示の背景の概要を説明するために行なわれる。現在の定義で発明者とされる人の成果は、当該成果が、この背景技術の節に記載される範囲において、出願時に先行技術として扱われることがない記述における種々の態様とともに、明示的にも暗示的にも本開示に対する先行技術として認めるということはできない。
次に、図１を参照すると、メモリ構造の機能模式図が提示されている。行デコーダ１０２は一つ以上のワード線１０４を駆動する。値が、ビット線１０８を介して選択ワード線１０４のメモリセル群１０６から読み出される、またはメモリセル群１０６に書き込まれる。これらのメモリセル１０６はそれぞれ、トランジスタ１１０と、そしてキャパシタ１１２と、を含む。単なる一例であるが、トランジスタ１１０のみを、金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）とすることができ、当該トランジスタは、ゲートと、ソースと、そしてドレインと、を有する。
単なる一例であるが、トランジスタ１１０はｎ−チャネルＭＯＳＦＥＴとすることができる。トランジスタ１１０のドレインは、該当するビット線１０８に接続され、そしてトランジスタ１１０のゲートは該当するワード線１０４に接続される。トランジスタ１１０のソースは、キャパシタ１１２の第１端子に接続される。キャパシタ１１２の第２端子はグランド電位に接続される。
メモリは複数のメモリセルを備える。行デコーダモジュールは、ワード線群を電圧レベルを使用して選択的に駆動して、前記メモリセル群の中から選択されるメモリセル群にアクセスする。第１再生モジュールは、前記ワード線群のうちの１つのワード線に現われる前記電圧レベルを第１及び第２の所定電圧レベルのうちの１つの所定電圧レベルに選択的にプルする。前記ワード線群のうちの前記１つのワード線の前記メモリセル群のうちの少なくとも１つのメモリセルは、前記第１再生モジュールと前記行デコーダモジュールとの間に配置される。
他の特徴では、前記第１の所定電圧レベルは前記第２の所定電圧レベルよりも高い。前記第１再生モジュールは、前記電圧レベルを前記第１の所定電圧レベルに、前記電圧レベルが所定の閾値を上回る場合に選択的にプルする。前記第１再生モジュールは前記電圧レベルを前記第２の所定電圧レベルに、前記電圧レベルが前記所定の閾値を下回る場合に選択的にプルする。前記第１再生モジュールは、前記電圧レベルを前記第１の所定電圧レベルに前記電圧レベルが前記所定の閾値を下回る場合にプルするのを一時停止する。前記第１の所定電圧レベルは前記第２の所定電圧レベルよりも高い。前記第１再生モジュールは前記電圧レベルを前記第２の所定電圧レベルに、前記電圧レベルが所定の閾値を下回る場合に選択的にプルする。
他の特徴では、前記第１再生モジュールは、前記電圧レベルを前記第２の所定電圧レベルに前記電圧レベルが前記所定の閾値を上回る場合にプルするのを一時停止する。前記ワード線群のうちの前記１つのワード線は、前記行デコーダモジュールと前記メモリセル群のうちの遠位側セルとの間に延在する。前記第１再生モジュールは前記遠位側セルに隣接して配置される。前記ワード線群のうちの前記１つのワード線に対応する第２再生モジュールは、前記遠位側セルと前記行デコーダモジュールとの間に配置される。
他の特徴では、前記ワード線群のうちの前記１つのワード線は、前記行デコーダモジュールと前記メモリセル群のうちの遠位側セルとの間で延びる。前記第１再生モジュールは前記遠位側セルと前記行デコーダモジュールとの間の中間に配置される。前記ワード線群は、Ｎが１よりも大きい整数である場合のＮ本のワード線と、そして前記第１再生モジュールを含むＮ個の再生モジュールと、を含む。前記Ｎ個の再生モジュールの各再生モジュールは、前記Ｎ本のワード線のうちの該当する１本のワード線に対応する。
他の特徴では、前記メモリセル群はＤＣ電流を選択的に流す。前記メモリセル群はバイポーラ接合トランジスタを含む。前記メモリセル群は相変化メモリ素子を含む。前記第１再生制御モジュールは、アクティブ状態及び非アクティブ状態を有する制御信号を受信し、かつ前記電圧レベルをプルする動作を、前記制御信号が前記非アクティブ状態である場合に無効にする。
他の特徴では、再生制御モジュールは、前記非アクティブ状態を、前記行デコーダが前記ワード線群の前記電圧レベルを駆動した後の所定期間に亘って有する前記制御信号を生成する。再生制御モジュールは、前記非アクティブ状態を、前記行デコーダが前記ワード線群の前記電圧レベルを駆動した後の第１の所定期間に亘って、かつ前記行デコーダが前記ワード線群の前記電圧レベルを駆動する前の第２の所定期間に亘って有する前記制御信号を生成する。
他の特徴では、前記第１再生制御モジュールは、各インバータが入力及び出力を有する第１及び第２インバータを含む。前記第１インバータの前記出力は、前記第２インバータの前記入力に通じる。前記第２インバータの前記出力、及び前記第１インバータの前記入力は、前記ワード線群のうちの前記１つのワード線に通じる。前記第２インバータは、高インピーダンス状態に制御信号によって選択的に設定される。前記第１及び第２インバータは共に、高インピーダンス状態に制御信号によって選択的に設定される。前記第１再生制御モジュールは、入力及び出力を有するインバータと、そして制御端子、及び第１及び第２端子を有するトランジスタと、を含む。
メモリを動作させる方法は、複数のメモリセルを設けるステップと、行デコーダを使用してワード線群を、電圧レベルを使用して選択的に駆動することにより、前記メモリセル群の中から選択されるメモリセル群にアクセスするステップと、前記ワード線群のうちの１つのワード線に現われる前記電圧レベルを第１及び第２の所定電圧レベルのうちの１つの所定電圧レベルに選択的にプルする第１再生モジュールを設けるステップと、そして前記ワード線群のうちの前記１つのワード線の前記メモリセル群のうちの少なくとも１つのメモリセルを、前記第１再生モジュールと前記行デコーダモジュールとの間に配置するステップと、を含む。
他の特徴では、前記第１の所定電圧レベルは前記第２の所定電圧レベルよりも高く、そして前記方法は更に、前記電圧レベルを前記第１の所定電圧レベルに、前記電圧レベルが所定の閾値を上回る場合に選択的にプルするステップを含む。前記方法は、前記電圧レベルを前記第２の所定電圧レベルに、前記電圧レベルが前記所定の閾値を下回る場合に選択的にプルするステップを含む。前記方法は、前記電圧レベルを前記第１の所定電圧レベルに前記電圧レベルが前記所定の閾値を下回る場合にプルするのを一時停止するステップを含む。前記第１の所定電圧レベルは前記第２の所定電圧レベルよりも高く、そして前記方法は更に、前記電圧レベルを前記第２の所定電圧レベルに、前記電圧レベルが所定の閾値を下回る場合に選択的にプルするステップを含む。
他の特徴では、前記方法は、前記電圧レベルを前記第２の所定電圧レベルに、前記電圧レベルが前記所定の閾値を上回る場合にプルするのを一時停止するステップを含む。前記ワード線群のうちの前記１つのワード線は、前記行デコーダモジュールと前記メモリセル群のうちの遠位側セルとの間で延びる。前記第１再生モジュールは前記遠位側セルに隣接して配置される。前記方法は、第２再生モジュールを、前記ワード線群のうちの前記１つのワード線に対応して設けて、前記第２再生モジュールが、前記遠位側セルと前記行デコーダモジュールとの間に配置されるようにするステップを含む。
他の特徴では、前記方法は、前記ワード線群のうちの前記１つのワード線を、前記行デコーダモジュールと前記メモリセル群のうちの遠位側セルとの間で延在させるステップと、そして前記第１再生モジュールを、前記遠位側セルと前記行デコーダモジュールとの間の中間に配置するステップと、を含む。前記ワード線群は、Ｎが１よりも大きい整数である場合にＮ本のワード線を含む。前記方法は更に、前記第１再生モジュールを含むＮ個の再生モジュールを設けるステップを含む。前記Ｎ個の再生モジュールの各再生モジュールは、前記Ｎ本のワード線のうちの該当する１本のワード線に対応する。
他の特徴では、前記メモリセル群はＤＣ電流を選択的に流す。前記メモリセル群はバイポーラ接合トランジスタを含む。前記メモリセル群は相変化メモリ素子を含む。前記方法は、アクティブ状態及び非アクティブ状態を有する制御信号を受信するステップと、そして前記電圧レベルをプルする動作を、前記制御信号が非アクティブ状態である場合に無効にするステップと、を含む。前記方法は、前記非アクティブ状態を、前記行デコーダが前記ワード線群の前記電圧レベルを駆動した後の所定期間に亘って有する前記制御信号を生成するステップを含む。前記方法は、前記非アクティブ状態を、前記行デコーダが前記ワード線群の前記電圧レベルを駆動した後の第１の所定期間に亘って、かつ前記行デコーダが前記ワード線群の前記電圧レベルを駆動する前の第２の所定期間に亘って有する前記制御信号を生成するステップを含む。
メモリは複数のメモリセルを備える。行デコーダ手段はワード線群を、電圧レベルを使用して選択的に駆動することにより、前記メモリセル群の中から選択されるメモリセル群にアクセスする。第１再生手段は、前記ワード線群のうちの１つのワード線に現われる前記電圧レベルを第１及び第２の所定電圧レベルのうちの１つの所定電圧レベルに選択的にプルする。前記ワード線群のうちの前記１つのワード線の前記メモリセル群のうちの少なくとも１つのメモリセルは、前記第１再生手段と前記行デコーダ手段との間に配置される。
他の特徴では、前記第１の所定電圧レベルは前記第２の所定電圧レベルよりも高い。前記第１再生手段は、前記電圧レベルを前記第１の所定電圧レベルに、前記電圧レベルが所定の閾値を上回る場合に選択的にプルする。前記第１再生手段は、前記電圧レベルを前記第２の所定電圧レベルに、前記電圧レベルが前記所定の閾値を下回る場合に選択的にプルする。前記第１再生手段は、前記電圧レベルを前記第１の所定電圧レベルに前記電圧レベルが前記所定の閾値を下回る場合にプルするのを一時停止する。前記第１の所定電圧レベルは前記第２の所定電圧レベルよりも高い。前記第１再生手段は、前記電圧レベルを前記第２の所定電圧レベルに、前記電圧レベルが所定の閾値を下回る場合に選択的にプルする。
他の特徴では、前記第１再生手段は、前記電圧レベルを前記第２の所定電圧レベルに前記電圧レベルが前記所定の閾値を上回る場合にプルするのを一時停止する。前記ワード線群のうちの前記１つのワード線は、前記行デコーダ手段と前記メモリセル群のうちの遠位側セルとの間で延びる。前記第１再生手段は前記遠位側セルに隣接して配置される。前記ワード線群のうちの前記１つのワード線に対応する第２再生手段は、前記遠位側セルと前記行デコーダ手段との間に配置される。
他の特徴では、前記ワード線群のうちの前記１つのワード線は、前記行デコーダ手段と前記メモリセル群のうちの遠位側セルとの間で延びる。前記第１再生手段は、前記遠位側セルと前記行デコーダ手段との間の中間に配置される。前記ワード線群は、Ｎが１よりも大きい整数である場合のＮ本のワード線と、そして前記第１再生手段を含むＮ個の再生手段と、を含む。前記Ｎ個の再生手段の各再生手段は、前記Ｎ本のワード線のうちの該当する１本のワード線に対応する。
他の特徴では、前記メモリセル群はＤＣ電流を選択的に流す。前記メモリセル群はバイポーラ接合トランジスタを含む。前記メモリセル群は相変化メモリ素子を含む。前記第１再生手段は、アクティブ状態及び非アクティブ状態を有する制御信号を受信し、そして前記電圧レベルをプルする動作を、前記制御信号が非アクティブ状態である場合に無効にする。
他の特徴では、再生制御手段は、前記非アクティブ状態を、前記行デコーダが前記ワード線群の前記電圧レベルを駆動した後の所定期間に亘って有する前記制御信号を生成する。再生制御手段は、前記非アクティブ状態を、前記行デコーダが前記ワード線群の前記電圧レベルを駆動した後の第１の所定期間に亘って、かつ前記行デコーダが前記ワード線群の前記電圧レベルを駆動する前の第２の所定期間に亘って有する前記制御信号を生成する。
他の特徴では、第１再生手段は、各インバータが入力及び出力を有する第１及び第２インバータを含み、前記第１インバータの前記出力は、前記第２インバータの前記入力に通じる。前記第２インバータの前記出力、及び前記第１インバータの前記入力は、前記ワード線群のうちの前記１つのワード線に通じる。前記第２インバータは、高インピーダンス状態に制御信号によって選択的に設定される。前記第１及び第２インバータは共に、高インピーダンス状態に制御信号によって選択的に設定される。前記第１再生手段は、入力及び出力を有するインバータと、そして制御端子、及び第１及び第２端子を有するトランジスタと、を含む。
メモリは、各ワード線が複数のメモリセルを含む複数のワード線を備える。行デコーダモジュールは、電圧レベルを、前記複数のワード線のうちの駆動される１つのワード線に供給して、前記複数のワード線のうちの駆動される前記１つのワード線に接続される前記メモリセル群の中から選択されるメモリセル群にアクセスする。複数の再生モジュールは、前記電圧レベルを第１の所定電圧レベル、及び第２の所定電圧レベルのうちの１つの所定電圧レベルに選択的にプルするように構成される。前記複数の再生モジュールのうちの一つ以上の再生モジュールは、前記複数のワード線の各ワード線に沿って配置され、かつ前記複数のワード線の各ワード線の前記複数のメモリセルのうちの２つのメモリセルの間に配置される。
他の特徴では、前記第１の所定電圧レベルは前記第２の所定電圧レベルよりも高い。前記複数の再生モジュールの各再生モジュールは更に、前記電圧レベルを前記第１の所定電圧レベルに、前記電圧レベルが所定の閾値を上回る場合に選択的にプルするように構成される。前記複数の再生モジュールのうちの１つの再生モジュールは更に、前記電圧レベルを前記第２の所定電圧レベルに、前記電圧レベルが前記所定の閾値を下回る場合に選択的にプルするように構成される。複数の制御モジュールは、前記複数のワード線に接続される前記複数の再生モジュールから成るグループを制御するように構成され、そして前記グループの再生モジュールは、前記複数のワード線の各ワード線の前記複数の再生モジュールのうちの少なくとも１つの再生モジュールを含む。前記複数の再生モジュールの各再生モジュールは更に、前記電圧レベルを、前記第１電圧レベル及び第２電圧レベルのうちの１つの電圧レベルに、所定期間後に選択的にプルし始めるように構成される。
他の特徴では、前記所定期間は、前記電圧レベルが前記行デコーダモジュールによって印加された後に開始する。前記複数のメモリセルはＤＣ電流を選択的に流す。前記複数のメモリセルはバイポーラ接合トランジスタを含む。前記複数のメモリセルは更に相変化メモリ素子を含む。
前記複数の再生モジュールのうちの少なくとも１つの再生モジュールは、各インバータが入力及び出力を有する第１及び第２インバータを含む。前記第１インバータの前記出力は、前記第２インバータの前記入力に通じる。前記第２インバータの前記出力、及び前記第１インバータの前記入力は、前記複数のワード線のうちの１つのワード線に通じる。前記第２インバータは、高インピーダンス状態に制御信号によって選択的に設定される。前記第１及び第２インバータは共に、高インピーダンス状態に制御信号によって選択的に設定される。前記複数の再生モジュールのうちの少なくとも１つの再生モジュールは、入力及び出力を有するインバータと、そして制御端子、及び第１及び第２端子を有するトランジスタと、を含む。前記インバータの前記出力は、前記トランジスタの前記制御端子に通じ、前記トランジスタの前記第１端子、及び前記インバータの前記入力は、前記複数のワード線のうちの１つのワード線に通じ、そして前記トランジスタの前記第２端子で制御信号を受信する。
メモリは、複数のメモリセルと、行デコーダモジュールと、そして第１再生モジュールと、を備える。前記行デコーダモジュールは、ワード線群を、第１及び第２の所定電圧レベルを使用して選択的に駆動することにより、前記メモリセル群の中から選択されるメモリセル群にアクセスする。前記第１再生モジュールは、前記ワード線群のうちの１つのワード線の第１位置の電圧を、前記第１及び第２の所定電圧レベルのうちの１つの所定電圧レベルに向かって選択的にプルする。前記ワード線群のうちの前記１つのワード線に対応する前記メモリセル群のうちの少なくとも１つのメモリセルは、前記第１位置と前記行デコーダモジュールとの間に配置される。
他の特徴では、前記第１再生モジュールは、前記第１位置の前記電圧を、第３及び第４の所定電圧レベルのうちの１つの所定電圧レベルに選択的にプルする。前記第３の所定電圧レベルは、前記第１の所定電圧レベルにほぼ等しく、そして前記第４の所定電圧レベルは、前記第２の所定電圧レベルにほぼ等しい。前記第１の所定電圧レベルは前記第２の所定電圧レベルよりも高い。前記第１再生モジュールは、前記第１位置の前記電圧を前記第１の所定電圧レベルに向かって、前記第１位置の前記電圧が所定の閾値を上回る場合に選択的にプルする。
別の特徴では、前記第１再生モジュールは、前記第１位置の前記電圧を前記第２の所定電圧レベルに向かって、前記第１位置の前記電圧が前記所定の閾値を下回る場合に選択的にプルする。前記第１再生モジュールは、前記第１位置の前記電圧を前記第１の所定電圧レベルに向かって前記第１位置の前記電圧が前記所定の閾値を下回る場合にプルするのを一時停止する。前記第１の所定電圧レベルは前記第２の所定電圧レベルよりも高い。前記第１再生モジュールは、前記第１位置の前記電圧を前記第２の所定電圧レベルに向かって、前記第１位置の前記電圧が所定の閾値を下回る場合に選択的にプルする。
更に別の特徴では、前記第１再生モジュールは、前記第１位置の前記電圧を前記第２の所定電圧レベルに向かって前記第１位置の前記電圧が前記所定の閾値を上回る場合に選択的にプルするのを一時停止する。前記ワード線群のうちの前記１つのワード線は、前記行デコーダモジュールと前記メモリセル群のうちの遠位側セルとの間で延びる。前記第１位置は前記遠位側セルに隣接する。前記メモリは更に、第２再生モジュールを、前記ワード線群のうちの前記１つのワード線に対応して備え、前記第２再生モジュールは、前記ワード線群のうちの前記１つのワード線の第２位置の電圧を、前記第１及び第２の所定電圧レベルのうちの１つの所定電圧レベルに向かって選択的にプルする。前記第２位置は、前記第１位置と前記行デコーダモジュールとの間に在る。
他の特徴では、前記ワード線群は、Ｎが１よりも大きい整数である場合にＮ本のワード線を含み、そして前記メモリは更に、前記第１再生モジュールを含むＮ個の再生モジュールを備える。前記Ｎ個の再生モジュールの各再生モジュールは、前記Ｎ本のワード線のうちの該当する１本のワード線に対応する。前記メモリセル群はＤＣ電流を選択的に流す。前記メモリセル群はバイポーラ接合トランジスタを含む。前記メモリセル群は相変化メモリ素子を含む。前記第１再生制御モジュールは、アクティブ状態及び非アクティブ状態を有する制御信号を受信し、そして前記第１位置の前記電圧をプルする動作を、前記制御信号が前記非アクティブ状態である場合に無効にする。
別の特徴では、前記メモリは更に再生制御モジュールを備え、前記再生制御モジュールは、前記非アクティブ状態を、前記行デコーダが前記ワード線群を駆動した後の所定期間に亘って有する前記制御信号を生成する。前記メモリは更に再生制御モジュールを備え、前記再生制御モジュールは、前記非アクティブ状態を、前記行デコーダが前記ワード線群を駆動した後の第１の所定期間に亘って、かつ前記行デコーダが前記ワード線群を駆動する前の第２の所定期間に亘って有する前記制御信号を生成する。
更に別の特徴では、前記第１再生制御モジュールは、各インバータが入力及び出力を有する第１及び第２インバータを含む。前記第１インバータの前記出力は、前記第２インバータの前記入力に通じる。前記第２インバータの前記出力、及び前記第１インバータの前記入力は、前記第１位置に通じる。前記第２インバータは、高インピーダンス状態に制御信号によって選択的に設定される。前記第１及び第２インバータは共に、高インピーダンス状態に制御信号によって選択的に設定される。前記第１再生制御モジュールは、入力及び出力を有するインバータと、そして制御端子、及び第１及び第２端子を有するトランジスタと、を含む。
本開示の別の適用可能領域は、以下に提示される詳細な記述から明らかになる。詳細な記述及び特定の例は、本開示の好適な実施形態を示しながら、例示のためにのみ提示され、本開示の範囲を制限するために提示されるのではないことを理解されたい。
本開示は、詳細な記述及び添付の図面から更に完全な形で理解される。
先行技術によるメモリ構造の機能模式図である。 本開示の原理によるワード線の寄生要素を示す例示的なメモリアレイの機能模式図である。 本開示の原理によるワード線の寄生要素を示す別の例示的なメモリアレイの機能模式図である。 本開示の原理によるＤＣ電流を流す制御素子を含む例示的な相変化メモリの機能模式図である。 本開示の原理による再生ラッチを含む例示的なメモリアレイの機能模式図である。 本開示の原理による例示的な再生ラッチの機能模式図である。 本開示の原理による例示的な再生ラッチの機能模式図である。 本開示の原理による例示的な再生ラッチの機能模式図である。 本開示の原理による例示的な再生ラッチの機能模式図である。 本開示の原理による例示的な再生ラッチの機能模式図である。 本開示の原理による例示的な再生ラッチの機能模式図である。 本開示の原理による例示的な再生ラッチの機能模式図である。 本開示の原理による例示的な再生ラッチの機能模式図である。 本開示の原理による例示的な再生ラッチの機能模式図である。 本開示の原理による例示的な複数の再生ラッチのうちの１つの再生ラッチを搭載した例示的な相変化メモリアレイの機能模式図である。 本開示の原理によるサンプルワード線データに対応する例示的な制御信号の一連のグラフ波形である。 ハードディスクドライブの機能ブロック図である。 ＤＶＤドライブの機能ブロック図である。 高精細テレビジョンの機能ブロック図である。 車両制御システムの機能ブロック図である。 携帯電話機の機能ブロック図である。 セットトップボックスの機能ブロック図である。 携帯機器の機能ブロック図である。
以下の記述は、本質的に単なる例示として行なわれるのであり、決して、本開示、本開示の適用、または使用を制限するために為されるのではない。図面を分かり易くするために、同じ参照番号を図面において使用して、同様の構成要素を指すようにしている。本明細書において使用するように、「ａｔ ｌｅａｓｔ ｏｎｅ ｏｆ Ａ， Ｂ， ａｎｄ Ｃ（Ａ，Ｂ，及びＣのうちの少なくとも１つ）」というフレーズは、非排他的論理「ｏｒ」を使用する論理（Ａ ｏｒ Ｂ ｏｒ Ｃ）を意味するものとして解釈されるべきである。方法に含まれるステップ群は、本開示の原理を変えることなく異なる順番で実行することができることを理解されたい。
メモリアレイ群は複数の行８（すなわちワード線）、及び複数の列（すなわちビット線）を含む。単なる一例であるが、１つのメモリアレイは、１６本のワード線及び８，１９２本のビット線を含むことができる。メモリセル群は、ビット線群とワード線群の交点に配置される。ワード線群は普通、メモリセル群の制御端子に接続される。
ワード線群は非ゼロ抵抗を有し、そして分布寄生容量も有する。ＭＯＳＦＥＴのゲートを図２に示すように駆動する際、寄生抵抗及び容量によって、ワード線での行デコーダから、当該行デコーダから最も遠いメモリセル群への新規の値の伝搬が遅くなる。ＭＯＳＦＥＴには通常、ほぼゼロのＤＣゲート電流しか流れないので、一旦、寄生容量が充電されると、寄生抵抗の両端に現われる電圧降下は無視することができる。別の表現をすると、１本のワード線に沿ったメモリセル群の全てが最終的に、ほぼ同じ電圧になる。
図３に示すメモリセルのような他のメモリセル群は、非ゼロの制御電流を有するスイッチング素子を使用することができる。例えば、メモリセル群は、非ゼロのベース電流を有するバイポーラ接合トランジスタ群（ＢＪＴｓ）を含むことができる。これらのＢＪＴは、これらのＢＪＴの電流駆動能力が高いので、これらのＢＪＴのベース電流が非ゼロであるにも拘わらず選択される。制御電流が非ゼロであることによって、電圧降下がワード線群の寄生抵抗の両端に生じる。従って、行デコーダから遠いメモリセル群の制御端子の電圧は、行デコーダに近い位置における電圧よりも徐々に高い電圧、または低い電圧になっていく。
図４は、ＢＪＴ群を使用する例示的な相変化メモリアレイを描いている。ＢＪＴ群のベース電流が非ゼロであることによって、各ワード線の電圧が、当該ワード線の長さに沿って変化するようになる。図５は、再生ラッチ群を含むメモリを示し、これらの再生ラッチは、ワード線を所望電圧に、行デコーダから離れた位置でプルすることができる。所望電圧は、行デコーダにより供給される電圧にほぼ等しい値とすることができる。所望電圧は、行デコーダにより供給される電圧と同じ電源電圧から生成することができる。単なる一例であるが、所望電圧と行デコーダにより供給される電圧との差は、５％未満とすることができる。
複数の再生ラッチをワード線に沿って分布させることにより、ワード線を所望電圧に更に均一にプルすることができる。図６〜７Ｃは、再生ラッチの種々の実施形態を描いているのに対し、図８は、例示的な再生ラッチ群のうちの１つの再生ラッチを搭載した例示的な相変化メモリアレイを示している。図９は、再生ラッチ群を制御するために使用される種々の例示的な制御タイミングを描いている。
図２に戻ってこの図を参照すると、例示的なメモリアレイの機能模式図には、ワード線の寄生要素が描かれている。行デコーダ１０２に接続されるワード線群１０４は、非ゼロの抵抗及び寄生容量を有する可能性がある。寄生抵抗及び容量は、分布抵抗体群及びキャパシタ群としてモデル化することができる。例えば、図２では、ワード線１０４の寄生抵抗及び容量は、ワード線群１０４に沿った分布寄生素子２００として示される。各寄生素子２００は、直列抵抗２０２及び並列容量２０４を含む。
寄生素子２００は、低域通過フィルタとして動作し、そして行デコーダ１０２から最も離れたメモリセル群１０６のワード線電圧の変化レートを制限する。メモリセル１０６が行デコーダ１０２から遠くなるにつれて、低域通過フィルタの影響が大きくなる。しかしながら、最終的には、メモリセル群１０６の全てが、ほぼ同じ制御電圧を、ワード線１０４を介して受信する。これは、無視することができるほど小さいＤＣ電流しか寄生抵抗２０２を通って流れることがないので、無視できるほど小さい電圧降下しか生じないからである。
次に、図３を参照すると、汎用メモリセル群２２０を有し、かつ寄生要素を描いている例示的なメモリアレイの機能模式図が提示されている。メモリセル群２２０は、ビット線群１０８とワード線群１０４との交点に配置される。メモリセル群２２０は、ワード線１０４に接続され、かつＤＣ電流を流す素子を含むことができる。このような場合においては、電圧降下が抵抗２０２の両端に生じる。
従って、行デコーダ１０２から最も遠いメモリセル群２２０は、行デコーダ１０２に最も近いメモリセル群２２０よりも弱い信号を受信する。単なる一例であるが、ＤＣ電流を流す素子は、非ゼロのベース電流を有するＢＪＴ、及び／又は無視することができないゲートリーク電流を有する短チャネルＭＯＳＦＥＴを含むことができる。
メモリセル群２２０は、ＤＣ電流を間欠的に流すことができ、例えば書き込み動作、消去動作、及び／又は読み出し動作のうちの１つ、または２つの動作期間中に流すことができる。単なる一例であるが、メモリセル群２２０は電流を、書き込み動作または消去動作のときにのみ流すことができる。他の実施形態では、メモリセル群２２０はＤＣ電流を、書き込み動作、消去動作、及び読み出し動作のときに流すことができる。
最も遠いメモリセル２２０の電圧は、最も近いメモリセル２２０の電圧よりも、電流の向きに応じて高くなり得る、または低くなり得る。ビット線群１０８は多数設けることができるので、抵抗群２０２の両端の電圧降下は、行デコーダ１０２から最も遠いメモリセル群２２０において非常に大きくなる可能性がある。単なる一例であるが、４，０９６本のビット線を設けるということは、４，０９６個のメモリセル２２０を各ワード線１０４に対応して設けることを意味する。電圧降下によって、メモリセル群２２０のうち、相対的に遠いメモリセル群に対する書き込み、または消去が不十分になる可能性があり、そして相対的に微弱な読み出し信号が遠いメモリセル群２２０から生成される可能性がある。
次に、図４を参照すると、メモリセル群２４０を含み、かつＤＣ電流を流す例示的な相変化メモリの機能模式図が描かれている。メモリセル群２４０は、ビット線群１０８とワード線群１０４との交点に配置される。各メモリセル２４０は、バイポーラ接合トランジスタ（ＢＪＴ）２４４と、そして相変化素子（ＰＣＤ）２４８と、を含む。ＢＪＴ２４４は、ベースと、エミッタと、そしてコレクタと、を含み、そしてｐｎｐ型ＢＪＴとすることができる。
例えば、ＰＣＤ２４８は、カルコゲニド合金のような相変化材料、及び／又は書き込み可能な特性を有する他の適切な材料を含む一つ以上の相変化メモリセルを備えることができる。単なる一例であるが、相変化材料の抵抗をＮ個の値のうちの１つの値に、相変化材料を異なる加熱期間及び／又は冷却期間を使用して加熱する、そして／または冷却することにより調整することができ、この場合、Ｎは１よりも大きい整数である。Ｎ＝２の場合、相変化メモリセル群は単一のビットバイナリ値を記憶する。Ｎが大きくなると、各メモリセルは１ビットよりも多くのビットを記憶することができる。加熱する、そして／または冷却する結果、相変化材料を、アモルファス状態〜結晶状態の範囲のＮ個の状態のうちの１つの状態に設定することができる。理解することができることであるが、Ｎ個の状態は異なる抵抗値を示すことになる。異なる抵抗値を使用してデータを記憶することができる。
メモリセル群２４０は別の構成として、他のタイプの記憶素子、ＤＣ電流をトランジスタの制御端子において流す他のタイプのトランジスタ、及び／又はＤＣ電流を流す他の素子を含むことができる。ＢＪＴ２４４のベースはワード線１０４に接続される。ＢＪＴ２４４のエミッタはＰＣＤ２４８に接続され、ＰＣＤ２４８が今度はビット線１０８に接続される。ＢＪＴ２４４のコレクタは、グランドのような基準電位に接続される。
ＢＪＴ２４４をオンするために、行デコーダ１０２はワード線１０４を低レベル（ｌｏｗ）にプルする。低レベル電圧がワード線１０４に印加されることにより、ＢＪＴ２４４をオンするエミッタ−ベース間電圧が生じる。行デコーダ１０２から最も遠いメモリセル２４０−１のＢＪＴ２４４のベース電流は、第１モデル化寄生抵抗２５２−１を通って流れる。従って、メモリセル２４０−１のワード線電圧は、メモリセル２４０−２の電圧よりも、（ベース電流×第１抵抗２５２−１）の値にほぼ等しい大きさだけ高くなる。
第１メモリセル２４０−１及び第２のメモリセル２４０−２の両方のベース電流が第２抵抗２５２−２を通って流れるので、２倍の電圧降下が生じる。この影響は、最後のモデル化寄生抵抗２５２−ｋに達するまで、同じワード線１０４に沿った残りのメモリセル群２４０に関して継続して現われる。最後のメモリセル２４０−ｎからのベース電流を除くベース電流の全てが、最後の抵抗２５２−ｎを通って流れる。
従って、第１メモリセル２４０−１のＢＪＴ２４４のベース電圧は、第ｎメモリセル２４０−ｎのＢＪＴ２４４の場合よりも、（ｎ−１）個のメモリセル２４０の各メモリセルによって生じる電圧降下の全ての合計だけ高くなる。この合計は、（選択メモリセルのベース電流×選択メモリセルと最終メモリセル２４０−ｎとの間の合計抵抗）の値を、（ｎ−１）個のメモリセル２４０に亘って合計した値に等しい。
次に、図５を参照すると、再生ラッチ群を含む例示的なメモリアレイの機能模式図が描かれている。各ワード線１０４は一つ以上の再生ラッチ２８０を含む。一旦、行デコーダ１０２からワード線群１０４の方への新規の値の伝搬が起こると、再生ラッチ群２８０は該当するワード線１０４の電圧を検出し、そして当該ワード線電圧を所望値に完全にプルする。
例えば、行デコーダ１０２がワード線群１０４のうちの１つのワード線を低レベルに駆動すると、再生ラッチ２８０は、ワード線１０４が低レベル電圧に近い電圧になっていることを検出し、そしてワード線１０４を全長に亘って所望の低レベル電圧にプルすることができる。再生ラッチ２８０は、再生制御モジュール２８４によって制御することができる。図９に関連して以下に更に詳細に説明するように、再生制御モジュール２８４は、再生ラッチ群２８０を特定時点に有効にすることができる。この特定時点は、行デコーダ１０２がワード線１０４電圧を新規の値に駆動した後の所定期間とすることができる。
再生制御モジュール２８４は、再生ラッチ群２８０を、行デコーダ１０２がワード線１０４電圧を新規の値に駆動する前に無効にすることができる。或いは、再生ラッチ群２８０は、ワード線１０４電圧が新規の値になることを阻止することができる。再生ラッチ２８０は、行デコーダ１０２から最も遠いワード線１０４の端部に配置することができ、ワード線１０４の中心に配置することができる、または他のいずれかの適切な位置に配置することができる。
種々の実施形態では、複数の再生ラッチ２８０を、各ワード線１０４に対応して設けることができる。再生ラッチ２８０の数は、メモリセル２２０の数、及びメモリセル２２０に流れる電流の大きさによって決定することができる。更に多くの再生ラッチ２８０を使用する場合、行デコーダ１０２のワード線ドライバは、少ない電力しか必要とせず、かつ小さい領域に設けることができる。
図６〜６Ｄは、２個のインバータリングを利用する例示的な再生ラッチを描いている。図６Ｂは、図６Ａの例示的な回路形態を描いているのに対し、図６Ｃ及び６Ｄは、図６の例示的な回路表現を描いている。図７及び７Ａは、ワード線を１つの方向にプルすることができる例示的な再生ラッチを描いている。図７Ｂ〜７Ｃは、図７の例示的な回路形態を描いている。
次に、図６を参照すると、例示的な再生ラッチ３００の機能模式図が提示されている。再生ラッチ３００は、第１インバータ３０２及び第２インバータ３０４を含み、各インバータは、入力と、出力と、そして制御端子と、を有する。第１インバータ３０２及び第２インバータ３０４には、ＶＤＤ及びＶＳＳのような電源電位の電源電圧が供給される。
第１インバータ３０２の出力は、第２インバータ３０４の入力に接続され、そして第２インバータ３０４の出力は、第１インバータ３０２の入力に接続される。第１インバータ３０２の入力はワード線に接続される。第１インバータ３０２及び第２インバータ３０４の制御端子は、図５の再生制御モジュール２８４から受信する制御信号のような制御信号に接続される。
第１インバータ３０２及び第２インバータ３０４は３状態（トライステート）になることができる。制御信号に基づいて、第１インバータ３０２及び第２インバータ３０４は高インピーダンス状態（または、高Ｚ状態）になることができ、この状態では、これらのインバータの出力が高インピーダンスに見える。これにより、第１インバータ３０２及び第２インバータ３０４を、回路の残りの部分から効果的に遮断する。一旦、制御信号で第１インバータ３０２及び第２インバータ３０４に指示して、これらのインバータをインバータの高Ｚ状態にしてしまうと、第１インバータ３０２は、ワード線に現われる信号を反転し、そして当該信号を第２インバータ３０４に渡す。次に、第２インバータ３０４は当該信号を再度反転し、そしてワード線を所望の高レベル状態または低レベル状態に駆動する。
次に、図６Ａを参照すると、別の例示的な再生ラッチ３２０の機能模式図が描かれている。再生ラッチ３２０は、第１インバータ３２２及び第２インバータ３２４を含み、各インバータは入力及び出力を有する。第１インバータ３２２及び第２インバータ３２４には、ＶＤＤ及びＶＳＳのような電源電位の電源電圧が供給される。第２インバータ３２４は、制御信号に基づいて３状態になることができる。第１インバータ３２２の出力はワード線に供給されることがないので、第１インバータ３２２の出力を高Ｚ状態に設定する必要はない。これにより、第１インバータ３２２を、少ないトランジスタを使用して形成することができる。
次に、図６Ｂを参照すると、図６Ａの再生ラッチ３２０の例示的な実施形態の機能模式図が描かれている。再生ラッチ３２０は、第１インバータ３２２を形成する第１トランジスタ３４２及び第２トランジスタ３４４を含む。再生ラッチ３２０は更に、第２インバータ３２４を形成する第３、第４、第５、及び第６トランジスタ３４６、３４８、３５０、及び３５２を含む。
制御信号を使用して、第５トランジスタ３５０及び第６トランジスタ３５２をオフすることにより、第２インバータ３２４の出力を無効にする。第５トランジスタ３５０及び第６トランジスタ３５２を逆極性の制御信号によって無効にする。これらの信号を生成するために、第７トランジスタ３５４及び第８トランジスタ３５６が制御信号を反転する。
トランジスタ３４２、３４４、３４６、３４８、３５０、３５２、３５４、及び３５６は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）とすることができ、これらのトランジスタはそれぞれ、ゲートと、ドレインと、ソースと、を有する。トランジスタ３４２、３４６、３５０、及び３５４は、ｐ−チャネルＭＯＳＦＥＴとすることができるのに対し、トランジスタ３４４、３４８、３５２、及び３５６は、ｎ−チャネルＭＯＳＦＥＴとすることができる。
制御信号はトランジスタ３５０、３５４、及び３５６のゲートで受信する。トランジスタ３４２、３５０、及び３５４のソースは、ＶＤＤのような高い方の基準電位に接続される。トランジスタ３４４、３５２、及び３５６のソースは、ＶＳＳのような低い方の基準電位に接続される。トランジスタ３５４及び３５６のドレインは、トランジスタ３５２のゲートに接続される。
トランジスタ３４２及び３４４のゲートは、トランジスタ３４６及び３４８のドレインに接続され、これらのドレインはワード線に接続される。トランジスタ３４２及び３４４のドレインは、トランジスタ３４６及び３４８のゲートに接続される。トランジスタ３４６のソースは、トランジスタ３５０のドレインに接続されるのに対し、トランジスタ３４８のソースは、トランジスタ３５２のドレインに接続される。
次に、図６Ｃを参照すると、図６の再生ラッチ３００の例示的な実施形態の機能模式図が描かれている。再生ラッチ３００は、図６Ｂの再生ラッチ３２０と同様である。しかしながら、トランジスタ３４２及び３４４を含む第１インバータ３０２は、図６に示すように３状態になることができる。この機能を実現するために、トランジスタ４０２を、トランジスタ３４２と高い方の電源電位との間に挿入する。更に、トランジスタ４０４を、トランジスタ３４４と低い方の電源電位との間に挿入する。
トランジスタ４０２は非反転制御信号を受信するのに対し、トランジスタ４０４は反転制御信号を受信する。このようにして、第１インバータ３０２及び第２インバータ３０４を共に、高Ｚ状態に、制御信号によって設定することができる。種々の実施形態では、制御信号は正論理（ａｃｔｉｖｅ ｈｉｇｈ：アクティブハイ）として定義することができ、この場合、高レベルの制御信号によってインバータの動作を有効にする。このような場合においては、トランジスタ４０２及び３５０のゲートへの制御信号の接続と、トランジスタ４０４及び３５２のゲートへの反転制御信号の接続を入れ替えることができる。
次に、図６Ｄを参照すると、図６の再生ラッチ３００の別の例示的な実施形態であって、２つの制御信号を受信する構成の実施形態の機能模式図が描かれている。制御信号、及び
Figure 2010529581
として表記される反転制御信号の両方を再生ラッチ３００に利用することができる場合、図６Ｃに示され、かつトランジスタ３５４及び３５６により形成されるインバータは省略することができる。図６Ｂの再生ラッチ３２０は、
Figure 2010529581
を利用することができる場合には、同様にして変更することができる。
次に、図７を参照すると、例示的な再生ラッチ５００の機能模式図が提示されている。再生ラッチ５００は、スイッチング素子５０２及びインバータ５０４を含む。スイッチング素子５０２は、ゲートと、ドレインと、そしてソースと、を有するｎ−チャネルＭＯＳＦＥＴとすることができる。スイッチング素子５０２のゲートは、インバータ５０４の出力に接続される。スイッチング素子５０２のドレインは、インバータ５０４の入力に、そして更にワード線に接続される。スイッチング素子５０２のソースは制御信号に接続される。
インバータ５０４には、ＶＤＤ及びＶＳＳのような電源電位が供給される。ワード線が高レベルの場合、インバータ５０４はスイッチング素子５０２のゲートを低レベルにプルすることにより、当該スイッチング素子をオフする。ワード線が低電圧に近付いている場合、インバータ５０４はスイッチング素子５０２のゲートを高レベルにプルする。スイッチング素子５０２のソースが、ゲートが高レベルにプルされている状態で低レベルにプルされる場合、スイッチング素子５０２には、ワード線から制御線に向かって電流が流れるので、ワード線を低レベルに駆動することができる。
次に、図７Ａを参照すると、ワード線を高レベルにプルすることができる例示的な再生ラッチ５４０の機能模式図が描かれている。再生ラッチ５４０は、スイッチング素子５４２及びインバータ５４４を含む。スイッチング素子５４２はｐ−チャネルＭＯＳＦＥＴとすることができ、このｐ−チャネルＭＯＳＦＥＴのゲートは、インバータ５４４の出力に接続される。スイッチング素子５４２のドレインに接続されるワード線が高レベルの場合、インバータ５４４はスイッチング素子５４２のゲートを低レベルにプルする。制御信号が高レベルの場合、ソース−ゲート間電圧ＶＳＧが加わることによって、スイッチング素子５４２がオンし、そしてワード線が高レベルにプルされる。
次に、図７Ｂを参照すると、図７の再生ラッチ５００の例示的な実施形態の機能模式図が描かれている。図７Ａの再生ラッチ５４０は、同じようにして形成することができる。図７のインバータ５０４は、第１トランジスタ５８２及び第２トランジスタ５８４として形成される。トランジスタ５８２及び５８４はそれぞれｐ−チャネルＭＯＳＦＥＴ及びｎ−チャネルＭＯＳＦＥＴとすることができ、これらのＭＯＳＦＥＴはそれぞれ、ゲートと、ソースと、そしてドレインと、を有する。
トランジスタ５８２及び５８４のドレインは、トランジスタ５０２のゲートに接続される。トランジスタ５８２及び５８４のゲートは、トランジスタ５０２のドレインに接続され、当該ドレインはワード線に接続される。トランジスタ５８２のソースは、ＶＤＤのような高い方の電源電位に接続されるのに対し、トランジスタ５８４のソースは、ＶＳＳのような低い方の電源電位に接続される。
次に、図７Ｃを参照すると、再生ラッチ５００の別の例示的な実施形態が描かれている。ソースのようなトランジスタ５８４の少なくとも１つの端子、及びソースのようなスイッチング素子５０２の少なくとも１つの端子は制御線（Ｃｏｎｔｒｏｌ）に接続される。この実施形態では、補助電源電位（例えば、ＶＳＳ）は必要ではない。１つの実施形態では、更に別の回路素子及び／又は制御素子（図示せず）を、図７Ｃに示す再生ラッチ５００に取り入れて、再生ラッチ５００の動作を、例えば単一の電源電位しか再生ラッチ５００に供給されない場合に変更する、そして／または向上させる。
次に、図８を参照すると、図７の再生ラッチ５００を搭載した例示的な相変化メモリアレイの機能模式図が描かれている。相変化メモリセル群２４０は、ビット線群１０８とワード線群１０４との交点に配置される。ワード線群１０４の各ワード線は、少なくとも１つの再生ラッチ５００を含む。
再生ラッチ５００の制御信号は、再生制御モジュール２８４によって供給される。再生制御モジュール２８４は、新規の値がワード線１０４でアサートされていることを通知する信号を行デコーダ１０２から受信することができる。複数の再生ラッチ５００がワード線１０４ごとに配設される場合、再生制御モジュール２８４からの同じ制御信号を再生ラッチ群５００の各再生ラッチに対応して使用することができる。別の構成として、遅延させた制御信号を、行デコーダ１０２から遠い再生ラッチ群５００に使用することができる。
図を簡単にするために、再生ラッチ群５００のインバータ５０４の電源線は図８には示していない。再生ラッチ群５００のインバータ５０４の実際の電源線は比較的細くすることができるが、その理由は、インバータ５０４を切り替え、そしてトランジスタ５０２のゲートを駆動するためには、電力をほとんど必要としないからである。再生制御モジュール２８４からの制御信号は非常に強い信号とする必要があるが、その理由は、この信号が、関連するワード線１０４のメモリセル群２４０のベース電流として流れるからである。
次に、図９を参照すると、サンプルのワード線データに対応する例示的な制御信号のグラフ波形が描かれている。時刻がｘ軸に示され、そして４つの時刻マーカｔ１，ｔ２，ｔ３，及びｔ４が表示されている。第１ワード線のグラフ波形６０２は、ワード線が時刻ｔ３で高レベルから低レベルに、そして時刻ｔ４で低レベルから高レベルに移行する様子を示している。第２ワード線のグラフ波形６０４は、ワード線が時刻ｔ１で高レベルから低レベルに、そして時刻ｔ２で低レベルから高レベルに移行する様子を示している。
グラフ波形が３つの制御信号オプション：再生制御信号Ａ６０６，再生制御信号Ｂ６０８，及び再生制御信号Ｃ６１０に対応して示される。例示に過ぎないが、制御信号のグラフ波形が負論理（ａｃｔｉｖｅ ｌｏｗ：アクティブロー）信号として示される。別の表現をすると、低レベルの再生制御信号によって、再生制御モジュールをオンにし、そして低レベルのワード線信号によって、メモリセル群から成る対応するワード線を駆動する。
制御信号Ａ６０６が、高レベルから低レベルに時刻ｔ１より所定期間後の時刻で移行し、そして低レベルから高レベルに時刻ｔ２で移行する様子が示される。制御信号Ａ６０６は更に、高レベルから低レベルに時刻ｔ３の所定期間後の時刻で移行し、そして低レベルから高レベルに時刻ｔ４で移行する。時刻ｔ１と高レベルから低レベルへの制御信号Ａ６０６の移行時刻との間の期間によって、第２ワード線電圧の新規の低レベル値のワード線の方への伝搬が可能になる。この遅延期間によって、再生ラッチが、前のワード線電圧の値を新規のワード線電圧の値が到着する前にラッチするのを防止する。時刻ｔ２では、制御信号Ａ６０６が高レベル値に戻ることにより、再生ラッチを無効にし、そして第２ワード線６０４を高レベルに戻すことができる。
制御信号Ｂ６０８が、低レベルから高レベルに時刻ｔ２より所定期間前の時刻で移行する様子が示される。これにより、再生ラッチ群への制御信号Ｂ６０８の伝搬が可能になり、そしてこれらの再生ラッチを、ワード線電圧が値を変えようとする前に完全に無効にすることができる。制御信号Ｃ６１０は、再生ラッチがワード線を高レベル及び低レベルの両方にプルすることができる場合に使用することができる。制御信号Ｃ６１０は、低レベルから高レベルに時刻ｔ１〜ｔ４の各時刻で移行し、そして次に、高レベルから低レベルに、時刻ｔ１〜ｔ４より指定期間後の時刻で移行する。
制御信号Ｃ６１０が高レベルである時刻では、ワード線電圧は新規の値に変化することができる。次に、制御信号Ｃ６１０によって再生ラッチに指示して、再生ラッチがワード線電圧を新規の値にラッチし、そして完全に駆動するようにする。このようなラッチはワード線を高レベルに駆動することができるので、制御信号Ｃ６１０は、ワード線６０２及び６０４の両方の電圧が高レベル（非アクティブ）値になっている場合でも、低レベルに移行するものとして示される。これにより、メモリの速度を速くすることができる。
次に、図１０Ａ〜１０Ｇを参照すると、本開示による示唆を適用した種々の例示的な実施形態が示されている。次に、図１０Ａを参照すると、本開示による示唆は、ハードディスクドライブ（ＨＤＤ）７００のバッファ７１１または不揮発性メモリ７１２に適用することができる。ＨＤＤ７００は、ハードディスクアセンブリ（ＨＤＡ）７０１と、そしてＨＤＤプリント回路基板（ＰＣＢ）７０２と、を含む。ＨＤＡ７０１は、データを記録する一つ以上のプラッターのような磁気媒体７０３と、そしてリード／ライト装置７０４と、を含むことができる。
リード／ライト装置７０４は、アクチュエータアーム７０５に搭載することができ、かつデータを磁気媒体７０３に対して読み出し、そして書き込むことができる。更に、ＨＤＡ７０１は、磁気媒体７０３を回転させるスピンドルモータ７０６と、そしてアクチュエータアーム７０５を作動させるボイスコイルモータ（ＶＣＭ）７０７と、を含む。プリアンプ装置７０８は、リード／ライト装置７０４によって生成される信号を読み出し動作中に増幅し、そして信号をリード／ライト装置７０４に書き込み動作中に供給する。
ＨＤＤ ＰＣＢ７０２は、リード／ライトチャネルモジュール（以後、「リードチャネル」と表記する）７０９と、ハードディスクコントローラ（ＨＤＣ）モジュール７１０と、バッファ７１１と、不揮発性メモリ７１２と、プロセッサ７１３と、そしてスピンドル／ＶＣＭドライバモジュール７１４と、を含む。リードチャネル７０９は、プリアンプ装置７０８から受信するデータ、及びプリアンプ装置７０８に送信されるデータを処理する。ＨＤＣモジュール７１０は、ＨＤＡ７０１の構成部品を制御し、そして外部機器（図示せず）とＩ／Ｏインターフェース７１５を介して通信する。外部機器は、コンピュータ、マルチメディア機器、携帯型コンピューティングデバイスなどを含むことができる。Ｉ／Ｏインターフェース７１５は、有線通信リンク及び／又は無線通信リンクを含むことができる。
ＨＤＣモジュール７１０は、データをＨＤＡ７０１、リードチャネル７０９、バッファ７１１、不揮発性メモリ７１２、プロセッサ７１３、スピンドル／ＶＣＭドライバモジュール７１４、及び／又はＩ／Ｏインターフェース７１５から受信することができる。プロセッサ７１３は、データを処理することができ、例えば符号化し、復号化し、フィルタ処理し、そして／またはフォーマット化する。処理済みデータは、ＨＤＡ７０１、リードチャネル７０９、バッファ７１１、不揮発性メモリ７１２、プロセッサ７１３、スピンドル／ＶＣＭドライバモジュール７１４、及び／又はＩ／Ｏインターフェース７１５に出力することができる。
ＨＤＣモジュール７１０は、バッファ７１１及び／又は不揮発性メモリ７１２を使用して、ＨＤＤ７００の制御及び動作に関連するデータを保存することができる。バッファ７１１は、ＤＲＡＭ，ＳＤＲＡＭなどを含むことができる。不揮発性メモリ７１２は、フラッシュメモリ（ＮＡＮＤ及びＮＯＲフラッシュメモリを含む）、相変化メモリ、磁気ＲＡＭ、及び各メモリセルが２つよりも多くの状態を有するマルチステートメモリのようないずれかの適切なタイプの半導体メモリまたは固体メモリを含むことができる。スピンドル／ＶＣＭドライバモジュール７１４は、スピンドルモータ７０６及びＶＣＭ７０７を制御する。及び／又はＩ／Ｏインターフェース７１５に出力することができる。ＨＤＤ ＰＣＢ７０２は、電源をＨＤＤ７００の構成部品に供給する電源７１６を含む。
次に、図１０Ｂを参照すると、本開示による示唆は、ＤＶＤドライブ７１８またはＣＤドライブ（図示せず）のバッファ７２２または不揮発性メモリ７２３に適用することができる。ＤＶＤドライブ７１８は、ＤＶＤ ＰＣＢ７１９と、そしてＤＶＤアセンブリ（ＤＶＤＡ）７２０と、を含む。ＤＶＤ ＰＣＢ７１９は、ＤＶＤ制御モジュール７２１と、バッファ７２２と、不揮発性メモリ７２３と、プロセッサ７２４と、スピンドル／ＦＭ（送りモータ）ドライバモジュール７２５と、アナログフロントエンドモジュール７２６と、書き込み方式モジュール７２７と、そしてＤＳＰモジュール７２８と、を含む。
ＤＶＤ制御モジュール７２１は、ＤＶＤＡモジュール７２０の構成部品を制御し、そして外部機器（図示せず）とＩ／Ｏインターフェース７２９を介して通信する。外部機器は、コンピュータ、マルチメディア機器、携帯型コンピューティングデバイスなどを含むことができる。Ｉ／Ｏインターフェース７２９は、有線通信リンク及び／又は無線通信リンクを含むことができる。
ＤＶＤ制御モジュール７２１は、データをバッファ７２２、不揮発性メモリ７２３、プロセッサ７２４、スピンドル／ＦＭドライバモジュール７２５、アナログフロントエンドモジュール７２６、書き込み方式モジュール７２７、ＤＳＰモジュール７２８、及び／又はＩ／Ｏインターフェース７２９から受信することができる。プロセッサ７２４はデータを処理することができ、例えば符号化し、復号化し、フィルタ処理し、そして／またはフォーマット化する。ＤＳＰモジュール７２８は信号処理を行ない、例えばビデオ及び／又はオーディオの符号化／復号化を行なう。処理済みデータは、バッファ７２２、不揮発性メモリ７２３、プロセッサ７２４、スピンドル／ＦＭドライバモジュール７２５、アナログフロントエンドモジュール７２６、書き込み方式モジュール７２７、ＤＳＰモジュール７２８、及び／又はＩ／Ｏインターフェース７２９に出力することができる。
ＤＶＤ制御モジュール７２１は、バッファ７２２及び／又は不揮発性メモリ７２３を使用して、ＤＶＤドライブ７１８の制御及び動作に関連するデータを保存することができる。バッファ７２２は、ＤＲＡＭ，ＳＤＲＡＭなどを含むことができる。不揮発性メモリ７２３は、フラッシュメモリ（ＮＡＮＤ及びＮＯＲフラッシュメモリを含む）、相変化メモリ、磁気ＲＡＭ、及び各メモリセルが２つよりも多くの状態を有するマルチステートメモリのようないずれかの適切なタイプの半導体メモリまたは固体メモリを含むことができる。ＤＶＤ ＰＣＢ７１９は、電源をＤＶＤドライブ７１８の構成部品に供給する電源７３０を含む。
ＤＶＤＡ７２０は、プリアンプ装置７３１と、レーザドライバ７３２と、そして光デバイス７３３と、を含むことができ、光デバイスは、光リード／ライト（ＯＲＷ）装置、または光リードオンリー（ＯＲ）デバイスとすることができる。スピンドルモータ７３４は光記録媒体７３５を回転させ、そして送りモータ７３６は、光デバイス７３３を光記録媒体７３５に対して移動させる。
データを光記録媒体７３５から読み出す場合、レーザドライバは読み出し電力を光デバイス７３３に供給する。光デバイス７３３は、データを光記録媒体７３５から検出し、そして当該データをプリアンプ装置７３１に送信する。アナログフロントエンドモジュール７２６は、データをプリアンプ装置７３１から受信し、そしてフィルタリング及びＡ／Ｄ変換のような機能を実行する。光記録媒体７３５への書き込みを行なうために、書き込み方式モジュール７２７は、電力レベルデータ及びタイミングデータをレーザドライバ７３２に送信する。レーザドライバ７３２は光デバイス７３３を制御して、データを光記録媒体７３５に書き込む。
次に、図１０Ｃを参照すると、本開示による示唆は高精細テレビジョン（ＨＤＴＶ）７３７のメモリ７４１に適用することができる。ＨＤＴＶ７３７は、ＨＤＴＶ制御モジュール７３８と、ディスプレイ７３９と、電源７４０と、メモリ７４１と、記憶装置７４２と、ネットワークインターフェース７４３と、そして外部インターフェース７４５と、を含む。ネットワークインターフェース７４３が無線ローカルエリアネットワークインターフェースを含む場合、アンテナ（図示せず）を設けることができる。
ＨＤＴＶ７３７は入力信号を、ネットワークインターフェース７４３及び／又は外部インターフェース７４５から受信することができ、これらのインターフェースはデータをケーブル、ブロードバンドインターネット、及び／又は衛星を介して送受信することができる。ＨＤＴＶ制御モジュール７３８は、入力信号を処理することができ、例えば符号化し、復号化し、フィルタ処理し、そして／またはフォーマット化し、更に出力信号を生成することができる。出力信号は、ディスプレイ７３９、メモリ７４１、記憶装置７４２、ネットワークインターフェース７４３、及び外部インターフェース７４５のうちの一つ以上に送信することができる。
メモリ７４１は、ランダムアクセスメモリ（ＲＡＭ）及び／又は不揮発性メモリを含むことができる。不揮発性メモリは、フラッシュメモリ（ＮＡＮＤ及びＮＯＲフラッシュメモリを含む）、相変化メモリ、磁気ＲＡＭ、及び各メモリセルが２つよりも多くの状態を有するマルチステートメモリのようないずれかの適切なタイプの半導体メモリまたは固体メモリを含むことができる。記憶装置７４２は、ＤＶＤドライブ及び／又はハードディスクドライブ（ＨＤＤ）のような光ストレージドライブを含むことができる。ＨＤＴＶ制御モジュール７３８は、ネットワークインターフェース７４３及び／又は外部インターフェース７４５を介して外部と通信する。電源７４０は、電源をＨＤＴＶ７３７の構成部品に供給する。
次に、図１０Ｄを参照すると、本開示による示唆は車両７４６のメモリ７４９に適用することができる。車両７４６は、車両制御システム７４７と、電源７４８と、メモリ７４９と、記憶装置７５０と、そしてネットワークインターフェース７５２と、を含むことができる。ネットワークインターフェース７５２が無線ローカルエリアネットワークインターフェースを含む場合、アンテナ（図示せず）を設けることができる。車両制御システム７４７は、パワートレイン制御システム、車体制御システム、娯楽制御システム、アンチロックブレーキシステム（ＡＢＳ）、ナビゲーションシステム、テレマティックスシステム、車線逸脱システム、車間自動制御制御システムなどとすることができる。
車両制御システム７４７は、一つ以上のセンサ７５４と通信し、そして一つ以上の出力信号７５６を生成することができる。これらのセンサ７５４は、温度センサ、加速度センサ、圧力センサ、回転センサ、空気流センサなどを含むことができる。出力信号７５６は、エンジン運転パラメータ、トランスミッション動作パラメータ、サスペンションパラメータなどを制御することができる。
電源７４８は、電源を車両７４６の構成部品に供給する。車両制御システム７４７は、データをメモリ７４９及び／又は記憶装置７５０に保存することができる。メモリ７４９は、ランダムアクセスメモリ（ＲＡＭ）及び／又は不揮発性メモリを含むことができる。不揮発性メモリは、フラッシュメモリ（ＮＡＮＤ及びＮＯＲフラッシュメモリを含む）、相変化メモリ、磁気ＲＡＭ、及び各メモリセルが２つよりも多くの状態を有するマルチステートメモリのようないずれかの適切なタイプの半導体メモリまたは固体メモリを含むことができる。記憶装置７５０は、ＤＶＤドライブ及び／又はハードディスクドライブ（ＨＤＤ）のような光ストレージドライブを含むことができる。車体制御システム７４７は、ネットワークインターフェース７５２を使用して外部と通信することができる。
次に、図１０Ｅを参照すると、本開示による示唆は携帯電話機７５８のメモリ７６４に適用することができる。携帯電話機７５８は、電話機制御モジュール７６０と、電源７６２と、メモリ７６４と、記憶装置７６６と、そしてセルラーネットワークインターフェース７６７と、を含む。携帯電話機７５８は、ネットワークインターフェース７６８と、マイクロホン７７０と、スピーカ及び／又は出力ジャックのようなオーディオ出力７７２と、ディスプレイ７７４と、そしてキーパッド及び／又はポインティングデバイスのようなユーザ入力デバイス７７６と、を含むことができる。ネットワークインターフェース７６８が無線ローカルエリアネットワークインターフェースを含む場合、アンテナ（図示せず）を設けることができる。
電話機制御モジュール７６０は入力信号を、セルラーネットワークインターフェース７６７、ネットワークインターフェース７６８、マイクロホン７７０、及び／又はユーザ入力デバイス７７６から受信することができる。電話機制御モジュール７６０は信号を処理することができ、例えば符号化し、復号化し、フィルタ処理し、そして／またはフォーマット化し、更に出力信号を生成することができる。出力信号は、メモリ７６４、記憶装置７６６、セルラーネットワークインターフェース７６７、ネットワークインターフェース７６８、及びオーディオ出力７７２のうちの一つ以上に送信することができる。
メモリ７６４は、ランダムアクセスメモリ（ＲＡＭ）及び／又は不揮発性メモリを含むことができる。不揮発性メモリは、フラッシュメモリ（ＮＡＮＤ及びＮＯＲフラッシュメモリを含む）、相変化メモリ、磁気ＲＡＭ、及び各メモリセルが２つよりも多くの状態を有するマルチステートメモリのようないずれかの適切なタイプの半導体メモリまたは固体メモリを含むことができる。記憶装置７６６は、ＤＶＤドライブ及び／又はハードディスクドライブ（ＨＤＤ）のような光ストレージドライブを含むことができる。電源７６２は、電源を携帯電話機７５８の構成部品に供給する。
次に、図１０Ｆを参照すると、本開示による示唆はセットトップボックス７７８のメモリ７８３に適用することができる。セットトップボックス７７８は、セットトップ制御モジュール７８０と、ディスプレイ７８１と、電源７８２と、メモリ７８３と、記憶装置７８４と、そしてネットワークインターフェース７８５と、を含む。ネットワークインターフェース７８５が無線ローカルエリアネットワークインターフェースを含む場合、アンテナ（図示せず）を設けることができる。
セットトップ制御モジュール７８０は入力信号を、ネットワークインターフェース７８５及び外部インターフェース７８７から受信することができ、これらのインターフェースはデータをケーブル、ブロードバンドインターネット、及び／又は衛星を介して送受信することができる。セットトップ制御モジュール７８０は信号を処理することができ、例えば符号化し、復号化し、フィルタ処理し、そして／またはフォーマット化し、更に出力信号を生成することができる。出力信号は、標準フォーマット及び／又は高精細フォーマットのオーディオ信号及び／又はビデオ信号を含むことができる。出力信号は、ネットワークインターフェース７８５及び／又はディスプレイ７８１に送信することができる。ディスプレイ７８１は、テレビジョン、プロジェクター、及び／又はモニタを含むことができる。
電源７８２は、電源をセットトップボックス７７８の構成部品に供給する。メモリ７８３は、ランダムアクセスメモリ（ＲＡＭ）及び／又は不揮発性メモリを含むことができる。不揮発性メモリは、フラッシュメモリ（ＮＡＮＤ及びＮＯＲフラッシュメモリを含む）、相変化メモリ、磁気ＲＡＭ、及び各メモリセルが２つよりも多くの状態を有するマルチステートメモリのようないずれかの適切なタイプの半導体メモリまたは固体メモリを含むことができる。記憶装置７８４は、ＤＶＤドライブ及び／又はハードディスクドライブ（ＨＤＤ）のような光ストレージドライブを含むことができる。
次に、図１０Ｇを参照すると、本開示による示唆は携帯機器７８９のメモリ７９２に適用することができる。携帯機器７８９は、携帯機器制御モジュール７９０と、電源７９１と、メモリ７９２と、記憶装置７９３と、ネットワークインターフェース７９４と、そして外部インターフェース７９９と、を含むことができる。ネットワークインターフェース７９４が無線ローカルエリアネットワークインターフェースを含む場合、アンテナ（図示せず）を設けることができる。
携帯機器制御モジュール７９０は入力信号を、ネットワークインターフェース７９４及び／又は外部インターフェース７９９から受信することができる。外部インターフェース７９９は、ＵＳＢインターフェース、赤外線インターフェース、及び／又はイーサネット（登録商標）インターフェースを含むことができる。入力信号は、圧縮オーディオ信号及び／又はビデオ信号を含むことができ、そしてＭＰ３フォーマットに準拠することができる。更に、携帯機器制御モジュール７９０は入力を、キーパッド、タッチパッド、または個々のボタンのようなユーザ入力手段７９６から受信することができる。携帯機器制御モジュール７９０は入力信号を処理することができ、例えば符号化し、復号化し、フィルタ処理し、そして／またはフォーマット化し、更に出力信号を生成することができる。
携帯機器制御モジュール７９０は、オーディオ信号をオーディオ出力手段７９７に、そしてビデオ信号をディスプレイ７９８に出力することができる。オーディオ出力手段７９７は、スピーカ及び／又は出力ジャックを含むことができる。ディスプレイ７９８は、グラフィカルユーザインターフェースを提示することができ、グラフィカルユーザインターフェースは、メニュー、アイコンなどを含むことができる。電源７９１は、電源を携帯機器７８９の構成部品に供給する。メモリ７９２は、ランダムアクセスメモリ（ＲＡＭ）及び／又は不揮発性メモリを含むことができる。
不揮発性メモリは、フラッシュメモリ（ＮＡＮＤ及びＮＯＲフラッシュメモリを含む）、相変化メモリ、磁気ＲＡＭ、及び各メモリセルが２つよりも多くの状態を有するマルチステートメモリのようないずれかの適切なタイプの半導体メモリまたは固体メモリを含むことができる。記憶装置７９３は、ＤＶＤドライブ及び／又はハードディスクドライブ（ＨＤＤ）のような光ストレージドライブを含むことができる。携帯機器は、携帯情報端末、メディアプレーヤ、ラップトップコンピュータ、ゲームコンソール、または他の携帯型コンピューティングデバイスを含むことができる。
この技術分野の当業者であれば、これまでの記述から、本開示による広い示唆を種々の形で適用することができることを理解できる。従って、本開示は特定の例を含むが、本開示の真の範囲は、他の変形が当業者には、図面、明細書、及び以下の請求項を分析することにより明らかになるので、これらの例に制限されてはならない。

Claims (45)

  1. 各メモリセルがＤＣ電流を選択的に流す複数のメモリセルと、
    ワード線群を、電圧レベルを使用して選択的に駆動して、前記メモリセル群の中から選択されるメモリセル群にアクセスする行デコーダモジュールと、
    アクティブ状態及び非アクティブ状態を有する制御信号を受信し、かつ前記ワード線群のうちの１つのワード線に現われる前記電圧レベルを第１及び第２の所定電圧レベルのうちの１つの所定電圧レベルに、前記制御信号が前記アクティブ状態を有する場合に選択的にプルする第１再生モジュールと、を備え、前記ワード線群のうちの前記１つのワード線の前記メモリセル群のうちの少なくとも１つのメモリセルは、前記第１再生モジュールと前記行デコーダモジュールとの間に配置され、そして前記制御信号は前記アクティブ状態を、前記ワード線群のうちの前記１つのワード線に現われる前記電圧レベルが移行していない複数の期間に亘って有する、メモリ。
  2. 前記第１の所定電圧レベルは前記第２の所定電圧レベルよりも高く、そして前記第１再生モジュールは前記電圧レベルを前記第１の所定電圧レベルに、前記電圧レベルが所定の閾値を上回る場合に選択的にプルする、請求項１に記載のメモリ。
  3. 前記第１再生モジュールは前記電圧レベルを前記第２の所定電圧レベルに、前記電圧レベルが前記所定の閾値を下回る場合に選択的にプルする、請求項２に記載のメモリ。
  4. 前記第１再生モジュールは、前記電圧レベルを前記第１の所定電圧レベルに前記電圧レベルが前記所定の閾値を下回る場合にプルするのを一時停止する、請求項２に記載のメモリ。
  5. 前記第１の所定電圧レベルは前記第２の所定電圧レベルよりも高く、そして前記第１再生モジュールは前記電圧レベルを前記第２の所定電圧レベルに、前記電圧レベルが所定の閾値を下回る場合に選択的にプルする、請求項１に記載のメモリ。
  6. 前記第１再生モジュールは、前記電圧レベルを前記第２の所定電圧レベルに前記電圧レベルが前記所定の閾値を上回る場合にプルするのを一時停止する、請求項５に記載のメモリ。
  7. 前記ワード線群のうちの前記１つのワード線は、前記行デコーダモジュールと前記メモリセル群のうちの遠位側セルとの間で延び、そして前記第１再生モジュールは前記遠位側セルに隣接して配置される、請求項１に記載のメモリ。
  8. 更に第２再生モジュールを前記ワード線群のうちの前記１つのワード線に対応して備え、前記第２再生モジュールは、前記遠位側セルと前記行デコーダモジュールとの間に配置される、請求項７に記載のメモリ。
  9. 前記ワード線群のうちの前記１つのワード線は、前記行デコーダモジュールと前記メモリセル群のうちの遠位側セルとの間で延び、そして前記第１再生モジュールは前記遠位側セルと前記行デコーダモジュールとの間の中間に配置される、請求項１に記載のメモリ。
  10. 前記ワード線群は、Ｎが１よりも大きい整数である場合にＮ本のワード線を含み、そして前記メモリは更に、前記第１再生モジュールを含むＮ個の再生モジュールを備え、前記Ｎ個の再生モジュールの各再生モジュールは、前記Ｎ本のワード線のうちの該当する１本のワード線に対応する、請求項１に記載のメモリ。
  11. 前記メモリセル群は、バイポーラ接合トランジスタを含む、請求項１に記載のメモリ。
  12. 前記メモリセル群は、相変化メモリ素子を含む、請求項１に記載のメモリ。
  13. 更に再生制御モジュールを備え、該再生制御モジュールは、前記非アクティブ状態を、前記行デコーダモジュールが前記ワード線群の前記電圧レベルを駆動した後の所定期間に亘って有する前記制御信号を生成する、請求項１に記載のメモリ。
  14. 前記再生制御モジュールは、前記非アクティブ状態を、前記行デコーダモジュールが前記ワード線群の前記電圧レベルを駆動する前の第２の所定期間に亘って有する前記制御信号を生成する、請求項１３に記載のメモリ。
  15. 前記第１再生モジュールは、各インバータが入力及び出力を有する第１及び第２インバータを含み、前記第１インバータの前記出力は、前記第２インバータの前記入力に通じ、そして前記第２インバータの前記出力及び前記第１インバータの前記入力は、前記ワード線群のうちの前記１つのワード線に通じる、請求項１に記載のメモリ。
  16. 前記第２インバータは、高インピーダンス状態に前記制御信号によって選択的に設定される、請求項１５に記載のメモリ。
  17. 前記第２インバータは、前記高インピーダンス状態に前記制御信号によって設定される、請求項１６に記載のメモリ。
  18. 前記第１再生モジュールは、入力及び出力を有するインバータと、そして制御端子、及び第１及び第２端子を有するトランジスタと、を含む、請求項１に記載のメモリ。
  19. メモリを動作させる方法であって：
    複数のメモリセルを設けるステップであって、これらのメモリセルがそれぞれ、ＤＣ電流を流す、複数のメモリセルを設けるステップと、
    行デコーダモジュールを使用してワード線群を電圧レベルを使用して選択的に駆動することにより、前記メモリセル群の中から選択されるメモリセル群にアクセスするステップと、
    アクティブ状態及び非アクティブ状態を有する制御信号を生成するステップと、
    前記ワード線群のうちの１つのワード線に現われる前記電圧レベルを第１及び第２の所定電圧レベルのうちの１つの所定電圧レベルに、前記制御信号が前記アクティブ状態を有する場合に選択的にプルする第１再生モジュールを設けるステップであって、前記制御信号が前記アクティブ状態を、前記ワード線群のうちの前記１つのワード線の前記電圧レベルが移行していない複数の期間に亘って有する、第１再生モジュールを設けるステップと、
    前記ワード線群のうちの前記１つのワード線の前記メモリセル群のうちの少なくとも１つのメモリセルを、前記第１再生モジュールと前記行デコーダモジュールとの間に配置するステップと、
    を含む、方法。
  20. 前記第１の所定電圧レベルは前記第２の所定電圧レベルよりも高く、そして前記方法は更に、前記電圧レベルを前記第１の所定電圧レベルに、前記電圧レベルが所定の閾値を上回る場合に選択的にプルするステップを含む、請求項１９に記載の方法。
  21. 更に、前記電圧レベルを前記第２の所定電圧レベルに、前記電圧レベルが前記所定の閾値を下回る場合に選択的にプルするステップを含む、請求項２０に記載の方法。
  22. 更に、前記電圧レベルを前記第１の所定電圧レベルに、前記電圧レベルが前記所定の閾値を下回る場合にプルするのを一時停止するステップを含む、請求項２０に記載の方法。
  23. 前記第１の所定電圧レベルは前記第２の所定電圧レベルよりも高く、そして前記方法は更に、前記電圧レベルを前記第２の所定電圧レベルに、前記電圧レベルが所定の閾値を下回る場合に選択的にプルするステップを含む、請求項１９に記載の方法。
  24. 更に、前記電圧レベルを前記第２の所定電圧レベルに前記電圧レベルが前記所定の閾値を上回る場合にプルするのを一時停止するステップを含む、請求項２３に記載の方法。
  25. 前記ワード線群のうちの前記１つのワード線は、前記行デコーダモジュールと前記メモリセル群のうちの遠位側セルとの間で延び、そして前記第１再生モジュールは前記遠位側セルに隣接して配置される、請求項１９に記載の方法。
  26. 更に、第２再生モジュールを、前記ワード線群のうちの前記１つのワード線に対応して設けて、前記第２再生モジュールが、前記遠位側セルと前記行デコーダモジュールとの間に配置されるようにするステップを含む、請求項２５に記載の方法。
  27. 更に：
    前記ワード線群のうちの前記１つのワード線を、前記行デコーダモジュールと前記メモリセル群のうちの遠位側セルとの間で延在させるステップと、そして
    前記第１再生モジュールを、前記遠位側セルと前記行デコーダモジュールとの間の中間に配置するステップと、
    を含む、請求項１９に記載の方法。
  28. 前記ワード線群は、Ｎが１よりも大きい整数である場合にＮ本のワード線を含み、そして前記方法は更に、前記第１再生モジュールを含むＮ個の再生モジュールを設けて、前記Ｎ個の再生モジュールの各再生モジュールが、前記Ｎ本のワード線のうちの該当する１本のワード線に対応するようにするステップを含む、請求項１９に記載の方法。
  29. 前記メモリセル群はバイポーラ接合トランジスタを含む、請求項１９に記載の方法。
  30. 前記メモリセル群は相変化メモリ素子を含む、請求項１９に記載の方法。
  31. 更に、前記非アクティブ状態を、前記行デコーダモジュールが前記ワード線群の前記電圧レベルを駆動した後の所定期間に亘って有する前記制御信号を生成するステップを含む、請求項１９に記載の方法。
  32. 更に、前記非アクティブ状態を、前記行デコーダモジュールが前記ワード線群の前記電圧レベルを駆動する前の第２の所定期間に亘って有する前記制御信号を生成するステップを含む、請求項３１に記載の方法。
  33. 各ワード線が複数のメモリセルを含む複数のワード線であって、各メモリセルがＤＣ電流を選択的に流す、複数のワード線と、
    電圧レベルを、前記複数のワード線のうちの駆動される１つのワード線に供給して、前記複数のワード線のうちの駆動される前記１つのワード線に接続される前記メモリセル群の中から選択されるメモリセル群にアクセスする行デコーダモジュールと、
    各再生モジュールが、前記電圧レベルを第１の所定電圧レベル及び第２の所定電圧レベルのうちの１つの所定電圧レベルに、制御信号がアクティブ状態を有する場合に選択的にプルするように構成される複数の再生モジュールであって、前記制御信号が非アクティブ状態及び前記アクティブ状態のうちの一つの状態を有する、複数の再生モジュールと、を備え、
    前記複数の再生モジュールのうちの一つ以上の再生モジュールは、前記複数のワード線の各ワード線に沿って配置され、かつ前記複数のワード線の各ワード線の前記複数のメモリセルのうちの２つのメモリセルの間に配置され、そして
    前記制御信号は前記アクティブ状態を、前記複数のワード線のうちの駆動される前記１つのワード線の前記電圧レベルが移行していない複数の期間に亘って有する、
    メモリ。
  34. 前記第１の所定電圧レベルは前記第２の所定電圧レベルよりも高く、そして前記複数の再生モジュールの各再生モジュールは更に、前記電圧レベルを前記第１の所定電圧レベルに、前記電圧レベルが所定の閾値を上回る場合に選択的にプルするように構成される、請求項３３に記載のメモリ。
  35. 前記複数の再生モジュールのうちの１つの再生モジュールは更に、前記電圧レベルを前記第２の所定電圧レベルに、前記電圧レベルが前記所定の閾値を下回る場合にプルするように構成される、請求項３４に記載のメモリ。
  36. 更に複数の制御モジュールを備え、各制御モジュールは、前記複数のワード線に接続される前記複数の再生モジュールから成るグループに対する制御信号を生成するように構成され、そして前記グループの再生モジュールは、前記複数のワード線の各ワード線の前記複数の再生モジュールのうちの少なくとも１つの再生モジュールを含む、請求項３３に記載のメモリ。
  37. 前記複数の再生モジュールの各再生モジュールに対する前記制御信号は、前記非アクティブ状態を所定期間が経過するまで有する、請求項３３に記載のメモリ。
  38. 前記所定期間は、前記電圧レベルが前記行デコーダモジュールによって印加された後に開始する、請求項３７に記載のメモリ。
  39. 前記複数のメモリセルはバイポーラ接合トランジスタを含む、請求項３３に記載のメモリ。
  40. 前記複数のメモリセルは更に相変化メモリ素子を含む、請求項３９に記載のメモリ。
  41. 前記複数の再生モジュールのうちの少なくとも１つの再生モジュールは、各インバータが入力及び出力を有する第１及び第２インバータを含み、前記第１インバータの前記出力は、前記第２インバータの前記入力に通じ、そして前記第２インバータの前記出力、及び前記第１インバータの前記入力は、前記複数のワード線のうちの１つのワード線に通じる、請求項３３に記載のメモリ。
  42. 前記第２インバータは、高インピーダンス状態に制御信号によって選択的に設定される、請求項４１に記載のメモリ。
  43. 前記第２インバータは、前記高インピーダンス状態に制御信号によって選択的に設定される、請求項４２に記載のメモリ。
  44. 前記複数の再生モジュールのうちの少なくとも１つの再生モジュールは、入力及び出力を有するインバータと、そして制御端子、及び第１及び第２端子を有するトランジスタと、を含む、請求項３３に記載のメモリ。
  45. 前記インバータの前記出力は、前記トランジスタの前記制御端子に通じ、前記トランジスタの前記第１端子、及び前記インバータの前記入力は、前記複数のワード線のうちの１つのワード線に通じ、そして前記トランジスタの前記第２端子で制御信号を受信する、請求項４４に記載のメモリ。
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