JP2010527150A - 電子装置の製造方法、メモリ回路の動作方法、および電子装置 - Google Patents
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Abstract
半導体基板（１０）上に形成された誘電体層（１２）を備える、電子装置。誘電体層（１２）上には、代表長さを有するポリシリコンヒューズ構造（１４）が形成される。ポリシリコンのヒューズ構造の第１部分（１４１）と第２部分（１４３）は、シリサイド化さる。ポリシリコンヒューズ構造（１１４）のうち、第１部分（１４１）と第２部分（１４３）の両方に隣接する第３部分（１４２）は、シリサイド化されない。
Description
本開示は一般に電子装置に関する。より詳細には、本開示はヒューズ素子を備える電子装置に関する。
ＯＴＰメモリ（Ｏｎｅ−ｔｉｍｅ ｐｒｏｇｒａｍｍａｂｌｅ ｎｏｎ−ｖｏｌａｔｉｌｅ ｍｅｍｏｒｉｅｓ）は、アナログ回路とディジタル回路に広く使用されている。ＯＴＰメモリは、プログラム可能な連結部（ｌｉｎｋ：リンク）を備えるヒューズ素子を用いて実現できる。プログラミング前のヒューズ素子は、読出回路によって読出可能な非プログラム状態である第１論理状態にある。プログラミング後のヒューズ素子は、読出回路によって読出可能なプログラムされた状態である、第１論理状態とは逆の第２論理状態にある。ヒューズ素子が非プログラム状態に戻らないように、プログラミング時にヒューズ素子のヒューズ連結領域を変更（すなわち破壊）すべく、ヒューズ素子のプログラミングは、ヒューズブロー（ｂｌｏｗｉｎｇ ａ ｆｕｓｅ）とも呼ばれる。たとえば非プログラム状態では低インピーダンス経路（たとえば短絡）を有するように形成されたヒューズ素子は、低インピーダンス経路であるヒューズ素子の導電部分を破壊することによって、プログラム可能（ブロー可能）である。その結果、ヒューズ素子には、高インピーダンス経路（たとえば開回路）が生成される。
ヒューズ素子のプログラミングに通常必要とされる電流量が比較的大きいと、ヒューズ素子のプログラミングに追加電力が必要となり、ヒューズ素子のプログラミングに必要な回路に対応するための、追加スペースが必要となる。したがって、これらの問題を克服する装置や方法が有用である。
プログラム可能なヒューズ素子を備える電子装置を開示する。一実施形態において、プログラム可能なヒューズ素子は、誘電体層の上に形成された代表長さ（ｆｉｒｓｔ ｌｅｎｇｈｔ）の半導体構造を備える。半導体構造はポリシリコン構造であってもよく、不連続にシリサイド化されている。すなわち半導体構造の第１部分と第２部分はシリサイド化されるが、半導体構造の第３部分は、シリサイド化されないままである。第３部分は、第１部分と第２部分の間に存在し、且つ第１部分と第２部分の両方に隣接する。プログラミング時、不連続にシリサイド化された半導体構造に電流が流されると、非シリサイド部の温度が上昇する。半導体構造の非シリサイド部の温度上昇によって、ヒューズ素子のプログラミングが促進される。
添付の図面を参照することによって本開示は一層理解され、数々の特徴と利点が当業者に明らかとなるであろう。図面において、類似の参照番号は類似のまたは同一のアイテムを示す。
本実施形態は、図１〜図１４を参照することによって一層理解されるであろう。
図１〜図７は、特定の実施形態によるヒューズ素子形成時のワークピース１００の位置を示す平面図と断面図である。「アンチヒューズ」という語は、プログラミング前よりもプログラミング後に導電性が高いヒューズ連結部を備える、１回限りプログラム可能な要素を一般にいう。「ヒューズ」という語は、プログラミング後よりもプログラミング前に導電性が高いヒューズ連結部を備える、１回限りプログラム可能な要素を一般にいう。
図１〜図７は、特定の実施形態によるヒューズ素子形成時のワークピース１００の位置を示す平面図と断面図である。「アンチヒューズ」という語は、プログラミング前よりもプログラミング後に導電性が高いヒューズ連結部を備える、１回限りプログラム可能な要素を一般にいう。「ヒューズ」という語は、プログラミング後よりもプログラミング前に導電性が高いヒューズ連結部を備える、１回限りプログラム可能な要素を一般にいう。
しかし本願においては、プログラミング後よりもプログラミング前に導電性が高い１回限りプログラム可能な要素を「プロヒューズ」と呼び、プロヒューズまたはアンチヒューズを「ヒューズ」と呼ぶ。
図１において、誘電体層１２は、ワークピース１００の基板１０に形成されている。基板１０は、バルク半導体基板、または絶縁体上半導体基板（ＳＯＩ基板：Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｏｎ Ｉｎｓｕｌａｔｏｒ基板）を含みうる。ＳＯＩ基板は、支持層、絶縁層、および半導体層を含む。バルク基板とＳＯＩ基板それぞれの半導体層は、半導体（たとえばシリコン、ゲルマニウム、炭素、ＳｉＧｅ、ＳｉＣ、Ｓｉ−Ｇｅ−Ｃ、またはそれらの組合せ）を含んでもよい。誘電体層１２は、ＳＴＩ（シャロートレンチアイソレーション）領域、ゲート誘電体層、層間誘電体層などであってもよい。誘電体層１２は、成長、堆積、または形成が可能な低誘電率誘電体または高誘電率誘電体（たとえば堆積した二酸化ケイ素、窒化物、酸窒化物、ハフニウム酸化物、ケイ酸ハフニウム、電気的絶縁性を有する類似合成物、またはそれらの組合せ）であってもよい。
図２において、ヒューズ素子のポリシリコン構造１４は、ワークピース１００の誘電体層１２上に形成されている。一実施形態において、ポリシリコン構造１４は、ポリシリコン層である。この層は、共通のポリシリコン層をパターニングすることによって形成された複数の個々の構造体のうちの一つであってもよい。たとえばポリシリコン構造１４は、ゲート電極、レジスタ、ヒューズ素子、および他のＦＥＯＬ（前工程）構造の形成にも用いるマスクをパターニングしたものであってもよい。あるいはポリシリコン構造１４は、ＦＥＯＬ構造（たとえばトランジスタのゲート電極）上の相互接続層で形成されてもよい（すなわち誘電体層１２は、層間誘電体である）。ポリシリコン構造１４はまた、Ｎ型領域、Ｐ型領域、または非ドープ領域のうちの一つであってもよい。ポリシリコン構造１４のドーピングは、パターニング前またはパターニング後に行われてもよい。「ポリシリコン構造」という語は、特定の半導体材料を含む構造をいう場合に使用され、本明細書において参照番号１４で示すが、ポリシリコンを含む他の半導体構造も使用可能である。たとえば上記の半導体材料を含む半導体構造は、多結晶状態または非結晶状態で使用可能である。
一実施形態において、ポリシリコン構造１４は、ドーピング処理で形成される。ドーピング処理では、ポリシリコン構造１４の形成に同じく用いられるポリシリコン層によって形成したゲート電極を備えるトランジスタにおいて、複数の低濃度ドープ領域を同時に形成可能とするＮ型ドーパントの注入を行う。他の実施形態において、ポリシリコン構造１４は、レジスタ構造の形成助成に用いられるＰ型層によって形成される。
本明細書で使用されるＰ型とＮ型という語は、或る領域において優勢なドーパント型を示す。たとえば或る領域でのＰ型ドーパントの濃度が該領域でのＮ型ドーパントの濃度よりも高い場合、この領域をＰ型領域またはＰ導電型と呼ぶ。同様に、或る領域でのＮ型ドーパントの濃度が該領域でのＰ型ドーパントの濃度よりも高い場合、この領域をＮ型領域またはＮ導電型と呼ぶ。或るドーパント導電型の領域（たとえばＰ型領域）は、該領域でのＮ型ドーパントの濃度が既存のＰ型ドーパントよりも高くなるよう該領域にＮ型ドーパントを注入することによって、他のドーパント導電型の領域（Ｎ型領域）になることを当業者には理解されたい。
図３は、図２の断面図の位置を示すワークピース１００の平面図である。図３では、ポリシリコン構造１４の一部が、ポリシリコン構造１４の両端でそれぞれ最大幅８１を有する。最大幅８１同士の間に、最小幅８２を有する。最小幅８２は、低いプログラム電流で簡単なトリミングを保証するように選択される。一方、最大幅８１は通常、コンタクトプラグに十分なスペースを与え、最小幅８２を有するポリシリコン構造１４の一部をトリミングする電流が流れるように選択される。ポリシリコン構造１４は、幅が変化する構造だけではなく、幅に変化がない構造にも適用できることは、容易に理解されるであろう。
図４は、ブロッキング構造１６形成後のワークピース１００を示す。特定の実施形態によると、ブロッキング構造１６は、ポリシリコン構造１４上に形成されたより大きな誘電体層をパターニングすることによって形成された誘電体である。更に異方性エッチングを行うことによって、側壁構造１７が形成される。ポリシリコン構造１４がゲート電極と同じ層によって形成される場合、側壁構造１７は、通例は存在するが、他の実施形態では必ずしも存在しないことを理解されたい。ブロッキング構造１６は、本明細書に記載のように、半導体構造１４の一部におけるシリサイド形成を阻止するシリサイドブロックとして機能する材料であってもよい。誘電体ブロッキング構造は、低誘電率材料または高誘電率材料（たとえば酸素含有材料、窒素含有材料、電気的絶縁性を有する他の材料、およびこれらの組合せ）であってもよい。たとえばポリシリコン構造１４が約１５００オングストロームの厚さを有する場合、約９００オングストロームの厚さを有する窒化物を、ブロッキング構造１６として使用できる。図４に示すヒューズ素子において、ポリシリコン構造１４上のブロッキング構造１６に対応するヒューズ素子の部分は、シリサイドブロックである。このシリサイドブロックは、後のシリサイド化処理時に、ブロッキング構造１６直下のポリシリコン構造１４の部分がシリサイド化されるのを阻止する。
図５は、シリサイド化処理を経たワークピース１００を示す。シリサイド化処理において、ポリシリコン構造１４のうち、ブロッキング構造１６によって覆われていない領域である第１シリサイド部１４１と第２シリサイド部１４３に、シリサイド１０１４が形成されている。ブロッキング構造１６は、シリサイドブロック（すなわち下方の構造がシリサイド形成されることを、妨げる構造）である。よって、ポリシリコン構造１４の非シリサイド部１４２は、ブロッキング構造１６の下方に存在し、ブロッキング構造１６に隣接したままである。したがって、ポリシリコン構造１４の非シリサイド部１４２は、ポリシリコン構造１４の第１シリサイド部１４１と第２シリサイド部１４３の間に存在し、且つ第１シリサイド部１４１と第２シリサイド部１４３の両方に隣接している。このためポリシリコン構造１４の寸法は、第１シリサイド部１４１の寸法、第２シリサイド部１４３の寸法、および非シリサイド部１４２の寸法の合計に等しい。
図６は、導電性層間相互接続部２０と、誘電体層２２と、金属線３２，３３と、誘電体層３４とを含む相互接続部レベルを形成したワークピース１００を示す。導電性層間相互接続部２０は通例、コンタクトプラグまたはビアと呼ばれる。コンタクトプラグという語は通例、トランジスタのゲート電極形成にも用いられるＦＥＯＬ（前工程）プロセスによって、ポリシリコン層のパターンニングによってポリシリコン構造１４が形成される場合に使用される。しかし代替の実施形態においては、導電性層間相互接続部２０がビアであり、この場合ポリシリコン構造１４は、ゲート電極に続いて形成されるポリシリコン層によって形成されることを理解されたい。特定の実施形態によると、ポリシリコン構造１４の各端部のビアまたはコンタクトの数は、プログラミング時にポリシリコン構造１４に印加された電流が不測の様式でビアまたはコンタクトの整合に影響しないことを保証するよう選択される。
図７は、ブロッキング構造１６に対するポリシリコン構造１４の相対的位置を示すワークピース１００の平面図である。図に示すとおり、ヒューズ素子のブロッキング構造１６は、コンタクト位置２０同士の間の中央に位置する。すなわち、左側の中心コンタクト２０と、右側の中心コンタクト２０とから、それぞれ等距離のポリシリコン構造１４の位置が、ポリシリコン構造１４の非シリサイド部となる。一実施形態において、中心ビア（または中心コンタクトプラグ）同士の間の寸法は、ヒューズ連結部の最小幅８２の約１０倍であってもよい。一実施形態において、中心ビア同士間の寸法（代表長さ）は、２μｍ未満である。
動作時、図６に示すヒューズ素子は、ポリシリコン構造１４にプログラム電流を印加することによって、プログラムされる。ポリシリコン構造１４の抵抗は、図６のヒューズ素子の不連続シリサイドのうちの非シリサイド部によって決定される。この抵抗は、代表長さ０．１３μｍの装置ではｋΩ範囲であってもよく、図６のヒューズ素子のヒューズ連結部位置を少なくとも部分的に定義する。具体的には、非シリサイド部１４２にはより高い抵抗があるため、ヒューズ素子のポリシリコン構造１４の選択的にシリサイド化された領域を介して非シリサイド領域にプログラム電流を流すと、ジュール熱が局所的に生じる。この結果、ポリシリコン構造の非シリサイド部が、ポリシリコン構造１４のシリサイド部よりも速く加熱される。よって、局所化された非シリサイド部のヒューズ素子の部分は、たとえばポリシリコン構造１４全体がシリサイド化されたような場合よりも、速くブレークダウンする。したがって、ヒューズ素子のヒューズ連結部が破壊する位置を、従来のヒューズ素子よりも正確にコントロールできる。ヒューズ素子の特定位置に熱エネルギーを集中させることによって、図６に示すプロヒューズ素子が、従来のヒューズ素子の約４分の１の電流でプログラム可能となることが実証された。たとえば代表長さ０．１３μｍのＣＭＯＳ装置によって、図６のプロヒューズ素子に１１ｍＡ以下のプログラム電流を印加することによって、ヒューズ素子をプログラムできる。したがって、図６のヒューズ素子は、プログラミング前には、プログラミング後の非導通状態（たとえば開回路）よりも、電流の導電性が高い導通状態（たとえば短絡）である。導通状態のヒューズ素子には、非導通状態よりも、ヒューズ素子読出の動作電圧によってより大きな電流が流れることを理解されたい。したがって、プログラミング後に、図６に示すプロヒューズ素子にいくらかの電流が流れるとしても、その電流量は、導通状態用にあらかじめプログラムされたプロヒューズ素子よりも低く、プログラミング前よりもプログラミング後に、異なる論理状態が読出可能になる。
図８と図９は、ヒューズ素子形成中のワークピース２００の特定の実施形態を示す。ワークピース２００において形成中のヒューズ素子は、アンチヒューズ素子である。図８に至るまでの処理は、上記の処理と同様であるが、ヒューズ素子は、誘電体２１２上に形成されるＰ型またはＮ型のポリシリコン構造２１４を含む。図９において、ワークピース２００は、ブロッキング構造１６と同様の方法でポリシリコン構造２１４上に形成された、ブロッキング構造２１６を含む。更にシリサイド部を形成するために、ポリシリコン構造２１４の第１部分２４１と第２部分２４３に、それぞれシリサイド２２１４が形成される。ポリシリコン構造２１４の第３部分２４２は、シリサイド化処理後でもシリサイド化されないままである。更に、図９に矢印２９０で示すドーピング処理が、ブロック構造２１６形成後に行われ、その結果、ポリシリコン構造２１４のうち、シリサイドブロック２１６によって保護されない第１部分２４１と第２部分２４３は、ドーパントによってドープされる。よって第１部分２４１と第２部分２４３は、ポリシリコン構造１４のうちシリサイドブロック２１６によってドーピング処理から保護される第３部分２４２の導電型とは、逆の導電型となる。
たとえばドーピング処理２９０の前に、ポリシリコン構造２１４がＰ型構造である場合、ポリシリコン構造２１４の第１部分２４１と第２部分２４３は、ドープされてＮ型領域になる。また、ドーピング処理２９０の前にポリシリコン構造２１４がＮ型構造である場合、ポリシリコン構造２１４の第１部分２４１と第２部分２４３は、ドープされてＰ型領域になる。この結果、ポリシリコン構造２１４のＰ−Ｎ−Ｐ構造またはＮ−Ｐ−Ｎ構造がアンチヒューズ素子として形成され、読出動作時に特定の動作電圧（たとえば読出動作時に印加される読出電圧）によっては、第１部分２４１と第２部分２４３の間（すなわち第３部分２４２）には電流が流れない。しかし、プログラム動作時には、プログラム電圧が印加され、非シリサイド部２４２を介してシリサイド部２４１からシリサイド部２４３にプログラム電流が供給される。
ワークピース２００のアンチヒューズ素子のプログラム動作時、アンチヒューズのプログラム電圧がＮ−Ｐ−Ｎ接合またはＰ−Ｎ−Ｐ接合（すなわちヒューズ連結領域）のパンチスルー電圧を超え、バイポーラスナップバックが生じる。この結果、第１部分２４１と第２部分２４３の間の、シリサイドブロック下方の第３部分２４２に、プログラム電流が供給される。バイポーラスナップバックの性質として、プログラム電流は局所化され、高温を生じて、第３部分２４２のベース領域に導電性フィラメントが形成される。更にＮ−Ｐ−Ｎ接合またはＰ−Ｎ−Ｐ接合のパンチスルー電圧によって生じた高いスナップバック電流によって、接合部の熱的破壊が起こり、第３部分２４２のベース領域に、常時電流路が形成される。熱的破壊は、ヒューズ連結部の温度を上昇させることによって強化され、その結果、スナップバック時に、ポリシリコン構造のうちで第１シリサイド部２４１と第２シリサイド部２４３よりも抵抗が高い非シリサイド部２４２に、電流が流れる。たとえば図９に示すアンチヒューズは、代表長さ０．１３μｍの半導体装置において、５Ｖ程度のプログラム電圧によってプログラム可能であり、プログラミング時に４ｍＡ以下の電流が印加可能となる。
図１０と図１１は、本開示によるヒューズ素子の他の実施形態を示す。図１０に示すワークピース３００のヒューズ素子は、アクティブ領域３１９を定義するトレンチアイソレーション領域３５１を含む。一実施形態において、アクティブ領域３１９のウェルは、Ｐ型領域である。Ｎ型ソース／ドレイン領域３１１，３１３は、アクティブ領域３１９内に形成されている。導電性ゲート電極３１４は、図１０に示すヒューズ素子の不連続にシリサイド化されたポリシリコン構造であり、図１〜図６に示す不連続にシリサイド化されたポリシリコン構造１４と同様に形成可能である。誘電体層３１２（たとえばゲート誘電体）は、導電性ゲート電極３１４の下に形成される。金属線３３１，３３２の間には、導電性層間相互接続部３２１，３２２が形成される。基板とアンチヒューズ素子のアクティブ領域の上には層間誘電体層３２０が存在し、層間誘電体３２０と金属線３３１，３３２の上には、層間誘電体３３０が存在する。
図１１は、図１０に示すヒューズ素子の一部の平面図である。図１０で説明した特徴に加え、図１１には、導電性ゲート電極３１４に対する複数の層間相互接続部３４０と、上記のように不連続にシリサイド化されたゲート電極３１４の上方のブロッキング領域３１８とを示す。結果として、ゲート電極３１４の第１部分３４１と第２部分３４３は、シリサイド化される。一方、シリサイドブロック下方のポリシリコン構造３１４によって形成された、ゲート電極の第３部分３４２は、シリサイド化されない。
したがってワークピース３００は、選択的にシリサイド化されたポリシリコンの加熱素子を、ゲート酸化物のアンチヒューズ素子に結合させる。図１０と図１１に示すアンチヒューズ素子は、ゲート誘電体３１２を破壊させるために、ゲート誘電体３１２（すなわちヒューズ連結部）の破壊電圧よりも高いソース／ドレイン領域と、導電性ゲート３１４とに異なる電圧を印加することによってプログラム可能である。破壊が生じた場合、ゲート誘電体に導電路が生成され、読出動作時に電流が流れる。ゲート誘電体３１２の破壊電圧（すなわちプログラム電圧）は、ゲート誘電体の厚さに基づく。ゲート酸化物の厚さが増すと、破壊電圧も高くなる。本実施形態において、ゲート誘電体３１２（すなわちヒューズ連結部）の温度を上昇させるために、プログラム電圧印加時にヒューズ連結領域（すなわちゲート誘電体）に隣接するポリシリコンゲートの非シリサイド部に電流を流すことによって、破壊電圧を低減できる。ゲート構造３１４の破壊電圧として、代表長さ０．１３μｍの半導体装置においては５Ｖ程度が、ゲート誘電体の厚さとして約３０オングストロームが実証されている。
図１２は、ワークピース４００のヒューズ素子の一実施形態を示す平面図である。ワークピース４００は、図１〜図６で説明したものと同様の処理によって形成され、誘電体層４１２と、誘電体層４１２の上のポリシリコン構造４１４と、ポリシリコン構造４１４の上のブロッキング構造４１６とを含む。ポリシリコン構造４１４は、第１シリサイド部４４１と第２シリサイド部４４３を含む不連続にシリサイド化されたポリシリコン構造として形成されている。しかし、ワークピース４００のヒューズ素子は、一つの導電性層間相互接続部（すなわちビアまたはコンタクトプラグ）を有するように形成され、この導電性層間相互接続部のうち少なくとも一つは、ポリシリコン構造４１４のいずれかの端部においてプロヒューズのヒューズ連結部として機能する。導電性層間相互接続部４２１，４２２は、金属線４３２，４３３にそれぞれ電気的接続されている。ワークピース４００のプロヒューズ素子は、導電性層間相互接続部４２１，４２２にこれらの一方または両方を破壊させるプログラム電流を印加することによって、プログラムされる。この結果、より抵抗が高い経路（たとえば開回路）が生成される。ポリシリコン構造４１４の非シリサイド部４１６にプログラム電流を流すことによって、導電性層間相互接続部４２１，４２２の一方または両方を含む領域の近隣に熱を発生させるために、ポリシリコン構造４１４に電流を印加することによって、導電性層間相互接続部４２１，４２２の破壊が促進される。導電性層間相互接続部４２１，４２２の一方または両方にこのような熱を局所的に生じさせることによって、導電性層間相互接続部４２１，４２２のブローつまり破壊が促進される。一実施形態において、特定のコンタクトプラグの破壊を促進するために、コンタクトプラグ４２１，４２２のうちの一つの付近にシリサイドブロックを形成する。図面には、ポリシリコン構造の各端部に一つのコンタクトプラグを示すが、複数のコンタクトプラグを使用してもよく、またコンタクトプラグの数は、各端部で互いに異なってもよい。
図１３は、図６のワークピースで、上記のヒューズ素子と同様の層によって形成されたトランジスタを有するものを示す。たとえば誘電体層１２は、ＳＴＩ領域つまりシャロートレンチアイソレーション領域である。図に示すトランジスタのゲート構造は、ゲート誘電体５１２と、ゲート誘電体上のポリシリコン構造１４によって形成された導電性ゲート構造とを含む。図１３に示すトランジスタは、低濃度でドープされたソース／ドレイン領域を含む。このソース／ドレイン領域は、図９で説明したようにポリシリコン構造１４がＮ型にドープされるのと同時に、ドープ可能である。高濃度でドープされたソース／ドレイン注入部は、図１３で図示省略する。
図１４は、本開示の特定の実施形態によるフローチャートを示す。ブロック１００２において、半導体構造の非シリサイド部に隣接するヒューズ連結部の温度を上昇させるために、プログラミング時に、半導体構造の第１シリサイド部（ヒューズ素子のポリシリコン構造、アモルファスシリコン構造、または他の半導体構造）から、ヒューズ素子の半導体構造の第２シリサイド部に電流が供給される。たとえば図６に示すプロヒューズ素子と図９に示すアンチヒューズ素子では、ヒューズ素子の半導体構造の第１シリサイド部から第２シリサイド部に、ヒューズ連結部を含むヒューズ素子の非シリサイド部を介して、プログラム電流が供給される。
図１０と図１１に示すアンチヒューズ素子では、プログラム電圧が印加されてプログラミング時にゲート酸化物３１２が破壊した場合、（シリサイドブロック３１８下方の）半導体構造３１４の非シリサイド部３４２に、隣接するシリサイド部から電流が供給される。その結果、ゲート酸化物のアンチヒューズの一部の温度が上昇し、よってゲート電極３１４と下方の基板との間に導電路が確保されることによって、プログラミングが更に促進される。図１２において、ポリシリコン構造４１４への電流印加に応じてプログラミング時に導電性層間相互接続部４２１，４２２の温度を上昇させるために、ポリシリコン構造４１２（半導体構造）の非シリサイド部４１６は、導電性層間相互接続部４２１，４２２の少なくとも一方に隣接している。
図１４のブロック１００４において、プログラム電流を印加した結果、動作電圧によってヒューズ連結領域の導電状態が、第１導電状態から第２導電状態に変化する。その結果、プログラミング後にヒューズ素子から読出した論理状態が、変化する。たとえば図６と図１２のプロヒューズ素子について、第１導電状態は、動作電圧で流れる電流の導通状態を表し、第１論理状態として読出される。第２導電状態は、動作電圧では電流が流れない非導通状態を表し、第２論理状態として読出される。一方、図９と図１０のアンチヒューズ素子では、第１導電状態は、プログラミング前に動作電圧では電流が流れない非導通状態を表し、第２導電状態は、プログラミング後に動作電圧で電流が流れる導通状態を表す。
上記の明細書においては、本発明の本質を特定の実施形態によって説明しているが、以下の特許請求の範囲に記載の本発明の趣旨から逸脱することなく、一つもしくは複数の変形、または一つもしくは複数の変更が一つもしくは複数の実施形態になされてもよいことを当業者には理解されたい。したがって、本明細書と図面は制限ではなく例示として見なされ、またすべての変形または他の変更は本発明の範囲内になるものとする。たとえばプログラム電流の供給は、ヒューズ素子のノードに電圧印加した結果であってもよい。
特定の実施形態に記載した利点、他の効果、および問題に対する解決法を記載しているが、利点、効果、問題に対する解決法、および利点、効果、または解決法を生じさせ得るもしくは一層顕著にし得る要素は、特許請求の範囲の一部または全体において重要な、必要な、または不可欠な特徴もしくは要素としては見なされない。したがって、本開示は本明細書に記載の特定の態様に限定することを意図しておらず、本開示の精神と範囲内の変形例、変更例、および同等物を包含することを意図している。
Claims (20)
- 電子装置の製造方法であって、前記製造方法は、
検査基板上に誘電体層を形成する誘電体層形成工程と；
前記誘電体層上に、ヒューズ素子の半導体構造を形成する半導体構造形成工程と；
前記半導体構造の第１部分と第２部分を、シリサイド化するシリサイド化工程と
を備え、
前記半導体構造のシリサイド化されていない第３部分は、前記第１部分と前記第２部分の間に存在し、且つ前記第１部分と前記第２部分の両方に隣接することを特徴とする、電子装置の製造方法。 - 前記製造方法は更に、プログラミング時に前記ヒューズ素子の導電状態を第１導電状態から第２導電状態に変化させるために、前記第３部分を介して前記第１部分から前記第２部分に電流供給する電流供給工程を備え、
前記第１導電状態は、読出動作時に第１論理状態として読出され、
前記第２導電状態は、読出動作時に第２論理状態として読出される、請求項１記載の製造方法。 - 前記第１導電状態の導電性は、前記第２導電状態の導電性よりも高い、請求項２記載の製造方法。
- 前記電流供給工程で供給される電流は、１１ｍＡ未満である、請求項３記載の製造方法。
- 前記第２導電状態の導電性は、前記第１導電状態の導電性よりも低い、請求項２記載の製造方法。
- 前記電流供給工程で供給される電流は、４ｍＡ未満である、請求項５記載の製造方法。
- 前記製造方法は更に、
前記第１部分に第１導電性層間相互接続部を形成する工程と；
前記第２部分に第２導電性層間相互接続部を形成する工程と
を備え、
前記第３部分は、前記第１部分と前記第２部分それぞれから等距離に存在する、請求項１記載の製造方法。 - 前記第１部分から前記第２部分までの距離は、２μｍ未満である、請求項７記載の製造方法。
- ヒューズ素子を有する半導体構造の動作方法であって、前記半導体構造は第１シリサイド部、第２シリサイド部、および非シリサイド部を備え、前記動作方法は、
非シリサイド部に隣接するヒューズ連結領域の温度を上昇させるために、プログラミング時に、前記第１シリサイド部から前記第２シリサイド部に、前記非シリサイド部を介して電流供給する電流供給工程と；
前記電流供給に応じて、前記ヒューズ連結領域の導電状態を第１導電状態から第２導電状態に変更する変更工程と
を備え、
前記第１導電状態は、読出動作の第１論理状態として読出され、
前記第２導電状態は、読出動作の第２論理状態として読出されることを特徴とする、半導体構造の動作方法。 - 前記第１導電状態の導電性は、前記第２導電状態の導電性よりも高い、請求項９記載の動作方法。
- 前記第１導電状態の導電性は、前記第２導電状態の導電性よりも低い、請求項９記載の動作方法。
- 前記半導体構造は、ゲート誘電体上に存在し且つ前記ゲート誘電体に隣接し、
前記電流供給工程では、前記半導体構造に電力供給される、請求項９記載の動作方法。 - 前記電流供給工程は、前記非シリサイド部のヒューズ連結領域を温度上昇させる、請求項９記載の動作方法。
- 前記第１導電状態の導電性は、前記第２導電状態の導電性よりも高い、請求項１３記載の動作方法。
- 前記第１導電状態の導電性は、前記第２導電状態の導電性よりも低い、請求項１３記載の動作方法。
- 前記電流供給工程は、導電性層間相互接続部のヒューズ連結領域を温度上昇させる、請求項９記載の動作方法。
- 前記電流供給工程は、誘電領域のヒューズ連結領域を温度上昇させる、請求項９記載の動作方法。
- 基板と；
誘電体層と；
ヒューズ素子の半導体構造と
を備える電子装置であって、
前記誘電体層は、前記基板と前記半導体構造の間に存在し、
前記半導体構造は第１寸法部、第２寸法部、および第３寸法部を有し、
前記第１寸法部と前記第２寸法部は、それぞれシリサイド化され、
前記第３寸法部は、シリサイド化されず、
前記第３寸法部は、前記第１寸法部と前記第２寸法部の間に存在し、且つ前記第１寸法部と前記第２寸法部の両方に隣接し、
前記第３寸法部は、プログラミング前に第１導通状態であり、プログラミング後に第２導電状態であるように動作することを特徴とする、電子装置。 - 前記第１寸法部と前記第２寸法部は、Ｎ型ドープされ、
前記第３寸法部はＰ型ドープされる、請求項１８記載の電子装置。 - 前記第１寸法部と前記第２寸法部は、Ｐ型ドープされ、
前記第３寸法部はＮ型ドープされる、請求項１８記載の電子装置。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20110705 |