JP2010516115A - 無線通信システムにおけるリソース割り当ておよびマッピング - Google Patents

Abstract

無線通信システムにおいてリソースの割り当ておよびマッピングを行う手法が、説明される。このシステムでは、ホップポートを使用することでサブキャリアの割り当ておよび使用を簡単に行うことができる。一態様では、ホップポートは複数のサブゾーンに分割され、それぞれのサブゾーンは構成可能な数のホップポートを含むことができる。それぞれのサブゾーン内のホップポートは、順列関数に基づき順序変更またはシャッフルされうる。順序変更の後、すべてのサブゾーン内のホップポートは、局所的または大域的ホッピングに基づきサブキャリアにマッピングされうる。他の態様では、ホップポートの集合は、サブキャリアの集合にマッピングされうる。ホップポートは、利用不可能なサブキャリアにマッピングされ、次いで、他の利用可能なサブキャリアに再マッピングされうる。さらに他の態様では、ホップポートの集合は、すべてのサブキャリアにわたって分散された（例えば、均等に）サブキャリアの集合にマッピングされうるが、ただし、予約ゾーン内のサブキャリアを回避する。

Description

本出願は、両方とも２００７年１月５日に出願され、本発明の譲受人に譲渡され、参照により本明細書に組み込まれる、「ＲＥＳＯＵＲＣＥ ＡＬＬＯＣＡＴＩＯＮ ＡＮＤ ＭＡＰＰＩＮＧ ＩＮ Ａ ＷＩＲＥＬＥＳＳ ＣＯＭＭＵＮＩＣＡＴＩＯＮ ＳＹＳＴＥＭ」という表題の米国仮出願第６０／８８３，７２９号および「ＷＩＲＥＬＥＳＳ ＣＯＭＭＵＮＩＣＡＴＩＯＮ ＳＹＳＴＥＭ」という表題の米国仮出願第６０／８８３，７５８号の優先権を主張するものである。

本開示は、一般的に、通信に関するものであり、より具体的には、無線通信システムにおいてリソースの割り当ておよびマッピングを行う手法に関するものである。

無線通信システムは、音声、ビデオ、パケットデータ、メッセージング、ブロードキャストなどのさまざまな通信サービスを提供するため広く展開されている。これらの無線システムは、利用可能なシステムリソースを共有することにより複数のユーザーをサポートすることができる多元接続システムとすることができる。このような多元接続システムの例としては、符号分割多元接続（ＣＤＭＡ）システム、時分割多元接続（ＴＤＭＡ）システム、周波数分割多元接続（ＦＤＭＡ）システム、直交周波数分割多元接続（ＯＦＤＭＡ）システム、および単一キャリアＦＤＭＡ（ＳＣＦＤＭＡ）システムが挙げられる。

無線通信システムは、フォワードリンクおよびリバースリンク上にある多くの端末の通信をサポートすることができる多くの基地局を含むものであってもよい。フォワードリンク（またはダウンリンク）とは、基地局から端末への通信リンクのことであり、リバースリンク（またはアップリンク）とは、端末から基地局への通信リンクのことである。システムは、それぞれのリンクに対して一定量の時間周波数リソースを確保することができる。それぞれのリンク上で利用可能なリソースの割り当ておよびマッピングを行うための効率的なスキームを用意することが望ましいと考えられる。

本明細書では、無線通信システムにおいてリソースの割り当ておよびマッピングを行う手法が、説明される。システムは、直交周波数分割多重（ＯＦＤＭ）または他の何らかの変調手法を介して得られうるＮ_ＦＦＴ個のサブキャリアを有することができる。ホップポートは、Ｎ_ＦＦＴ個のサブキャリアの割り当ておよび使用が容易に行えるように定義されうる。ホップポートは、物理的サブキャリアにマッピングされうる論理的／仮想的サブキャリアとみなされうる。本明細書の説明において、「サブキャリア」という用語は、特に断りのない限り物理的サブキャリアを意味する。

一態様では、複数のホップポートが複数のサブゾーンに分割され、それぞれのサブゾーンは構成可能な数のホップポートを含むことができる。それぞれのサブゾーン内のホップポートは、それぞれのサブゾーンおよびそれぞれのセクタについて異なりうる、順列関数に基づき順序変更またはシャッフルされうる。順序変更の後、複数のサブゾーン内の複数のホップポートは、例えば以下で詳述される、局所的ホッピング（Ｌｏｃａｌ Ｈｏｐｐｉｎｇ：ＬＨ）、大域的ホッピング（Ｇｌｏｂａｌ Ｈｏｐｐｉｎｇ：ＧＨ）、ブロックリソースチャネル（ＢＲＣＨ）、または分散リソースチャネル（ＤＲＣＨ）に基づき、複数のサブキャリアにマッピングされうる。

他の態様では、ホップポートの集合が、少なくとも１つの順列関数に基づきサブキャリアの集合にマッピングされうる。少なくとも１つの利用不可能なサブキャリアにマッピングされた少なくとも１つのホップポートが識別され、そのサブキャリアの集合から外れた少なくとも１つの利用可能なサブキャリアに再マッピングされうる。

さらに他の態様では、伝送に使用可能であるが回避されるべきサブキャリアの少なくとも１つのゾーンが決定される。ホップポートの集合が、複数のサブキャリアに（例えば、均等に）分散されたサブキャリアの集合にマッピングされ、少なくとも１つのゾーン内のサブキャリアを回避することができる。

さらに他の態様では、ホッピングが、ホップポートを交換した後に実行されうる。制御セグメントに割り当てられた第１のホップポートが決定されうる。第１のホップポートと交換を行う第２のホップポートが決定されうる。第１および第２のホップポートは、それぞれ、第１および第２のサブキャリアにマッピングされうる。第２のサブキャリアは、制御セグメントに割り当てられ、第１のサブキャリアは、第２のホップポートが割り当てられている伝送に割り当てられうる。

さらに他の態様では、局所的ホッピング（例えば、ＬＨまたはＢＲＣＨ）が、第１の時間間隔で実行され、大域的ホッピング（例えば、ＧＨまたはＤＲＣＨ）が、第２の時間間隔で実行できる。局所的ホッピングおよび大域的ホッピングは、異なる時間間隔、例えば異なるＨＡＲＱインターレースで実行されうる。局所的ホッピングおよび大域的ホッピングは、さらに、同じ時間間隔でも実行され、例えば、局所的ホッピングは、サブキャリアの第１のグループについて実行され、大域的ホッピングは、サブキャリアの第２のグループについて実行されうる。

以下では、開示のさまざまな態様および特徴について、さらに詳しく説明する。

無線通信システムを示す図。 スーパーフレーム構造を示す図。 ＣＤＭＡセグメントを示す図。 ＣＤＭＡサブセグメントに対するＣＤＭＡホップゾーンを示す図。 ホップポート構造を示す図。 ホップポートをサブゾーンに分割する仕方を示す図。 ＧＨ構造に対するホップポートサブキャリア間マッピングを示す図。 ＬＨ構造に対するホップポートサブキャリア間マッピングを示す図。 ＢＲＣＨ構造を示す図。 ＤＲＣＨ構造を示す図。 ＢＲＣＨおよびＤＲＣＨ構造に対する多重化モード１を示す図。 ＢＲＣＨおよびＤＲＣＨ構造に対する多重化モード２を示す図。 ＢＲＣＨ構造に対するホップポートサブキャリア間マッピングを示す図。 多重化モード１および２のＤＲＣＨ構造に対するホップポートサブキャリア間マッピングを示す図。 多重化モード１および２のＤＲＣＨ構造に対するホップポートサブキャリア間マッピングを示す図。 フォワードリンク制御セグメント（ＦＬＣＳ）に対するホップポート交換を示す図。 ホップポートをサブキャリアにマッピングするプロセスを示す図。 ホップポートをサブキャリアにマッピングする装置を示す図。 再マッピングでホッピングを行うプロセスを示す図。 再マッピングでホッピングを行う装置を示す図。 分散ホッピングを行うプロセスを示す図。 分散ホッピングを行う装置を示す図。 交換ホップポートでホッピングを行うプロセスを示す図。 交換ホップポートでホッピングを行う装置を示す図。 局所的および大域的ホッピングを実行するプロセスを示す図。 局所的および大域的ホッピングを実行する装置を示す図。 １つの基地局と２つの端末を示すブロック図。

本明細書で説明されている手法は、ＣＤＭＡ、ＴＤＭＡ、ＦＤＭＡ、ＯＦＤＭＡ、およびＳＣ−ＦＤＭＡシステムなどのさまざまな無線通信システムに使用できる。「システム」および「ネットワーク」という用語は、互いに交換可能に使用されることが多い。ＣＤＭＡシステムは、ｃｄｍａ２０００、ユニバーサル地上無線アクセス（ＵＴＲＡ）などの無線技術を実装することができる。ＯＦＤＭＡシステムでは、ウルトラモバイルブロードバンド（ＵＭＢ）、Ｅｖｏｌｖｅｄ ＵＴＲＡ（Ｅ−ＵＴＲＡ）、ＩＥＥＥ ８０２．１６、ＩＥＥＥ ８０２．２０、Ｆｌａｓｈ−ＯＦＤＭ（登録商標）などの無線技術を実装することができる。ＵＴＲＡおよびＥ−ＵＴＲＡは、「第３世代パートナーシッププロジェクト」（３ＧＰＰ）という名称の組織から出されている文書において説明されている。ｃｄｍａ２０００およびＵＭＢは、「第３世代パートナーシッププロジェクト２」（３ＧＰＰ２）という名称の組織から出されている文書において説明されている。これらのさまざまな無線技術および標準規格は、技術的に知られている。わかりやすくするために、これらの手法のうちのいくつかの態様は、以下ではＵＭＢについて説明されており、ＵＭＢの用語は、以下の説明の大半で使用されている。ＵＭＢは、公開されている、２００７年８月の「Ｐｈｙｓｉｃａｌ Ｌａｙｅｒ ｆｏｒ Ｕｌｔｒａ Ｍｏｂｉｌｅ Ｂｒｏａｄｂａｎｄ （ＵＭＢ） Ａｉｒ Ｉｎｔｅｒｆａｃｅ Ｓｐｅｃｉｆｉｃａｔｉｏｎ」という表題の３ＧＰＰ２ Ｃ．Ｓ００８４−００１において説明されている。

図１は、アクセスネットワーク（ＡＮ）とも称されうる、無線通信システム１００を示している。システム１００は、複数の基地局１１０を備えることができる。基地局は、端末と通信する局であり、アクセスポイント、ノードＢ、拡張ノードＢなどとも称されうる。それぞれの基地局は、特定の地理的領域１０２に対し通信可能範囲を定める。「セル」という用語は、この用語が使用されている状況に応じて基地局および／またはサービスエリアと称することができる。システム容量を改善するために、基地局サービスエリアが、複数のさらに小さなエリアに、例えば、３つのより小さなエリア１０４ａ、１０４ｂ、および１０４ｃに分割されうる。それぞれの小さなエリアは、それぞれの基地局サブシステムによる通信サービスを受けることができる。「セクタ」という用語は、基地局の最小サービスエリアおよび／またはこのサービスエリアに通信サービスを提供する基地局サブシステムを指す場合がある。

端末１２０は、システム全体に分散させることができ、またそれぞれの端末は固定でも移動体でもよい。端末は、さらに、アクセス端末（ＡＴ）、移動局、ユーザー装置、加入者局、局などとも称されうる。端末は、携帯電話、パーソナルデジタルアシスタント（ＰＤＡ）、無線通信デバイス、無線モデム、ハンドヘルドデバイス、ラップトップコンピュータ、コードレス電話機などであってもよい。端末は、与えられた任意の時点においてフォワードおよび／またはリバースリンク上の０個、１個、または複数の基地局と通信することができる。

集中型アーキテクチャの場合、システムコントローラ１３０は、基地局１１０に結合され、これらの基地局に関する協調制御を行うことができる。システムコントローラ１３０は、単一ネットワークエンティティまたはネットワークエンティティの集合体とすることができる。分散型アーキテクチャの場合、基地局は、必要に応じて互いに通信し合うことができる。

図２は、スーパーフレーム構造２００の設計を示す。それぞれのリンクに対する伝送時系列は、複数ユニットのスーパーフレームに分割されうる。それぞれのスーパーフレームは、固定でも構成可能でもよいし、特定の時間分にわたるものとしてよい。フォワードリンク（ＦＬ）については、それぞれのスーパーフレームは、Ｍを整数値として、プリアンブルとその後に続くＭ個の物理層（ＰＨＹ）フレームを含むことができる。一般に、「フレーム」という用語は、この用語が使用される状況に応じて、伝送時系列内の時間間隔またはその時間間隔で送信される伝送を指すものとしてよい。一設計では、それぞれのスーパーフレームは、０から２４までのインデックスを有するＭ＝２５個のＰＨＹフレームを含む。スーパーフレームプリアンブルは、端末側でシステムを取得しアクセスするために使用できるシステム情報および取得パイロット（ａｃｑｕｉｓｉｔｉｏｎ ｐｉｌｏｔｓ）を運ぶことができる。それぞれのＰＨＹフレームは、トラフィックデータ、制御情報／シグナリング、パイロットなどを運ぶことができる。リバースリンク（ＲＬ）では、それぞれのスーパーフレームは、Ｍ個のＰＨＹフレームを含み、第１のＰＨＹフレームは、フォワードリンク上のスーパーフレームプリアンブルの長さだけ延長されうる。リバースリンク上のスーパーフレームは、フォワードリンク上のスーパーフレームと時間的に整合させることができる。

基地局は、それぞれのＦＬ ＰＨＹフレーム上のデータおよび制御情報を端末に送信することができる。端末（例えば、スケジュールされている場合）は、それぞれのＲＬ ＰＨＹフレーム上のデータおよび制御情報を基地局に送信することができる。基地局および端末は、フォワードリンクおよびリバースリンクを介してデータおよび制御情報の送信と受信を同時に行うことができる。

システムは、フォワードおよび／またはリバースリンク上でＯＦＤＭを利用することができる。ＯＦＤＭは、それぞれのリンクに対するシステム帯域幅を、トーン、ビンなどとも称されうる、複数の（Ｎ_ＦＦＴ個の）直交サブキャリアに分割することができる。それぞれのサブキャリアは、データとともに変調されうる。隣接するサブキャリア間の間隔は、固定することができ、またサブキャリアの数は、システム帯域幅に依存しうる。例えば、Ｎ_ＦＦＴは、それぞれ１．２５、２．５、５、１０、または２０ＭＨｚのシステム帯域幅に対し１２８、２５６、５１２、１０２４、または２０４８に等しいものとしてもよい。Ｎ_ＦＦＴ個の全サブキャリアの部分集合のみが、伝送に使用可能であるものとしてもよく、残りのサブキャリアは、システムがスペクトルマスク要件を満たすことができるようにガードサブキャリアとして使用されうる。Ｎ_ＦＦＴ個の全サブキャリアは、Ｎ_ＦＦＴ＝Ｎ_{ＵＳＡＢＬＥ}＋Ｎ_{ＧＵＡＲＤ}として、Ｎ_{ＵＳＡＢＬＥ}個の使用可能なサブキャリアとＮ_{ＧＵＡＲＤ}個のガードサブキャリアを含むことができる。

表１は、システムのいくつかのパラメータを一覧にしたもので、それぞれのパラメータに対する例示的な値も示している。これらのパラメータに対し、他の値も使用できる。わかりやすくするため、以下の例の多くは、表１に示されている例示的なパラメータ値に基づいている。

システムは、リバースリンク上のパイロット、制御情報、および一部のトラフィックデータの伝送をサポートすることができるＣＤＭＡセグメントを使用することができる。ＣＤＭＡセグメントは、一般にＣ≧１であるＣについて、Ｃ個のＣＤＭＡサブセグメントを含むことができる。それぞれのＣＤＭＡサブセグメントは、それぞれのＣＤＭＡフレーム内のＮ_{ＣＤＭＡ−ＳＵＢＳＥＧＭＥＮＴ}個の連続するサブキャリアを占有しうる。ＣＤＭＡフレームは、ＣＤＭＡセグメントの送信に使用されるＰＨＹフレームである。

図３は、ＣＤＭＡセグメント３００の設計を示す。この設計では、ＣＤＭＡセグメントは、１つのＣＤＭＡサブセグメントを含み、Ｑを４、６、８などに等しいものとして、Ｑ個のＰＨＹフレームごとに送信される。ＣＤＭＡサブセグメントは、ＣＤＭＡフレームからＣＤＭＡフレームへシステム帯域幅をわたってホップし、周波数ダイバーシティを実現しうる。

図４は、ＣＤＭＡサブセグメントに対するＣＤＭＡホップゾーンの一設計を示す。複数のＣＤＭＡホップゾーンは、Ｎ_{ＵＳＡＢＬＥ}個の使用可能なサブキャリア上で定義することができ、それぞれのＣＤＭＡホップゾーンはＮ_{ＣＤＭＡ−ＳＵＢＳＥＧＭＥＮＴ}個の連続するサブキャリアをカバーする。ＣＤＭＡホップゾーンのそれぞれの対は、ＣＤＭＡホップゾーンの他の対と重なり合わないようにできる。それぞれの対の中の２つのＣＤＭＡホップゾーンは、図４に示されているように重なり合う可能性があり、この重なり合いの大きさはガードサブキャリアの個数に依存する。ＣＤＭＡサブセグメントは、それぞれのＣＤＭＡフレーム内で１つのＣＤＭＡホップゾーンを占有しうる。

Ｃ個のＣＤＭＡサブセグメントは、公称的に、Ｃ個の重なり合わないＣＤＭＡホップゾーンを占有することができる。例えば、ＣＤＭＡサブセグメントは、公称的に、図４に示されているようにＣＤＭＡホップゾーンのそれぞれの対が重なり合うときにＣＤＭＡホップゾーン２＊ｃを占有しうる。ＣＤＭＡサブセグメントＣはホップし、それぞれのＣＤＭＡフレーム内で他の１つのＣＤＭＡホップゾーンを占有しうる。

サブキャリアは、ＣＤＭＡサブセグメントによって公称的に占有されない場合、またガードサブキャリアでない場合に、公称的に伝送に利用可能であるものとしてもよい。公称的に利用可能なサブキャリアの個数Ｎ_{ＡＶＡＩＬＡＢＬＥ}は、

で表されうる。Ｎ_{ＣＤＭＡ−ＳＵＢＳＥＧＭＥＮＴ}は、ＰＨＹフレームインデックスの関数であり、異なるＰＨＹフレームに対しては異なる可能性がある。特に、Ｎ_{ＣＤＭＡ−ＳＵＢＳＥＧＭＥＮＴ}は、ＣＤＭＡサブセグメントがＰＨＹフレームで送信されるかどうかに依存し、もし送信されているならば、ＣＤＭＡサブセグメントの個数が送信される。

Ｎ_ＦＦＴ個の全サブキャリアには、０からＮ_ＦＦＴ−１までのインデックスを割り当てることができ、Ｎ_{ＡＶＡＩＬＡＢＬＥ}個の公称的に利用可能なサブキャリアには、０からＮ_{ＡＶＡＩＬＡＢＬＥ}−１までのインデックスを割り当てることができる。図４に示されている例において、１つのＣＤＭＡサブセグメントは、公称的に、ＣＤＭＡホップゾーン０内にＮ_{ＣＤＭＡ−ＳＵＢＳＥＧＭＥＮＴ}個のサブキャリアを占有し、Ｎ_{ＡＶＡＩＬＡＢＬＥ}個の公称的に利用可能なサブキャリアは、残りの使用可能なサブキャリアを含む。Ｎ_{ＡＶＡＩＬＡＢＬＥ}個の公称的に利用可能なサブキャリアは、複数のＣＤＭＡサブセグメントがある場合に連続的でない場合がある。

システムは、フォワードおよび／またはリバースリンク上で空間分割多元接続（ＳＤＭＡ）をサポートすることができる。フォワードリンク上のＳＤＭＡでは、基地局は、複数の送信アンテナを介して与えられたサブキャリア上で同時に複数の端末にデータを送信することができる。リバースリンク上のＳＤＭＡでは、基地局は、複数の受信アンテナを介して与えられたサブキャリア上で同時に複数の端末からデータを受信することができる。ＳＤＭＡは、与えられたサブキャリア上で多重同時伝送をサポートすることにより性能を改善する（例えば、スループットを高める）ために使用されうる。

図５は、フォワードおよび／またはリバースリンクに使用されうるＳＤＭＡツリー構造５００の一設計を示す。システムは、与えられたサブキャリア上で最大Ｑ_ＳＤＭＡまでの同時伝送をサポートすることができる。Ｑ_ＳＤＭＡ個のＳＤＭＡサブツリーを含むツリー構造が形成され、それぞれのＳＤＭＡサブツリーはＮ_ＦＦＴ個のホップポートを含むことができる。合計Ｑ_ＳＤＭＡ＊Ｎ_ＦＦＴ個のホップポートが定義され、０からＱ_ＳＤＭＡ＊Ｎ_ＦＦＴ−１までのインデックスを割り当てられうる。それぞれのホップポートには、インデックスｐを関連付けることができるが、ただし、ｐ∈｛０，．．．，Ｑ_ＳＤＭＡ＊Ｎ_ＦＦＴ−１｝である。

図６は、ホップポート構造６００の一設計を示す。それぞれのＳＤＭＡサブツリーに対するＮ_ＦＦＴ個のホップポートは、Ｎ_ＦＦＴ／Ｎ_{ＳＵＢＺＯＮＥ，ＭＡＸ}個のサブゾーンに分割され、それぞれのサブゾーンはＳＤＭＡサブツリー内でＮ_{ＳＵＢＺＯＮＥ，ＭＡＸ}個の連続するホップポートを含むようにできる。したがって、サブゾーン０は、０からＮ_{ＳＵＢＺＯＮＥ，ＭＡＸ}−１までのホップポートを含み、サブゾーン１は、Ｎ_{ＳＵＢＺＯＮＥ，ＭＡＸ}から２Ｎ_{ＳＵＢＺＯＮＥ，ＭＡＸ}−１までのホップポートを含み、というように続けることができる。Ｎ_{ＳＵＢＺＯＮＥ，ＭＡＸ}は、システムによって選択された構成可能な値とすることができる。Ｎ_{ＡＶＡＩＬＡＢＬＥ}個のホップポートが使用可能であり、Ｎ_{ＡＶＡＩＬＡＢＬＥ}個の公称的に利用可能なサブキャリアにマッピングされうる。第１のＳ個のサブゾーンは、使用可能なホップポートを含み、０からＳ−１までのインデックスを割り当てられうる。使用可能なサブキャリアの個数Ｓは、

で与えられるが、ただし、式中、

は、次に高い整数値を与える天井演算子（ａ ｃｅｉｌｉｎｇ ｏｐｅｒａｔｏｒ）を表す。

Ｎ_{ＡＶＡＩＬＡＢＬＥ}／Ｎ_{ＳＵＢＺＯＮＥ，ＭＡＸ}は、整数値でない場合があるため、与えられたサブゾーンは、Ｎ_{ＳＵＢＺＯＮＥ，ＭＡＸ}よりも少ない使用可能なホップポートを含みうる。Ｎ_{ＡＶＡＩＬＡＢＬＥ}個の使用可能なホップポートは、できる限り均等に、例えば１ブロックの粒度で、Ｓ個のサブゾーンに割り当てられうる。ブロックは、Ｎ_{ＢＬＯＣＫ}個のホップポートを含み、１つの端末に対する最小ホップポート割り当てとすることができる。量

が計算されうるが、ただし、

は、次に小さな整数値を与える床演算子（ａ ｆｌｏｏｒ ｏｐｅｒａｔｏｒ）を表し、「ｍｏｄ」はモジュロ演算を表す。

Ｎ_{ＳＵＢＺＯＮＥ−ＢＩＧ}は、Ｎ_{ＳＵＢＺＯＮＥ，ＭＡＸ}に等しく、Ｎ_{ＳＵＢＺＯＮＥ−ＳＭＡＬＬ}よりもＮ_{ＢＬＯＣＫ}多いホップポートを含む。０からＳ_{ＳＰＬＩＴ}−１までのサブゾーンのそれぞれは、Ｎ_{ＳＵＢＺＯＮＥ−ＢＩＧ}個の使用可能なホップポートを含み、Ｓ_{ＳＰＬＩＴ}からＳ−１までのサブゾーンのそれぞれは、Ｎ_{ＳＵＢＺＯＮＥ−ＳＭＡＬＬ}個の使用可能なホップポートを含むことができる。サブゾーンｓ内の使用可能なホップポートの個数は、ｓ＝０，．．．，Ｓ−１について、（１つまたは複数の）Ｎ_{ＳＵＢＺＯＮＥ}で表すことができる。１つのＣＤＭＡサブセグメントがある表１に示されている数字の具体例では、Ｎ_{ＡＶＡＩＬＡＢＬＥ}＝３５２、Ｎ_{ＳＵＢＺＯＮＥ−ＭＡＸ}＝６４、Ｓ＝６、Ｓ_{ＳＰＬＩＴ}＝４、Ｎ_{ＳＵＢＺＯＮＥ−ＢＩＧ}＝６４、およびＮ_{ＳＵＢＺＯＮＥ−ＳＭＡＬＬ}＝４８となる。第１の４つのサブゾーンのそれぞれは、６４個の使用可能なホップポートを含み、次の２つのサブゾーンのそれぞれは、４８個の使用可能なホップポートを含み、最後の２つのサブゾーンは、使用不可能なホップポートを含む。

図６は、ホップポートをサブゾーンに分割する一設計を示す。この設計では、任意の個数の使用可能なホップポートを１ブロックの粒度を有するサブゾーンに分割することができる。使用可能なホップポートは、さらに、他の方法でサブゾーンに分割することもできる。一般に、使用可能なホップポートは、任意の数のレベルを有するホップポート構造を持つように分割され、それぞれのレベルは任意の数のユニットを含みうる。それぞれのレベルにおけるユニットは、上述のように、等しいまたはほぼ等しいサイズを有するか、またはさまざまなサイズを有することができる。

それぞれのホップポートは、

のように分解されうるインデックスｐを有することができ、ただし、式中、
ｑは、ホップポートｐが属するＳＤＭＡサブツリーのインデックスであり、
ｓは、ホップポートｐが属するＳＤＭＡサブツリーｑ内のサブゾーンのインデックスであり、
ｂは、ホップポートｐが属するサブゾーン内のブロックのインデックスであり、
ｒは、ホップポートｐに対応するブロックｂ内のホップポートのインデックスである。

明細書の説明では、「インデックスｘを持つ要素」および「要素ｘ」という語句は、交換可能に使用される。要素は、任意の量とすることができる。

したがって、ホップポートインデックスｐは、一組のインデックス（ｑ，ｓ，ｂ，ｒ）で表すことができ、また

のように、これらのインデックスの関数として表すことができる。

ホップポートｐは、以下の条件が真である場合に使用可能である。

１．ｓ＜Ｓ、および
２．（ｐ ｍｏｄ Ｎ_{ＳＵＢＺＯＮＥ，ＭＡＸ}）＜Ｎ_{ＳＵＢＺＯＮＥ}（ｓ）。

リバースリンクでは、Ｎ_{ＢＬＯＣＫ}個のホップポートのグループ（ホップポートブロックとも称される）は、Ｎ_{ＢＬＯＣＫ}個の連続するサブキャリアのグループ（サブキャリアブロックとも称される）にマッピングされうる。このマッピングは、ＲＬ ＰＨＹフレームの持続時間の間固定されたままとすることができる。タイルは、１ ＰＨＹフレームの持続時間に対するＮ_{ＢＬＯＣＫ}個のホップポートの１つのブロックである。

システムは、フォワードおよび／またはリバースリンク上での周波数ホッピングをサポートすることができる。周波数ホッピングの場合、情報は、異なるホップ間隔で異なるサブキャリア上で送信されうる。ホップ間隔は、任意の持続時間、例えば、ＰＨＹフレーム、ＯＦＤＭシンボル周期、複数のＯＦＤＭシンボル周期などとすることができる。ホップポートの集合を伝送に割り当てることができ、マッピング関数に基づき与えられたホップ間隔において特定のサブキャリアの集合にマッピングされうる。異なるホップ間隔に対するホップ順列のシーケンスは、ホッピングシーケンスと称される。ホッピングシーケンスでは、異なるホップ間隔でサブキャリアの異なる集合を選択して周波数ダイバーシティの取得、干渉のランダム化、および／または他の利点をもたらすことができる。

一設計では、システムは、フォワードおよび／またはリバースリンクに対する大域的ホッピング（ＧＨ）および局所的ホッピング（ＬＨ）構造をサポートすることができる。ＧＨおよびＬＨは、さらに、大域的ホッピングブロック（ＧＨＢ）および局所的ホッピングブロック（ＬＨＢ）とそれぞれ称することもできる。ＧＨ構造では、ホップポートは、システム帯域全体にわたってホップすることができる。ＬＨ構造では、ホップポートは、与えられたサブゾーン内でホップすることができる。一設計では、それぞれのＳＤＭＡサブツリー内のＮ_ＧＨ個のホップポートは、ＧＨに対し割り当てられ、それぞれのＳＤＭＡツリー内のＮ_ＬＨ個のホップポートは、ＬＨに対し割り当てられるようにでき、一般に、Ｎ_ＧＨ≧０およびＮ_ＬＨ≧０である。ＧＨホップポートは、システム帯域幅全体にわたって大域的にホップしうるが、ＬＨホップポートは、そのサブゾーン内で局所的にホップすることができる。局所的ホッピングは、さらに、他のサイズの領域、例えば、複数のサブゾーンからなる領域に制約されうる。

ＧＨ構造の一設計では、与えられたＧＨホップポート（ＧＨ，ｑ，ｓ，ｂ，ｒ）は、

のように、公称的に利用可能なサブキャリアにマッピングされうるが、ただし、式中、

は、ＧＨに対するセクタ固有の、またサブゾーン固有の順列関数であり、

は、ＧＨに対する大域的順列関数であり、

は、サブゾーンｓの前の使用可能なホップポートブロックの個数であり、
ｆ_{ＡＶＡＩＬ−ＧＨ}は、ＧＨホップポートに対する公称的に利用可能なサブキャリアのインデックスである。

インデックスｑ、ｓ、ｂ、およびｒは、一連の式（４）に示されているように決定されうる。式（６）に示されている設計では、ブロックインデックスｂは、ブロックｂをサブゾーンｓ内のＮ_{ＳＵＢＺＯＮＥ}（ｓ）／Ｎ_{ＢＬＯＣＫ}個のブロックのうちの１つにマッピングする、順列関数

に渡される。関数

は、セクタに固有のものであってよく、またスーパーフレームインデックスｉ、ＰＨＹフレームインデックスｊ、サブツリーインデックスｑ、およびサブゾーンインデックスｓの関数とすることができる。関数

の出力は、（１つまたは複数の）ｂ_ＭＩＮと総和され、中間インデックスｖが得られる。インデックスｖは、ブロックｖをＮ_{ＡＶＡＩＬＡＢＬＥ}／Ｎ_{ＢＬＯＣＫ}個の公称的に利用可能なサブキャリアブロックのうちの１つのサブキャリアブロックにマッピングする、順列関数

に渡される。関数

は、すべてのセクタについて同じであってもよく、またスーパーフレームインデックスｉおよびＰＨＹフレームインデックスｊの関数とすることができる。ＧＨホップポートは、

の出力にＮ_{ＢＬＯＣＫ}を乗算し、その結果をｒと総和することによりインデックスが決定される公称的に利用可能なサブキャリアにマッピングされる。

上記のように、Ｃ個のＣＤＭＡサブセグメントは、異なるＣＤＭＡフレーム内の異なるＣＤＭＡホップゾーンにわたってホップすることができる。ＣＤＭＡサブセグメントがホップすると、一部のサブキャリアは変位され（ｄｉｓｐｌａｃｅｄ）、他のサブキャリアは新規解放（ｎｅｗｌｙ ｆｒｅｅｄ）されうる。変位サブキャリア（ｄｉｓｐｌａｃｅｄ ｓｕｂｃａｒｒｉｅｒｓ）は、ホップされたＣＤＭＡサブセグメントによって実際に占有されるサブキャリアであり、公称的に占有されるサブキャリアの中にはない。新規解放サブキャリアは、ＣＤＭＡサブセグメントによって公称的に占有されているが、ホッピングのため実際には占有されていないサブキャリアである。サブキャリアｆ_{ＡＶＡＩＬ−ＧＨ}が変位サブキャリアでない場合、ＧＨホップポート（ＧＨ，ｑ，ｓ，ｂ，ｒ）は、サブキャリアｆ_{ＡＶＡＩＬ−ＧＨ}にマッピングされうる。サブキャリアｆ_{ＡＶＡＩＬ−ＧＨ}がインデックスｋを持つ変位サブキャリアである場合、ＧＨホップポート（ＧＨ，ｑ，ｓ，ｂ，ｒ）は、インデックスｋを持つ新規解放サブキャリアに再マッピングされうる。

式（６）で示されているＧＨ設計では、それぞれのサブゾーン内のＮ_{ＳＵＢＺＯＮＥ}（ｓ）／Ｎ_{ＢＬＯＣＫ}個の使用可能なホップポートブロックは、最初に、

を使用してサブゾーン内で局所的に順序変更される。次いでＳ個のサブゾーンすべてに対するＮ_{ＡＶＡＩＬＡＢＬＥ}／Ｎ_{ＢＬＯＣＫ}個の順序変更されたホップポートブロックは、

を使用して、大域的に順序変更され、公称的に利用可能なすべてのサブキャリアブロックにマッピングされる。関数

は、すべてのセクタにわたって同じであるため、それぞれのサブゾーンに割り当てられたサブキャリアは、すべてのセクタにわたって同じである。これは、分数周波数再利用（Ｆｒａｃｔｉｏｎａｌ Ｆｒｅｑｕｅｎｃｙ Ｒｅｕｓｅ：ＦＦＲ）スキームをサポートすることができる。関数

は、それぞれのサブゾーン内に干渉ダイバーシティを形成するために異なるセクタに対しては異なる。関数

は、すべてのＰＨＹフレームを変更することができ、すべての１６スーパーフレームを繰り返すことができ、技術的に知られている順列生成アルゴリズムに基づき定義されうる。

図７は、ＧＨ構造に対するホップポートサブキャリア間マッピングの一例を示す。この例では、３つのサブゾーン０、１、および２は、Ｎ_{ＡＶＡＩＬＡＢＬＥ}個の使用可能なホップポートとともに形成され、それぞれのサブゾーンは１２８個のホップポートを含み、１つのＣＤＭＡサブセグメントが、１２８個のサブキャリアで送信される。それぞれのサブゾーン内のホップポートブロックは、最初に、

で順序変更されうる。次いで、順序変更されたホップポートブロックは、

でサブキャリアブロックにマッピングされうる。

図７に示されている例では、ＣＤＭＡサブセグメントは、ＣＤＭＡホップゾーン０を公称的に占有しうるが、ＣＤＭＡホップゾーン１にホップすることができる。変位サブキャリアは、ＣＤＭＡホップゾーン１内にあって、ＣＤＭＡホップゾーン０内にはないサブキャリアである。新規解放サブキャリアは、ＣＤＭＡホップゾーン０内にあって、ＣＤＭＡホップゾーン１内にはないサブキャリアである。変位サブキャリアにマッピングされたすべてのホップポートは、新規解放サブキャリアに再マッピングされうる。

ＬＨ構造の一設計では、与えられたＬＨホップポート（ＬＨ，ｑ，ｓ，ｂ，ｒ）は、

のように、公称的に利用可能なサブキャリアにマッピングされうるが、ただし、式中、

は、ＬＨに対するセクタ固有の、またサブゾーン固有の順列関数であり、

は、サブゾーンｓの前の使用可能なホップポートの個数であり、
ｆ_{ＡＶＡＩＬ−ＬＨ}は、ＬＨホップポートに対する公称的に利用可能なサブキャリアのインデックスである。

インデックスｑ、ｓ、ｂ、およびｒは、一連の式（４）に示されているように決定されうる。式（７）に示されている設計では、ブロックインデックスｂは、ブロックｂをサブゾーンｓ内のＮ_{ＳＵＢＺＯＮＥ}（ｓ）／Ｎ_{ＢＬＯＣＫ}個のブロックのうちの１つにマッピングする、順列関数

に渡される。ＬＨホップポートは、

の出力にＮ_{ＢＬＯＣＫ}を乗算し、その結果をｒおよび（１つまたは複数の）ｆ_{ＭＩＮ−ＬＨ}と総和することによりインデックスが決定される公称的に利用可能なサブキャリアにマッピングされる。サブキャリアｆ_{ＡＶＡＩＬ−ＬＨ}が変位サブキャリアでない場合、ＬＨホップポート（ＬＨ，ｑ，ｓ，ｂ，ｒ）は、サブキャリアｆ_{ＡＶＡＩＬ−ＬＨ}にマッピングされうる。サブキャリアｆ_{ＡＶＡＩＬ−ＬＨ}がインデックスｋを持つ変位サブキャリアである場合、ＬＨホップポート（ＬＨ，ｑ，ｓ，ｂ，ｒ）は、インデックスｋを持つ新規解放サブキャリアに再マッピングされうる。

式（７）で示されているＬＨ設計では、それぞれのサブゾーン内のＮ_{ＳＵＢＺＯＮＥ}（ｓ）／Ｎ_{ＢＬＯＣＫ}個の使用可能なホップポートブロックは、最初に、

を使用してサブゾーン内で局所的に順序変更される。次いで、それぞれのサブゾーン内のＮ_{ＳＵＢＺＯＮＥ}（ｓ）／Ｎ_{ＢＬＯＣＫ}個の順序変更されたホップポートブロックは、次のＮ_{ＳＵＢＺＯＮＥ}（ｓ）／Ｎ_{ＢＬＯＣＫ}個の公称的に利用可能なサブキャリアブロックの対応する集合にマッピングされる。関数

は、それぞれのサブゾーン内に干渉ダイバーシティを形成するために異なるセクタに対しては異なる。それぞれのサブゾーン内の順序変更されたホップポートブロックからサブキャリアブロックへのマッピングは、すべてのセクタにわたって同じである。関数

は、すべてのＰＨＹフレームを変更することができ、すべての１６スーパーフレームを繰り返すことができ、技術的に知られている順列生成アルゴリズムに基づき定義されうる。

図８は、ＬＨ構造に対するホップポートサブキャリア間マッピングの一例を示す。この例では、３つのサブゾーン０、１、および２は、Ｎ_{ＡＶＡＩＬＡＢＬＥ}個の使用可能なホップポートとともに形成され、それぞれのサブゾーンは１２８個のホップポートを含み、１つのＣＤＭＡサブセグメントが、１２８個のサブキャリアで送信される。それぞれのサブゾーン内のホップポートブロックは、最初に、

で順序変更されうる。次いで、順序変更されたホップポートブロックは、所定の順序でサブキャリアブロックにマッピングされうる。ＣＤＭＡサブセグメントは、ＣＤＭＡホップゾーン０を公称的に占有しうるが、ＣＤＭＡホップゾーン１にホップすることができる。変位サブキャリアにマッピングされたすべてのホップポートは、新規解放サブキャリアに再マッピングされうる。サブゾーンが１つ与えられているホップポートは、再マッピングのせいで非連続サブキャリアにマッピングされうる。

上述の設計では、それぞれのＣＤＭＡサブセグメントは、サブキャリアの集合を公称的に占有しうるが、他のサブキャリアの集合にホップすることができる。使用可能なホップポートは、所定の再マッピングスキームに基づき変位サブキャリアから新規解放サブキャリアに再マッピングされうる。一般に、Ｃ個のＣＤＭＡサブセグメントは、使用可能なホップポートに対する順列関数と無関係であってもよい、順列関数Ｈ_ＣＤＭＡに基づいてホップすることができる。ＣＤＭＡサブセグメントと使用可能なホップポートとの間に衝突が生じた場合には必ず、適切な再マッピングスキームに基づき使用可能なホップポートの再マッピングが行われうる。

システムは、ハイブリッド自動リピート要求（ＨＡＲＱ）を使用して、データ伝送の信頼性を高めることができる。ＨＡＲＱを使用すると、送信機は、１つのパケットに対し１つまたは複数の伝送を、一度に１つずつ送信することができる。受信機は、送信機によって送信されるそれぞれの伝送を受信し、受信されたすべての伝送を復号化してパケットを復元することを試みることができる。受信機は、パケットが正常に復号化されると確認応答（ＡＣＫ）を送信することができる。送信機は、ＡＣＫを受信した後パケットの伝送を終了させることができる。

複数の（Ｌ個の）インターレースが、それぞれのインターレースがＬを４、６、８などに等しいとしてＰＨＹフレームＬ個分だけ相隔てられているＰＨＹフレームを含むように定義されうる。１パケットのすべての伝送が、１つのインターレースで送信され、それぞれの伝送は、そのインターレースの１つのＰＨＹフレームで送信されうる。

ＧＨおよびＬＨ構造は、さまざまな方法で使用されうる。一設計では、ＧＨまたはＬＨのいずれかがＰＨＹフレームごとに使用され、またこれらは構成可能であってもよい。他の設計では、ＧＨおよびＬＨは両方とも、与えられたＰＨＹフレームに使用でき、例えば、ＧＨは、Ｎ_ＧＢ個のサブキャリアに使用され、ＬＨは、Ｎ_ＬＢ個のサブキャリアに使用されうる。さらに他の設計では、ＧＨは、いくつかのＰＨＹフレームに使用され、ＬＨは、いくつかの他のＰＨＹフレームに使用され、ＧＨおよびＬＨは両方とも、さらに他のいくつかのＰＨＹフレームに使用されうる。

他の設計では、ＧＨまたはＬＨのいずれかがインターレースごとに使用され、またこれらは構成可能であってもよい。さらに他の設計では、ＧＨおよびＬＨは両方とも、与えられたインターレースに使用されうる。さらに他の設計では、ＧＨは、いくつかのインターレースに使用され、ＬＨは、いくつかの他のインターレースに使用され、ＧＨおよびＬＨは両方とも、さらに他のいくつかのインターレースに使用されうる。

フォワードリンク上で、Ｎ_ＦＦＴ−Ｎ_{ＧＡＵＲＤ}個のサブキャリアが、伝送に利用可能であってもよく、Ｎ_ＦＦＴ−Ｎ_{ＧＵＡＲＤ}個のホップポートは、それぞれのＳＤＭＡサブツリーに対し使用可能であってもよい。それぞれのＳＤＭＡサブツリーに対するＮ_ＦＦＴ個のホップポートは、Ｎ_ＦＦＴ／Ｎ_{ＳＵＢＺＯＮＥ，ＭＡＸ}個のサブゾーンに分割され、それぞれのサブゾーンはＳＤＭＡサブツリー内でＮ_{ＳＵＢＺＯＮＥ，ＭＡＸ}個の連続するホップポートを含むようにできる。フォワードリンクに対するサブゾーンのサイズは、リバースリンクに対するサブゾーンのサイズに等しい場合もあれば等しくない場合もある。Ｓを

で与えられるものとして、第１のＳ個のサブゾーンは、使用可能なホップポートを含むことができる。

Ｎ_ＦＦＴ−Ｎ_{ＧＵＡＲＤ}個の使用可能なホップポートは、できる限り均等に、例えば一連の式（３）で示されているように、ただし、Ｎ_{ＡＶＡＩＬＡＢＬＥ}をＮ_ＦＦＴ−Ｎ_{ＧＵＡＲＤ}で置き換えて、１ブロックの粒度でＳ個のサブゾーンに割り当てられうる。０からＳ_{ＳＰＬＩＴ}−１までのサブゾーンのそれぞれは、Ｎ_{ＳＵＢＺＯＮＥ−ＢＩＧ}個の使用可能なホップポートを含み、Ｓ_{ＳＰＬＩＴ}からＳ−１までのサブゾーンのそれぞれは、Ｎ_{ＳＵＢＺＯＮＥ−ＳＭＡＬＬ}個の使用可能なホップポートを含むことができる。

一設計では、システムは、フォワードおよび／またはリバースリンクに対するＢＲＣＨおよびＤＲＣＨ構造をサポートすることができる。ＢＲＣＨ構造では、ホップポートの集合は、時間の経過とともに周波数が変化しうる連続するサブキャリアの集合にマッピングされうる。ＢＲＣＨ構造は、周波数選択的伝送に使用されうる。ＤＲＣＨ構造では、ホップポートの集合は、システム帯域幅の全部または大部分にわたって分散されうるサブキャリアの集合にマッピングされうる。ＤＲＣＨ構造は、周波数ダイバーシティを実現するために使用されうる。

図９Ａは、ＢＲＣＨ構造を示す。それぞれのＢＲＣＨユーザーには、ＰＨＹフレーム全体に対するＮ_{ＢＬＯＣＫ}個の連続するサブキャリアからなる１ブロックを割り当てることができる。それぞれのＢＲＣＨユーザーに対する伝送は、システム帯域幅の特定の部分で送信されうる。

図９Ｂは、ＤＲＣＨ構造を示す。それぞれのＤＲＣＨユーザーには、例えば図９Ｂに示されているように３２個のサブキャリアで相隔てることができるＮ_{ＢＬＯＣＫ}個のサブキャリアを割り当てることができる。それぞれのＤＲＣＨユーザーに対するサブキャリアは、例えば、図９Ｂに示されているように２ ＯＦＤＭシンボル周期おきに１のＰＨＹフレームにわたってホップすることができる。それぞれのＤＲＣＨユーザーに対する伝送は、システム帯域幅にわたって送信されうる。

システムは、ＢＲＣＨおよびＤＲＣＨ構造に対し複数の多重化モードをサポートすることができる。一設計では、２つの多重化モード１および２がサポートされ、一方の多重化が使用のため選択されうる。

図１０Ａは、多重化モード１の設計を示す。この設計では、ＤＲＣＨ構造は、ＢＲＣＨ構造をパンクチャーし、ＤＲＣＨ伝送は、衝突が発生したときに必ずＢＲＣＨ伝送に取って代わる。

図１０Ｂは、多重化モード２の設計を示す。この設計では、ＤＲＣＨおよびＢＲＣＨ構造は、それぞれ、ＤＲＣＨおよびＢＲＣＨゾーン上で使用される。ＤＲＣＨ構造におけるそれぞれのＤＲＣＨユーザーに対するサブキャリア間の間隔は、ＤＲＣＨゾーン内のサブキャリアの個数に依存しうる。

一設計では、Ｓ個のサブゾーンは、ＤＣＲＨ、ＢＲＣＨ、および予約ゾーン内に配置されうる。ＤＲＣＨゾーンは、第１のＮ_{ＤＲＣＨ−ＳＵＢＺＯＮＥＳ}個のサブゾーン０からＮ_{ＤＲＣＨ−ＳＵＢＺＯＮＥＳ}−１までを含むことができる。予約ゾーンは、最後のＮ_{ＲＥＳＥＲＶＥＤ−ＳＵＢＺＯＮＥＳ}個のサブゾーンＳ−Ｎ_{ＲＥＳＥＲＶＥＤ−ＳＵＢＺＯＮＥＳ}からＳ−１までを含むことができる。ＢＲＣＨゾーンは、残りのサブゾーンを含むことができる。予約ゾーン内のそれぞれのサブゾーンは、連続するサブキャリアの集合にマッピングされうる。

ＢＲＣＨ構造の一設計では、与えられたＢＲＣＨホップポート（ＢＲＣＨ，ｑ，ｓ，ｂ，ｒ）は、

のように、対応するサブキャリアにマッピングされうるが、ただし、式中、

は、ＢＲＣＨに対するセクタ固有の、またサブゾーン固有の順列関数であり、
（１つまたは複数の）Ｎ_{ＯＦＦＳＥＴ−ＢＲＣＨ}は、サブゾーンｓの前のホップポートの個数であり、
ｆ_{ＡＶＡＩＬ−ＢＲＣＨ}は、ＢＲＣＨホップポートに対するサブキャリアのインデックスである。

インデックスｑ、ｓ、ｂ、およびｒは、一連の式（４）に示されているように決定されうる。式（９）に示されている設計では、ブロックインデックスｂは、ブロックｂをサブゾーンｓ内のＮ_{ＳＵＢＺＯＮＥ}（ｓ）／Ｎ_{ＢＬＯＣＫ}個のブロックのうちの１つにマッピングする、順列関数

に渡される。次いで、ＢＲＣＨホップポートは、

の出力にＮ_{ＢＬＯＣＫ}を乗算し、その結果をｒ、（１つまたは複数の）Ｎ_{ＯＦＦＳＥＴ−ＢＲＣＨ}、およびＮ_{ＧＵＡＲＤ−ＬＥＦＴ}と総和することによりインデックスが決定されるサブキャリアにマッピングされる。（１つまたは複数の）Ｎ_{ＯＦＦＳＥＴ−ＢＲＣＨ}は、多重化モード１および２に対し異なる方法で計算されうる。ＢＲＣＨホップポート（ＢＲＣＨ，ｑ，ｓ，ｂ，ｒ）は、使用可能であり、サブキャリアｆ_{ＡＶＡＩＬ−ＢＲＣＨ}が予約ホップポートにより使用されていなければ、このサブキャリアにマッピングされる。そうでなければ、ＢＲＣＨホップポート（ＢＲＣＨ，ｑ，ｓ，ｂ，ｒ）は使用可能でない。

式（９）で示されているＢＲＣＨ設計では、それぞれのＢＲＣＨサブゾーン内のＮ_{ＳＵＢＺＯＮＥ}（ｓ）／Ｎ_{ＢＬＯＣＫ}個の使用可能なホップポートブロックは、最初に、

を使用してサブゾーン内で局所的に順序変更される。次いで、それぞれのサブゾーン内のＮ_{ＳＵＢＺＯＮＥ}（ｓ）／Ｎ_{ＢＬＯＣＫ}個の順序変更されたホップポートブロックは、サブゾーンに対するＮ_{ＳＵＢＺＯＮＥ}（ｓ）／Ｎ_{ＢＬＯＣＫ}個の対応するサブキャリアブロックの対応する集合にマッピングされる。関数

は、それぞれのサブゾーン内に干渉ダイバーシティを形成するために異なるセクタに対しては異なる。関数

は、すべてのＰＨＹフレームを変更することができ、すべての１６スーパーフレームを繰り返すことができ、技術的に知られている順列生成アルゴリズムに基づき定義されうる。

図１１は、ＢＲＣＨ構造に対するホップポートサブキャリア間マッピングの一例を示す。この例では、４つのサブゾーン０から３が形成され、サブゾーン０はＤＲＣＨに使用され、サブゾーン１は予約され、サブゾーン２および３はＢＲＣＨに使用される。それぞれのＢＲＣＨサブゾーン内のホップポートブロックは、最初に、

で順序変更されうる。次いで、それぞれのＢＲＣＨサブゾーン内の順序変更されたホップポートブロックは、ＢＲＣＨサブゾーンに対するサブキャリアブロックの対応する集合にマッピングできる。

ＤＲＣＨ構造の一設計では、与えられたＤＲＣＨホップポート（ＤＲＣＨ，ｑ，ｓ，ｂ，ｒ）は、

のように、対応するサブキャリアにマッピングされうるが、ただし、式中、
Ｎ_{ＤＲＣＨ−ＡＶＡＩＬ}は、ＤＲＣＨに利用可能なサブキャリアの個数であり、
Ｎ_{ＤＲＣＨ−ＢＬＯＣＫＳ}＝Ｎ_{ＤＲＣＨ−ＡＶＡＩＬ}／Ｎ_{ＢＬＯＣＫ}は、利用可能なサブキャリアブロックの個数であり、
Ｎ_{ＯＦＦＳＥＴ−ＤＲＣＨ}（ｓ，ｂ）は、サブゾーンｓ内のブロックｂに対するオフセットであり、
ｆ_{ＡＶＡＩＬ−ＢＲＣＨ}は、ＤＲＣＨホップポートに対するサブキャリアのインデックスである。

オフセットＮ_{ＯＦＦＳＥＴ−ＤＲＣＨ}（ｓ，ｂ）は、

で与えることができるが、ただし、式中、
ＺｏｎｅＯｆｆｓｅｔ_ＤＲＣＨは、ＤＲＣＨゾーン全体に対する疑似ランダムオフセットであり、
ＲｅｆＰｏｓ_ＤＲＣＨは、サブゾーン固有の、またセクタ固有のオフセットＩｎｎｅｒＯｆｆｓｅｔ_ＤＲＣＨに依存するオフセットであり、
Ｎ_{ＭＩＮ−ＤＲＣＨ−ＳＰＡＣＩＮＧ}は、ＤＲＣＨサブキャリア間の最小間隔であり、
Ｎ_{ＭＡＸ−ＤＲＣＨ−ＳＰＡＣＩＮＧ}は、ＤＲＣＨサブキャリア間の最大間隔である。

インデックスｑ、ｓ、ｂ、およびｒは、一連の式（４）に示されているように決定されうる。式（１０）および（１１）に示されている設計では、ブロックインデックスｂおよびサブゾーンインデックスｓは、疑似ランダムオフセットＮ_{ＯＦＦＳＥＴ−ＤＲＣＨ}（ｓ，ｂ）を計算するために使用される。ＤＲＣＨホップポートは、Ｎ_{ＤＲＣＨ−ＢＬＯＣＫＳ}にｒを乗算し、その結果をＮ_{ＯＦＦＳＥＴ−ＤＲＣＨ}（ｓ，ｂ）と総和し、ＤＲＣＨに対するＮ_{ＤＲＣＨ−ＡＶＡＩＬ}個の利用可能なサブキャリアに制約することによりインデックスが決定されるサブキャリアにマッピングされる。

図１２Ａは、多重化モード１のＤＲＣＨ構造に対するホップポートサブキャリア間マッピングの一例を示す。この例では、４つのサブゾーン１から４が、ＳＤＭＡサブツリー上のＮ_ＦＦＴ個のホップポートとともに形成され、サブゾーン０はＤＲＣＨに対するＮ_ＤＲＣＨ個の追加のホップポートを含み、サブゾーン１は予約され、サブゾーン２から４はＢＲＣＨに使用される。ＤＲＣＨサブゾーン内のそれぞれのブロック内のホップポートは、システム波帯域幅にわたって均等な間隔に並ぶサブキャリアにマッピングされうるが、予約サブゾーンに対するサブキャリアの集合を回避することができる。

図１２Ｂは、多重化モード２のＤＲＣＨ構造に対するホップポートサブキャリア間マッピングの一例を示す。この例では、４つのサブゾーン０から３が、ＳＤＭＡサブツリー上のＮ_ＦＦＴ個のホップポートとともに形成され、サブゾーン０はＤＲＣＨに使用され、サブゾーン１は予約され、サブゾーン２および３はＢＲＣＨに使用される。ＤＲＣＨサブゾーン内のそれぞれのブロック内のホップポートは、ＤＲＣＨゾーン内の均等な間隔で並べられたサブキャリアにマッピングされうる。

Ｎ_{ＦＬＣＳ−ＢＬＯＣＫＳ}個のホップポートブロックからなる集合が、それぞれのフォワードリンクのＰＨＹフレーム内のフォワードリンク制御セグメント（ＦＬＣＳ）に割り当てられうる。ＦＬＣＳは、フォワードリンク上で制御情報を運ぶことができる。ＦＬＣＳのホップポートブロックは、ＵｓｅＤＲＣＨＦｏｒＦＬＣＳフィールドが「１」に設定されている場合にはＤＲＣＨゾーン内に配置され、そうでない場合には、ＢＲＣＨゾーン内に配置されうる。ＦＬＣＳの割り当てられたホップポートブロックは、ＢＲＣＨまたはＤＲＣＨ構造に基づいてサブキャリアブロックにマッピングできる、他のホップポートブロックと交換されうる。次いで、ＦＬＣＳは、交換されたホップポートブロックのマッピング先となるサブキャリアブロックを占有しうる。

ＦＬＣＳが割り当てられるゾーン内の使用可能なすべてのホップポートブロックを列挙するために、以下の手順が使用できる。

１．ホップポートブロックカウンタｂを０に初期化する。

使用可能なホップポートブロックのカウンタｋを０に初期化する。

２．ＳＤＭＡサブツリー０内のポートブロックｂが使用可能なホップポートのみからなり、以下の条件
ａ．ＵｓｅＤＲＣＨＦｏｒＦＬＣＳフィールドが「１」に等しく、ｂがＤＲＣＨゾーンの一部である、
ｂ．ＵｓｅＤＲＣＨＦｏｒＦＬＣＳフィールドが「０」に等しく、ｂがＢＲＣＨゾーンの一部である、のうちの一方が成り立つ場合、
ＦＬＣＳＵｓａｂｌｅＢｌｏｃｋ［ｋ］＝ｂに設定し、ｋを１だけインクリメントする。

３．ｂを１だけインクリメントする。

４．ステップ（２）および（３）を、以下の条件
ａ．ＵｓｅＤＲＣＨＦｏｒＦＬＣＳフィールドが「１」に等しく、ＤＲＣＨホップポートブロックが尽きる、
ｂ．ＵｓｅＤＲＣＨＦｏｒＦＬＣＳフィールドが「０」に等しく、ＢＲＣＨホップポートブロックが尽きる、のうちの一方が成り立つまで繰り返す。

５．ＴｏｔａｌＮｕｍＢｌｏｃｋｓ＝ｋに設定する。

ホップポートブロックは、以下のようにしてＦＬＣＳに割り当てることができる。

１．ＦＬＣＳホップポートブロックのタイルカウンタｋを０に初期化する。

サブゾーンカウンタｓを０に初期化する。

Ｓ個のサブゾーン内のホップポートブロックのＳ個のカウンタｂ_０、ｂ_１、．．．、ｂ_ｓ−１を０に初期化する。

２．ｂ_ｓ＜Ｎ_{ＳＵＢＺＯＮＥ}（ｓ）／Ｎ_{ＢＬＯＣＫ}であり、以下の条件
ａ．ＵｓｅＤＲＣＨＦｏｒＦＬＣＳフィールドが「１」に等しく、サブゾーンｓがＤＲＣＨゾーンの１部であり、ｂ_ｓがこのサブゾーン内の使用可能なホップポートブロックである、
ｂ．ＵｓｅＤＲＣＨＦｏｒＦＬＣＳフィールドが「０」に等しく、サブゾーンｓがＢＲＣＨゾーンの一部であり、ｂ_ｓがこのサブゾーン内の使用可能なホップポートブロックである、のうちの一方が成り立つ場合、
そこで
ａ．ＦＬＳＣのｋ番目のホップポートブロックＦＬＣＳＨｏｐＰｏｒｔＢｌｏｃｋ［ｋ］を、ＵｓｅＤＲＣＨＦｏｒＦＬＣＳフィールドが「０」に等しければＮ_{ＢＬＯＣＫ}個の連続するホップポート（ＢＲＣＨ，０，ｓ，ｂ_ｓ，０）から（ＢＲＣＨ，０，ｓ，ｂ_ｓ，Ｎ_{ＢＬＯＣＫ}−１）のブロックとして定義し、ＵｓｅＤＲＣＨＦｏｒＦＬＣＳフィールドが「１」に等しければＮ_{ＢＬＯＣＫ}個の連続するホップポート（ＤＲＣＨ，０，ｓ，ｂ_ｓ，０）から（ＤＲＣＨ，０，ｓ，ｂ_ｓ，Ｎ_{ＢＬＯＣＫ}−１）のブロックとして定義する。

ｂ．ｂ_ｓを１だけインクリメントする。

ｃ．ｋを１だけインクリメントする。

３．ｓを（ｓ＋１）ｍｏｄ Ｓに設定する。

４．ｋ＜Ｎ_{ＦＬＣＳ−ＢＬＯＣＫＳ}の場合、ステップ（２）および（３）を繰り返す。

ＦＬＣＳに対して割り当てられたＮ_{ＦＬＣＳ−ＢＬＯＣＫＳ}個のホップポートブロックは、ダイバーシティを改善するために他のホップポートブロックと交換されうる。交換されたホップポートブロックとＦＬＣＳに対する割り当てられたホップポートブロックとの関連付けは、以下のように定義できる。使用可能なホップポートブロックの集合は、ほぼ等しいサイズＭ_０、Ｍ_１、およびＭ_２の３つの制御ホッピングゾーンに分割することができ、ただし、

ＴｏｔａｌＮｕｍＢｌｏｃｋｓ ｍｏｄ ３＝２であれば

そうでなければ

さらに

である。

スーパーフレームｉのフォワードリンクＰＨＹフレームｊに対応するサイズＭ_０、Ｍ_１、およびＭ_２のゾーン内順列

は、以下のように定義されうる。

１．ＳＥＥＤ_ｋ＝ｆ_{ＰＨＹ−ＨＡＳＨ}（１５×２^１０×３２×４＋ＰｉｌｏｔＩＤ×３２×４＋（ｉ ｍｏｄ ３２）×４＋ｋ）に設定するが、ただし、式中に、ＰｉｌｏｔＩＤはセクタのＩＤであり、ｆ_{ＰＨＹ−ＨＡＳＨ}はハッシュ関数である。

２．

は、順列生成アルゴリズムを使用して、０≦ｋ＜３としてシードＳＥＥＤ_ｋで生成されたサイズＭ_ｋの順列である。

は、フォワードリンクＰＨＹフレームインデックスと無関係であり、したがってスーパーフレーム上では一定である。

３．

は、次のように順列

のｍ次循環シフトとして表される。

ただし、
ｍ＝（ｆ_{ＰＨＹ−ＨＡＳＨ}（ＰｉｌｏｔｌＤ＋ｊ＋１）） ｍｏｄ Ｍ_ｋ。

スーパーフレームｉのフォワードリンクＰＨＹフレームｊにおけるＦＬＣＳに対する交換されたホップポートブロックと割り当てられたホップポートブロックとの関連付けは、以下の手順に従って実行されうる。

１．ＦＬＣＳホップポートブロックのカウンタｋを０に初期化する。

交換されたホップポートのカウンタｍを０に初期化する。

３つの制御ホッピングゾーン内の使用可能なホップポートブロックの３つのカウンタｃ_０、ｃ_１、およびｃ_２を０に初期化する。

２．ｄ＝ｍ ｍｏｄ ３に設定する。

３．ｃ_ｄ＜Ｍ_ｄである場合、
ａ．ＦＬＣＳのｋ番目のホップポートブロックＦＬＣＳＨｏｐ−ｐｏｒｔＢｌｏｃｋ［ｋ］に関連付けられている交換されたホップポートブロックＥｘｃｈＨｏｐ−ｐｏｒｔＢｌｏｃｋｉｊ［ｋ］を

に設定するが、
ただし、ｄ＝０ならばＤ＝０、ｄ＝１ならばＤ＝Ｍ_０、ｄ＝２ならばＤ＝（Ｍ_０＋Ｍ_１）である。

ｂ．ｃ_ｄを１だけインクリメントする。

ｃ．ｍを１だけインクリメントする。

ｄ．ｋを１だけインクリメントする。

ｅ．４に進む。

そうでない場合、
ａ．ｍを１だけインクリメントする。

ｂ．２および３を繰り返す。

４．ｋ＜Ｎ_{ＦＬＣＳ−ＢＬＯＣＫＳ}の場合、２および３を繰り返す。

ＦＬＣＳのｋ番目のホップポートブロックＦＬＣＳＨｏｐＰｏｒｔＢｌｏｃｋ［ｋ］が、スーパーフレームｉのフォワードリンクＰＨＹフレームｊ内のＥｘｃｈＨｏｐＰｏｒｔＢｌｏｃｋｉｊ［ｋ］ホップポートブロックと交換される場合、ホップポートブロックＦＬＣＳＨｏｐＰｏｒｔＢｌｏｃｋ［ｋ］に対応するサブキャリアブロックは、ホップポートブロックＥｘｃｈＨｏｐＰｏｒｔＢｌｏｃｋｉｊ［ｋ］によってマッピングされうるが、ホップポートブロックＥｘｃｈＨｏｐＰｏｒｔＢｌｏｃｋｉｊ［ｋ］に対応するサブキャリアブロックは、ホップポートブロックＦＬＣＳＨｏｐＰｏｒｔＢｌｏｃｋ［ｋ］によってマッピングされうる。特に、ｐ_０、ｐ_１、．．．、ｐ_{ＮＢＬＯＣＫ−１}をホップポートブロックＦＬＣＳＨｏｐＰｏｒｔＢｌｏｃｋ［ｋ］内の連続するホップポートの集合とし、ｐ’_０、ｐ’_１、．．．、ｐ’_{ＮＢＬＯＣＫ−１}をホップポートブロックＥｘｃｈＨｏｐＰｏｒｔＢｌｏｃｋｉｊ［ｋ］内の連続するホップポートの集合とする。スーパーフレームｉ内のフォワードリンクＰＨＹフレームｊのＯＦＤＭシンボルｔでは、ホップポートブロックＦＬＣＳＨｏｐＰｏｒｔＢｌｏｃｋ［ｋ］内のｍ番目のホップポートは、０≦ｍ＜Ｎ_{ＢＬＯＣＫ}のｍについて、ＢＲＣＨまたはＤＲＣＨホップポートのマッピングアルゴリズムに従ってホップポートｐ’_ｍによってマッピングされるサブキャリアにマッピングされうる。同様に、ホップポートブロックＥｘｃｈＨｏｐＰｏｒｔＢｌｏｃｋｉｊ［ｋ］内のｍ番目のホップポートは、０≦ｍ＜Ｎ_{ＢＬＯＣＫ}のｍについて、ＢＲＣＨまたはＤＲＣＨホップポートのマッピングアルゴリズムに従ってホップポートｐ_ｍによってマッピングされるサブキャリアにマッピングされうる。

ＦＬＣＳへのホップポートブロックの割り当ては静的であるが、関連付けられている交換されたホップポートブロックの割り当ては、フォワードリンクＰＨＹフレームインデックスおよびスーパーフレームインデックスに依存し、またセクタ固有でもある。

図１３は、ＦＬＣＳに対するホップポート交換の一例を示す。この例では、４つのサブゾーン０から３は、ＳＤＭＡサブツリー上のＮ_ＦＦＴ個のホップポートとともに形成され、ＦＬＣＳは、それぞれサブゾーン０から３内の第１のホップポートブロックとすることができる、４つのホップポートブロックＦ０からＦ３を割り当てられる。それぞれの制御ホッピングゾーンが使用可能なホップポートブロックの約１／３を含む３つの制御ホッピングゾーン０、１、および２が定義されうる。ホップポートブロックＦ０は、制御ホッピングゾーン０内の交換されたホップポートブロックＥ０に関連付けられ、ホップポートブロックＦ１は、制御ホッピングゾーン１内の交換されたホップポートブロックＥ１に関連付けられ、ホップポートブロックＦ２は、制御ホッピングゾーン２内の交換されたホップポートブロックＥ２に関連付けられ、ホップポートブロックＦ３は、制御ホッピングゾーン０内の交換されたホップポートブロックＥ３に関連付けられうる。交換されたホップポートブロックは、疑似ランダムな方法で選択されうる。

ホップポートブロックＦ０は、サブキャリアブロックＳａにマッピングされ、ホップポートブロックＥ０は、サブキャリアブロックＳｂにマッピングされうる。ＦＬＣＳは、割り当てられたホップポートブロックＦ０のマッピング先となるサブキャリアブロックＳａの代わりに、交換されたホップポートブロックＥ０のマッピング先となるサブキャリアブロックＳｂを占有しうる。他のホップポートブロックからサブキャリアブロックへのマッピングは、同様の方法で実行されうる。

式６から式１１は、ホップポートをサブキャリアにマッピングするためのいくつかの設計を示す。ホップポートからサブキャリアへのマッピングは、さらに、他の関数、順列、順列の組合せ、パラメータなどを使用して他の方法でも実行されうる。

上述の大域的なセクタ固有の順列関数は、さまざまな方法で生成されうる。一設計では、順列関数Ｈ^{ａｂ．．．ｄ}は、ｆ_ＨＡＳＨ（ａ，ｂ，．．．，ｄ）を入力パラメータａ、ｂ、．．．、ｄのすべてにより得られる値のハッシュ関数として

のように、順列関数に対するすべてのパラメータの関数に基づきシードを最初に導出することにより生成されうる。次いで、順列Ｈ^{ａｂ．．．ｄ}は、技術的に知られている順列生成アルゴリズムを使用してＳＥＥＤを使い、特定のサイズについて生成されうる。

図１４は、ホップポートをサブキャリアにマッピングするプロセス１４００の一設計を示す。複数のホップポートは複数のサブゾーンに分割され、それぞれのサブゾーンは構成可能な数のホップポートを含むことができる（ブロック１４１２）。それぞれのサブゾーン内のホップポートは、それぞれのサブゾーンおよびそれぞれのセクタについて異なりうる、順列関数に基づき順序変更されうる（ブロック１４１４）。

順列を行った後、複数のサブゾーン内の複数のホップポートが複数のサブキャリアにマッピングできる（ブロック１４１６）。ＬＨおよびＢＲＣＨ構造では、サブゾーン内のホップポートのブロックは、複数のサブキャリアのうちの連続するサブキャリアの指定されたブロックにマッピングされうる。ＧＨ構造については、サブゾーン内のホップポートのブロックは、すべてのサブゾーンおよびすべてのセクタについて共通であってもよい、第２の順列関数に基づき複数のサブキャリアのうちの連続するサブキャリアのブロックにマッピングされうる。ＤＲＣＨ構造では、サブゾーン内のホップポートのブロックは、複数のサブキャリアにまたがって分散されているサブキャリアの集合にマッピングされうる。

ホップポートからサブキャリアへのマッピングは、複数のサブゾーン内の使用可能なホップポートのみについて実行され、もしあれば予約されているサブキャリアのグループを回避することができる。少なくとも１つのホップポートが、制御セグメント（例えば、ＣＤＭＡサブセグメント）によって占有される少なくとも１つのサブキャリアにマッピングされ、制御セグメントに割り当てられている少なくとも１つのサブキャリアに再マッピングされうる。

図１５は、ホップポートをサブキャリアにマッピングする装置１５００の一設計を示す。装置１５００は、それぞれが構成可能な数のホップポートを含む複数のホップポートを複数のサブゾーンに分割するための手段（モジュール１５１２）と、順列関数に基づきそれぞれのサブゾーン内でホップポートの順序変更を行うための手段（モジュール１５１４）と、複数のサブゾーン内の複数のホップポートを、順序変更後に、複数のサブキャリアにマッピングするための手段（モジュール１５１６）とを備える。

図１６は、再マッピングでホッピングを行うプロセス１６００の一設計を示す。ホップポートの集合が、少なくとも１つの順列関数に基づきサブキャリアの集合にマッピングされうる（ブロック１６１２）。ホップポートの集合は、ホップポートのブロック、ホップポートのサブゾーンなどであるものとしてよい。少なくとも１つの利用不可能なサブキャリアにマッピングされた少なくとも１つのホップポートが識別され（ブロック１６１４）、そのサブキャリアの集合から外れた少なくとも１つの利用可能なサブキャリアに再マッピングされうる（ブロック１６１６）。

ブロック１６１４および１６１６では、制御セグメント（例えば、ＣＤＭＡサブセグメント）に割り当てられたサブキャリアの第１のグループおよび制御セグメントによって占有されているサブキャリアの第２のグループが、決定されうる。制御セグメントは、第１のグループから第２のグループにホップし、それぞれのグループは連続するサブキャリアを含むことができる。第２のグループ内のサブキャリアは、利用不可能な場合があり、少なくとも１つの利用不可能なサブキャリアは、第２のグループ内のサブキャリアのうちにあるものとしてもよい。第１のグループにはあるが、第２のグループにはないサブキャリアは、ホップポートによる再マッピングに利用可能である場合があり、また少なくとも１つの利用可能なサブキャリアは、これらのサブキャリアのうちのものであってよい。

図１７は、再マッピングでホッピングを行う装置１７００の一設計を示す。装置１７００は、少なくとも１つの順列関数に基づきホップポートの集合をサブキャリアの集合にマッピングするための手段（モジュール１７１２）と、少なくとも１つの利用不可能なサブキャリアにマッピングされている少なくとも１つのホップポートを識別するための手段（モジュール１７１４）と、少なくとも１つのホップポートをサブキャリアの集合から外れている少なくとも１つの利用可能なサブキャリアに再マッピングするための手段（モジュール１７１６）とを備える。

図１８は、いくつかのサブキャリアを回避しつつ分散ホッピングを行うプロセス１８００の一設計を示す。伝送に使用可能であるが、回避すべきであるサブキャリアの少なくとも１つのゾーンが決定されうる（ブロック１８１２）。少なくとも１つのゾーンは、制御セグメントに対する予約されたサブキャリアのゾーン、ＢＲＣＨに対するサブキャリアのゾーンなどを含むことができる。ホップポートの集合が、複数のサブキャリアに分散されたサブキャリアの集合にマッピングされ、少なくとも１つのゾーン内のサブキャリアを回避することができる（ブロック１８１４）。この集合内のサブキャリアは、複数のサブキャリアにまたがって均等な間隔で並べることができる。これらの複数のサブキャリアは、システム帯域幅全体にまたがることができ、少なくとも１つのゾーンは、例えば図１２Ａに示されているように、システム帯域幅の左端および右端から離れる形で配置された連続するサブキャリアを含んでいてもよい。これらの複数のサブキャリアは、さらに、システム帯域幅の一部にまたがることもでき、サブキャリアの少なくとも１つのゾーンは、例えば図１２Ｂに示されているように、システム帯域幅の残り部分にまたがるものとしてよい。

図１９は、いくつかのサブキャリアを回避しつつ分散ホッピングを行う装置１９００の一設計を示す。装置１９００は、伝送に使用可能であるが、回避すべきであるサブキャリアの少なくとも１つのゾーンを決定するための手段（モジュール１９１２）、およびホップポートの集合を、複数のサブキャリアにわたって分散されているサブキャリアの集合にマッピングし、少なくとも１つのゾーン内のサブキャリアを回避するための手段（モジュール１９１４）を備える。

図２０は、交換されたホップポートでホッピングを行うプロセス２０００の一設計を示す。制御セグメント（例えば、ＦＬＣＳ）に割り当てられた第１のホップポートが決定されうる（ブロック２０１２）。第１のホップポートと交換を行う第２のホップポートが決定されうる（ブロック２０１４）。第１のホップポートは、第１のサブキャリアにマッピングされ（ブロック２０１６）、第２のホップポートは、第２のサブキャリアにマッピングされうる（ブロック２０１８）。第２のサブキャリアは、制御セグメントに割り当てられ（ブロック２０２０）、第１のサブキャリアは、第２のホップポートを割り当てられている伝送に割り当てられうる（ブロック２０２２）。

ホップポートの交換およびサブキャリアへのマッピングは、制御セグメントに割り当てられた任意の数のホップポートについて実行されうる。一設計では、制御セグメントに割り当てられ、構成可能な数のサブゾーンにわたって分散されているホップポートの第１の集合が、決定されうる。ホップポートの第１の集合と交換を行う、固定された数のホッピングゾーンにわたって分散されるホップポートの第２の集合が、決定されうる。ホップポートの第１の集合は、サブキャリアの第１の集合にマッピングされ、ホップポートの第２の集合は、サブキャリアの第２の集合にマッピングされうる。サブキャリアの第２の集合は、制御セグメントに割り当てられ、サブキャリアの第１の集合は、ホップポートの第２の集合を割り当てられている１つまたは複数の伝送に割り当てられうる。

図２１は、交換されたホップポートでホッピングを行う装置２１００の一設計を示す。装置２１００は、制御セグメントに割り当てられた第１のホップポートを決定するための手段（モジュール２１１２）と、第１のホップポートと交換を行う第２のホップポートを決定するための手段（モジュール２１１４）と、第１のホップポートを第１のサブキャリアにマッピングするための手段（モジュール２１１６）と、第２のホップポートを第２のサブキャリアにマッピングするための手段（モジュール２１１８）と、第２のサブキャリアを制御セグメントに割り当てるための手段（モジュール２１２０）と、第１のサブキャリアを、第２のホップポートを割り当てられている伝送に割り当てるための手段（モジュール２１２２）とを備える。

図２２は、局所的および大域的ホッピングを実行するプロセス２２００の一設計を示す。局所的ホッピング（例えば、ＬＨまたはＢＲＣＨ）は、第１の時間間隔で実行されうる（ブロック２２１２）。大域的ホッピング（例えば、ＧＨまたはＤＲＣＨ）は、第２の時間間隔で実行されうる（ブロック２２１４）。一設計において、ホップポートのブロックは、局所的ホッピングのためにサブゾーン内のサブキャリアのブロックにマッピングされ、ホップポートのブロックは、大域的ホッピングのためにシステム帯域幅内の任意の位置のサブキャリアのブロックにマッピングされうる。他の設計において、ホップポートのブロックは、局所的ホッピングのためにサブゾーン内の連続するサブキャリアのブロックにマッピングされ、ホップポートのブロックは、大域的ホッピングのために複数のサブキャリアにわたって分散されているサブキャリアの集合にマッピングされうる。

局所的および大域的ホッピングは、異なる時間間隔で実行することができ、例えば、ＨＡＲＱの第１のインターレースに対し第１の時間間隔とし、ＨＡＲＱの第２のインターレースに対し第２の時間間隔とすることができる。局所的ホッピングおよび大域的ホッピングは、さらに、同じ時間間隔でも実行され、例えば、局所的ホッピングは、サブキャリアの第１のグループについて実行され、大域的ホッピングは、サブキャリアの第２のグループについて実行されうる。

図２３は、局所的および大域的ホッピングを実行する装置２３００の一設計を示す。装置２３００は、第１の時間間隔で局所的ホッピングを実行するための手段（モジュール２３１２）および第２の時間間隔で大域的ホッピングを実行するための手段（モジュール２３１４）を備える。

図１５、１７、１９、２１、および２３のモジュールは、プロセッサ、電子回路デバイス、ハードウェアデバイス、電子回路コンポーネント、論理回路、メモリなど、またはこれらの任意の組合せを備えることができる。

図２４は、システム１００内の１つの基地局１１０と２つの端末１２０ｘおよび１２０ｙのブロック図を示す。基地局１１０は、複数の（Ｔ個の）アンテナ２４３４ａから２４３４ｔを備える。端末１２０ｘは、単一のアンテナ２４５２ｘを備える。端末１２０ｙは、複数の（Ｒ個の）アンテナ２４５２ａから２４５２ｒを備える。それぞれのアンテナは、物理アンテナまたはアンテナアレイとすることができる。

基地局１１０では、送信（ＴＸ）データプロセッサ２４２０は、データ伝送に関してスケジュールされた１つまたは複数の端末についてデータ送信装置２４１２からトラフィックデータを受信することができる。プロセッサ２４２０は、トラフィックデータを処理（例えば、符号化、インターリーブ、およびシンボルマッピング）し、データシンボルを生成することができる。プロセッサ２４２０は、さらに、シグナリングおよびパイロットシンボルを生成してデータシンボルと多重化することもできる。ＴＸ ＭＩＭＯプロセッサ２４３０は、データ、シグナリング、およびパイロットシンボルに対し送信機空間処理（例えば、直接ＭＩＭＯマッピング、プレコーディング、ビームフォーミングなど）を実行することができる。複数のデータシンボルが、Ｔアンテナを介して単一のサブキャリア上で並行して送信されうる。プロセッサ２４３０は、Ｔ個の出力シンボルストリームをＴ個の送信機（ＴＭＴＲ）２４３２ａから２４３２ｔに供給することができる。それぞれの送信機２４３２は、出力チップを得るために、その出力シンボルに対し変調（例えばＯＦＤＭの）を実行することができる。それぞれの送信機２４３２は、さらに、その出力チップを処理（例えば、アナログ変換、フィルター処理、増幅、およびアップコンバート）し、フォワードリンク信号を生成することができる。送信機２４３２ａから２４３２ｔのＴ個のフォワードリンク信号は、それぞれＴ個のアンテナ２４３４ａから２４３２ｔを介して送信されうる。

それぞれの端末１２０において、１つまたは複数のアンテナ２４５２は、基地局１１０からフォワードリンク信号を受信することができる。それぞれのアンテナ２４５２は、受信された信号をそれぞれの受信機（ＲＣＶＲ）２４５４に送ることができる。それぞれの受信機２４５４は、サンプルを取得するために、その受信された信号を処理（例えば、フィルター処理、増幅、ダウンコンバート、およびデジタル化）することができる。それぞれの受信機２４５４は、さらに、受信されたシンボルを得るために、サンプルに対し復調（例えばＯＦＤＭの）を実行することができる。

単一アンテナ端末１２０ｘでは、データ検出器２４６０ｘは、受信されたシンボルに対しデータ検出（例えば、整合フィルター処理またはイコライゼーション）を実行し、データ信号推定を行うことができる。受信（ＲＸ）データプロセッサ２４７０ｘは、データシンボル推定を処理（例えば、シンボル逆マッピング、逆インターリーブ、復号化）し、データ受信装置２４７２ｘに対し復号化されたデータを供給することができる。マルチアンテナ端末１２０ｙでは、ＭＩＭＯ検出器２４６０ｙは、受信されたシンボルに対しＭＩＭＯ検出を実行し、データシンボル推定を行うことができる。ＲＸデータプロセッサ２４７０ｙは、データシンボル推定を処理し、復号化されたデータをデータ受信装置２４７２ｙに送ることができる。

端末１２０ｘおよび１２０ｙは、リバースリンク上でトラフィックデータおよび／または制御情報を基地局１１０に送信することができる。それぞれの端末１２０において、データ送信装置２４９２からのトラフィックデータおよびコントローラ／プロセッサ２４８０からの制御情報は、ＴＸデータプロセッサ２４９４によって処理され、ＴＸ ＭＩＭＯプロセッサ２４９６（該当する場合）によってさらに処理され、１つまたは複数の送信機２４５４によって調整され、１つまたは複数のアンテナ２４５２を介して送信されうる。基地局１１０において、端末１２０ｘおよび１２０ｙからのリバースリンク信号は、アンテナ２４３４ａから２４３４ｔによって受信され、受信機２４３２ａから２４３２ｔによって処理され、ＭＩＭＯ検出器２４３６およびＲＸデータプロセッサ２４３８によってさらに処理されて、端末によって送信されるトラフィックデータおよび制御情報を復元してもよい。

コントローラ／プロセッサ２４４０、２４８０ｘ、および２４８０ｙは、それぞれ基地局１１０ならびに端末１２０ｘおよび１２０ｙにおける動作を制御することができる。プロセッサ２４４０、２４８０ｘ、および２４８０ｙは、それぞれ、図１４のプロセス１４００、図１６のプロセス１６００、図１８のプロセス１８００、図２０のプロセス２０００、図２２のプロセス２２００、および／または本明細書で説明されている手法の他のプロセスを実装することができる。スケジューラ２４４４は、フォワードおよび／またはリバースリンク上の伝送に関して端末をスケジュールすることができる。メモリ２４４２、２４８２ｘ、および２４８２ｙは、基地局１１０ならびに端末１２０ｘおよび１２０ｙ用のデータおよびプログラムコードをそれぞれ格納することができる。

本明細書で説明されている手法は、さまざまな手段により実装することができる。例えば、これらの手法は、ハードウェア、ファームウェア、ソフトウェア、またはこれらの組合せで実装することができる。ハードウェア実装では、エンティティ（例えば、基地局または端末）で手法を実行するために使用される処理ユニットは、１つまたは複数の特定用途向け集積回路（ＡＳＩＣ）、デジタルシグナルプロセッサ（ＤＳＰ）、デジタル信号処理デバイス（ＤＳＰＤ）、プログラマブルロジックデバイス（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサ、電子デバイス、本明細書で説明されている機能、コンピュータ、またはこれらの組合せを実行するように設計された他の電子ユニット内に実装されうる。

ファームウェアおよび／またはソフトウェア実装では、これらの手法は、本明細書で説明されている機能を実行するコード（例えば、プロシージャ、関数、モジュール、命令など）で実装されうる。一般に、ファームウェアおよび／またはソフトウェアのコードを有形なものとして具現化するコンピュータ／プロセッサ可読媒体は、本明細書で説明されている手法を実装する際に使用されうる。例えば、ファームウェアおよび／またはソフトウェアのコードは、メモリ（例えば、図２４のメモリ２４４２、２４８２ｘ、または２４８２ｙ）に格納され、プロセッサ（例えば、プロセッサ２４４０、２４８０ｘ、または２４８０ｙ）によって実行されうる。メモリは、プロセッサ内に、またはプロセッサの外部に実装することができる。ファームウェアおよび／またはソフトウェアのコードは、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）、プログラム可能読み出し専用メモリ（ＰＲＯＭ）、電気的消去書き込み可能ＰＲＯＭ（ＥＥＰＲＯＭ）、ＦＬＡＳＨメモリ、フロッピー（登録商標）ディスク、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）、磁気または光データ記憶デバイスなどのコンピュータ／プロセッサ読み取り可能な媒体に格納されうる。コードは、１つまたは複数のコンピュータ／プロセッサによって実行可能なものとすることができ、このコードにより、コンピュータ／（１つまたは複数の）プロセッサが本明細書で説明されている機能のいくつかの態様を実行することができる。

開示の前述の説明は、当業者が本開示内容を製作または使用することができるようにするために提示されている。開示に対しさまざまな修正を加えられることは、当業者であればたやすく理解できるであろうし、また本明細書で定義されている一般原理は、本開示の精神または範囲から逸脱することなく他の変更形態にも適用することができる。そのため、本開示は、本明細書で説明されている例および設計に限定されることを意図されておらず、本明細書で開示されている原理および新規性のある特徴と一致する最も広い範囲を適用されることを意図されている。

Claims (50)

1. 複数のホップポートを、それぞれが構成可能な数のホップポートを含む複数のサブゾーンに分割し、順列関数に基づきそれぞれのサブゾーン内の該ホップポートを順序変更する少なくとも１つのプロセッサと、
   前記少なくとも１つのプロセッサに結合されるメモリと、を具備する無線通信用装置。
2. 前記順列関数は、セクタごとに異なる請求項１に記載の装置。
3. 前記順列関数は、複数のサブゾーンのそれぞれについて異なる請求項１に記載の装置。
4. 前記少なくとも１つのプロセッサは、前記複数のサブゾーン内の前記複数のホップポートを、順序変更の後に、複数のサブキャリアにマッピングする請求項１に記載の装置。
5. 前記少なくとも１つのプロセッサは、前記複数のサブゾーンのすべてについて、およびすべてのセクタについて共通の第２順列関数に基づき、前記複数のホップポートを前記複数のサブキャリアにマッピングする請求項４に記載の装置。
6. 前記少なくとも１つのプロセッサは、制御セグメントによって占有される少なくとも１つのサブキャリアにマッピングされる少なくとも１つのホップポートを識別し、該少なくとも１つのホップポートを該制御セグメントに割り当てられた少なくとも１つのサブキャリアに再マッピングする請求項４に記載の装置。
7. 前記少なくとも１つのプロセッサは、予約されているサブキャリアのグループをさらに回避するように前記複数のホップポートをマッピングする請求項４に記載の装置。
8. 前記少なくとも１つのプロセッサは、前記複数のサブゾーンのうちの１つのサブゾーン内のホップポートのブロックを、順序変更の後に、第２順列関数に基づき、複数のサブキャリアのうちの連続するサブキャリアのブロックにマッピングする請求項１に記載の装置。
9. 前記少なくとも１つのプロセッサは、前記複数のサブゾーンのうちの１つのサブゾーン内のホップポートのブロックを、順序変更の後に、複数のサブキャリアのうちの連続するサブキャリアの指定されたブロックにマッピングする請求項１に記載の装置。
10. 前記少なくとも１つのプロセッサは、前記複数のサブゾーンのうちの１つのサブゾーン内のホップポートのブロックを、順序変更の後に、複数のサブキャリアにわたって分散されるサブキャリアの集合にマッピングする請求項１に記載の装置。
11. 前記少なくとも１つのプロセッサは、前記複数のサブゾーン内の使用可能なホップポートを決定し、該複数のサブゾーン内の該使用可能なホップポートのみを、順序変更の後に、伝送に利用可能な複数のサブキャリアにマッピングする請求項１に記載の装置。
12. 複数のホップポートを、それぞれが構成可能な数のホップポートを含む複数のサブゾーンに分割し、
    順列関数に基づきそれぞれのサブゾーン内の前記ホップポートを順序変更することを具備する無線通信用方法。
13. 前記複数のサブゾーンのうちの１つのサブゾーン内のホップポートのブロックを、順序変更の後に、第２順列関数に基づき、複数のサブキャリアのうちの連続するサブキャリアのブロックにマッピングすることをさらに具備する請求項１２に記載の方法。
14. 前記複数のサブゾーンのうちの１つのサブゾーン内のホップポートのブロックを、順序変更の後に、複数のサブキャリアのうちの連続するサブキャリアの指定されたブロックにマッピングすることをさらに具備する請求項１２に記載の方法。
15. 前記複数のサブゾーンのうちの１つのサブゾーン内のホップポートのブロックを、順序変更の後に、複数のサブキャリアにわたって分散されるサブキャリアの集合にマッピングすることをさらに具備する請求項１２に記載の方法。
16. 複数のホップポートを、それぞれが構成可能な数のホップポートを含む複数のサブゾーンに分割する手段と、
    順列関数に基づきそれぞれのサブゾーン内の前記ホップポートを順序変更する手段と、を具備する無線通信用装置。
17. 前記複数のサブゾーンのうちの１つのサブゾーン内のホップポートのブロックを、順序変更の後に、第２順列関数に基づき、複数のサブキャリアのうちの連続するサブキャリアのブロックにマッピングする手段をさらに具備する請求項１６に記載の装置。
18. 前記複数のサブゾーンのうちの１つのサブゾーン内のホップポートのブロックを、順序変更の後に、複数のサブキャリアのうちの連続するサブキャリアの指定されたブロックにマッピングする手段をさらに具備する請求項１６に記載の装置。
19. 前記複数のサブゾーンのうちの１つのサブゾーン内のホップポートのブロックを、順序変更の後に、複数のサブキャリアにわたって分散されるサブキャリアの集合にマッピングする手段をさらに具備する請求項１６に記載の装置。
20. 少なくとも１つのコンピュータに、複数のホップポートを、それぞれが構成可能な数のホップポートを含む複数のサブゾーンに分割させるコードと、
    前記少なくとも１つのコンピュータに、順列関数に基づきそれぞれのサブゾーン内の前記ホップポートを順序変更させるコードと、を具備するコンピュータ読み取り可能な媒体を具備するコンピュータプログラム製品。
21. 少なくとも１つの順列関数に基づきホップポートの集合をサブキャリアの集合にマッピングし、サブキャリアの該集合内の少なくとも１つの利用不可能なサブキャリアにマッピングされているホップポートの該集合内の少なくとも１つのホップポートを識別し、該少なくとも１つのホップポートをサブキャリアの該集合を外れる少なくとも１つの利用可能なサブキャリアに再マッピングする少なくとも１つのプロセッサと、
    前記少なくとも１つのプロセッサに結合されるメモリと、を具備する無線通信用装置。
22. 前記少なくとも１つのプロセッサは、制御セグメントに割り当てられるサブキャリアの第１グループを決定し、該制御セグメントによって占有されるサブキャリアの第２グループを決定し、前記少なくとも１つの利用不可能なサブキャリアをサブキャリアの該第２グループ内に属するサブキャリアとして識別し、前記少なくとも１つの利用可能なサブキャリアをサブキャリアの該第１グループ内に属するサブキャリアとして識別する請求項２１に記載の装置。
23. 前記制御セグメントは、サブキャリアの前記第１グループからサブキャリアの前記第２グループにホップする請求項２２に記載の装置。
24. 前記制御セグメントは、符号分割多元接続（ＣＤＭＡ）サブセグメントが送信されるそれぞれのフレーム内の連続するサブキャリアのグループを占有する該ＣＤＭＡサブセグメントを具備する請求項２２に記載の装置。
25. 前記第１および第２のグループは重なり合い、前記第２グループ内の前記サブキャリアは利用不可能であり、前記第１グループにあって前記第２グループにはない前記サブキャリアは、ホップポートによる再マッピングに利用可能である請求項２２に記載の装置。
26. 少なくとも１つの順列関数に基づきホップポートの集合をサブキャリアの集合にマッピングし、
    サブキャリアの該集合内の少なくとも１つの利用不可能なサブキャリアにマッピングされているホップポートの該集合内の少なくとも１つのホップポートを識別し、
    該少なくとも１つのホップポートをサブキャリアの該集合を外れる少なくとも１つの利用可能なサブキャリアに再マッピングすることを具備する無線通信用方法。
27. 制御セグメントに割り当てられるサブキャリアの第１グループを決定し、
    該制御セグメントによって占有されるサブキャリアの第２グループを決定し、
    該少なくとも１つの利用不可能なサブキャリアを、サブキャリアの該第２グループ内に属するサブキャリアとして識別し、
    該少なくとも１つの利用可能なサブキャリアを、サブキャリアの該第１グループ内に属するサブキャリアとして識別することをさらに具備する請求項２６に記載の方法。
28. 伝送に使用可能であるが回避されるべきサブキャリアの少なくとも１つのゾーンを決定し、ホップポートの集合を複数のサブキャリアにわたって分散されるサブキャリアの集合にマッピングし、該少なくとも１つのゾーン内の該サブキャリアを回避する少なくとも１つのプロセッサと、
    前記少なくとも１つのプロセッサに結合されるメモリと、を具備する無線通信用装置。
29. 前記少なくとも１つのゾーンは、制御セグメント用に予約されるサブキャリアのゾーンを具備する請求項２８に記載の装置。
30. 前記少なくとも１つのゾーンは、ブロックリソースチャネル（ＢＲＣＨ）に使用されるサブキャリアのゾーンを具備する請求項２８に記載の装置。
31. 前記集合内の前記サブキャリアは、前記複数のサブキャリア上に均等な間隔で並べられる請求項２８に記載の装置。
32. 前記複数のサブキャリアは、システム帯域幅全体にまたがり、前記少なくとも１つのゾーンは、システム帯域幅の左端および右端から離れて配置される連続するサブキャリアを含む請求項２８に記載の装置。
33. 前記複数のサブキャリアは、システム帯域幅の一部にまたがり、サブキャリアの前記少なくとも１つのゾーンは、システム帯域幅の残り部分にまたがる請求項２８に記載の装置。
34. 伝送に使用可能であるが回避されるべきサブキャリアの少なくとも１つのゾーンを決定し、
    ホップポートの集合を複数のサブキャリアにわたって分散されるサブキャリアの集合にマッピングし、前記少なくとも１つのゾーン内の該サブキャリアを回避することを具備する無線通信用方法。
35. 制御セグメントに割り当てられる第１ホップポートを決定し、該第１ホップポートと交換を行う第２ホップポートを決定し、該第１ホップポートを第１サブキャリアにマッピングし、該第２ホップポートを第２サブキャリアにマッピングし、該第２サブキャリアを該制御セグメントに割り当てる少なくとも１つのプロセッサと、
    前記少なくとも１つのプロセッサに結合されるメモリと、を具備する無線通信用装置。
36. 前記少なくとも１つのプロセッサは、前記第１サブキャリアを、前記第２ホップポートが割り当てられている伝送に割り当てる請求項３５に記載の装置。
37. 前記少なくとも１つのプロセッサは、前記制御セグメントに割り当てられ、前記第１ホップポートを備えるホップポートの第１集合を決定し、ホップポートの前記第１集合と交換するための、前記第２ホップポートを備えるホップポートの第２集合を決定し、ホップポートの前記第１集合をサブキャリアの第１集合にマッピングし、ホップポートの前記第２集合をサブキャリアの第２集合にマッピングし、サブキャリアの前記第２集合を前記制御セグメントに割り当てる請求項３５に記載の装置。
38. 前記第１集合内の前記ホップポートは、構成可能な数のサブゾーンにわたって分散され、前記第２集合内の前記ホップポートは、固定された数のホッピングゾーンにわたって分散される請求項３７に記載の装置。
39. 制御セグメントに割り当てられる第１ホップポートを決定し、
    前記第１ホップポートと交換するための第２ホップポートを決定し、
    前記第１ホップポートを第１サブキャリアにマッピングし、
    前記第２ホップポートを第２サブキャリアにマッピングし、
    前記第２サブキャリアを前記制御セグメントに割り当てることを具備する無線通信用方法。
40. 前記制御セグメントに割り当てられ、前記第１ホップポートを備えるホップポートの第１集合を決定し、
    ホップポートの前記第１集合と交換するための、前記第２ホップポートを備えるホップポートの第２集合を決定し、
    ホップポートの前記第１集合をサブキャリアの第１集合にマッピングし、
    ホップポートの前記第２集合をサブキャリアの第２集合にマッピングし、
    サブキャリアの前記第２集合を前記制御セグメントに割り当てることをさらに具備する請求項３９に記載の方法。
41. 前記第１集合内の前記ホップポートは、構成可能な数のサブゾーンにわたって分散され、前記第２集合内の前記ホップポートは、固定された数のホッピングゾーンにわたって分散される請求項３９に記載の方法。
42. 第１時間間隔で局所的ホッピングを実行し、第２時間間隔で大域的ホッピングを実行する少なくとも１つのプロセッサと、
    前記少なくとも１つのプロセッサに結合されるメモリと、を具備する無線通信用装置。
43. 前記少なくとも１つのプロセッサは、局所的ホッピングのためにホップポートのブロックをサブゾーン内のサブキャリアのブロックにマッピングし、大域的ホッピングのためにホップポートのブロックをシステム帯域幅内の任意の位置にあるサブキャリアのブロックにマッピングする請求項４２に記載の装置。
44. 前記少なくとも１つのプロセッサは、局所的ホッピングのためにホップポートのブロックをサブゾーン内の連続するサブキャリアのブロックにマッピングし、大域的ホッピングのためにホップポートのブロックを複数のサブキャリアにわたって分散されるサブキャリアの集合にマッピングする請求項４２に記載の装置。
45. 前記第１時間間隔は、第１インターレースに対する時間間隔であり、前記第２時間間隔は、ハイブリッド自動リピート要求（ＨＡＲＱ）の第２インターレースに対する時間間隔である請求項４２に記載の装置。
46. 前記少なくとも１つのプロセッサは、前記第１時間間隔でサブキャリアの第１グループに対し局所的ホッピングを実行し、前記第１時間間隔でサブキャリアの第２グループに対し大域的ホッピングを実行する請求項４２に記載の装置。
47. 第１時間間隔で局所的ホッピングを実行し、
    第２時間間隔で大域的ホッピングを実行することを具備する無線通信用方法。
48. 前記局所的ホッピングを行うことは、局所的ホッピングのためにホップポートのブロックをサブゾーン内のサブキャリアのブロックにマッピングすることを具備し、前記大域的ホッピングを行うことは、大域的ホッピングのためにホップポートのブロックをシステム帯域幅内の任意の位置でサブキャリアのブロックにマッピングすることを具備する請求項４７に記載の方法。
49. 前記局所的ホッピングを行うことは、局所的ホッピングのためにホップポートのブロックをサブゾーン内の連続するサブキャリアのブロックにマッピングすることを具備し、前記大域的ホッピングを行うことは、大域的ホッピングのためにホップポートのブロックを複数のサブキャリアにわたって分散されるサブキャリアの集合にマッピングすることを具備する請求項４７に記載の方法。
50. 局所的ホッピングは、前記第１時間間隔でサブキャリアの第１グループに対して行われ、前記方法は、前記第１時間間隔でサブキャリアの第２グループに対し大域的ホッピングを行うことをさらに具備する請求項４７に記載の方法。

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