JP2010283241A

JP2010283241A - Solid-state imaging element

Info

Publication number: JP2010283241A
Application number: JP2009136738A
Authority: JP
Inventors: Tomohito Nakayama; 智史中山
Original assignee: Nikon Corp
Current assignee: Nikon Corp
Priority date: 2009-06-05
Filing date: 2009-06-05
Publication date: 2010-12-16
Anticipated expiration: 2029-06-05
Also published as: JP5487734B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a solid-state imaging element for reducing a diffusion type dark current by a conductive layer. <P>SOLUTION: The solid-state imaging element includes a photodiode PD generating and accumulating a charge in response to incident light, a floating diffusion part FD for receiving the charge and converting it into a potential, a reset transistor RST for resetting the potential of the floating diffusion part FD, and the conductive layer 60 formed in a predetermined region in a periphery of the photodiode PD and electrically connected to a gate 37 of the reset transistor RST. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、固体撮像素子に関するものである。 The present invention relates to a solid-state imaging device.

従来から、入射光に応じた電荷を生成し蓄積する光電変換部としてのフォトダイオードと、前記電荷を受け取って電位に変換する浮遊拡散部と、前記浮遊拡散部の電位をリセットするリセットトランジスタとを備えた固体撮像素子が提供されている（例えば、下記特許文献１）。 Conventionally, a photodiode as a photoelectric conversion unit that generates and accumulates charge according to incident light, a floating diffusion unit that receives the charge and converts it into a potential, and a reset transistor that resets the potential of the floating diffusion unit A solid-state imaging device is provided (for example, Patent Document 1 below).

このような固体撮像素子では、光を照射しなくても結晶欠陥などから発生する電荷がフォトダイオードに蓄積され、本来の光の信号ではない成分が混じってしまうことがある。これは暗電流と呼ばれ、発生型と拡散型の２タイプがある。発生型の暗電流は、フォトダイオードにより作られる空乏層内で発生する電荷が原因となるもので、空乏層内に結晶欠陥が存在すれば増大する。シリコン表面にまで空乏層が到達している状況においては、ダングリングボンド（未結合手）の影響により更に多くなる。これを回避するため、シリコン表面付近にフォトダイオードと逆の導電型層を設け、空乏層の広がりを防止する構造が採られる（特許文献１の図６）。一方、拡散型の暗電流は、フォトダイオードの空乏層が到達しない場所で発生した電荷（暗電流成分）が、熱拡散によりフォトダイオードに到達する性質のものである。 In such a solid-state imaging device, charges generated from crystal defects or the like are accumulated in the photodiode without being irradiated with light, and components that are not signals of the original light may be mixed. This is called dark current, and there are two types: generation type and diffusion type. The generated dark current is caused by charges generated in the depletion layer formed by the photodiode, and increases if crystal defects exist in the depletion layer. In the situation where the depletion layer has reached the silicon surface, the number is further increased due to the influence of dangling bonds (unbonded hands). In order to avoid this, a structure in which a conductive type layer opposite to the photodiode is provided near the silicon surface to prevent the depletion layer from spreading (FIG. 6 of Patent Document 1) is adopted. On the other hand, the diffusion type dark current has such a property that a charge (dark current component) generated in a place where the depletion layer of the photodiode does not reach reaches the photodiode by thermal diffusion.

特開２００８−１７２００５号公報JP 2008-172005 A

本発明は、拡散型の暗電流を低減することができる固体撮像素子を提供することを目的とする。 An object of this invention is to provide the solid-state image sensor which can reduce a diffusion type dark current.

前記課題を解決するための手段として、以下の各態様を提示する。第１の態様による固体撮像素子は、入射光に応じた電荷を生成し蓄積する光電変換部と、前記電荷を受け取って電位に変換する浮遊拡散部と、前記浮遊拡散部の電位をリセットするリセットトランジスタと、前記光電変換部の周囲の所定領域に形成されかつ前記リセットトランジスタのゲートと電気的に接続された導電層と、を備えたものである。この第１の態様による固体撮像素子は、前記浮遊拡散部の電位に応じた信号を出力する増幅部を備えてもよい。また、この第１の態様による固体撮像素子は、前記光電変換部から前記浮遊拡散部に電荷を転送する転送部や、読み出し行を選択する選択部等を有してもよい。 The following aspects are presented as means for solving the problems. The solid-state imaging device according to the first aspect includes a photoelectric conversion unit that generates and accumulates charges according to incident light, a floating diffusion unit that receives the charges and converts them into a potential, and a reset that resets the potential of the floating diffusion unit A transistor; and a conductive layer formed in a predetermined region around the photoelectric conversion unit and electrically connected to the gate of the reset transistor. The solid-state imaging device according to the first aspect may include an amplifying unit that outputs a signal corresponding to the potential of the floating diffusion unit. The solid-state imaging device according to the first aspect may include a transfer unit that transfers charges from the photoelectric conversion unit to the floating diffusion unit, a selection unit that selects a readout row, and the like.

第２の態様による固体撮像素子は、前記第１の態様において、前記導電層は、前記ゲートを構成する材料が前記ゲートから連続して延びることによって形成されたものである。 In the solid-state imaging device according to the second aspect, in the first aspect, the conductive layer is formed by continuously extending a material constituting the gate from the gate.

第３の態様による固体撮像素子は、前記第１又は第２の態様において、前記導電層は、前記光電変換部の外周の１／８以上に沿うように配置されたものである。 In the solid-state imaging device according to the third aspect, in the first or second aspect, the conductive layer is arranged along 1/8 or more of the outer periphery of the photoelectric conversion unit.

第４の態様による固体撮像素子は、前記第１乃至第３のいずれかの態様において、前記導電層は、前記光電変換部の周囲の所定領域の電荷が前記光電変換部以外の所定箇所に導かれるように、配置されたものである。 The solid-state imaging device according to a fourth aspect is the solid-state imaging device according to any one of the first to third aspects, wherein the conductive layer conducts charges in a predetermined region around the photoelectric conversion unit to a predetermined location other than the photoelectric conversion unit. It is arranged as it is.

第５の態様による固体撮像素子は、第４の態様において、前記所定箇所が、前記浮遊拡散部を含むものである。 In the solid-state imaging device according to the fifth aspect, in the fourth aspect, the predetermined portion includes the floating diffusion portion.

第６の態様による固体撮像素子は、前記第４又は第５の態様において、前記所定箇所が、電源電位が印加される拡散領域を含むものである。 In the solid-state imaging device according to the sixth aspect, in the fourth or fifth aspect, the predetermined portion includes a diffusion region to which a power supply potential is applied.

第７の態様による固体撮像素子は、前記第１乃至第６のいずれかの態様において、前記導電層は、前記浮遊拡散部の一部に絶縁膜を介して重なるように配置されたものである
第８の態様による固体撮像素子は、前記第１乃至第７のいずれかの態様において、前記導電層は、電源電位が印加される拡散領域の一部に絶縁膜を介して重なるように配置されたものである。 A solid-state imaging device according to a seventh aspect is the solid-state imaging device according to any one of the first to sixth aspects, wherein the conductive layer is disposed so as to overlap a part of the floating diffusion portion via an insulating film. In the solid-state imaging device according to the eighth aspect, in any one of the first to seventh aspects, the conductive layer is disposed so as to overlap a part of a diffusion region to which a power supply potential is applied via an insulating film. It is a thing.

第９の態様による固体撮像素子は、前記第１乃至第８のいずれかの態様において、前記リセットトランジスタを構成するソース領域及びドレイン領域が形成された半導体層と、前記半導体層に形成され前記半導体層を所定電位に保つためのコンタクト拡散領域とを備え、前記導電層は前記コンタクト拡散領域を囲むように配置されたものである。 A solid-state imaging device according to a ninth aspect is the semiconductor device according to any one of the first to eighth aspects, wherein a semiconductor layer in which a source region and a drain region constituting the reset transistor are formed, and the semiconductor layer is formed in the semiconductor layer. A contact diffusion region for keeping the layer at a predetermined potential, and the conductive layer is disposed so as to surround the contact diffusion region.

本発明によれば、拡散型の暗電流を低減することができる固体撮像素子を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the solid-state image sensor which can reduce a diffusion type dark current can be provided.

本発明の第１の実施の形態による固体撮像素子を示す概略構成図である。1 is a schematic configuration diagram illustrating a solid-state imaging device according to a first embodiment of the present invention. 図１中の１つの画素を示す回路図である。It is a circuit diagram which shows one pixel in FIG. 図１中の２×２個の画素を模式的に示す概略平面図である。FIG. 2 is a schematic plan view schematically showing 2 × 2 pixels in FIG. 1. 図３中のＡ−Ａ’線に沿った概略断面図及びポテンシャル図である。FIG. 4 is a schematic cross-sectional view and a potential diagram along line A-A ′ in FIG. 3. 図１に示す固体撮像素子の動作の一例を示すタイミングチャートである。2 is a timing chart illustrating an example of the operation of the solid-state imaging device illustrated in FIG. 1. 比較例による固体撮像素子の２×２個の画素を模式的に示す概略平面図である。It is a schematic plan view which shows typically 2 * 2 pixels of the solid-state image sensor by a comparative example. 図６中のＢ−Ｂ’線に沿った概略断面図及びポテンシャル図である。FIG. 7 is a schematic cross-sectional view and potential diagram along line B-B ′ in FIG. 6. 本発明の第２の実施の形態による固体撮像素子の２×２個の画素を模式的に示す概略平面図である。It is a schematic plan view which shows typically 2 * 2 pixels of the solid-state image sensor by the 2nd Embodiment of this invention. 図８中のＣ−Ｃ’線に沿った概略断面図及びポテンシャル図である。FIG. 9 is a schematic cross-sectional view and potential diagram along line C-C ′ in FIG. 8. 本発明の第３の実施の形態による固体撮像素子の２×２個の画素を模式的に示す概略平面図である。It is a schematic plan view which shows typically 2 * 2 pixels of the solid-state image sensor by the 3rd Embodiment of this invention. 本発明の第４の実施の形態による固体撮像素子の２×２個の画素を模式的に示す概略平面図である。It is a schematic plan view which shows typically 2 * 2 pixels of the solid-state image sensor by the 4th Embodiment of this invention. 図１１中のＤ−Ｄ’線に沿った概略断面図及びポテンシャル図である。FIG. 12 is a schematic cross-sectional view and a potential diagram along line D-D ′ in FIG. 11. 本発明の第５の実施の形態による固体撮像素子の２×２個の画素を模式的に示す概略平面図である。It is a schematic plan view which shows typically 2 * 2 pixels of the solid-state image sensor by the 5th Embodiment of this invention. 図１３中のＥ−Ｅ’線に沿った概略断面図及びポテンシャル図である。FIG. 14 is a schematic cross-sectional view and potential diagram along line E-E ′ in FIG. 13.

以下、本発明による固体撮像素子について、図面を参照して説明する。 Hereinafter, a solid-state imaging device according to the present invention will be described with reference to the drawings.

［第１の実施の形態］
図１は、本発明の第１の実施の形態による固体撮像素子１を示す概略構成図である。この固体撮像素子１は、ＣＭＯＳ型固体撮像素子として構成されている。 [First Embodiment]
FIG. 1 is a schematic configuration diagram showing a solid-state imaging device 1 according to the first embodiment of the present invention. The solid-state image sensor 1 is configured as a CMOS solid-state image sensor.

図１に示すように、この固体撮像素子１は、一般的なＣＭＯＳ型固体撮像素子と同様に、垂直走査回路２と、水平走査回路３と、２次元状に配置された複数の画素４と、周知のＣＤＳ回路等を含む読み出し回路５と、出力アンプ６とを有している。各画素４のフォトダイオードＰＤ（図１では図示せず。図２参照）が出力する電気信号が垂直走査回路２によって読み出し回路５に行単位で取り出され、水平走査回路３によって列単位で出力アンプ６を介して出力端子７に画像信号として出力されるようになっている。このように、垂直走査回路２及び水平走査回路３は、画素４を駆動する回路を構成している。画素４が２次元状に配置された領域が画素領域１０である。複数の画素４は、画素領域１０に渡って配置されている。この固体撮像素子１では、垂直走査回路２、水平走査回路３、読み出し回路５及び出力アンプ６が周辺回路を構成している。周辺回路が配置された領域が周辺回路領域である。周辺回路領域は、画素領域１０の周辺に配置されている。 As shown in FIG. 1, the solid-state imaging device 1 includes a vertical scanning circuit 2, a horizontal scanning circuit 3, and a plurality of pixels 4 arranged in a two-dimensional manner, as in a general CMOS solid-state imaging device. And a read circuit 5 including a known CDS circuit and the like, and an output amplifier 6. An electric signal output from the photodiode PD (not shown in FIG. 1; see FIG. 2) of each pixel 4 is taken out by the vertical scanning circuit 2 to the reading circuit 5 in units of rows, and the horizontal scanning circuit 3 outputs an output amplifier in units of columns. 6 is output to the output terminal 7 as an image signal. Thus, the vertical scanning circuit 2 and the horizontal scanning circuit 3 constitute a circuit for driving the pixel 4. A region where the pixels 4 are two-dimensionally arranged is a pixel region 10. The plurality of pixels 4 are arranged over the pixel region 10. In the solid-state imaging device 1, the vertical scanning circuit 2, the horizontal scanning circuit 3, the readout circuit 5, and the output amplifier 6 constitute a peripheral circuit. The area where the peripheral circuit is arranged is the peripheral circuit area. The peripheral circuit area is arranged around the pixel area 10.

図２は、図１中の１つの画素４を示す回路図である。各画素４は、図２に示すように、入射光に応じた電荷を生成し蓄積する光電変換部としてのフォトダイオードＰＤと、前記電荷を受け取って電位に変換する浮遊拡散部（フローティングディフュージョン）ＦＤと、フォトダイオードＰＤから浮遊拡散部ＦＤに電荷を転送する転送部としての転送トランジスタＴＸと、浮遊拡散部ＦＤの電位をリセットするリセットトランジスタＲＳＴと、浮遊拡散部ＦＤの電位に応じた信号を出力する増幅部としての増幅トランジスタＡＭＰと、読み出し行を選択する選択部としての選択トランジスタＳＥＬとを有している。本実施の形態では、画素４のトランジスタＡＭＰ，ＴＸ，ＲＳＴ，ＳＥＬは、全てｎＭＯＳトランジスタである。図２において、ＶＤＤは電源電位である。また、図２において接地電位として示している所定電位ＶＳＳは、配線２４（図３参照）を介してＰ型ウエル５２（図４（ａ）参照）に供給される電位である。 FIG. 2 is a circuit diagram showing one pixel 4 in FIG. As shown in FIG. 2, each pixel 4 includes a photodiode PD as a photoelectric conversion unit that generates and accumulates charges according to incident light, and a floating diffusion unit (floating diffusion) FD that receives the charges and converts them into potentials. A transfer transistor TX as a transfer unit that transfers charges from the photodiode PD to the floating diffusion unit FD, a reset transistor RST that resets the potential of the floating diffusion unit FD, and a signal corresponding to the potential of the floating diffusion unit FD. And an amplifying transistor AMP as an amplifying unit, and a selection transistor SEL as a selecting unit for selecting a readout row. In the present embodiment, the transistors AMP, TX, RST, and SEL of the pixel 4 are all nMOS transistors. In FIG. 2, VDD is a power supply potential. Further, the predetermined potential VSS shown as the ground potential in FIG. 2 is a potential supplied to the P-type well 52 (see FIG. 4A) via the wiring 24 (see FIG. 3).

転送トランジスタＴＸのゲートは行毎に転送線２２に共通に接続され、そこには、転送トランジスタＴＸを制御する制御信号φＴＸが垂直走査回路２から供給される。リセットトランジスタＲＳＴのゲートは行毎にリセット線２１に共通に接続され、そこには、リセットトランジスタＲＳＴを制御する制御信号φＲＳＴが垂直走査回路２から供給される。選択トランジスタＳＥＬのゲートは行毎に選択線２０に共通に接続され、そこには、選択トランジスタＳＥＬを制御する制御信号φＳＥＬが垂直走査回路２から供給される。画素４の選択トランジスタＳＥＬのソースは、列毎に垂直信号線２３に共通に接続されている。選択線２０、リセット線２１及び転送線２２は、垂直走査回路２に接続されている。垂直信号線２３は、読み出し回路５に接続されている。 The gate of the transfer transistor TX is commonly connected to the transfer line 22 for each row, and a control signal φTX for controlling the transfer transistor TX is supplied from the vertical scanning circuit 2 thereto. The gate of the reset transistor RST is commonly connected to the reset line 21 for each row, and a control signal φRST for controlling the reset transistor RST is supplied thereto from the vertical scanning circuit 2. The gates of the selection transistors SEL are commonly connected to the selection line 20 for each row, and a control signal φSEL for controlling the selection transistor SEL is supplied from the vertical scanning circuit 2 to the selection line 20. The sources of the selection transistors SEL of the pixels 4 are commonly connected to the vertical signal line 23 for each column. The selection line 20, the reset line 21 and the transfer line 22 are connected to the vertical scanning circuit 2. The vertical signal line 23 is connected to the readout circuit 5.

図３は、図１中の２×２個の画素４を模式的に示す概略平面図である。ただし、図３において、図中の左側画素４の左辺に沿った部分及び右側画素４の右辺に沿った部分は、図中の左側のフォトダイオードＰＤと右側のフォトダイオードＰＤと間の部分と同様となるが、それらは完全には図示していない。この点は、後述する図８、図１０、図１１及び図１３についても同様である。図４（ａ）は、図３中のＡ−Ａ’線に沿った概略断面図である。図４（ｂ）は、図３中のＡ−Ａ’線に沿った各位置における所定期間中のシリコン表面（半導体表面）の電位を示すポテンシャル図である。図３及び図４（ａ）では、一部の配線等は省略して示している。また、実際には、フォトダイオードＰＤの上部にはカラーフィルタやマイクロレンズが配置されるが、ここでは省略する。 FIG. 3 is a schematic plan view schematically showing 2 × 2 pixels 4 in FIG. 1. However, in FIG. 3, the portion along the left side of the left pixel 4 and the portion along the right side of the right pixel 4 in the drawing are the same as the portion between the left photodiode PD and the right photodiode PD in the drawing. However, they are not fully illustrated. This also applies to FIGS. 8, 10, 11 and 13, which will be described later. FIG. 4A is a schematic cross-sectional view along the line A-A ′ in FIG. 3. FIG. 4B is a potential diagram showing the potential of the silicon surface (semiconductor surface) during a predetermined period at each position along the line A-A ′ in FIG. 3. In FIG. 3 and FIG. 4A, some wirings are omitted. In practice, a color filter and a microlens are disposed above the photodiode PD, but are omitted here.

図３において、符号３０ａ，３０ｂ，３１〜３３は、Ｎ型のシリコン基板５１上に形成されたＰ型ウエル５２（図４（ａ）参照）中に配置されたＮ型不純物拡散領域である。本実施の形態では、拡散領域３３は、図示しない配線により電源電位ＶＤＤが印加される電源拡散領域である。拡散領域３０ａ，３０ｂは、配線４１によって接続され、全体として浮遊拡散部ＦＤを構成している。符号３４〜３７は、ポリシリコン層で構成された前記各トランジスタのゲート電極である。 In FIG. 3, reference numerals 30a, 30b, 31 to 33 denote N-type impurity diffusion regions arranged in a P-type well 52 (see FIG. 4A) formed on an N-type silicon substrate 51. In the present embodiment, the diffusion region 33 is a power supply diffusion region to which the power supply potential VDD is applied through a wiring (not shown). The diffusion regions 30a and 30b are connected by a wiring 41 and constitute a floating diffusion portion FD as a whole. Reference numerals 34 to 37 denote gate electrodes of the respective transistors formed of a polysilicon layer.

フォトダイオードＰＤは、Ｐ型ウエル５２にＮ型層（電荷蓄積層）１５ａ（図４（ａ）参照）が形成されることで構成されている。フォトダイオードＰＤは、入射光を光電変換し、生じた電荷を電荷蓄積層１５ａに蓄積する。このフォトダイオードＰＤは、空乏化防止層をなす高濃度のＰ型層１５ｂ（図５参照）を基板表面側に付加した構造として、埋め込みフォトダイオードとして構成されている。このＰ型層１５ｂによって、発生型の暗電流が低減される。しかし、本発明では、フォトダイオードＰＤは、空乏化防止層１５ｂの無いフォトダイオードにしても良い。各フォトダイオードＰＤは、図４（ａ）に示すように、ＬＯＣＯＳによる厚い素子分離用選択酸化膜５３によって分離されている。必要に応じて、選択酸化膜５３の下にＰ型の分離拡散領域を形成してもよい。なお、素子分離用選択酸化膜５３は、画素領域１０において、フォトダイオードＰＤ、Ｎ型不純物拡散領域３０ａ，３０ｂ，３１〜３３及び後述するＰ型不純物拡散領域３８を除く領域のほぼ全体に形成されている。 The photodiode PD is configured by forming an N-type layer (charge storage layer) 15a (see FIG. 4A) in a P-type well 52. The photodiode PD photoelectrically converts incident light and accumulates the generated charges in the charge accumulation layer 15a. This photodiode PD is configured as a buried photodiode having a structure in which a high concentration P-type layer 15b (see FIG. 5) forming a depletion preventing layer is added to the substrate surface side. The P-type layer 15b reduces the generated dark current. However, in the present invention, the photodiode PD may be a photodiode without the depletion prevention layer 15b. As shown in FIG. 4A, each photodiode PD is isolated by a thick element isolation selective oxide film 53 by LOCOS. If necessary, a P-type isolation diffusion region may be formed under the selective oxide film 53. Note that the element isolation selective oxide film 53 is formed in almost the entire region of the pixel region 10 except for the photodiode PD, N-type impurity diffusion regions 30a, 30b, 31-33 and a P-type impurity diffusion region 38 described later. ing.

なお、図４（ａ）において、５４は薄い酸化膜（絶縁膜）である。図面には示していないが、選択酸化膜５３や酸化膜５４上には、層間絶縁膜や配線等が形成され、さらに、その上に必要に応じてカラーフィルタやマイクロレンズ等が設けられている。 In FIG. 4A, 54 is a thin oxide film (insulating film). Although not shown in the drawing, an interlayer insulating film, wiring, and the like are formed on the selective oxide film 53 and the oxide film 54, and further, a color filter, a microlens, and the like are provided thereon as necessary. .

転送トランジスタＴＸは、フォトダイオードＰＤの電荷蓄積層１５ａをソース、浮遊拡散部ＦＤの拡散領域３０ａをドレインとするＭＯＳトランジスタである。転送トランジスタＴＸは、そのゲート電極３４に印加される転送パルス（制御信号）φＴＸのハイレベル期間にオンし、フォトダイオードＰＤの電荷蓄積層１５ａに蓄積された電荷を浮遊拡散部ＦＤ（拡散領域３０ａ，３０ｂ）に転送する。 The transfer transistor TX is a MOS transistor having the charge storage layer 15a of the photodiode PD as a source and the diffusion region 30a of the floating diffusion portion FD as a drain. The transfer transistor TX is turned on during the high level period of the transfer pulse (control signal) φTX applied to the gate electrode 34, and the charge accumulated in the charge accumulation layer 15a of the photodiode PD is transferred to the floating diffusion portion FD (diffusion region 30a). , 30b).

浮遊拡散部ＦＤ（拡散領域１６ａ，１６ｂ）は、配線４１によって、増幅トランジスタＡＭＰのゲート電極３６に電気的に接続されている。増幅トランジスタＡＭＰは、電源拡散領域３３をドレイン、拡散領域３２をソースとするＭＯＳトランジスタである。増幅トランジスタＡＭＰは、そのゲート電極３６の電圧に応じた電気信号を出力する。したがって、増幅トランジスタＡＭＰは、フォトダイオードＰＤで生成・蓄積された電荷の量に応じた電気信号を出力する。 The floating diffusion portion FD (diffusion regions 16 a and 16 b) is electrically connected to the gate electrode 36 of the amplification transistor AMP by the wiring 41. The amplification transistor AMP is a MOS transistor having the power source diffusion region 33 as a drain and the diffusion region 32 as a source. The amplification transistor AMP outputs an electrical signal corresponding to the voltage of the gate electrode 36. Therefore, the amplification transistor AMP outputs an electrical signal corresponding to the amount of charge generated and accumulated by the photodiode PD.

選択トランジスタＳＥＬは、拡散領域３２をドレイン、拡散領域３１をソースとするＭＯＳトランジスタである。選択トランジスタＳＥＬは、そのゲート電極３５に印加される選択パルス（制御信号）φＳＥＬのハイレベル期間にオンし、増幅トランジスタＡＭＰのソースを垂直信号線２３に接続し、増幅トランジスタＡＭＰの出力を垂直信号線２３に出力する。すなわち、増幅トランジスタＡＭＰと選択トランジスタＳＥＬによって、ソースフォロワによる読み出しが可能となっている。 The selection transistor SEL is a MOS transistor having the diffusion region 32 as a drain and the diffusion region 31 as a source. The selection transistor SEL is turned on during a high level period of the selection pulse (control signal) φSEL applied to the gate electrode 35, connects the source of the amplification transistor AMP to the vertical signal line 23, and outputs the output of the amplification transistor AMP to the vertical signal. Output to line 23. That is, reading by the source follower is possible by the amplification transistor AMP and the selection transistor SEL.

リセットトランジスタＲＳＴは、電源拡散領域３３をドレイン、浮遊拡散部ＦＤの拡散領域３０ｂをソースとするＭＯＳトランジスタである。リセットトランジスタＲＳＴは、そのゲート電極３７に印加されるリセットパルス（制御信号）φＲＳＴのハイレベル期間にオンし、浮遊拡散部ＦＤの電位を電源電位ＶＤＤにリセットする。 The reset transistor RST is a MOS transistor having the power source diffusion region 33 as a drain and the diffusion region 30b of the floating diffusion portion FD as a source. The reset transistor RST is turned on during a high level period of the reset pulse (control signal) φRST applied to the gate electrode 37 to reset the potential of the floating diffusion portion FD to the power supply potential VDD.

画素領域１０において、Ｐ型ウエル５２中には、Ｐ型ウエル５２を所定電位ＶＳＳに保つためのコンタクト拡散領域として、高濃度のＰ型拡散領域３８が配置されている。このＰ型拡散領域３８は、配線２４と接続されたコンタクト用金属（図示せず）とオーミック接合するようになっており、所定電位ＶＳＳが印加される配線２４と接続されている。本実施の形態では、Ｐ型拡散領域３８は、各フォトダイオードＰＤの図３中の下側左寄りの位置に配置されている。 In the pixel region 10, a high-concentration P-type diffusion region 38 is disposed in the P-type well 52 as a contact diffusion region for maintaining the P-type well 52 at a predetermined potential VSS. The P-type diffusion region 38 is in ohmic contact with a contact metal (not shown) connected to the wiring 24 and is connected to the wiring 24 to which a predetermined potential VSS is applied. In the present embodiment, the P-type diffusion region 38 is disposed at a position on the lower left side of each photodiode PD in FIG.

そして、本実施の形態では、一般的なＣＭＯＳ型固体撮像素子とは異なり、図３及び図４（ａ）に示すように、上方から見た（図３中の紙面手前側から見た）平面視で、フォトダイオードＰＤの周囲の所定領域に、導電層６０が形成されている。導電層６０は、自画素４のリセットトランジスタＲＳＴのゲート３７と電気的に接続されている。本実施の形態では、導電層６０は、ゲート３７を構成する材料（本実施の形態では、ポリシリコン）がゲート３７から連続して延びることによって、形成されている。もっとも、例えば、導電層６０を、ゲート３７とは分離するようにゲート３７と同時に形成されたポリシリコン層とし、ゲート３７と導電層６０との間を、ゲート３７及び導電層６０とは異なる階層に形成されたＡｌ膜等の配線を経由して電気的に接続してもよい。 In the present embodiment, unlike a general CMOS type solid-state imaging device, as shown in FIG. 3 and FIG. 4A, the plane is viewed from above (viewed from the front side in FIG. 3). As viewed, a conductive layer 60 is formed in a predetermined region around the photodiode PD. The conductive layer 60 is electrically connected to the gate 37 of the reset transistor RST of the own pixel 4. In the present embodiment, the conductive layer 60 is formed by continuously extending the material constituting the gate 37 (polysilicon in the present embodiment) from the gate 37. However, for example, the conductive layer 60 is a polysilicon layer formed at the same time as the gate 37 so as to be separated from the gate 37, and a layer different from the gate 37 and the conductive layer 60 between the gate 37 and the conductive layer 60. They may be electrically connected via a wiring such as an Al film formed on the substrate.

導電層６０は、フォトダイオードＰＤの周囲の所定領域の電荷がフォトダイオードＰＤ以外の所定箇所に導かれるように、配置されている。本実施の形態では、図３に示すように、フォトダイオードＰＤの下辺のほぼ中央に配置されたゲート３７から、フォトダイオードＰＤの下辺のほぼ１／３及びフォトダイオードＰＤの左辺の全体に沿って、Ｌ字状に配置されている。フォトダイオードＰＤは、平面視でほぼ正方形状をなしている。したがって、本実施の形態では、導電層６０は、フォトダイオードＰＤの外周のほぼ１／３程度に沿うように配置されている。もっとも、導電層６０がフォトダイオードＰＤの外周に沿う長さはこれに限定されるものではない。しかしながら、拡散型の暗電流をある程度低減するためには、導電層６０は、フォトダイオードＰＤの外周の１／８以上に沿うように配置することが好ましく、フォトダイオードＰＤの外周の１／４以上に沿うように配置することがより好ましい。 The conductive layer 60 is disposed so that charges in a predetermined region around the photodiode PD are guided to a predetermined location other than the photodiode PD. In the present embodiment, as shown in FIG. 3, from the gate 37 disposed substantially at the center of the lower side of the photodiode PD, along the approximately one third of the lower side of the photodiode PD and the entire left side of the photodiode PD. Are arranged in an L shape. The photodiode PD has a substantially square shape in plan view. Therefore, in the present embodiment, the conductive layer 60 is disposed along approximately 1/3 of the outer periphery of the photodiode PD. However, the length of the conductive layer 60 along the outer periphery of the photodiode PD is not limited to this. However, in order to reduce the diffusion type dark current to some extent, the conductive layer 60 is preferably disposed along 1/8 or more of the outer periphery of the photodiode PD, and more than 1/4 of the outer periphery of the photodiode PD. It is more preferable to arrange so as to follow.

本実施の形態では、導電層６０は、図３及び図４（ａ）に示すように、導電層６０下の領域（シリコン領域表面）の電荷を、図３中の左側隣接画素４の浮遊拡散部ＦＤの拡散領域３０ａに導くように、図３中の左側隣接画素４の浮遊拡散部ＦＤの拡散領域３０ａの一部に絶縁膜５３，５４を介して重ねられている。なお、導電層６０は、拡散領域３０ａの一部に重なっていなくても、上方から見た平面視で拡散領域３０ａに隣接して配置すればよい。この場合にも、導電層６０下の領域の電荷を、図３中の左側隣接画素４の浮遊拡散部ＦＤの拡散領域３０ａに導くことは、可能である。なお、導電層６０と自画素４のフォトダイオードＰＤとの間の間隔ｄは、導電層６０下の領域の電荷がフォトダイオードＰＤに導かれない程度の間隔に設定されている。 In the present embodiment, as shown in FIGS. 3 and 4A, the conductive layer 60 uses the charge in the region under the conductive layer 60 (the surface of the silicon region) as a floating diffusion of the left adjacent pixel 4 in FIG. 3 is overlapped with a part of the diffusion region 30a of the floating diffusion portion FD of the left adjacent pixel 4 in FIG. 3 via insulating films 53 and 54 so as to lead to the diffusion region 30a of the portion FD. Note that the conductive layer 60 may be disposed adjacent to the diffusion region 30a in plan view as viewed from above, even if it does not overlap with part of the diffusion region 30a. Also in this case, it is possible to guide the charge in the region under the conductive layer 60 to the diffusion region 30a of the floating diffusion portion FD of the left adjacent pixel 4 in FIG. Note that the distance d between the conductive layer 60 and the photodiode PD of the self-pixel 4 is set such that the charge in the region under the conductive layer 60 is not guided to the photodiode PD.

図５は、本実施の形態による固体撮像素子１の動作の一例を示すタイミングチャートである。本実施の形態による固体撮像素子１は、図５に示すように、一般的なＣＭＯＳ型固体撮像素子と同様に駆動されるので、その詳細な説明は省略する。蓄積期間の後、各行の読出期間が順次行われる。図５では、ｎ行目のみについて記載している。 FIG. 5 is a timing chart showing an example of the operation of the solid-state imaging device 1 according to the present embodiment. The solid-state imaging device 1 according to the present embodiment is driven in the same manner as a general CMOS solid-state imaging device, as shown in FIG. After the accumulation period, the readout period for each row is sequentially performed. FIG. 5 shows only the nth row.

図５において、蓄積期間は、メカニカルシャッタ（図示せず）が開いている期間である。蓄積期間において、入射光に応じて光電変換された信号電荷はフォトダイオードＰＤの電荷蓄積層１５ａに蓄えられる。 In FIG. 5, the accumulation period is a period in which a mechanical shutter (not shown) is open. In the accumulation period, the signal charge photoelectrically converted according to the incident light is accumulated in the charge accumulation layer 15a of the photodiode PD.

ｎ行目の読出期間以外の期間中は、ｎ行目のリセットパルスφＲＳＴ（ｎ）がハイレベルにされてｎ行目のリセットトランジスタＲＳＴがオンするとともに、ｎ行目の選択パルスφＳＥＬ（ｎ）がローレベルにされてｎ行目選択トランジスタＳＥＬがオフする。一方、ｎ行目の読出期間中は、ｎ行目のリセットパルスφＲＳＴ（ｎ）がローレベルにされてｎ行目のリセットトランジスタＲＳＴがオフするとともに、ｎ行目の選択パルスφＳＥＬ（ｎ）がハイレベルにされてｎ行目選択トランジスタＳＥＬがオンする。 During a period other than the n-th readout period, the n-th row reset pulse φRST (n) is set to the high level to turn on the n-th row reset transistor RST, and the n-th row selection pulse φSEL (n). Is set to the low level, and the n-th row selection transistor SEL is turned off. On the other hand, during the readout period of the nth row, the reset pulse φRST (n) of the nth row is set to the low level, the reset transistor RST of the nth row is turned off, and the selection pulse φSEL (n) of the nth row is The n-th row selection transistor SEL is turned on by being set to the high level.

読み出し回路５は、ｎ行目の読出期間における期間［１］においてダークレベルを読み出す。その後、ｎ行目の読出期間において、ｎ行目の転送パルスφＴＸ（ｎ）が一旦ハイレベルにされてｎ行目の転送トランジスタＴＸがオンし、ｎ行目の画素４のフォトダイオードＰＤの電荷蓄積層１５ａに蓄えられていた信号電荷は、当該画素４の浮遊拡散部ＦＤ(拡散領域３０ａを含む）に転送される。その後、読み出し回路５は、ｎ行目の読出期間における期間［２］において、真の光信号レベルにダークレベルが重畳したレベルを読み出す。そして、読み出し回路５は、これらの両レベルの差分を取って真の光信号レベルを得る相関二重サンプリング処理を行う。 The readout circuit 5 reads out the dark level during the period [1] in the readout period of the nth row. Thereafter, in the readout period of the n-th row, the transfer pulse φTX (n) in the n-th row is once set to the high level, the transfer transistor TX in the n-th row is turned on, and the charge of the photodiode PD of the pixel 4 in the n-th row The signal charge stored in the storage layer 15a is transferred to the floating diffusion portion FD (including the diffusion region 30a) of the pixel 4. Thereafter, the readout circuit 5 reads out the level in which the dark level is superimposed on the true optical signal level in the period [2] in the readout period of the n-th row. Then, the readout circuit 5 performs correlated double sampling processing for obtaining a true optical signal level by taking the difference between these two levels.

本実施の形態によれば、前述したように、リセットトランジスタＲＳＴのゲート３７と電気的に接続された導電層６０が、フォトダイオードＰＤの下辺のほぼ中央に配置されたゲート３７から、フォトダイオードＰＤの下辺のほぼ１／３及びフォトダイオードＰＤの左辺の全体に沿って、Ｌ字状の帯状に配置されている。そして、導電層６０は、図３中の左側隣接画素４の浮遊拡散部ＦＤの拡散領域３０ａの一部に絶縁膜５３，５４を介して重ねられている。また、導電層６０と自画素４のフォトダイオードＰＤとの間の間隔ｄは、導電層６０下の領域（シリコン領域表面）の電荷がフォトダイオードＰＤに導かれない程度の間隔に設定されている。 According to the present embodiment, as described above, the conductive layer 60 electrically connected to the gate 37 of the reset transistor RST is connected to the photodiode PD from the gate 37 disposed substantially at the lower center of the photodiode PD. It is arranged in an L-shaped strip shape along approximately 1/3 of the lower side of the pixel and the entire left side of the photodiode PD. The conductive layer 60 is overlapped with a part of the diffusion region 30a of the floating diffusion portion FD of the left adjacent pixel 4 in FIG. Further, the distance d between the conductive layer 60 and the photodiode PD of the self-pixel 4 is set such that the charge in the region under the conductive layer 60 (surface of the silicon region) is not guided to the photodiode PD. .

したがって、この導電層６０によって、導電層６０下のシリコン表面（半導体表面）で発生する電荷（ここでは、電子）は、図４（ｂ）に示すように、隣接画素４の浮遊拡散部ＦＤの拡散領域３０ａに吸い込まれ、自画素４のフォトダイオードＰＤには蓄積されず、暗電流とならない。なぜならば、自行の読出期間以外の期間（蓄積期間及びその後でかつ自行の読出期間開始前の期間を含む。）では、リセットトランジスタＲＳＴがオンしており、リセットトランジスタＲＳＴのゲート３７と共に導電層６０は高い電位状態（ハイレベル）にあるため、図４（ｂ）に示すように、導電層６０下（特に、ＬＯＣＯＳによる選択酸化膜５３下）のシリコン表面の電位は、導電層６０が存在しない場合よりも若干高くなるからである。したがって、本実施の形態によれば、導電層６０によって、拡散型の暗電流が低減されることになる。なお、図４（ｂ）は、図３中のＡ−Ａ’線に沿った各位置における所定期間（自行の読出期間以外の期間）中のシリコン表面（半導体表面）の電位を示している。 Therefore, charges (here, electrons) generated by the conductive layer 60 on the silicon surface (semiconductor surface) under the conductive layer 60 are, as shown in FIG. 4B, the floating diffusion portion FD of the adjacent pixel 4. It is sucked into the diffusion region 30a and is not accumulated in the photodiode PD of its own pixel 4 and does not become a dark current. This is because the reset transistor RST is on during the period other than the reading period of the own row (including the accumulation period and the period before and after the start of the reading period of the own row), and the conductive layer 60 together with the gate 37 of the reset transistor RST. 4 is in a high potential state (high level), as shown in FIG. 4B, the conductive layer 60 does not exist at the silicon surface potential under the conductive layer 60 (particularly under the selective oxide film 53 by LOCOS). This is because it is slightly higher than the case. Therefore, according to the present embodiment, the diffusion type dark current is reduced by the conductive layer 60. FIG. 4B shows the potential of the silicon surface (semiconductor surface) during a predetermined period (a period other than the self reading period) at each position along line A-A ′ in FIG. 3.

ここで、本実施の形態による固体撮像素子１と比較される比較例による固体撮像素子について、図６及び図７を参照して説明する。図６は、この比較例による固体撮像素子の２×２個の画素４を模式的に示す概略平面図であり、図３に対応している。図７（ａ）は、図６中のＢ−Ｂ’線に沿った概略断面図であり、図４（ａ）に対応している。図７（ｂ）は、図６中のＢ−Ｂ’線に沿った各位置における所定期間（自行の読出期間以外の期間）中のシリコン表面（半導体表面）の電位を示すポテンシャル図であり、図４（ｂ）に対応している。図６及び図７において、図３及び図４中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。 Here, a solid-state imaging device according to a comparative example compared with the solid-state imaging device 1 according to the present embodiment will be described with reference to FIGS. 6 and 7. FIG. 6 is a schematic plan view schematically showing 2 × 2 pixels 4 of the solid-state imaging device according to this comparative example, and corresponds to FIG. FIG. 7A is a schematic cross-sectional view taken along line B-B ′ in FIG. 6 and corresponds to FIG. FIG. 7B is a potential diagram showing the potential of the silicon surface (semiconductor surface) during a predetermined period (a period other than the self-reading period) at each position along the line BB ′ in FIG. This corresponds to FIG. 6 and 7, the same or corresponding elements as those in FIGS. 3 and 4 are denoted by the same reference numerals, and redundant description thereof is omitted.

この比較例による固体撮像素子が本実施の形態による固体撮像素子１と異なる所は、導電層６０が形成されていない点のみである。この比較例では、導電層６０が形成されていないので、自行の読出期間以外の期間中において、図７（ｂ）に示すように、選択酸化膜５３下のシリコン表面電位は、導電層６０が存在する場合よりも低くなっている。したがって、この比較例では、図７（ｂ）に示すように、その選択酸化膜５３下のシリコン表面で発生した電荷のうちには、自画素４のフォトダイオードＰＤに蓄積されてしまう電荷もあり、その電荷が拡散型の暗電流となってしまう。 The solid-state imaging device according to this comparative example is different from the solid-state imaging device 1 according to the present embodiment only in that the conductive layer 60 is not formed. In this comparative example, since the conductive layer 60 is not formed, as shown in FIG. 7B, the silicon surface potential under the selective oxide film 53 is the same as that of the conductive layer 60 during the period other than the self-reading period. It is lower than if it exists. Therefore, in this comparative example, as shown in FIG. 7B, among the charges generated on the silicon surface under the selective oxide film 53, there are also charges that are accumulated in the photodiode PD of the own pixel 4. The electric charge becomes a diffusion type dark current.

これに対し、本実施の形態による固体撮像素子１では、前述したように、導電層６０によって、自行の読出期間以外の期間では、リセットトランジスタＲＳＴのゲート３７と共に導電層６０は高い電位状態（ハイレベル）にあるため、図４（ｂ）に示すように、導電層６０下（特に、選択酸化膜５３下）のシリコン表面の電位は、導電層６０が存在しない場合よりも若干高くなる。したがって、本実施の形態によれば、導電層６０下のシリコン表面（半導体表面）で発生する電荷は、図４（ｂ）に示すように、隣接画素４の浮遊拡散部ＦＤの拡散領域３０ａに吸い込まれ、自画素４のフォトダイオードＰＤには蓄積されず、暗電流とならない。このように、本実施の形態によれば、シリコン表面の界面準位を介して発生する暗電流成分がフォトダイオードＰＤの電荷蓄積層１５ａに流れ込むのを防ぐことが可能となる。 On the other hand, in the solid-state imaging device 1 according to the present embodiment, as described above, the conductive layer 60 and the gate 37 of the reset transistor RST together with the gate 37 of the reset transistor RST are in a high potential state (high). 4B, the potential of the silicon surface under the conductive layer 60 (particularly under the selective oxide film 53) is slightly higher than when the conductive layer 60 is not present. Therefore, according to the present embodiment, the charge generated on the silicon surface (semiconductor surface) under the conductive layer 60 is transferred to the diffusion region 30a of the floating diffusion portion FD of the adjacent pixel 4 as shown in FIG. It is sucked in and is not accumulated in the photodiode PD of its own pixel 4 and does not become a dark current. As described above, according to the present embodiment, it is possible to prevent the dark current component generated through the interface state of the silicon surface from flowing into the charge storage layer 15a of the photodiode PD.

なお、本実施の形態や前記比較例のように素子分離にＬＯＣＯＳによる選択酸化膜５３を用いる場合には、局所的熱酸化による体積膨張が原因で応力が発生し、結晶欠陥が形成される。このため、前記比較例のように導電層６０を形成しなければ、選択酸化膜５３近傍で拡散型の暗電流が多く発生してしまう。本実施の形態では、導電層６０によって、このような拡散型の暗電流を低減することができるので、その効果は顕著である。 When the selective oxide film 53 by LOCOS is used for element isolation as in this embodiment and the comparative example, stress is generated due to volume expansion due to local thermal oxidation, and crystal defects are formed. Therefore, if the conductive layer 60 is not formed as in the comparative example, a large amount of diffusion type dark current is generated in the vicinity of the selective oxide film 53. In the present embodiment, such a diffusion type dark current can be reduced by the conductive layer 60, and the effect is remarkable.

［第２の実施の形態］
図８は、本発明の第２の実施の形態による固体撮像素子の２×２個の画素４を模式的に示す概略平面図であり、図３に対応している。図９（ａ）は、図８中のＣ−Ｃ’線に沿った概略断面図である。図９（ｂ）は、図８中のＣ−Ｃ’線に沿った各位置における所定期間（自行の読出期間以外の期間）中のシリコン表面（半導体表面）の電位を示すポテンシャル図である。図８及び図９において、図３及び図４中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。 [Second Embodiment]
FIG. 8 is a schematic plan view schematically showing 2 × 2 pixels 4 of the solid-state imaging device according to the second embodiment of the present invention, and corresponds to FIG. FIG. 9A is a schematic cross-sectional view along the line CC ′ in FIG. FIG. 9B is a potential diagram showing the potential of the silicon surface (semiconductor surface) during a predetermined period (a period other than the self-reading period) at each position along the line CC ′ in FIG. 8 and 9, elements that are the same as or correspond to those in FIGS. 3 and 4 are given the same reference numerals, and redundant descriptions thereof are omitted.

本実施の形態による固体撮像素子が前記第１の実施の形態による固体撮像素子１と異なる所は、前記第１の実施の形態では、導電層６０が高濃度のＰ型拡散領域３８を囲んでいないのに対し、本実施の形態では、導電層６０が平面視で高濃度のＰ型拡散領域３８を囲むように更に延在している点のみである。前述したように、高濃度のＰ型拡散領域３８は、Ｐ型ウエル５２中に配置されてＰ型ウエルを所定電位ＶＳＳに保つためのコンタクト領域である。 The solid-state imaging device according to the present embodiment is different from the solid-state imaging device 1 according to the first embodiment. In the first embodiment, the conductive layer 60 surrounds the high-concentration P-type diffusion region 38. In contrast, in the present embodiment, the conductive layer 60 only extends further so as to surround the high-concentration P-type diffusion region 38 in plan view. As described above, the high-concentration P-type diffusion region 38 is a contact region that is disposed in the P-type well 52 and maintains the P-type well at the predetermined potential VSS.

高濃度のＰ型拡散領域３８の形成に際して行われる高濃度のイオン注入は結晶欠陥を誘発するため、拡散型の暗電流を発生する原因となる。前記第１の実施の形態では、導電層６０が高濃度のＰ型拡散領域３８を囲んでいないため、Ｐ型拡散領域３８で発生してＰ型拡散領域３８の周囲における導電層６０が配置されていない領域下に至る電荷が、図３中の下側の隣接画素４のフォトダイオードＰＤに蓄積されてしまう場合があり、その分が暗電流となる。これに対し、本実施の形態では、導電層６０が高濃度のＰ型拡散領域３８を囲んでいるので、Ｐ型拡散領域３８の周囲の電荷は、図９（ｂ）に示すように、浮遊拡散部ＦＤの拡散領域３０ａまで導かれてこれに吸い込まれ、隣接画素４のフォトダイオードＰＤには蓄積されず、暗電流とならない。 The high-concentration ion implantation performed when forming the high-concentration P-type diffusion region 38 induces crystal defects, which causes a diffusion-type dark current. In the first embodiment, since the conductive layer 60 does not surround the high-concentration P-type diffusion region 38, the conductive layer 60 generated in the P-type diffusion region 38 and around the P-type diffusion region 38 is disposed. In some cases, the charge reaching the lower region is accumulated in the photodiode PD of the adjacent pixel 4 on the lower side in FIG. 3, and this amount becomes a dark current. On the other hand, in this embodiment, since the conductive layer 60 surrounds the high-concentration P-type diffusion region 38, the charges around the P-type diffusion region 38 are floating as shown in FIG. 9B. The light is guided to the diffusion region 30a of the diffusion portion FD and sucked into the diffusion region 30a, and is not accumulated in the photodiode PD of the adjacent pixel 4, so that no dark current is generated.

したがって、本実施の形態によれば、前記第１の実施の形態に比べて、より拡散型の暗電流を低減することができる。 Therefore, according to the present embodiment, the diffusion type dark current can be further reduced as compared with the first embodiment.

［第３の実施の形態］
図１０は、本発明の第３の実施の形態による固体撮像素子の２×２個の画素４を模式的に示す概略平面図であり、図８に対応している。図１０において、図８中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。 [Third Embodiment]
FIG. 10 is a schematic plan view schematically showing 2 × 2 pixels 4 of the solid-state imaging device according to the third embodiment of the present invention, and corresponds to FIG. 10, elements that are the same as or correspond to those in FIG. 8 are given the same reference numerals, and redundant descriptions thereof are omitted.

本実施の形態による固体撮像素子が前記第２の実施の形態による固体撮像素子１と異なる所は、本実施の形態では、前記第２の実施の形態に比べて導電層６０の延在する領域を更に拡大した点のみである。 The difference between the solid-state imaging device according to the present embodiment and the solid-state imaging device 1 according to the second embodiment is that the conductive layer 60 extends in the present embodiment as compared to the second embodiment. It is only the point which expanded further.

本実施の形態によれば、前記第２の実施の形態に比べて、更に拡散型の暗電流を低減することができる。 According to the present embodiment, it is possible to further reduce the diffusion type dark current compared to the second embodiment.

［第４の実施の形態］
図１１は、本発明の第４の実施の形態による固体撮像素子の２×２個の画素４を模式的に示す概略平面図であり、図３に対応している。図１２（ａ）は、図１１中のＤ−Ｄ’線に沿った概略断面図であり、図４（ａ）に対応している。図１２（ｂ）は、図１１中のＤ−Ｄ’線に沿った各位置における所定期間（自行の読出期間以外の期間）中のシリコン表面（半導体表面）の電位を示すポテンシャル図であり、図４（ｂ）に対応している。図１１及び図１２において、図３及び図４中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。 [Fourth Embodiment]
FIG. 11 is a schematic plan view schematically showing 2 × 2 pixels 4 of the solid-state imaging device according to the fourth embodiment of the present invention, and corresponds to FIG. FIG. 12A is a schematic cross-sectional view along the line DD ′ in FIG. 11 and corresponds to FIG. FIG. 12B is a potential diagram showing the potential of the silicon surface (semiconductor surface) during a predetermined period (a period other than the self reading period) at each position along the line DD ′ in FIG. This corresponds to FIG. 11 and 12, elements that are the same as or correspond to those in FIGS. 3 and 4 are given the same reference numerals, and redundant descriptions thereof are omitted.

本実施の形態による固体撮像素子が前記第１の実施の形態による固体撮像素子１と異なる所は、以下に説明する点のみである。前記第１の実施の形態では、前述したように、図３に示すように、自画素４のリセットトランジスタＲＳＴのゲート３７に電気的に接続された導電層６０が、導電層６０下の電荷を図３中の左側隣接画素４の浮遊拡散部ＦＤの拡散領域３０ａに導くように、図３中の左側隣接画素４の浮遊拡散部ＦＤの拡散領域３０ａの一部に絶縁膜５３，５４を介して重ねられている。これに対し、本実施の形態では、図１１に示すように、各要素の配置を変更することで、自画素４のリセットトランジスタＲＳＴのゲート３７に電気的に接続された導電層６０が、導電層６０下の電荷を自画素４の浮遊拡散部ＦＤの拡散領域３０ａに導くように、自画素４の浮遊拡散部ＦＤの拡散領域３０ａの一部に絶縁膜５３，５４を介して重ねられている。 The solid-state imaging device according to the present embodiment is different from the solid-state imaging device 1 according to the first embodiment only in the points described below. In the first embodiment, as described above, as shown in FIG. 3, the conductive layer 60 electrically connected to the gate 37 of the reset transistor RST of the self-pixel 4 Insulating films 53 and 54 are interposed in part of the diffusion region 30a of the floating diffusion portion FD of the left adjacent pixel 4 in FIG. 3 so as to lead to the diffusion region 30a of the floating diffusion portion FD of the left adjacent pixel 4 in FIG. Are piled up. On the other hand, in the present embodiment, as shown in FIG. 11, by changing the arrangement of each element, the conductive layer 60 electrically connected to the gate 37 of the reset transistor RST of the own pixel 4 becomes conductive. Overlying a part of the diffusion region 30a of the floating diffusion portion FD of the own pixel 4 via the insulating films 53 and 54 so as to guide the charge under the layer 60 to the diffusion region 30a of the floating diffusion portion FD of the own pixel 4. Yes.

なお、本実施の形態では、導電層６０は、フォトダイオードＰＤの１辺の２／３程度（すなわち、フォトダイオードＰＤの外周の１／６程度）に沿っている。 In the present embodiment, the conductive layer 60 extends along about 2/3 of one side of the photodiode PD (that is, about 1/6 of the outer periphery of the photodiode PD).

本実施の形態によっても、前記第１の実施の形態と同様の利点が得られる。 Also in this embodiment, the same advantages as those in the first embodiment can be obtained.

［第５の実施の形態］
図１３は、本発明の第５の実施の形態による固体撮像素子の２×２個の画素４を模式的に示す概略平面図であり、図３に対応している。図１４（ａ）は、図１３中のＥ−Ｅ’線に沿った概略断面図である。図１４（ｂ）は、図１３中のＥ−Ｅ’線に沿った各位置における所定期間（自行の読出期間以外の期間）中のシリコン表面（半導体表面）の電位を示すポテンシャル図である。図１３及び図１４において、図３及び図４中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。 [Fifth Embodiment]
FIG. 13 is a schematic plan view schematically showing 2 × 2 pixels 4 of the solid-state imaging device according to the fifth embodiment of the present invention, and corresponds to FIG. FIG. 14A is a schematic cross-sectional view along the line EE ′ in FIG. FIG. 14B is a potential diagram showing the potential of the silicon surface (semiconductor surface) during a predetermined period (a period other than the self-reading period) at each position along the line EE ′ in FIG. 13 and 14, the same or corresponding elements as those in FIGS. 3 and 4 are denoted by the same reference numerals, and redundant description thereof is omitted.

本実施の形態による固体撮像素子が前記第１の実施の形態による固体撮像素子１と異なる所は、以下に説明する点のみである。前記第１の実施の形態では、導電層６０下の電荷の吸込み先が浮遊拡散部ＦＤの拡散領域３０ａであるのに対し、本実施の形態では、図１３及び図１４に示すように、浮遊拡散部ＦＤを２つの拡散領域３０ａ，３０ｂに代えて１つのＮ型不純物拡散領域３０で構成するとともに、各要素の配置が変更することで、導電層６０下の電荷の吸込み先が、電源電位ＶＤＤが印加される電源拡散領域３３とされている。すなわち、本実施の形態では、導電層６０は、導電層６０下の領域（シリコン領域表面）の電荷を電源拡散領域３３に導くように、電源拡散領域３３の一部に絶縁膜５３，５４を介して重ねられている。なお、導電層６０は、電源拡散領域３３の一部に重なっていなくても、上方から見た平面視で電源拡散領域３３に隣接して配置してもよい。 The solid-state imaging device according to the present embodiment is different from the solid-state imaging device 1 according to the first embodiment only in the points described below. In the first embodiment, the suction destination of the electric charge under the conductive layer 60 is the diffusion region 30a of the floating diffusion portion FD, whereas in the present embodiment, as shown in FIGS. The diffusion portion FD is configured by one N-type impurity diffusion region 30 instead of the two diffusion regions 30a and 30b, and the arrangement of each element is changed so that the charge suction destination under the conductive layer 60 is the power supply potential. The power supply diffusion region 33 to which VDD is applied is used. That is, in the present embodiment, the conductive layer 60 has the insulating films 53 and 54 formed on a part of the power supply diffusion region 33 so as to guide the charge in the region under the conductive layer 60 (surface of the silicon region) to the power supply diffusion region 33. Are overlaid. The conductive layer 60 may be disposed adjacent to the power supply diffusion region 33 in a plan view as viewed from above, even if it does not overlap with a part of the power supply diffusion region 33.

なお、本実施の形態では、導電層６０は、フォトダイオードＰＤの１辺の全体（すなわち、フォトダイオードＰＤの外周の１／４）に沿っている。 In the present embodiment, the conductive layer 60 is along the entire side of the photodiode PD (that is, ¼ of the outer periphery of the photodiode PD).

以上、本発明の各実施の形態について説明したが、本発明はこれらの実施の形態に限定されるものではない。 Although the embodiments of the present invention have been described above, the present invention is not limited to these embodiments.

例えば、導電層６０は、導電層６０下の電荷が浮遊拡散部ＦＤ及び電源拡散領域３３の両方に導かれるように、配置することも可能である。 For example, the conductive layer 60 can be arranged so that the charge under the conductive layer 60 is guided to both the floating diffusion portion FD and the power supply diffusion region 33.

また、特開２００６−７３７３３号公報に開示されているような固体撮像素子では、列方向に順次並んだ所定数の画素毎に単位セルをなし、単位セル毎に、当該単位セルに属する前記所定数の画素が、１組の浮遊拡散部、増幅トランジスタ、リセットスイッチ及び選択スイッチを共有している。このような固体撮像素子についても、本発明を適用することができる。 Further, in a solid-state imaging device as disclosed in JP-A-2006-73733, a unit cell is formed for each predetermined number of pixels sequentially arranged in the column direction, and the predetermined cell belonging to the unit cell is provided for each unit cell. Several pixels share a set of floating diffusions, amplification transistors, reset switches and selection switches. The present invention can also be applied to such a solid-state imaging device.

１固体撮像素子
３３電源拡散領域
３７リセットトランジスタのゲート
３８Ｐ型拡散領域（コンタクト拡散領域）
６０導電層
ＰＤフォトダイオード
ＦＤ浮遊拡散部
ＲＳＴリセットトランジスタ 1 Solid-state imaging device 33 Power source diffusion region 37 Reset transistor gate 38 P-type diffusion region (contact diffusion region)
60 conductive layer PD photodiode FD floating diffusion RST reset transistor

Claims

A photoelectric conversion unit that generates and accumulates charges according to incident light; and
A floating diffusion that receives the charge and converts it into a potential;
A reset transistor for resetting the potential of the floating diffusion portion;
A conductive layer formed in a predetermined region around the photoelectric conversion unit and electrically connected to the gate of the reset transistor;
A solid-state imaging device comprising:

2. The solid-state imaging device according to claim 1, wherein the conductive layer is formed by continuously extending a material constituting the gate from the gate.

The solid-state imaging device according to claim 1, wherein the conductive layer is disposed so as to extend along 1/8 or more of an outer periphery of the photoelectric conversion unit.

The said conductive layer is arrange | positioned so that the electric charge of the predetermined area | region around the said photoelectric conversion part may be guide | induced to the predetermined places other than the said photoelectric conversion part, The Claim 1 thru | or 3 characterized by the above-mentioned. Solid-state image sensor.

The solid-state imaging device according to claim 4, wherein the predetermined portion includes the floating diffusion portion.

6. The solid-state imaging device according to claim 4, wherein the predetermined portion includes a diffusion region to which a power supply potential is applied.

The solid-state imaging device according to claim 1, wherein the conductive layer is disposed so as to overlap a part of the floating diffusion portion via an insulating film.

The solid-state imaging device according to claim 1, wherein the conductive layer is disposed so as to overlap a part of a diffusion region to which a power supply potential is applied via an insulating film.

A semiconductor layer in which a source region and a drain region constituting the reset transistor are formed, and a contact diffusion region formed in the semiconductor layer for maintaining the semiconductor layer at a predetermined potential;
The solid-state imaging device according to claim 1, wherein the conductive layer is disposed so as to surround the contact diffusion region.