JP2008177357A

JP2008177357A - Solid-state image sensor

Info

Publication number: JP2008177357A
Application number: JP2007009367A
Authority: JP
Inventors: Atsushi Kamashita; 敦釜下
Original assignee: Nikon Corp
Current assignee: Nikon Corp
Priority date: 2007-01-18
Filing date: 2007-01-18
Publication date: 2008-07-31

Abstract

<P>PROBLEM TO BE SOLVED: To reduce a noise phenomenon due to the incidence of intense light to a part of a pixel. <P>SOLUTION: A control line 50 for supplying a control signal ΦRES to the gate 28 of a reset transistor 15 is formed among a power source line 26 (VDD), an FD 12, and a wiring 40, so as to be arranged over a whole area where the power source line VDD, the FD 12, and the wiring 40 are overlapped. Consequently, a part of the control line 50 becomes an electric shield for shielding among the power source line VDD, the FD 12, and the wiring 40. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、固体撮像素子に関するものである。 The present invention relates to a solid-state imaging device.

近年、ビデオカメラや電子スチルカメラなどが広く一般に普及している。これらのカメラには、ＣＣＤ型の固体撮像素子や増幅型の固体撮像素子が使用されている。固体撮像素子は、光電変換部を有する画素がマトリクス状に複数配置されており、各画素の光電変換部にて信号電荷を生成する。 In recent years, video cameras, electronic still cameras, and the like have been widely used. In these cameras, a CCD type solid-state imaging device or an amplification type solid-state imaging device is used. In the solid-state imaging device, a plurality of pixels each having a photoelectric conversion unit are arranged in a matrix, and a signal charge is generated by the photoelectric conversion unit of each pixel.

増幅型固体撮像素子は、画素の光電変換部にて生成・蓄積された信号電荷を画素に設けられた増幅部に導き、増幅部で増幅した信号を画素から出力する。増幅型固体撮像素子では、一般的に、各画素は、入射光に応じた信号電荷を生成し蓄積する光電変換部、前記信号電荷を受け取って前記信号電荷を電圧に変換する電荷電圧変換部、該電荷電圧変換部の電位に応じた信号を出力する増幅部、前記光電変換部から前記電荷電圧変換部に電荷を転送する電荷転送部、及び、前記電荷電圧変換部の電位をリセットするリセット部を、有している。そして、このような増幅型固体撮像素子では、前記増幅部に電源を供給する電源線と、前記電荷電圧変換部に接続された配線と、を備えている。 The amplification type solid-state imaging device guides signal charges generated and accumulated in the photoelectric conversion unit of the pixel to an amplification unit provided in the pixel, and outputs a signal amplified by the amplification unit from the pixel. In an amplification type solid-state imaging device, generally, each pixel includes a photoelectric conversion unit that generates and accumulates signal charges according to incident light, a charge-voltage conversion unit that receives the signal charges and converts the signal charges into a voltage, An amplification unit that outputs a signal corresponding to the potential of the charge-voltage conversion unit, a charge transfer unit that transfers charge from the photoelectric conversion unit to the charge-voltage conversion unit, and a reset unit that resets the potential of the charge-voltage conversion unit have. Such an amplification type solid-state imaging device includes a power supply line for supplying power to the amplification unit and a wiring connected to the charge-voltage conversion unit.

このような増幅型固体撮像素子には、増幅部に接合型電界効果トランジスタ（ＪＦＥＴ）を用いた固体撮像素子（特許文献１）や、増幅部にＭＯＳトランジスタを用いた固体撮像素子（特許文献２）などが提案されている。増幅部にＪＦＥＴを用いた固体撮像素子では、ＪＦＥＴのゲート領域が前記電荷電圧変換部となっている。増幅部にＭＯＳトランジスタを用いた固体撮像素子では、フローティングディフュージョンが前記電荷電圧変換部となっている。 As such an amplification type solid-state imaging device, a solid-state imaging device using a junction field effect transistor (JFET) in an amplification unit (Patent Document 1), or a solid-state imaging device using a MOS transistor in an amplification unit (Patent Document 2). ) Etc. have been proposed. In a solid-state imaging device using a JFET for the amplifying unit, the gate region of the JFET serves as the charge voltage conversion unit. In a solid-state imaging device using a MOS transistor as an amplification unit, a floating diffusion is the charge-voltage conversion unit.

このような従来の増幅型固体撮像素子では、前記電源線と前記電荷電圧変換部及び前記配線との間には、層間絶縁膜が存在するだけであった。
特開平１１−１７７０７６号公報特開平１１−１９６３３１号公報 In such a conventional amplification type solid-state imaging device, only an interlayer insulating film exists between the power supply line and the charge-voltage conversion unit and the wiring.
JP-A-11-177076 Japanese Patent Application Laid-Open No. 11-196331

しかしながら、前記従来の増幅型固体撮像素子では、ある任意の画素にのみ強い光が入射すると、得られた画像上において、その画素と同じ行の画素（光が入射していない画素）も、あたかもわずかな光が入射したかのようにわずかに光ってしまう現象（本願明細書では、「ノイズ現象」と呼ぶ。）が生ずる場合があった。 However, in the conventional amplification type solid-state imaging device, when strong light is incident only on a certain arbitrary pixel, pixels on the same row as the pixel (pixels on which light is not incident) appear as if on the obtained image. There is a case where a phenomenon that light is slightly emitted as if a slight amount of light is incident (referred to as “noise phenomenon” in the present specification) may occur.

本発明は、このような事情に鑑みてなされたもので、前述したノイズ現象を低減することができる固体撮像素子を提供することを目的とする。 The present invention has been made in view of such circumstances, and an object thereof is to provide a solid-state imaging device capable of reducing the noise phenomenon described above.

前記課題を解決するため、本発明の第１の態様による固体撮像素子は、入射光に応じた信号電荷を生成して蓄積する光電変換部、前記信号電荷を受け取って前記信号電荷を電圧に変換する電荷電圧変換部、該電荷電圧変換部の電位に応じた信号を出力する増幅部、前記光電変換部から前記電荷電圧変換部に電荷を転送する電荷転送部、前記電荷電圧変換部の電位をリセットするリセット部、及び、当該画素を選択する選択部を有する画素を、複数備えた固体撮像素子であって、前記増幅部に電源を供給する電源線と、前記電荷電圧変換部に接続された配線とを備え、前記電源線と前記電荷電圧変換部及び／又は前記配線との間に、電気シールドが設けられたものである。 In order to solve the above problems, the solid-state imaging device according to the first aspect of the present invention includes a photoelectric conversion unit that generates and accumulates signal charges according to incident light, receives the signal charges, and converts the signal charges into a voltage. Charge voltage conversion unit, an amplification unit that outputs a signal corresponding to the potential of the charge voltage conversion unit, a charge transfer unit that transfers charges from the photoelectric conversion unit to the charge voltage conversion unit, and a potential of the charge voltage conversion unit A solid-state imaging device including a plurality of pixels each having a reset unit that resets and a selection unit that selects the pixel, and is connected to a power supply line that supplies power to the amplification unit and the charge-voltage conversion unit Wiring, and an electrical shield is provided between the power supply line and the charge-voltage converter and / or the wiring.

本発明の第２の態様による固体撮像素子は、前記第１の態様において、前記電気シールドは、前記電源線と前記電荷電圧変換部及び／又は前記配線とが重なる領域のほぼ全体に渡って配置されたものである。 In the solid-state imaging device according to the second aspect of the present invention, in the first aspect, the electrical shield is disposed over substantially the entire region where the power supply line and the charge-voltage conversion unit and / or the wiring overlap. It has been done.

本発明の第３の態様による固体撮像素子は、前記第１又は第２の態様において、前記電気シールドは、前記電荷転送部を制御する信号を前記電荷転送部に供給する制御線、前記リセット部を制御する信号を前記リセット部に供給する制御線、又は、前記選択部を制御する信号を前記選択部に供給する制御線、あるいは、これらの制御線のうちの１つの制御線と電気的に接続された導電層であるものである。 In the solid-state imaging device according to the third aspect of the present invention, in the first or second aspect, the electrical shield includes a control line for supplying a signal for controlling the charge transfer unit to the charge transfer unit, and the reset unit. A control line for supplying a signal for controlling the selection unit to the reset unit, a control line for supplying a signal for controlling the selection unit to the selection unit, or one of these control lines electrically It is a connected conductive layer.

本発明によれば、前述したノイズ現象を低減することができる固体撮像素子を提供することができる。 According to the present invention, it is possible to provide a solid-state imaging device capable of reducing the noise phenomenon described above.

以下、本発明による固体撮像素子について、図面を参照して説明する。 Hereinafter, a solid-state imaging device according to the present invention will be described with reference to the drawings.

図１は、本発明の一実施の形態による固体撮像素子を示す概略構成図である。本実施の形態による固体撮像素子の基本構成は、前記特許文献２に開示された固体撮像素子の基本構成と同様である。すなわち、本実施の形態による固体撮像素子は、図１に示すように、２次元状に配置された複数の単位画素１（図１では、４つの画素１のみを示す。）と、垂直走査回路２と、水平走査回路３と、信号蓄積部４と、垂直信号線５と、負荷電流源６と、転送ゲート７ａ，７ｂとを備えている。 FIG. 1 is a schematic configuration diagram illustrating a solid-state imaging device according to an embodiment of the present invention. The basic configuration of the solid-state imaging device according to the present embodiment is the same as the basic configuration of the solid-state imaging device disclosed in Patent Document 2. That is, the solid-state imaging device according to the present embodiment includes a plurality of unit pixels 1 (only four pixels 1 are shown in FIG. 1) and a vertical scanning circuit as shown in FIG. 2, a horizontal scanning circuit 3, a signal storage unit 4, a vertical signal line 5, a load current source 6, and transfer gates 7 a and 7 b.

各画素１は、入射光に応じた信号電荷を生成し蓄積する光電変換部としてのフォトダイオード１１と、前記信号電荷を受け取って前記信号電荷を電圧に変換する電荷電圧変換部としてのフローティングディフュージョン（ＦＤ）１２と、ＦＤ１２の電位に応じた信号を出力する増幅部としての画素アンプ１３と、フォトダイオード１１からＦＤ１２に電荷を転送する電荷転送部としての転送トランジスタ１４と、ＦＤの電位をリセットするリセット部としてのリセットトランジスタ１５と、当該画素１を選択する選択部としての行選択トランジスタ１６とを有している。 Each pixel 1 includes a photodiode 11 as a photoelectric conversion unit that generates and accumulates signal charges corresponding to incident light, and a floating diffusion (as a charge-voltage conversion unit that receives the signal charges and converts the signal charges into a voltage. FD) 12, a pixel amplifier 13 as an amplifier that outputs a signal corresponding to the potential of FD 12, a transfer transistor 14 as a charge transfer unit that transfers charges from photodiode 11 to FD 12, and a potential of FD A reset transistor 15 as a reset unit and a row selection transistor 16 as a selection unit for selecting the pixel 1 are included.

転送トランジスタ１４のゲートは、行毎に、垂直走査回路２からの転送トランジスタ１４を制御する制御信号ΦＴＸ（ｎ，ｎ＋１）を転送トランジスタ１４に供給する制御線に、接続されている。リセットトランジスタ１５のゲートは、行毎に、垂直走査回路２からのリセットトランジスタ１５を制御する制御信号ΦＲＥＳ（ｎ，ｎ＋１）をリセットトランジスタ１５に供給する制御線に、接続されている。行選択トランジスタ１６のゲートは、行毎に、垂直走査回路２からの行選択トランジスタ１６を制御する制御信号ΦＳＥＬ（ｎ，ｎ＋１）を行選択トランジスタ１６に供給する制御線に、接続されている。図１において、ＶＤＤは、リセットトランジスタ１５に電源を供給するとともに行選択トランジスタ１６を介して画素アンプ１３に電源を供給する電源線である。 The gate of the transfer transistor 14 is connected to a control line for supplying to the transfer transistor 14 a control signal ΦTX (n, n + 1) for controlling the transfer transistor 14 from the vertical scanning circuit 2 for each row. The gate of the reset transistor 15 is connected to a control line for supplying the reset transistor 15 with a control signal ΦRES (n, n + 1) for controlling the reset transistor 15 from the vertical scanning circuit 2 for each row. The gate of the row selection transistor 16 is connected to a control line that supplies the row selection transistor 16 with a control signal ΦSEL (n, n + 1) for controlling the row selection transistor 16 from the vertical scanning circuit 2 for each row. In FIG. 1, VDD is a power supply line that supplies power to the reset transistor 15 and supplies power to the pixel amplifier 13 via the row selection transistor 16.

光電変換はフォトダイオード１１で行われ、光電荷の蓄積期間中は転送トランジスタ１４はオフ状態であり、画素アンプ１３のゲート（したがって、ＦＤ１２）には、このフォトダイオード１１で光電変換された電荷は転送されない。画素アンプ１３のゲートは、蓄積開始前にリセットトランジスタ１５がオンし、適当な電圧に初期化されている。すなわちこれがダークレベルとなる。次に又は同時に行選択トランジスタ１６がオンになると、負荷電流源６と画素アンプ１３で構成されるソース・フォロワー回路が動作状態になり、ここで転送トランジスタ１４をオンさせることで、フォトダイオード１１に蓄積されていた電荷は、ＦＤ１２に転送され、ＦＤ１２により電圧に変換され、その電位が画素アンプ１３のゲートに印加されることになる。 Photoelectric conversion is performed by the photodiode 11, and the transfer transistor 14 is in an off state during the photoelectric charge accumulation period, and the charge photoelectrically converted by the photodiode 11 is transferred to the gate of the pixel amplifier 13 (therefore, the FD 12). Not transferred. The gate of the pixel amplifier 13 is initialized to an appropriate voltage by turning on the reset transistor 15 before starting the accumulation. That is, this is a dark level. Next or simultaneously, when the row selection transistor 16 is turned on, the source follower circuit composed of the load current source 6 and the pixel amplifier 13 is in an operating state. Here, the transfer transistor 14 is turned on so that the photodiode 11 The accumulated charge is transferred to the FD 12, converted into a voltage by the FD 12, and the potential is applied to the gate of the pixel amplifier 13.

ここで、選択行の出力が垂直信号線５上に発生する。この出力は転送ゲート７ａ，７ｂを介して、信号蓄積部４に蓄積される。信号蓄積部４に一時記憶された出力は、水平走査回路３によって順次出力部Ｖ０へ読み出される。 Here, the output of the selected row is generated on the vertical signal line 5. This output is stored in the signal storage unit 4 through the transfer gates 7a and 7b. The output temporarily stored in the signal storage unit 4 is sequentially read out by the horizontal scanning circuit 3 to the output unit V0.

図２は、本実施の形態による固体撮像素子の動作の一例を示すタイミングチャートである。全画素リセット期間Ｔ１のタイミングで、制御信号ΦＴＸ（ｎ），ΦＴＸ（ｎ＋１）がアクティブになり、全画素のフォトダイオード１１の電荷は、転送トランジスタ１４を介して画素アンプ１３のゲートに転送され、フォトダイオード１１はリセットされる。この状態はフォトダイオード１１のカソード電荷が画素アンプ１３のゲート（したがって、ＦＤ１２）に移って平均化された状態であるが、ＦＤ１２の容量を大きくすることで、フォトダイオード１１のカソードをリセットしたレベルと同様になる。 FIG. 2 is a timing chart showing an example of the operation of the solid-state imaging device according to the present embodiment. At the timing of the all-pixel reset period T1, the control signals ΦTX (n) and ΦTX (n + 1) become active, and the charges of the photodiodes 11 of all the pixels are transferred to the gates of the pixel amplifiers 13 via the transfer transistors 14, The photodiode 11 is reset. This state is a state in which the cathode charge of the photodiode 11 is shifted to the gate of the pixel amplifier 13 (and hence the FD 12) and is averaged, but the level at which the cathode of the photodiode 11 is reset by increasing the capacitance of the FD 12. It will be the same.

この時、対象画像の光量を導光するメカシャッター（図示せず）は開いており、期間Ｔ１の終了と同時に、全画素同時に蓄積を開始する。このメカシャッターは期間Ｔ３において開いたままで、この期間Ｔ３がフォトダイオード１１の蓄積期間となる。 At this time, a mechanical shutter (not shown) that guides the amount of light of the target image is open, and at the same time as the end of the period T1, accumulation starts for all pixels simultaneously. This mechanical shutter remains open in the period T3, and this period T3 becomes the accumulation period of the photodiode 11.

期間Ｔ３が終了する時点Ｔ４で前記メカシャッターは閉じ、フォトダイオード１１の光電荷（信号電荷）の蓄積が終了する。この状態では、フォトダイオード１１に電荷が蓄積されている。次に、各行毎に読み出しがスタートする。すなわち、ｎ行目を読み出してからｎ＋１行目を読み出す。 At the time T4 when the period T3 ends, the mechanical shutter is closed, and the accumulation of photoelectric charges (signal charges) in the photodiode 11 ends. In this state, charges are accumulated in the photodiode 11. Next, reading starts for each row. That is, after reading out the nth row, the n + 1th row is read out.

期間Ｔ５において制御信号ΦＳＥＬ（ｎ）がアクティブになり、当該行の行選択トランジスタ１６がオンし、ｎ行目の全ての画素１の画素アンプ１３で構成されるソース・フォロワー回路が動作状態になる。ここで、画素アンプ１３のゲートは期間Ｔ２において制御信号ΦＲＥＳ（ｎ）がアクティブになり、リセットトランジスタ１５がオンとなり、画素アンプ１３のゲートは初期化される。すなわち、垂直信号線５にはこのダークレベルの信号が出力される。 In a period T5, the control signal ΦSEL (n) becomes active, the row selection transistor 16 of the row is turned on, and the source follower circuit including the pixel amplifiers 13 of all the pixels 1 in the n-th row is activated. . Here, in the period T2, the gate of the pixel amplifier 13 is activated by the control signal ΦRES (n), the reset transistor 15 is turned on, and the gate of the pixel amplifier 13 is initialized. That is, this dark level signal is output to the vertical signal line 5.

次に、期間Ｔ８において制御信号ΦＴＮ（ｎ）がアクティブになり、転送ゲート７ｂがオンし、信号蓄積部４に保持される。この動作は、ｎ行目の全ての画素１に対して同時並列に実行される。ダークレベルの信号蓄積部４への転送が終了した後の期間Ｔ９において、制御信号ΦＴＸ（ｎ）をアクティブとすることで、転送トランジスタ１４をオンとし、フォトダイオード１１に蓄積されていた信号電荷を、ＦＤ１２に転送する。この信号電荷がＦＤ１２により電圧に変換され、転送されてきた信号電荷に見合う分だけリセットレベルから電位が変動し、信号レベルが確定する。 Next, in the period T8, the control signal ΦTN (n) becomes active, the transfer gate 7b is turned on, and is held in the signal storage unit 4. This operation is executed simultaneously in parallel for all the pixels 1 in the nth row. In the period T9 after the transfer to the dark level signal storage unit 4 is completed, the control signal ΦTX (n) is activated to turn on the transfer transistor 14, and the signal charge stored in the photodiode 11 is changed. , Forward to FD12. This signal charge is converted into a voltage by the FD 12, and the potential fluctuates from the reset level by an amount corresponding to the transferred signal charge, and the signal level is determined.

期間Ｔ９の終了後に、制御信号ΦＴＳがアクティブになり、転送ゲート７ａがオンし、信号レベルが信号蓄積部４に保持される。この動作は、ｎ行目の全ての画素１に対して同時並列に実行される。ここで、信号蓄積部４には、ｎ行目の全ての画素１のダークレベルと信号レベルを保持しており、各画素１でのダークレベルと信号レベルとの差をとることでソース・フォロワーのスレシホールド電圧Ｖｔｈバラツキによる固定パターンノイズ（ＦＰＮ）やリセットトランジスタ１５がリセット時に発生するＫＴＣノイズをキャンセルし、Ｓ／Ｎの高いノイズ成分を除去された信号が得られる。 After the period T9 ends, the control signal ΦTS becomes active, the transfer gate 7a is turned on, and the signal level is held in the signal storage unit 4. This operation is executed simultaneously in parallel for all the pixels 1 in the nth row. Here, the signal accumulation unit 4 holds the dark level and the signal level of all the pixels 1 in the n-th row, and the source follower is obtained by taking the difference between the dark level and the signal level in each pixel 1. The fixed pattern noise (FPN) due to the variation of the threshold voltage Vth and the KTC noise generated when the reset transistor 15 is reset cancel the noise component having a high S / N.

水平走査回路３によって、信号蓄積部４に蓄積されたダークレベルと信号レベルの差信号を水平走査し、時系列的に、期間Ｔ７のタイミングで出力される。これでｎ行目の出力は終了である。同様に、制御信号ΦＳＥＬ（ｎ＋１），ΦＲＥＳ（ｎ＋１），ΦＴＸ（ｎ＋１），ΦＴＮ，ΦＴＳを図２に示すようにｎ行目と同様に駆動することで、ｎ＋１行目の信号を読み出すことができる。 The horizontal scanning circuit 3 horizontally scans the difference signal between the dark level and the signal level accumulated in the signal accumulating unit 4 and outputs it in time series at the timing of the period T7. This completes the output of the nth row. Similarly, by driving the control signals ΦSEL (n + 1), ΦRES (n + 1), ΦTX (n + 1), ΦTN, and ΦTS in the same way as the nth row as shown in FIG. it can.

ここで、画素１の構造について、図３及び図４を参照して説明する。図３は、図１中の単位画素１を模式的に示す概略平面図である。図４は、図３中のＡ−Ａ’線に沿った概略断面図である。本実施の形態では、３層による多層配線が用いられているが、図３及び図４では、一部の配線層等は省略して示している。また、実際には、フォトダイオード１１の上部にはカラーフィルタやマイクロレンズが配置されるが、ここでは省略する。 Here, the structure of the pixel 1 will be described with reference to FIGS. FIG. 3 is a schematic plan view schematically showing the unit pixel 1 in FIG. FIG. 4 is a schematic cross-sectional view along the line A-A ′ in FIG. 3. In this embodiment, a multilayer wiring with three layers is used, but some wiring layers and the like are omitted in FIGS. In practice, a color filter and a microlens are disposed on the photodiode 11, but are omitted here.

図３において、符号２１〜２３は、Ｎ型のシリコン基板２４上に形成されたＰ型ウエル２５（図４参照）に形成されたＮ型不純物拡散領域である。また、ＦＤ１２も、Ｐ型ウエル２５に形成されたＮ型不純物拡散領域となっている。拡散領域２１は、３層目の配線層２６からなる電源線ＶＤＤにコンタクト部２６ａで接続された電源拡散部である。電源線ＶＤＤ（配線層２６）は、フォトダイオード１１に対応する領域のみに開口２６ｂを有し、他の領域を全体的に覆うように形成されている。 In FIG. 3, reference numerals 21 to 23 denote N-type impurity diffusion regions formed in a P-type well 25 (see FIG. 4) formed on an N-type silicon substrate 24. The FD 12 is also an N-type impurity diffusion region formed in the P-type well 25. The diffusion region 21 is a power supply diffusion portion connected to the power supply line VDD including the third wiring layer 26 through a contact portion 26a. The power supply line VDD (wiring layer 26) has an opening 26b only in a region corresponding to the photodiode 11, and is formed so as to entirely cover the other region.

図３において、符号２７〜３０は、ポリシリコン層で構成された前記各トランジスタのゲート（電極）である。図面には示していないが、フォトダイオード１１は、Ｐ型ウエル２５にＮ型層（電荷蓄積層）が形成されることで構成されている。このフォトダイオード１１は、空乏化防止層をなす高濃度のＰ型層を基板表面側に付加した構造を持ち、埋め込みフォトダイオードとして構成されている。配線層２６（ＶＤＤ）は、例えば、アルミニウムで構成される。 In FIG. 3, reference numerals 27 to 30 denote gates (electrodes) of the respective transistors formed of a polysilicon layer. Although not shown in the drawing, the photodiode 11 is configured by forming an N-type layer (charge storage layer) in the P-type well 25. This photodiode 11 has a structure in which a high-concentration P-type layer forming a depletion preventing layer is added to the substrate surface side, and is configured as an embedded photodiode. The wiring layer 26 (VDD) is made of, for example, aluminum.

フォトダイオード１１は、入射する光を光電変換し、生じた電荷を電荷蓄積層に蓄積する。フォトダイオード１１の電荷蓄積層に蓄積された電荷は、転送トランジスタ１４がオン状態とされることによってＦＤ１２に転送される。 The photodiode 11 photoelectrically converts incident light and accumulates the generated charges in the charge storage layer. The charges accumulated in the charge accumulation layer of the photodiode 11 are transferred to the FD 12 when the transfer transistor 14 is turned on.

転送トランジスタ１４は、フォトダイオード１１の電荷蓄積層をソース、ＦＤ１２をドレインとするＭＯＳトランジスタである。転送トランジスタ１４は、そのゲート２７に印加される制御信号ΦＴＸ（ｎ，ｎ＋１）により駆動される。 The transfer transistor 14 is a MOS transistor having the charge storage layer of the photodiode 11 as a source and the FD 12 as a drain. The transfer transistor 14 is driven by a control signal ΦTX (n, n + 1) applied to its gate 27.

ＦＤ１２は、アルミニウムなどからなる１層目の配線層で構成された配線４０によって、画素アンプ１３のゲート３０に電気的に接続されている。画素アンプ１３は、拡散領域２２をドレイン、拡散領域２３をソースとするＭＯＳトランジスタである。画素アンプ１３は、そのゲート３０の電圧に応じた電気信号を出力する。したがって、画素アンプ１３は、フォトダイオード１１で生成・蓄積された電荷の量に応じた電気信号を出力する。 The FD 12 is electrically connected to the gate 30 of the pixel amplifier 13 by a wiring 40 formed of a first wiring layer made of aluminum or the like. The pixel amplifier 13 is a MOS transistor having the diffusion region 22 as a drain and the diffusion region 23 as a source. The pixel amplifier 13 outputs an electrical signal corresponding to the voltage of the gate 30. Accordingly, the pixel amplifier 13 outputs an electrical signal corresponding to the amount of charge generated and accumulated by the photodiode 11.

行選択トランジスタ１６は、電源拡散部２１をドレイン、拡散領域２２をソースとするＭＯＳトランジスタである。ゲート２９は、行選択トランジスタ１６のゲートである。行選択トランジスタ１６は、オン状態にされることで、画素アンプ１３の出力を垂直信号線５に出力させる。すなわち、画素アンプ１３と行選択トランジスタ１６によって、ソースフォロワによる読み出しが可能となっている。 The row selection transistor 16 is a MOS transistor having the power supply diffusion portion 21 as a drain and the diffusion region 22 as a source. The gate 29 is the gate of the row selection transistor 16. The row selection transistor 16 is turned on to output the output of the pixel amplifier 13 to the vertical signal line 5. That is, the pixel amplifier 13 and the row selection transistor 16 enable reading by the source follower.

リセットトランジスタ１５は、電源拡散部２１をドレイン、ＦＤ１２をソースとするＭＯＳトランジスタである。ゲート２８は、リセットトランジスタ１５のゲートである。リセットトランジスタ１５は、オン状態にされることで、ＦＤ１２に蓄積されている電荷をリセットする。 The reset transistor 15 is a MOS transistor having the power diffusion unit 21 as a drain and the FD 12 as a source. The gate 28 is the gate of the reset transistor 15. The reset transistor 15 is turned on to reset the electric charge accumulated in the FD 12.

垂直信号線５は、１層目の配線層で構成され、拡散領域２３に電気的に接続されている。図３では、前述した制御信号ΦＴＸ，ΦＲＥＳ，ΦＳＥＬをそれぞれ供給する各制御線のうち、制御信号ΦＲＥＳを供給する制御線５０のみを示し、各制御信号ΦＴＸ，ΦＳＥＬをそれぞれ供給する各制御線は省略している。図３では、理解を容易にするため、制御線５０の外形を破線で示している。制御線５０及び他の各制御線は、アルミニウムなどからなる２層目の配線層によって構成されている。なお、制御線５０は、コンタクト部２８ａでリセットトランジスタ１５のゲート２８に接続されている。 The vertical signal line 5 is composed of a first wiring layer and is electrically connected to the diffusion region 23. FIG. 3 shows only the control line 50 that supplies the control signal ΦRES among the control lines that supply the control signals ΦTX, ΦRES, and ΦSEL, and the control lines that supply the control signals ΦTX and ΦSEL respectively. Omitted. In FIG. 3, the outer shape of the control line 50 is indicated by a broken line for easy understanding. The control line 50 and the other control lines are constituted by a second wiring layer made of aluminum or the like. The control line 50 is connected to the gate 28 of the reset transistor 15 through a contact portion 28a.

図４において、３４はＬＯＣＯＳによるフィールド酸化膜、４１はゲート２７〜３０等のポリシリコン層と配線４０や垂直信号線５等の１層目の配線層との間の層間絶縁膜、４２は１層目の配線層と２層目の配線層との間の層間絶縁膜、４３は２層目の配線層と電源線ＶＤＤ（３層目の配線層２６）との間の層間絶縁膜である。 In FIG. 4, 34 is a field oxide film by LOCOS, 41 is an interlayer insulating film between a polysilicon layer such as gates 27 to 30 and the first wiring layer such as wiring 40 and vertical signal line 5, and 42 is 1 An interlayer insulating film between the second wiring layer and the second wiring layer, and 43 is an interlayer insulating film between the second wiring layer and the power supply line VDD (third wiring layer 26). .

本実施の形態では、図３及び図４に示すように、２層目の配線層により構成された制御線５０は、電源線ＶＤＤ（３層目の配線層２６）とＦＤ１２及びその配線４０との間において、電源線ＶＤＤとＦＤ１２及び配線４０とが重なる領域の全体にも及ぶように形成されている。これにより、制御線５０における前記重なる領域に形成された部分が、電源線ＶＤＤとＦＤ１２及び配線４０との間をシールドする電気シールドとなっている。 In the present embodiment, as shown in FIGS. 3 and 4, the control line 50 constituted by the second wiring layer includes the power supply line VDD (third wiring layer 26), the FD 12, and its wiring 40. The power supply line VDD, the FD 12, and the wiring 40 are formed so as to cover the entire region. Thereby, the portion formed in the overlapping region in the control line 50 is an electric shield that shields between the power supply line VDD and the FD 12 and the wiring 40.

ここで、制御線５０をこのように配置して、制御線５０の一部を、電源線ＶＤＤとＦＤ１２及び配線４０との間をシールドする電気シールドとすることの、技術的意義について、図５及び図６に示す比較例と比較して説明する。図５は、本実施の形態による固体撮像素子と比較される比較例に係る固体撮像素子を模式的に示す概略平面図であり、図３に対応している。図６は、図５中のＢ−Ｂ’線に沿った概略断面図であり、図４に対応している。この比較例が本実施の形態と異なる所は、制御線５０の平面視での配置が変更され、制御線５０は電源線ＶＤＤとＦＤ１２及び配線４０とが重なる領域には及んでおらず、電源線ＶＤＤとＦＤ１２及び配線４０との間には、層間絶縁膜４１〜４３が存在するだけで導電層は存在していない点のみである。この比較例は従来技術に相当している。 Here, regarding the technical significance of arranging the control line 50 in this way and forming a part of the control line 50 as an electric shield that shields between the power supply line VDD and the FD 12 and the wiring 40, FIG. And it demonstrates in comparison with the comparative example shown in FIG. FIG. 5 is a schematic plan view schematically showing a solid-state imaging device according to a comparative example compared with the solid-state imaging device according to the present embodiment, and corresponds to FIG. FIG. 6 is a schematic cross-sectional view along the line B-B ′ in FIG. 5 and corresponds to FIG. 4. This comparative example is different from the present embodiment in that the arrangement of the control line 50 in plan view is changed, and the control line 50 does not reach the region where the power supply line VDD, the FD 12 and the wiring 40 overlap. Between the line VDD and the FD 12 and the wiring 40, only the interlayer insulating films 41 to 43 exist, and no conductive layer exists. This comparative example corresponds to the prior art.

このような比較例では、ある任意の画素１にのみ強い光が入射すると、得られた画像上において、その画素１と同じ行の画素１（光が入射していない画素）も、あたかもわずかな光が入射したかのようにわずかに光ってしまうノイズ現象が生ずる。本発明者の研究の結果、このノイズ現象の原因の１つが次の通りであることが判明した。すなわち、前記比較例では、電源線ＶＤＤとＦＤ１２及び配線４０との間には、層間絶縁膜４１〜４３が存在するのみであるので、その間にカップリングが生ずる。強い光が入射した画素１では、フォトダイオード１１から転送トランジスタ１４を介してＦＤ１２に転送される信号電荷の量が大きい。よって、強い光が入射した画素１では、ＦＤ１２及びそれの配線４０の電位が大きく低下し、ＦＤ１２及び配線４０の電位の変動が大きい。その結果、強い光が入射した画素１において、ＦＤ１２及び配線４０と電源線ＶＤＤとの間がカップリングしていることから、ＦＤ１２及び配線４０の電位の変動に従って電源線ＶＤＤの電位も変動してしまう。電源線ＶＤＤは全画素に共通であるので、光が入射していない画素１において、ＦＤ１２及び配線４０と電源線ＶＤＤとの間がカップリングしていることから、電源線ＶＤＤの電位の変動に従ってＦＤ１２の電位が変動してしまう。このように、光が入射していない画素においては、強い光が入射した画素１の影響を受けて、ＦＤ１２及び配線４０と電源線ＶＤＤとの間のカップリングに基づいて、電源線ＶＤＤの電位及びＦＤ１２の電位が両方とも変動してしまう。その結果、強い光が入射した画素１と同じ行の画素１は、同時に読み出されることから、同じ行の実際には光が入射していない画素１から、ＶＤＤの電位の変動及びＦＤ１２の電位の変動に応じた信号が光信号として垂直信号線５に出力されてしまう。これが、前記ノイズ現象の１つの原因である。 In such a comparative example, when strong light is incident only on a certain arbitrary pixel 1, on the obtained image, pixels 1 in the same row as the pixel 1 (pixels on which light is not incident) are also slightly present. A noise phenomenon occurs in which light shines slightly as if light is incident. As a result of the inventor's research, it has been found that one of the causes of this noise phenomenon is as follows. In other words, in the comparative example, only the interlayer insulating films 41 to 43 exist between the power supply lines VDD and the FD 12 and the wiring 40, and therefore coupling occurs between them. In the pixel 1 in which strong light is incident, the amount of signal charge transferred from the photodiode 11 to the FD 12 via the transfer transistor 14 is large. Therefore, in the pixel 1 where the strong light is incident, the potential of the FD 12 and the wiring 40 thereof is greatly lowered, and the fluctuation of the potential of the FD 12 and the wiring 40 is large. As a result, since the FD 12 and the wiring 40 and the power supply line VDD are coupled in the pixel 1 where the strong light is incident, the potential of the power supply line VDD also varies according to the variation in the potential of the FD 12 and the wiring 40. End up. Since the power supply line VDD is common to all the pixels, the FD 12 and the wiring 40 are coupled to the power supply line VDD in the pixel 1 where no light is incident. The potential of the FD 12 changes. As described above, in the pixel in which light is not incident, the potential of the power supply line VDD is affected by the pixel 1 in which strong light is incident, and based on the coupling between the FD 12 and the wiring 40 and the power supply line VDD. And both the potentials of the FD 12 fluctuate. As a result, since the pixels 1 in the same row as the pixels 1 to which the intense light is incident are read out simultaneously, the fluctuation in the potential of VDD and the potential of the FD 12 are changed from the pixels 1 in the same row to which the light is not actually incident. A signal corresponding to the fluctuation is output to the vertical signal line 5 as an optical signal. This is one cause of the noise phenomenon.

これに対し、本実施の形態では、制御線５０が、電源線ＶＤＤとＦＤ１２及び配線４０との間において、電源線ＶＤＤとＦＤ１２及び配線４０とが重なる領域の全体にも及ぶように形成され、制御線５０の一部が電源線ＶＤＤとＦＤ１２及び配線４０との間をシールドする電気シールドとなっている。したがって、ＦＤ１２及び配線４０と電源線ＶＤＤとの間がカップリングしないかあるいはそのカップリングが弱められる。よって、本実施の形態によれば、比較例の場合に比べて、強い光が入射した画素１の影響が低減され、光が入射していない画素１における電源線ＶＤＤの電位及びＦＤ１２の電位の変動が抑制され、前記ノイズ現象が抑制される。 In contrast, in the present embodiment, the control line 50 is formed so as to cover the entire region where the power supply lines VDD, FD12, and the wiring 40 overlap between the power supply lines VDD, the FD12, and the wiring 40. A part of the control line 50 is an electric shield that shields between the power supply line VDD and the FD 12 and the wiring 40. Therefore, coupling between the FD 12 and the wiring 40 and the power supply line VDD is not coupled, or the coupling is weakened. Therefore, according to the present embodiment, compared to the comparative example, the influence of the pixel 1 to which strong light is incident is reduced, and the potential of the power supply line VDD and the potential of the FD 12 in the pixel 1 to which no light is incident are reduced. The fluctuation is suppressed and the noise phenomenon is suppressed.

なお、前記実施の形態では、制御線５０が、電源線ＶＤＤとＦＤ１２及び配線４０との間において、電源線ＶＤＤとＦＤ１２及び配線４０とが重なる領域の全体にも及ぶように形成されていたが、本発明はこれに限定されるものではない。本発明では、電源線ＶＤＤとＦＤ１２及び／又は配線４０との間に、電気シールドを設ければよい。ただし、この電気シールドは、ノイズ現象低減効果を高めるためには、電源線ＶＤＤとＦＤ１２及び／又は配線４０とが重なる領域のほぼ全体に渡って配置することが好ましい。 In the above embodiment, the control line 50 is formed so as to cover the entire region where the power supply lines VDD, FD12, and the wiring 40 overlap between the power supply lines VDD, the FD12, and the wiring 40. However, the present invention is not limited to this. In the present invention, an electrical shield may be provided between the power supply line VDD and the FD 12 and / or the wiring 40. However, this electrical shield is preferably arranged over almost the entire region where the power supply line VDD and the FD 12 and / or the wiring 40 overlap in order to enhance the noise phenomenon reduction effect.

例えば、制御線５０は、電源線ＶＤＤとＦＤ１２及び配線４０とが重なる領域の一部にのみ及ぶように形成してもよい。この場合、前記実施の形態に比べるとノイズ現象低減効果は低下するものの、前記比較例に比べるとノイズ現象を低減することができる。 For example, the control line 50 may be formed so as to cover only a part of a region where the power line VDD, the FD 12, and the wiring 40 overlap. In this case, although the noise phenomenon reduction effect is reduced as compared with the embodiment, the noise phenomenon can be reduced as compared with the comparative example.

また、制御線５０自体を、電源線ＶＤＤとＦＤ１２及び配線４０との間をシールドする電気シールドとして用いるのではなく、例えば、当該電気シールドとして、制御線５０とは別の階層（ただし、電源線ＶＤＤとＦＤ１２及び配線４０との間の階層）において前記重なる領域に導電層を設け、この導電層を制御線５０（あるいは、制御信号ΦＴＸを供給する制御線又は制御信号ΦＳＥＬを供給する制御線）に電気的に接続してもよい。 Further, the control line 50 itself is not used as an electric shield that shields between the power supply lines VDD and the FD 12 and the wiring 40. For example, as the electric shield, the control line 50 is separated from the control line 50 (however, the power supply line A conductive layer is provided in the overlapping region (hierarchy between VDD, FD12, and wiring 40), and this conductive layer is provided as a control line 50 (or a control line for supplying a control signal ΦTX or a control line for supplying a control signal ΦSEL). You may electrically connect to.

さらに、制御信号ΦＲＥＳを供給する制御線５０の代わりに、制御信号ΦＴＸを供給する制御線又は制御信号ΦＳＥＬを供給する制御線を、電源線ＶＤＤとＦＤ１２及び配線４０との間において、電源線ＶＤＤとＦＤ１２及び配線４０とが重なる領域の全体にも及ぶように形成し、当該制御線の一部を、電源線ＶＤＤとＦＤ１２及び配線４０との間をシールドする電気シールドとしてもよい。 Further, instead of the control line 50 for supplying the control signal ΦRES, a control line for supplying the control signal ΦTX or a control line for supplying the control signal ΦSEL is connected between the power supply line VDD and the FD 12 and the wiring 40. The FD 12 and the wiring 40 may be formed over the entire overlapping area, and a part of the control line may be an electric shield that shields between the power supply line VDD and the FD 12 and the wiring 40.

以上、本発明の一実施の形態及びその変形例について説明したが、本発明はこれらに限定されるものではない。 As mentioned above, although one Embodiment of this invention and its modification were demonstrated, this invention is not limited to these.

例えば、本発明は、特許文献１に開示されているような、増幅部に接合型電界効果トランジスタを用いた固体撮像素子にも、適用することができる。 For example, the present invention can also be applied to a solid-state imaging device using a junction field effect transistor in the amplifying unit as disclosed in Patent Document 1.

本発明の一実施の形態による固体撮像素子を示す概略構成図である。It is a schematic block diagram which shows the solid-state image sensor by one embodiment of this invention. 図１に示す固体撮像素子の動作の一例を示すタイミングチャートである。2 is a timing chart illustrating an example of the operation of the solid-state imaging device illustrated in FIG. 1. 図１中の単位画素を模式的に示す概略平面図である。FIG. 2 is a schematic plan view schematically showing a unit pixel in FIG. 1. 図３中のＡ−Ａ’線に沿った概略断面図である。FIG. 4 is a schematic cross-sectional view along the line A-A ′ in FIG. 3. 比較例による固体撮像素子を示す概略平面図である。It is a schematic plan view which shows the solid-state image sensor by a comparative example. 図５中のＢ−Ｂ’線に沿った概略断面図である。FIG. 6 is a schematic sectional view taken along line B-B ′ in FIG. 5.

Explanation of symbols

１画素
１１フォトダイオード
１２フローティングディフュージョン（ＦＤ）
２６（ＶＤＤ）電源線
４０ＦＤに接続された配線
５０制御線 1 pixel 11 photodiode 12 floating diffusion (FD)
26 (VDD) power supply line 40 wiring connected to FD 50 control line

Claims

A photoelectric conversion unit that generates and accumulates signal charge according to incident light, a charge-voltage conversion unit that receives the signal charge and converts the signal charge into voltage, and outputs a signal according to the potential of the charge-voltage conversion unit A plurality of pixels each including an amplification unit, a charge transfer unit that transfers charges from the photoelectric conversion unit to the charge-voltage conversion unit, a reset unit that resets the potential of the charge-voltage conversion unit, and a selection unit that selects the pixel A solid-state imaging device comprising:
A power supply line for supplying power to the amplification unit, and wiring connected to the charge-voltage conversion unit,
An electric shield is provided between the power supply line and the charge-voltage converter and / or the wiring.

The solid-state imaging device according to claim 1, wherein the electrical shield is disposed over substantially the entire region where the power supply line and the charge-voltage conversion unit and / or the wiring overlap.

The electrical shield is a control line for supplying a signal for controlling the charge transfer unit to the charge transfer unit, a control line for supplying a signal for controlling the reset unit to the reset unit, or a signal for controlling the selection unit 3. The solid-state imaging device according to claim 1, wherein the solid-state imaging element is a control line that supplies the selection unit to the selection unit, or a conductive layer electrically connected to one of these control lines.