JP6775206B2

JP6775206B2 - Imaging device

Info

Publication number: JP6775206B2
Application number: JP2019033996A
Authority: JP
Inventors: 佐藤　好弘; 好弘佐藤; 平瀬　順司; 順司平瀬
Original assignee: Panasonic Intellectual Property Management Co Ltd
Current assignee: Panasonic Intellectual Property Management Co Ltd
Priority date: 2019-02-27
Filing date: 2019-02-27
Publication date: 2020-10-28
Anticipated expiration: 2034-12-26
Also published as: JP2019091937A

Description

本願は、光電変換膜を有する固体撮像装置（以下、単に「撮像装置」と称する場合がある。）に関する。 The present application relates to a solid-state image sensor having a photoelectric conversion film (hereinafter, may be simply referred to as an "imaging device").

ＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）型の固体撮像装置として積層型の固体撮像装置が提案されている。積層型の固体撮像装置では、半導体基板の最表面に光電変換膜が積層され、光電変換膜内において光電変換によって発生した信号電荷を電荷蓄積領域、いわゆるＦＤ（ＦｌｏａｔｉｎｇＤｉｆｆｕｓｉｏｎ）に蓄積する。固体撮像装置は、半導体基板内でＣＣＤ（ＣｈａｒｇｅＣｏｕｐｌｅｄＤｅｖｉｃｅ）回路またはＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭＯＳ）回路を用いてその蓄積された電荷を読み出す。例えば特許文献１が、そのような固体撮像装置を開示している。 A stacked solid-state image pickup device has been proposed as a MOS (Metal Oxide Semi-Ductor) type solid-state image pickup device. In a laminated solid-state image sensor, a photoelectric conversion film is laminated on the outermost surface of a semiconductor substrate, and signal charges generated by photoelectric conversion in the photoelectric conversion film are stored in a charge storage region, so-called FD (Floating Diffusion). The solid-state image sensor reads out the accumulated charge using a CCD (Charge Coupled Device) circuit or a CMOS (Complementary MOS) circuit in the semiconductor substrate. For example, Patent Document 1 discloses such a solid-state image sensor.

特開２００９−１６４６０４号公報JP-A-2009-164604

上述した従来の積層型の固体撮像装置では、リーク電流（以下、「暗電流」と称する場合がある。）をさらに低減するための技術開発が望まれている。本願の限定的ではないある例示的な一実施形態は、暗電流による影響を抑制して高画質で撮像を行うことが可能な積層型の固体撮像装置を提供する。 In the conventional stacked solid-state image sensor described above, it is desired to develop a technique for further reducing the leakage current (hereinafter, may be referred to as "dark current"). One non-limiting exemplary embodiment of the present application provides a stacked solid-state image sensor capable of suppressing the influence of dark current and performing image quality with high image quality.

上記課題を解決するために、本開示の一態様は、入射光を光電変換する光電変換部と、光電変換部の信号を増幅する増幅トランジスタと、光電変換部の電圧を初期化するリセットトランジスタと、を含む単位画素セルを備え、増幅トランジスタは半導体基板に設けられた第１のウェル領域に形成され、リセットトランジスタは半導体基板に設けられた第２のウェル領域に形成され、第１のウェル領域と第２のウェル領域とは電気的に分離されている、撮像装置を含む。 In order to solve the above problems, one aspect of the present disclosure includes a photoelectric conversion unit that photoelectrically converts incident light, an amplification transistor that amplifies the signal of the photoelectric conversion unit, and a reset transistor that initializes the voltage of the photoelectric conversion unit. The unit pixel cell including, is provided, the amplification transistor is formed in the first well region provided on the semiconductor substrate, the reset transistor is formed in the second well region provided on the semiconductor substrate, and the first well region is formed. And the second well region are electrically separated and include an imaging device.

本開示の一態様によれば、暗電流による影響を抑制して高画質で撮像を行うことが可能な積層型の固体撮像装置を提供できる。 According to one aspect of the present disclosure, it is possible to provide a stacked solid-state image sensor capable of suppressing the influence of dark current and performing imaging with high image quality.

図１は、例示的な第１の実施形態による撮像装置１の構成を示す模式図である。FIG. 1 is a schematic view showing a configuration of an image pickup apparatus 1 according to an exemplary first embodiment. 図２は、例示的な第１の実施形態による単位画素セル１００の回路構成を示す模式図である。FIG. 2 is a schematic diagram showing a circuit configuration of a unit pixel cell 100 according to an exemplary first embodiment. 図３は、複数の単位画素セル１００を２次元に配列して構成された撮像装置１の四隅のうちの１つの近辺の様子を示す模式図である。FIG. 3 is a schematic view showing a state in the vicinity of one of the four corners of the image pickup apparatus 1 configured by arranging a plurality of unit pixel cells 100 in two dimensions. 図４は、例示的な第１の実施形態による単位画素セル１００に着目したとき、そのレイアウトの様子を示す模式図である。FIG. 4 is a schematic diagram showing a state of the layout when focusing on the unit pixel cell 100 according to the exemplary first embodiment. 図５は、図４に示されるＡ−Ａ’線に沿って単位画素セル１００を切断したときの断面を示す断面図である。FIG. 5 is a cross-sectional view showing a cross section when the unit pixel cell 100 is cut along the AA'line shown in FIG. 図６は、図４に示されるＡ−Ａ’線に沿って、例示的な第１の実施形態の変形例による単位画素セル１００を切断したときの断面を示す断面図である。FIG. 6 is a cross-sectional view showing a cross section when the unit pixel cell 100 according to the modified example of the first embodiment is cut along the AA'line shown in FIG. 図７は、例示的な第２の実施形態による撮像装置１の構成を示す模式図である。FIG. 7 is a schematic view showing the configuration of the image pickup apparatus 1 according to the second embodiment. 図８は、例示的な第２の実施形態による単位画素セル１００の回路構成を示す模式図である。FIG. 8 is a schematic diagram showing a circuit configuration of a unit pixel cell 100 according to an exemplary second embodiment. 図９は、例示的な第２の実施形態による単位画素セル１００に着目したとき、そのレイアウトの様子を示す模式図である。FIG. 9 is a schematic view showing a state of the layout when focusing on the unit pixel cell 100 according to the second embodiment.

積層型の固体撮像装置においては、暗電流の改善が求められている。特に、暗電流のうち、ＦＤおよび基板の間の暗電流の改善が要求されている。一般に、その暗電流を低減するためには、ＦＤ電圧と、基板電圧との差を小さくすることが有効である。ＦＤ電圧とは、ＦＤに蓄積された電荷の量に応じた電位を意味する。 In a stacked solid-state image sensor, improvement of dark current is required. In particular, among the dark currents, improvement of the dark current between the FD and the substrate is required. Generally, in order to reduce the dark current, it is effective to reduce the difference between the FD voltage and the substrate voltage. The FD voltage means a potential corresponding to the amount of electric charge accumulated in the FD.

ＦＤ電圧は、後述する増幅トランジスタのゲートに入力電圧として印加される。そのため、ＦＤ電圧を小さくすると、増幅トランジスタの入力電圧が低下する。その結果、画素回路の動作レンジが確保されず、画素回路を駆動することが困難となる。換言すると、十分な駆動電流を確保することができない。後述する「画素回路」とは、ＦＤに蓄積された電荷の量に応じて発生する信号電圧を外部に出力する回路を指す。 The FD voltage is applied as an input voltage to the gate of the amplification transistor described later. Therefore, when the FD voltage is reduced, the input voltage of the amplification transistor is lowered. As a result, the operating range of the pixel circuit is not secured, and it becomes difficult to drive the pixel circuit. In other words, it is not possible to secure a sufficient drive current. The “pixel circuit” described later refers to a circuit that outputs a signal voltage generated according to the amount of electric charge stored in the FD to the outside.

このような課題に鑑み、本願発明者は、新規な構造を備えた撮像装置に想到した。本開示の一態様の概要は以下の項目に記載のとおりである。 In view of such problems, the inventor of the present application has come up with an imaging device having a novel structure. The outline of one aspect of the present disclosure is as described in the following items.

〔項目１〕
入射光を光電変換する光電変換部と、光電変換部の信号を増幅する増幅トランジスタと、光電変換部の電圧を初期化するリセットトランジスタと、を含む単位画素セルを備え、増幅トランジスタは半導体基板に設けられた第１のウェル領域に形成され、リセットトランジスタは半導体基板に設けられた第２のウェル領域に形成され、第１のウェル領域と第２のウェル領域とは電気的に分離されていることを特徴とした撮像装置。
この構成によると、単位画素セル１００において、第１のウェル領域と、第２のウェル領域とにそれぞれ独立したウェル電位を与えることができる。 [Item 1]
A unit pixel cell including a photoelectric conversion unit that photoelectrically converts incident light, an amplification transistor that amplifies the signal of the photoelectric conversion unit, and a reset transistor that initializes the voltage of the photoelectric conversion unit is provided, and the amplification transistor is mounted on a semiconductor substrate. It is formed in the first well region provided, the reset transistor is formed in the second well region provided on the semiconductor substrate, and the first well region and the second well region are electrically separated. An imaging device characterized by this.
According to this configuration, in the unit pixel cell 100, independent well potentials can be given to the first well region and the second well region, respectively.

〔項目２〕
光電変換部で生成された信号電荷を蓄積する電荷蓄積領域が第２のウェル領域に設けられている、項目１に記載の撮像装置。
この構成によると、暗電流を効率的に低減することができる。 [Item 2]
The imaging device according to item 1, wherein a charge storage region for accumulating the signal charge generated by the photoelectric conversion unit is provided in the second well region.
According to this configuration, the dark current can be efficiently reduced.

〔項目３〕
光電変換部は、光電変換膜と、光電変換膜の受光面に形成された第１の画素電極と、光電変換膜の受光面に対向した面に形成された第２の画素電極と、を有し、増幅トランジスタおよびリセットトランジスタは、第２の画素電極に電気的に接続されている項目１または２に記載の撮像装置。 [Item 3]
The photoelectric conversion unit includes a photoelectric conversion film, a first pixel electrode formed on a light receiving surface of the photoelectric conversion film, and a second pixel electrode formed on a surface facing the light receiving surface of the photoelectric conversion film. The imaging device according to item 1 or 2, wherein the amplification transistor and the reset transistor are electrically connected to the second pixel electrode.

〔項目４〕
増幅トランジスタの出力を制御する選択トランジスタをさらに備え、選択トランジスタは第１のウェル領域に設けられている、項目１から３のいずれかに記載の撮像装置。
この構成によると、電荷蓄積部の信号電圧を選択的に外部に出力することができる。 [Item 4]
The imaging apparatus according to any one of items 1 to 3, further comprising a selection transistor for controlling the output of the amplification transistor, wherein the selection transistor is provided in a first well region.
According to this configuration, the signal voltage of the charge storage unit can be selectively output to the outside.

〔項目５〕
単位画素セルは、光電変換部の信号を負帰還するフィードバック経路と、フィードバック経路の導通を制御するフィードバックトランジスタと、をさらに備え、フィードバックトランジスタは第２のウェル領域に設けられている、項目１から４のいずれかに記載の撮像装置。
この構成によると、リセットトランジスタおよびフィードバックトランジスタで発生するｋＴＣノイズを抑制でき、またフィードバック制御を効率的に行うことができる。 [Item 5]
The unit pixel cell further includes a feedback path for negatively feeding back the signal of the photoelectric conversion unit and a feedback transistor for controlling the continuity of the feedback path, and the feedback transistor is provided in the second well region, from item 1. The imaging apparatus according to any one of 4.
According to this configuration, kTC noise generated in the reset transistor and the feedback transistor can be suppressed, and feedback control can be performed efficiently.

〔項目６〕
第１および第２のウェル領域はＰ型不純物領域であり、第１のウェル領域に印加される電位は、第２のウェル領域に印加される電位よりも大きい項目１から５のいずれかに記載の撮像装置。
この構成によると、単位画素セル内の画素回路をＮＭＯＳトランジスタで構成することができる。また、基板バイアス効果を利用して、増幅トランジスタの閾値電圧を下げることができる。その結果、画素回路の駆動電流を確保することができる。 [Item 6]
The first and second well regions are P-type impurity regions, and the potential applied to the first well region is larger than the potential applied to the second well region according to any one of items 1 to 5. Imaging device.
According to this configuration, the pixel circuit in the unit pixel cell can be composed of an NMOS transistor. Further, the threshold voltage of the amplification transistor can be lowered by utilizing the substrate bias effect. As a result, the drive current of the pixel circuit can be secured.

〔項目７〕
第１および第２のウェル領域はＮ型不純物領域であり、第１のウェル領域に印加される電位は、第２のウェル領域に印加される電位よりも小さい項目１から５のいずれかに記載の撮像装置。
この構成によると、単位画素セル内の画素回路をＰＭＯＳトランジスタで構成することができる。基板バイアス効果により、増幅トランジスタの閾値を下げることができるので駆動電流を低下させることなく、動作レンジを確保することができる。 [Item 7]
The first and second well regions are N-type impurity regions, and the potential applied to the first well region is smaller than the potential applied to the second well region according to any one of items 1 to 5. Imaging device.
According to this configuration, the pixel circuit in the unit pixel cell can be composed of a MOSFET transistor. Since the threshold value of the amplification transistor can be lowered by the substrate bias effect, the operating range can be secured without lowering the drive current.

上述した本開示の一態様によれば、増幅トランジスタの入力電圧が低下しても、増幅トランジスタの閾値電圧Ｖｔｈを下げることができるので、駆動電流（ドレイン−ソース電流Ｉｄｓ）を確保することができる。 According to one aspect of the present disclosure described above, even if the input voltage of the amplification transistor is lowered, the threshold voltage Vth of the amplification transistor can be lowered, so that the drive current (drain-source current Ids) can be secured. ..

以下、図面を参照しながら、本開示による実施形態を説明する。なお、本開示は、以下の実施形態に限定されない。また、本発明の効果を奏する範囲を逸脱しない範囲で、適宜変更は可能である。さらに、一の実施形態と他の実施形態とを組み合わせることも可能である。以下の説明において、同一または類似する構成要素については同一の参照符号を付している。また、重複する説明は省略する場合がある。 Hereinafter, embodiments according to the present disclosure will be described with reference to the drawings. The present disclosure is not limited to the following embodiments. In addition, changes can be made as appropriate without departing from the range in which the effects of the present invention are exhibited. Furthermore, it is also possible to combine one embodiment with another. In the following description, the same or similar components are designated by the same reference numerals. In addition, duplicate explanations may be omitted.

本願明細書では、画素回路内の各トランジスタをＮＭＯＳトランジスタとして扱い、画素回路を説明する。当然ながら、ＰＭＯＳトランジスタを用いて画素回路を構成してもよい。または、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを組み合わせて画素回路を構成しても構わない。 In the present specification, each transistor in the pixel circuit is treated as an NMOS transistor, and the pixel circuit will be described. Of course, a MOSFET transistor may be used to form a pixel circuit. Alternatively, a pixel circuit may be formed by combining an NMOS transistor and a MOSFET transistor.

（第１の実施形態）
図１から図５を参照しながら、本実施形態による撮像装置１の構造および機能を説明する。 (First Embodiment)
The structure and function of the image pickup apparatus 1 according to the present embodiment will be described with reference to FIGS. 1 to 5.

（固体撮像装置１の構造）
図１は、本実施形態による撮像装置１の例示的な構成を模式的に示す。撮像装置１は、複数の単位画素セル１００と周辺回路とを備える。後述する周辺回路は、単位画素セル１００に蓄積された信号電荷に応じた信号を外部に読み出す。 (Structure of solid-state image sensor 1)
FIG. 1 schematically shows an exemplary configuration of an image pickup apparatus 1 according to the present embodiment. The image pickup apparatus 1 includes a plurality of unit pixel cells 100 and peripheral circuits. The peripheral circuit described later reads out a signal corresponding to the signal charge accumulated in the unit pixel cell 100 to the outside.

複数の単位画素セル１０は、半導体基板上に２次元に配列されることにより、感光領域（画素領域）を形成している。半導体基板は、その全体が半導体である基板に限定されない。半導体基板は、感光領域が形成される側の表面に半導体層が設けられた絶縁性基板な
どであってもよい。 The plurality of unit pixel cells 10 are arranged two-dimensionally on the semiconductor substrate to form a photosensitive region (pixel region). The semiconductor substrate is not limited to a substrate whose entire structure is a semiconductor. The semiconductor substrate may be an insulating substrate or the like in which a semiconductor layer is provided on the surface on the side where the photosensitive region is formed.

図示する例では、複数の単位画素セル１００は、行方向および列方向に配列されている。本明細書において、行方向および列方向とは、行および列がそれぞれ延びる方向をいう。つまり、垂直方向が列方向であり、水平方向が行方向である。なお、複数の単位画素セル１００は、１次元に配列されていてもよい。その場合、撮像装置１は、ラインセンサであり得る。 In the illustrated example, the plurality of unit pixel cells 100 are arranged in the row direction and the column direction. As used herein, the row direction and the column direction mean the directions in which the rows and columns extend, respectively. That is, the vertical direction is the column direction and the horizontal direction is the row direction. The plurality of unit pixel cells 100 may be arranged one-dimensionally. In that case, the image pickup apparatus 1 may be a line sensor.

単位画素セル１００は、電源配線２に接続されている。各単位画素セル１００には、電源配線２を介して所定の電源電圧が供給される。後に詳しく説明するように、単位画素セル１００は、半導体基板に積層された光電変換膜を有する光電変換部１０１（図２を参照）を含んでいる。また、図示するように、撮像装置１は、すべての光電変換部１０１に同一の一定電圧を印加するための蓄積制御線３を有する。 The unit pixel cell 100 is connected to the power supply wiring 2. A predetermined power supply voltage is supplied to each unit pixel cell 100 via the power supply wiring 2. As will be described in detail later, the unit pixel cell 100 includes a photoelectric conversion unit 101 (see FIG. 2) having a photoelectric conversion film laminated on a semiconductor substrate. Further, as shown in the figure, the image pickup apparatus 1 has a storage control line 3 for applying the same constant voltage to all the photoelectric conversion units 101.

周辺回路は、垂直走査回路（「行走査回路」とも呼ばれる）４と、負荷回路５と、カラム信号処理回路（「行信号蓄積回路」とも呼ばれる）６と、水平信号読み出し回路（「列走査回路」とも呼ばれる）７と、反転増幅器８とを含む。図示する構成において、カラム信号処理回路６、負荷回路５および反転増幅器８は、２次元に配列された単位画素セル１００の列毎に配置されている。この例では、周辺回路は、複数のカラム信号処理回路６と、複数の負荷回路５と、複数の反転増幅器８とを含んでいる。 Peripheral circuits include a vertical scanning circuit (also called a "row scanning circuit") 4, a load circuit 5, a column signal processing circuit (also called a "row signal storage circuit") 6, and a horizontal signal readout circuit ("column scanning circuit"). ”7) and an inverting amplifier 8. In the illustrated configuration, the column signal processing circuit 6, the load circuit 5, and the inverting amplifier 8 are arranged for each row of the unit pixel cells 100 arranged in two dimensions. In this example, the peripheral circuit includes a plurality of column signal processing circuits 6, a plurality of load circuits 5, and a plurality of inverting amplifiers 8.

垂直走査回路４は、アドレス信号線９およびリセット信号線１０を介して単位画素セル１００に接続されている。垂直走査回路４は、アドレス信号線９に所定の電圧を印加することにより、各行に配置された複数の単位画素セル１００を行単位で選択する。これにより、選択された単位画素セル１００の信号電圧の読み出しと、後述する画素電極のリセットとが実行される。 The vertical scanning circuit 4 is connected to the unit pixel cell 100 via the address signal line 9 and the reset signal line 10. The vertical scanning circuit 4 selects a plurality of unit pixel cells 100 arranged in each row in units of rows by applying a predetermined voltage to the address signal line 9. As a result, the reading of the signal voltage of the selected unit pixel cell 100 and the reset of the pixel electrode described later are executed.

各列に配置された単位画素セル１００は、各列に対応した垂直信号線１１を介してカラム信号処理回路６に電気的に接続されている。垂直信号線１１には、負荷回路５が電気的に接続されている。カラム信号処理回路６は、相関二重サンプリングに代表される雑音抑圧信号処理およびアナログ−デジタル変換（ＡＤ変換）などを行う。複数のカラム信号処理回路６には、水平信号読み出し回路７が電気的に接続されている。水平信号読み出し回路７は、複数のカラム信号処理回路６から水平共通信号線１２に信号を順次読み出す。 The unit pixel cells 100 arranged in each row are electrically connected to the column signal processing circuit 6 via the vertical signal line 11 corresponding to each row. A load circuit 5 is electrically connected to the vertical signal line 11. The column signal processing circuit 6 performs noise suppression signal processing represented by correlated double sampling, analog-to-digital conversion (AD conversion), and the like. A horizontal signal reading circuit 7 is electrically connected to the plurality of column signal processing circuits 6. The horizontal signal reading circuit 7 sequentially reads signals from the plurality of column signal processing circuits 6 to the horizontal common signal line 12.

図１に示す構成では、複数の反転増幅器８が各列に対応して設けられている。反転増幅器８の負側の入力端子は、対応する垂直信号線１１に接続されている。反転増幅器８の正側の入力端子には、所定の電圧（例えば１Ｖまたは１Ｖ近傍の正電圧）Ｖｒｅｆが供給される。また、反転増幅器８の出力端子は、各列に対応して設けられたフィードバック線１３を介して、その反転増幅器８の負側の入力端子との接続を有する複数の単位画素セル１００に接続されている。反転増幅器８は、単位画素セル１００からの出力を負帰還させるフィードバック回路１６の一部を構成する。そのため、反転増幅器８をフィードバックアンプと呼んでもよい。反転増幅器８の動作は後述する。 In the configuration shown in FIG. 1, a plurality of inverting amplifiers 8 are provided corresponding to each row. The negative input terminal of the inverting amplifier 8 is connected to the corresponding vertical signal line 11. A predetermined voltage (for example, 1V or a positive voltage in the vicinity of 1V) Vref is supplied to the input terminal on the positive side of the inverting amplifier 8. Further, the output terminal of the inverting amplifier 8 is connected to a plurality of unit pixel cells 100 having a connection with the negative input terminal of the inverting amplifier 8 via a feedback line 13 provided corresponding to each row. ing. The inverting amplifier 8 constitutes a part of the feedback circuit 16 that negatively feeds back the output from the unit pixel cell 100. Therefore, the inverting amplifier 8 may be called a feedback amplifier. The operation of the inverting amplifier 8 will be described later.

図２は、図１に示す単位画素セル１００の例示的な回路構成を示す。単位画素セル１００は、光電変換部１０１と、画素回路とを含む。 FIG. 2 shows an exemplary circuit configuration of the unit pixel cell 100 shown in FIG. The unit pixel cell 100 includes a photoelectric conversion unit 101 and a pixel circuit.

光電変換部１０１は、単位画素セル１００に入射する光（入射光）を光電変換する。光電変換部１０１は、入射光の光量に応じた信号電荷を生成して蓄積する。光電変換部１０１は、典型的には、第１の画素電極１０１ａと、第２の画素電極１０１ｃと、それらの間に挟まれた光電変換膜１０１ｂとを有する。光電変換膜１０１ｂは、有機材料またはアモ
ルファスシリコンなどの無機材料から形成され得る。 The photoelectric conversion unit 101 photoelectrically converts the light (incident light) incident on the unit pixel cell 100. The photoelectric conversion unit 101 generates and stores a signal charge according to the amount of incident light. The photoelectric conversion unit 101 typically has a first pixel electrode 101a, a second pixel electrode 101c, and a photoelectric conversion film 101b sandwiched between them. The photoelectric conversion film 101b can be formed from an organic material or an inorganic material such as amorphous silicon.

光電変換膜１０１ｂの受光面側に、第１の画素電極１０１ａが設けられている。第１の画素電極１０１ａは、ＩＴＯなどの透明な導電性材料から形成される。光電変換膜１０１ｂの受光面に対向した面の側には第２の画素電極１０１ｃが設けられる。第２の画素電極１０１ｃは、光電変換膜１０１ｂにおいて光電変換によって発生した信号電荷を収集する。第２の画素電極１０１ｃは、アルミニウム、銅などの金属、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成される。 A first pixel electrode 101a is provided on the light receiving surface side of the photoelectric conversion film 101b. The first pixel electrode 101a is formed of a transparent conductive material such as ITO. A second pixel electrode 101c is provided on the side of the photoelectric conversion film 101b facing the light receiving surface. The second pixel electrode 101c collects the signal charge generated by the photoelectric conversion in the photoelectric conversion film 101b. The second pixel electrode 101c is formed of a metal such as aluminum or copper, or polysilicon that has been imparted with conductivity by doping with impurities.

画素回路は、３つのトランジスタを含んでいる。それらのトランジスタは、アドレストランジスタ（選択トランジスタ）１１０、増幅トランジスタ１２０およびリセットトランジスタ１３０であり、例えばＰ型シリコン基板に形成され得る。以下、各トランジスタと各信号線との電気的な接続関係を説明する。 The pixel circuit contains three transistors. These transistors are an address transistor (selection transistor) 110, an amplification transistor 120 and a reset transistor 130, and can be formed on, for example, a P-type silicon substrate. Hereinafter, the electrical connection relationship between each transistor and each signal line will be described.

第１の画素電極１０１ａは、蓄積制御線３に接続されている。また、光電変換部１０１で発生した信号電荷は、光電変換部１０１、リセットトランジスタ１３０および増幅トランジスタ１２０の間に形成されたノード（電荷蓄積部）に主に蓄積される。そのノードは一般にフローティングディフュージョン（ＦＤ）と称される。第２の画素電極１０１ｃは、ＦＤに接続されている。 The first pixel electrode 101a is connected to the storage control line 3. Further, the signal charge generated by the photoelectric conversion unit 101 is mainly accumulated in a node (charge storage unit) formed between the photoelectric conversion unit 101, the reset transistor 130, and the amplification transistor 120. The node is commonly referred to as a floating diffusion (FD). The second pixel electrode 101c is connected to the FD.

蓄積制御線３を介して第１の画素電極１０１ａの電位を制御することにより、光電変換によって生じた正孔−電子対のうち、正孔および電子のいずれか一方を第２の画素電極１０１ｃによって収集することができる。信号電荷として正孔を利用する場合、第２の電極１０１ｃよりも第１の画素電極１０１ａの電位を高くすればよい。以下では、信号電荷として正孔を利用する場合を例示する。例えば１０Ｖ程度の電圧が、蓄積制御線３を介して第１の画素電極１０１ａに印加される。これにより、信号電荷をＦＤに蓄積することができる。もちろん、信号電荷として電子を利用してもよい。 By controlling the potential of the first pixel electrode 101a via the storage control line 3, one of the holes and electrons among the hole-electron pairs generated by the photoelectric conversion is transferred by the second pixel electrode 101c. Can be collected. When holes are used as signal charges, the potential of the first pixel electrode 101a may be higher than that of the second electrode 101c. In the following, a case where holes are used as signal charges will be illustrated. For example, a voltage of about 10 V is applied to the first pixel electrode 101a via the storage control line 3. As a result, the signal charge can be accumulated in the FD. Of course, electrons may be used as signal charges.

増幅トランジスタ１２０、アドレストランジスタ１１０、および定電流源１９は、ソースフォロア回路を形成する。ＦＤに蓄積された信号電荷に応じた信号は、垂直信号線１１に出力され、外部に読み出される。なお、定電流源１９は、単位画素セル１１０毎に設けられていてもよいし、単位画素セル１１０の素子数を削減するために、複数の単位画素セル１１０により共有されていてもよい。 The amplification transistor 120, the address transistor 110, and the constant current source 19 form a source follower circuit. The signal corresponding to the signal charge accumulated in the FD is output to the vertical signal line 11 and read out to the outside. The constant current source 19 may be provided for each unit pixel cell 110, or may be shared by a plurality of unit pixel cells 110 in order to reduce the number of elements of the unit pixel cell 110.

増幅トランジスタ１２０のゲートには、ＦＤが接続されている。増幅トランジスタ１２０のドレインは、ソースフォロア電源電圧ＡＶＤＤに接続され、ソースは、アドレストランジスタ１１０のドレインに接続されている。増幅トランジスタ１２０は、光電変換部１０１で発生した信号電荷の量に応じた信号電圧を出力する。 An FD is connected to the gate of the amplification transistor 120. The drain of the amplification transistor 120 is connected to the source follower power supply voltage A VDD, and the source is connected to the drain of the address transistor 110. The amplification transistor 120 outputs a signal voltage corresponding to the amount of signal charge generated by the photoelectric conversion unit 101.

アドレストランジスタ１１０のゲートは、アドレス信号線９に接続されている。アドレストランジスタ１１０のソースは、定電流源１９および反転増幅器８に接続されている。アドレストランジスタ１１０は、単位画素セル１００から垂直信号線１１に信号電圧を選択的に出力する。このように、増幅トランジスタ１２０の出力電圧は、アドレストランジスタ１１０を介して垂直信号線１１から読み出される。 The gate of the address transistor 110 is connected to the address signal line 9. The source of the address transistor 110 is connected to the constant current source 19 and the inverting amplifier 8. The address transistor 110 selectively outputs a signal voltage from the unit pixel cell 100 to the vertical signal line 11. In this way, the output voltage of the amplification transistor 120 is read from the vertical signal line 11 via the address transistor 110.

リセットトランジスタ１３０のゲートは、リセット信号線１０に接続されている。リセットトランジスタ１３０のドレインおよびソースの一方は、反転増幅器８の出力に接続され、他方は、ＦＤに接続されている。リセットトランジスタ１３０は、光電変換部１０１の信号電荷（電圧）をリセット（初期化）する。換言すると、リセットトランジスタ１３０は、増幅トランジスタ１２０のゲート電極の電位をリセットする。 The gate of the reset transistor 130 is connected to the reset signal line 10. One of the drain and source of the reset transistor 130 is connected to the output of the inverting amplifier 8 and the other is connected to the FD. The reset transistor 130 resets (initializes) the signal charge (voltage) of the photoelectric conversion unit 101. In other words, the reset transistor 130 resets the potential of the gate electrode of the amplification transistor 120.

反転増幅器８、増幅トランジスタ１２０およびリセットトランジスタ１３０は、ＦＤを介して帰還（フィードバック回路）１６を形成する。フィードバック回路１６によって、ＦＤから読み出された信号は、増幅トランジスタ１２０によって読み出された後、反転増幅器８によって増幅されてＦＤに帰還される。 The inverting amplifier 8, the amplification transistor 120, and the reset transistor 130 form a feedback (feedback circuit) 16 via the FD. The signal read from the FD by the feedback circuit 16 is read by the amplification transistor 120, then amplified by the inverting amplifier 8 and returned to the FD.

反転増幅器８の出力端子は、フィードバック線１３を介してリセットトランジスタ１３０のドレインまたはソースに接続されている。従って、反転増幅器８は、増幅トランジスタ１２０、アドレストランジスタ１１０およびリセットトランジスタ１３０が導通状態にあるときに、アドレストランジスタ１１０の出力値を負端子に受ける。そして、増幅トランジスタ１２０のゲート電位が所定のフィードバック電圧となるように、フィードバック動作がされる。このとき、反転増幅器８の出力電圧値は、例えば１Ｖまたは１Ｖ近傍の正電圧である。フィードバック電圧とは、反転増幅器８の出力電圧を意味する。 The output terminal of the inverting amplifier 8 is connected to the drain or source of the reset transistor 130 via the feedback line 13. Therefore, the inverting amplifier 8 receives the output value of the address transistor 110 at the negative terminal when the amplification transistor 120, the address transistor 110, and the reset transistor 130 are in the conductive state. Then, a feedback operation is performed so that the gate potential of the amplification transistor 120 becomes a predetermined feedback voltage. At this time, the output voltage value of the inverting amplifier 8 is, for example, 1V or a positive voltage in the vicinity of 1V. The feedback voltage means the output voltage of the inverting amplifier 8.

再び図１を参照する。単位画素セル１００内の信号電荷が、アドレストランジスタ１１０を介して垂直信号線１１に出力される。出力された信号電荷は、カラム信号処理回路６に電気信号として蓄積される。その後、蓄積された信号電荷は水平信号読み出し回路７により選択されて出力される。また、単位画素セル１００内の信号電荷は、リセットトランジスタ１３０をオン状態とすることにより排出される。その際、リセットトランジスタ１３０からｋＴＣ雑音と呼ばれる大きな熱雑音が発生する。この熱雑音は、リセットトランジスタ１３０をオフ状態とし、信号電荷の蓄積を始める際にも残留する。 See FIG. 1 again. The signal charge in the unit pixel cell 100 is output to the vertical signal line 11 via the address transistor 110. The output signal charge is stored in the column signal processing circuit 6 as an electric signal. After that, the accumulated signal charge is selected and output by the horizontal signal readout circuit 7. Further, the signal charge in the unit pixel cell 100 is discharged by turning on the reset transistor 130. At that time, a large thermal noise called kTC noise is generated from the reset transistor 130. This thermal noise remains even when the reset transistor 130 is turned off and the signal charge starts to be accumulated.

この熱雑音を抑えるために、垂直信号線１１を反転増幅器８の負側の入力端子に接続させている。垂直信号線１１の電圧値、つまり負側の入力端子への電圧値は、反転増幅器８により反転増幅される。反転増幅された信号はフィードバック線１３を介してリセットトランジスタ１３０のドレインまたはソースにフィードバックされている。これにより、リセットトランジスタ１３０で発生する熱雑音を負帰還制御により抑圧することができる。 In order to suppress this thermal noise, the vertical signal line 11 is connected to the input terminal on the negative side of the inverting amplifier 8. The voltage value of the vertical signal line 11, that is, the voltage value to the negative input terminal is inverting and amplified by the inverting amplifier 8. The inverting amplified signal is fed back to the drain or source of the reset transistor 130 via the feedback line 13. As a result, the thermal noise generated in the reset transistor 130 can be suppressed by the negative feedback control.

（単位画素セル１００のデバイス構造）
次に、図３から図５を参照しながら、単位画素セル１００のデバイス構造を説明する。 (Device structure of unit pixel cell 100)
Next, the device structure of the unit pixel cell 100 will be described with reference to FIGS. 3 to 5.

図３は、複数の単位画素セル１００を２次元に配列して構成された撮像装置１の四隅のうちの１つの近辺の様子を示している。撮像装置１において、複数の単位画素セル１００が行列状に配置されている。単位画素セル１００は、第１の画素ウェル２０１Ａおよび第２の画素ウェル２０１Ｂを有する。本願明細書では、撮像装置１において、第１の画素ウェル２０１Ａが設けられた領域を「第１の画素ウェル領域」と称し、第２の画素ウェル２０１Ｂが設けられた領域を「第２の画素ウェル領域」と称する。 FIG. 3 shows a state in the vicinity of one of the four corners of the image pickup apparatus 1 configured by arranging a plurality of unit pixel cells 100 in two dimensions. In the image pickup apparatus 1, a plurality of unit pixel cells 100 are arranged in a matrix. The unit pixel cell 100 has a first pixel well 201A and a second pixel well 201B. In the specification of the present application, in the image pickup apparatus 1, the region provided with the first pixel well 201A is referred to as the "first pixel well region", and the region provided with the second pixel well 201B is referred to as the "second pixel well region". It is called "well area".

図示する例では、レイアウトの効率化の観点から、隣接する単位画素セル１００の間において、第１の画素ウェル２０１Ａが互いに隣接し、第２の画素ウェル２０１Ｂが互いに隣接するように複数の単位画素セル１００を配置している。これにより、撮像装置１においては、第１の画素ウェル領域と、第２の画素ウェル領域とが交互に形成される。 In the illustrated example, from the viewpoint of improving layout efficiency, a plurality of unit pixels so that the first pixel well 201A is adjacent to each other and the second pixel well 201B is adjacent to each other among the adjacent unit pixel cells 100. Cell 100 is arranged. As a result, in the image pickup apparatus 1, the first pixel well region and the second pixel well region are alternately formed.

第１の画素ウェル２０１Ａと、第２の画素ウェル２０１Ｂとは、それらの境界に設けられたウェル分離領域２００によって電気的に分離されている。図示する例では、第１の画素ウェル２０１Ａの周囲をウェル分離領域２００によって囲むことにより、第２の画素ウェル２０１Ｂとは電気的に分離された島状の画素ウェル領域を形成している。このような構成により、第１の画素ウェル２０１Ａと、第２の画素ウェル２０１Ｂとにそれぞれ独立した電位（ウェル電位）を与えることができる。 The first pixel well 201A and the second pixel well 201B are electrically separated by a well separation region 200 provided at their boundary. In the illustrated example, the first pixel well 201A is surrounded by the well separation region 200 to form an island-shaped pixel well region electrically separated from the second pixel well 201B. With such a configuration, independent potentials (well potentials) can be given to the first pixel well 201A and the second pixel well 201B.

ただし、本開示はこれに限定されない。例えば、第２の画素ウェル２０１Ｂの周囲をウェル分離領域２００によって囲むことにより、第１の画素ウェル２０１Ａとは電気的に分離された島状の画素ウェル領域を形成することもできる。このように、一方の画素ウェル領域とは電気的に分離された島状の他方の画素ウェル領域を形成することができれば、いかなる構成を採用しても構わない。 However, the present disclosure is not limited to this. For example, by surrounding the second pixel well 201B with a well separation region 200, an island-shaped pixel well region electrically separated from the first pixel well 201A can be formed. As described above, any configuration may be adopted as long as it is possible to form an island-shaped other pixel well region electrically separated from one pixel well region.

図４は、１つの単位画素セル１００に着目したとき、そのレイアウトの様子を示している。アドレストランジスタ１１０および増幅トランジスタ１２０は第１の画素ウェル２０１Ａに形成されている。ＦＤおよびリセットトランジスタ１３０は第２の画素ウェル２０１Ｂに形成されている。第１の画素ウェル２０１Ａおよび第２の画素ウェル２０１Ｂの境界には、ウェル分離領域２００が設けられている。 FIG. 4 shows the layout of one unit pixel cell 100 when focused on it. The address transistor 110 and the amplification transistor 120 are formed in the first pixel well 201A. The FD and the reset transistor 130 are formed in the second pixel well 201B. A well separation region 200 is provided at the boundary between the first pixel well 201A and the second pixel well 201B.

第１の画素ウェル２０１Ａには、第１の画素ウェル電位線２０によってコンタクトを介して第１のウェル電位が印加される。また、第２の画素ウェル２０１Ｂには、第２の画素ウェル電位線２１によってコンタクトを介して第２のウェル電位が印加される。 A first well potential is applied to the first pixel well 201A via a contact by the first pixel well potential line 20. Further, a second well potential is applied to the second pixel well 201B via the contact by the second pixel well potential line 21.

図５は、図４に示されるＡ−Ａ’線に沿って単位画素セル１００を切断したときの断面を模式的に示している。半導体基板２０２は、例えばｐ型シリコン（Ｓｉ）の基板である。その基板には、アドレストランジスタ１１０、増幅トランジスタ１２０、およびリセットトランジスタ１３０が形成されている。ただし、図５には、増幅トランジスタ１２０のみが示されている。 FIG. 5 schematically shows a cross section when the unit pixel cell 100 is cut along the AA'line shown in FIG. The semiconductor substrate 202 is, for example, a p-type silicon (Si) substrate. An address transistor 110, an amplification transistor 120, and a reset transistor 130 are formed on the substrate. However, only the amplification transistor 120 is shown in FIG.

半導体基板２０２の表面には、ｎ型不純物領域２０３が形成されている。ｎ型不純物領域２０３の上には、ｐ型不純物領域２０４が形成されている。 An n-type impurity region 203 is formed on the surface of the semiconductor substrate 202. A p-type impurity region 204 is formed on the n-type impurity region 203.

ｎ型不純物領域２０３の上には、第１の画素ウェル２０１Ａおよび第２の画素ウェル２０１Ｂが形成されている。第１の画素ウェル２０１Ａおよび第２の画素ウェル２０１Ｂのそれぞれは、例えばｐ型不純物で形成され得る。 A first pixel well 201A and a second pixel well 201B are formed on the n-type impurity region 203. Each of the first pixel well 201A and the second pixel well 201B can be formed, for example, with a p-type impurity.

第１の画素ウェル２０１Ａおよび第２の画素ウェル２０１Ｂの間にはウェル分離領域２００が形成されている。ウェル分離領域２００は第１のウェル分離領域２００Ａおよび第２のウェル分離領域２００Ｂを有する。例えば、第１のウェル分離領域２００Ａはｎ型不純物領域から形成され、第２のウェル分離領域２００ＢはＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）から形成される。半導体表面からある深さまではＳＴＩによりウェル分離領域を形成し、その深さを超えた範囲ではｎ型不純物領域でウェル分離領域を形成している。 A well separation region 200 is formed between the first pixel well 201A and the second pixel well 201B. The well separation region 200 has a first well separation region 200A and a second well separation region 200B. For example, the first well separation region 200A is formed from an n-type impurity region, and the second well separation region 200B is formed from STI (Shallow Trench Isolation). A well separation region is formed by STI at a certain depth from the semiconductor surface, and a well separation region is formed by an n-type impurity region in a range exceeding the depth.

素子分離領域２０５は、第１の画素ウェル２０１Ａの表面において、増幅トランジスタ１２０およびアドレストランジスタ１１０（図４を参照）を囲むように形成され得る。また、素子分離領域２０５は、第２の画素ウェル２０１Ｂの表面において、リセットトランジスタ１３０を囲むように形成され得る。素子分離領域２０５は、各トランジスタを互いに電気的に分離する。例えば、素子分離領域２０５はｐ型不純物拡散領域である。 The element separation region 205 may be formed on the surface of the first pixel well 201A so as to surround the amplification transistor 120 and the address transistor 110 (see FIG. 4). Further, the element separation region 205 may be formed so as to surround the reset transistor 130 on the surface of the second pixel well 201B. The element separation region 205 electrically separates the transistors from each other. For example, the device separation region 205 is a p-type impurity diffusion region.

層間絶縁膜２０６が、半導体基板２０２上に積層されている。さらに、図示していないが、層間絶縁膜２０６の上には、光電変換部１０１が設けられている。層間絶縁膜２０６には、コンタクトプラグ２０９が設けられている。コンタクトプラグ２０９は、光電変換部１０１と、ＦＤおよび増幅トランジスタ１２０などとを電気的に接続する。コンタクトプラグ２０９は、光電変換部１０１で発生した信号電荷の一部を蓄積するノードとしても機能する。 The interlayer insulating film 206 is laminated on the semiconductor substrate 202. Further, although not shown, a photoelectric conversion unit 101 is provided on the interlayer insulating film 206. A contact plug 209 is provided on the interlayer insulating film 206. The contact plug 209 electrically connects the photoelectric conversion unit 101 with the FD, the amplification transistor 120, and the like. The contact plug 209 also functions as a node that stores a part of the signal charge generated by the photoelectric conversion unit 101.

第１の画素ウェル領域の半導体基板２０２上には、ゲート絶縁膜２１２を介して増幅トランジスタ１２０のゲート電極２１１が形成されている。そして、ゲート電極２１１の直下の、第１の画素ウェル２０１Ａの表面には、チャネル領域２１０が形成され得る。 The gate electrode 211 of the amplification transistor 120 is formed on the semiconductor substrate 202 in the first pixel well region via the gate insulating film 212. Then, a channel region 210 may be formed on the surface of the first pixel well 201A immediately below the gate electrode 211.

一方、第２の画素ウェル領域の半導体基板２０２の表面付近には、高濃度のｎ⁺型不純
物領域２０８が形成されている。ｎ⁺型不純物領域２０８は、コンタクトプラグ２０９と
半導体基板２０２との接触面の周囲に形成される空乏層の広がり（空乏化）を抑制するために、高濃度のｎ型不純物から形成されている。ｎ⁺型不純物領域２０８には、コンタク
トプラグ２０９が接続されている。また、ｎ⁺型不純物領域２０８を囲むように、ｎ型不
純物領域２０７が半導体基板２０２の表面に形成されている。ｎ型不純物領域２０７は電荷蓄積部、すなわち、ＦＤとして機能する。 On the other hand, a high-concentration n ⁺ type impurity region 208 is formed near the surface of the semiconductor substrate 202 in the second pixel well region. The n ⁺ type impurity region 208 is formed from a high concentration of n-type impurities in order to suppress the spread (depletion) of the depletion layer formed around the contact surface between the contact plug 209 and the semiconductor substrate 202. .. A contact plug 209 is connected to the n ⁺ type impurity region 208. Further, an n-type impurity region 207 is formed on the surface of the semiconductor substrate 202 so as to surround the n ⁺ -type impurity region 208. The n-type impurity region 207 functions as a charge storage unit, that is, an FD.

ｎ型不純物領域２０７はリセットトランジスタ１３０のドレイン領域でもある。増幅トランジスタ１２０のゲート電極２１１は、コンタクトプラグ２０９を介してｎ型不純物領域２０７に電気的に接続されている。 The n-type impurity region 207 is also a drain region of the reset transistor 130. The gate electrode 211 of the amplification transistor 120 is electrically connected to the n-type impurity region 207 via the contact plug 209.

本実施形態によれば、単位画素セル１００において、第１の画素ウェル２０１Ａと、第２の画素ウェル２０１Ｂとにそれぞれ独立した電位を与えることができる。これにより、ＦＤと、増幅トランジスタ１２０とのそれぞれに、個別のウェル電位を設定することができる。その結果、ＦＤ電圧を下げて、ウェルとの間のＰＮ接合で発生する暗電流を低減することができる。また、基板バイアス効果により、ウェル電位を変えることによってトランジスタの閾値を制御できるので画素回路に十分な駆動電流を確保することができる。以下、具体的に説明する。 According to the present embodiment, in the unit pixel cell 100, independent potentials can be applied to the first pixel well 201A and the second pixel well 201B. Thereby, individual well potentials can be set for each of the FD and the amplification transistor 120. As a result, the FD voltage can be lowered to reduce the dark current generated at the PN junction with the well. Further, since the threshold value of the transistor can be controlled by changing the well potential due to the substrate bias effect, a sufficient drive current can be secured in the pixel circuit. Hereinafter, a specific description will be given.

画素回路をＮＭＯＳトランジスタを用いて構成した場合、第１の画素ウェル２０１Ａに与える第１のウェル電位を、第２の画素ウェル２０１Ｂに与える第２のウェル電位よりも高く設定する。例えば、第１のウェル電位を０．５Ｖ程度、第２のウェル電位を０Ｖとすることができる。仮に第２の電圧を０Ｖに設定し、暗時（光を受光していない時）のＦＤ電圧を１．０Ｖから０．８Ｖに下げて設定したとする。その場合、増幅トランジスタ１２０のゲートに印加される電位も下がるので、従来と同様に第１のウェル電位が第２のウェル電位と同じ０Ｖであれば、画素回路を駆動できる十分な駆動電流を確保できない。 When the pixel circuit is configured by using an NMOS transistor, the first well potential given to the first pixel well 201A is set higher than the second well potential given to the second pixel well 201B. For example, the first well potential can be about 0.5V and the second well potential can be 0V. It is assumed that the second voltage is set to 0V and the FD voltage in the dark (when not receiving light) is set by lowering it from 1.0V to 0.8V. In that case, the potential applied to the gate of the amplification transistor 120 also decreases, so if the first well potential is 0V, which is the same as the second well potential, as in the conventional case, a sufficient drive current capable of driving the pixel circuit is secured. Can not.

駆動電流を確保するためには、基板バイアス効果を利用して、増幅トランジスタ１２０の閾値電圧を下げる方向に第１のウェル電位を設定し、電流を確保する必要がある。本実施形態によれば、第２のウェル電位よりも高くなるように第１のウェル電位を０．５Ｖ程度に設定できるので、基板バイアス効果により、増幅トランジスタ１２０の閾値を下げることができる。その結果、駆動電流を低下させることなく、動作レンジを確保できる。ただし、第１の画素ウェル２０１Ａに高い電圧を印加すると、アドレストランジスタ１１０または増幅トランジスタ１２０のソース・ドレインから第１の画素ウェル２０１Ａに順バイアス方向に電流が流れるので、少なくともビルトポテンシャル（Ｖｂｉ）よりも小さい値に第１のウェル電位を設定することが好ましい。 In order to secure the drive current, it is necessary to set the first well potential in the direction of lowering the threshold voltage of the amplification transistor 120 by utilizing the substrate bias effect to secure the current. According to this embodiment, since the first well potential can be set to about 0.5 V so as to be higher than the second well potential, the threshold value of the amplification transistor 120 can be lowered by the substrate bias effect. As a result, the operating range can be secured without lowering the drive current. However, when a high voltage is applied to the first pixel well 201A, a current flows from the source / drain of the address transistor 110 or the amplification transistor 120 to the first pixel well 201A in the forward bias direction, so that at least from the built potential (Vbi). It is preferable to set the first well potential to a small value.

画素回路をＰＭＯＳトランジスタを用いて構成した場合、第１の画素ウェル２０１Ａに与える第１のウェル電位を、第２の画素ウェル２０１Ｂに与える第２のウェル電位よりも低く設定する。例えば、ウェル分離を行ってない構造において基板電圧を３．３Ｖに設定した場合に対し、本実施形態では第１のウェル電位を２．８Ｖ程度、第２のウェル電位を３．３Ｖ程度とすることができる。このように、第１のウェル電位を第２のウェル電位よりも低くできるので、基板バイアス効果により、増幅トランジスタ１２０の閾値を下げることができる。その結果、駆動電流を低下させることなく、動作レンジを確保できる。なお、ＰＭＯＳトランジスタにおいて、閾値の低下は、Ｖｔｈの大きさを正の方向に変化さ
せることを意味する。 When the pixel circuit is configured by using a NMOS transistor, the first well potential given to the first pixel well 201A is set lower than the second well potential given to the second pixel well 201B. For example, in the case where the substrate voltage is set to 3.3 V in a structure in which well separation is not performed, in the present embodiment, the first well potential is set to about 2.8 V and the second well potential is set to about 3.3 V. be able to. In this way, since the first well potential can be made lower than the second well potential, the threshold value of the amplification transistor 120 can be lowered due to the substrate bias effect. As a result, the operating range can be secured without lowering the drive current. In the MOSFET transistor, the decrease of the threshold value means that the magnitude of Vth is changed in the positive direction.

以下、本実施形態による単位画素セル１００の変形例を説明する。 Hereinafter, a modified example of the unit pixel cell 100 according to the present embodiment will be described.

図６は、図４に示されるＡ−Ａ’線に沿って、変形例による単位画素セル１００を切断したときの断面を模式的に示している。変形例による単位画素セル１００は、ウェル分離領域２００を有していない点で、本実施形態による単位画素セル１００とは異なる。本変形例においては、第１のウェル領域はＰＭＯＳ構造であり、第２のウェル領域はＮＭＯＳ構造である。第１の画素ウェル２０１Ａはｎ型となるので、ｐ型不純物領域２０４を第１のウェル領域には形成していない。また、ｐ型不純物領域２０４は、第２のウェル領域において、ＦＤ領域の周囲に形成されたｐ型層の電位を固定する役割を担う。 FIG. 6 schematically shows a cross section when the unit pixel cell 100 according to the modified example is cut along the AA'line shown in FIG. The unit pixel cell 100 according to the modified example is different from the unit pixel cell 100 according to the present embodiment in that it does not have the well separation region 200. In this modification, the first well region has a MOSFET structure and the second well region has an NMOS structure. Since the first pixel well 201A is n-type, the p-type impurity region 204 is not formed in the first well region. Further, the p-type impurity region 204 plays a role of fixing the potential of the p-type layer formed around the FD region in the second well region.

本変形例によると、ウェル分離領域２００を形成しなくてもよいので、デバイスの製造プロセスが容易になる。また、個々の単位画素セル１００のサイズを小さくすることができるので、撮像装置１全体を小型化できる。ただし、リーク電流をより効率よく抑制する点では、上述した第１の実施形態による単位画素セル１００の方が好ましい。ＰＭＯＳ化すると、増幅トランジスタ１２０の相互コンダクタンスＧｍが小さくなるからである。 According to this modification, the well separation region 200 does not have to be formed, which simplifies the device manufacturing process. Further, since the size of each unit pixel cell 100 can be reduced, the entire image pickup apparatus 1 can be miniaturized. However, the unit pixel cell 100 according to the first embodiment described above is preferable from the viewpoint of more efficiently suppressing the leak current. This is because the transconductance Gm of the amplification transistor 120 becomes smaller when the MOSFET is used.

（第２の実施形態）
図７から図９を参照しながら、本実施形態による撮像装置１の構造および機能を説明する。本実施形態による単位画素セル１００内の画素回路は、アドレストランジスタ１１０、増幅トランジスタ１２０およびリセットトランジスタ１３０に加えてフィードバックトランジスタ１４０（図８を参照）をさらに含んでいる点で、第１の実施形態による単位画素セル１００内の画素回路とは異なる。また、本実施形態による画素回路は、第１および第２の容量素子１５０、１６０を含んでいる点で、第１の実施形態による画素回路とは異なる。「容量素子（ｃａｐａｃｉｔｏｒ）」とは、電極の間に絶縁膜などの誘電体が挟まれた構造を意味する。以下、第１の実施形態とは異なる点を中心に本実施形態を説明する。 (Second Embodiment)
The structure and function of the image pickup apparatus 1 according to the present embodiment will be described with reference to FIGS. 7 to 9. The first embodiment in that the pixel circuit in the unit pixel cell 100 according to the present embodiment further includes a feedback transistor 140 (see FIG. 8) in addition to the address transistor 110, the amplification transistor 120, and the reset transistor 130. It is different from the pixel circuit in the unit pixel cell 100 according to. Further, the pixel circuit according to the present embodiment is different from the pixel circuit according to the first embodiment in that the first and second capacitive elements 150 and 160 are included. The “capacitor” means a structure in which a dielectric material such as an insulating film is sandwiched between electrodes. Hereinafter, the present embodiment will be described with a focus on points different from the first embodiment.

図７は、本実施形態による撮像装置１の例示的な構成を模式的に示す。 FIG. 7 schematically shows an exemplary configuration of the image pickup apparatus 1 according to the present embodiment.

本実施形態による撮像装置１は、フィードバックトランジスタ１４０を制御するフィードバック制御線１４をさらに備えている。フィードバック制御線１４は垂直走査回路４に接続されている。垂直走査回路４は、フィードバック制御線１４に所定の電位を印加する。これにより、単位画素セル１００の出力を負帰還させるフィードバック回路１６が形成される。 The image pickup apparatus 1 according to the present embodiment further includes a feedback control line 14 for controlling the feedback transistor 140. The feedback control line 14 is connected to the vertical scanning circuit 4. The vertical scanning circuit 4 applies a predetermined potential to the feedback control line 14. As a result, the feedback circuit 16 that negatively feeds back the output of the unit pixel cell 100 is formed.

図８は、本実施形態による単位画素セル１００の例示的な回路構成を示す。単位画素セル１００は、第１の実施形態と同様に、光電変換部１０１と、画素回路とを含む。 FIG. 8 shows an exemplary circuit configuration of the unit pixel cell 100 according to the present embodiment. The unit pixel cell 100 includes a photoelectric conversion unit 101 and a pixel circuit as in the first embodiment.

本実施形態による画素回路は、４つのトランジスタを含んでいる。それらのトランジスタは、アドレストランジスタ１１０、増幅トランジスタ１２０、リセットトランジスタ１３０およびフィードバックトランジスタ１４０であり、例えばＰ型シリコン基板に形成され得る。以下、フィードバックトランジスタ１４０、第１の容量素子１５０および第２の容量素子１６０のそれぞれの電気的な接続関係および機能を説明する。 The pixel circuit according to this embodiment includes four transistors. These transistors are an address transistor 110, an amplification transistor 120, a reset transistor 130 and a feedback transistor 140, and can be formed on, for example, a P-type silicon substrate. Hereinafter, the electrical connection relationships and functions of the feedback transistor 140, the first capacitive element 150, and the second capacitive element 160 will be described.

フィードバックトランジスタ１４０は、反転増幅器８の出力に接続され、フィードバック回路１６の一部を構成する。フィードバックトランジスタ１４０のゲートは、フィードバック制御線１４に接続されている。フィードバック制御線１４に電位を印加することにより、フィードバック回路１６を制御することができる。 The feedback transistor 140 is connected to the output of the inverting amplifier 8 and constitutes a part of the feedback circuit 16. The gate of the feedback transistor 140 is connected to the feedback control line 14. The feedback circuit 16 can be controlled by applying an electric potential to the feedback control line 14.

第１の実施形態と同様に、第１の画素電極１０１ａは、蓄積制御線３に接続されており、第２の画素電極１０１ｃは、ＦＤに接続されている。リセットトランジスタ１３０のソースおよびドレインの一方、および第１の容量素子１５０の一方の電極は、ＦＤに接続されている。つまり、これらは、第２の画素電極１０１ｃとの電気的な接続を有する。リセットトランジスタ１３０のソースおよびドレインの他方、および第１の容量素子１５０の他方の電極は、第２の容量素子１６０の一方の電極に接続されている。本願明細書では、フィードバックトランジスタ１４０、リセットトランジスタ１３０、第１の容量素子１５０および第２の容量素子１６０の間に形成されたノードを「ＲＤ」と称することにする。第２の容量素子１６０の電極のうち、ＲＤに接続されていない他方の電極は電位制御線１５に接続されている。その電位は、例えば０Ｖに設定され得る。 Similar to the first embodiment, the first pixel electrode 101a is connected to the storage control line 3, and the second pixel electrode 101c is connected to the FD. One of the source and drain of the reset transistor 130 and one of the electrodes of the first capacitive element 150 are connected to the FD. That is, they have an electrical connection with the second pixel electrode 101c. The other electrode of the source and drain of the reset transistor 130 and the other electrode of the first capacitive element 150 are connected to one electrode of the second capacitive element 160. In the present specification, the node formed between the feedback transistor 140, the reset transistor 130, the first capacitive element 150 and the second capacitive element 160 will be referred to as “RD”. Of the electrodes of the second capacitive element 160, the other electrode that is not connected to the RD is connected to the potential control line 15. The potential can be set to, for example, 0V.

本実施形態によると、第１の容量素子１５０の容量Ｃｃおよび第２の容量素子１６０の容量Ｃｓをそれぞれ適切に設定することができる。例えば、第２の容量素子１６０の容量Ｃｓを、第１の容量素子１５０の容量Ｃｃよりも大きくなるように設定する。これにより、単位画素セル１００内の素子数の増加を抑制しながら、簡易な構成でダイナミックレンジを拡大することが可能となる。したがって、本実施形態は、例えば高ダイナミックレンジで撮影する撮像装置に有用である。 According to this embodiment, the capacitance Cc of the first capacitance element 150 and the capacitance Cs of the second capacitance element 160 can be appropriately set. For example, the capacitance Cs of the second capacitance element 160 is set to be larger than the capacitance Cc of the first capacitance element 150. As a result, it is possible to expand the dynamic range with a simple configuration while suppressing an increase in the number of elements in the unit pixel cell 100. Therefore, this embodiment is useful for, for example, an imaging device that captures images in a high dynamic range.

リセットトランジスタ１３０およびフィードバックトランジスタ１４０のゲート電圧を適切に制御することにより、感度の異なる２つの動作モードを切り替えることができる。２つの動作モードとは、比較的高い感度で撮像が可能な第１のモード、および、比較的低い感度で撮像が可能な第２のモードである。 By appropriately controlling the gate voltage of the reset transistor 130 and the feedback transistor 140, it is possible to switch between two operation modes having different sensitivities. The two operation modes are a first mode capable of imaging with relatively high sensitivity and a second mode capable of imaging with relatively low sensitivity.

図９は、単位画素セル１００のレイアウトの様子の一例を示している。図示するように、光電変換部１０１を、アドレストランジスタ１１０および増幅トランジスタ１２０と同様に第１の画素ウェル２０１Ａに形成することもできる。ただし、光電変換部１０１の配置は図示する例に限られない。 FIG. 9 shows an example of the layout of the unit pixel cell 100. As shown in the figure, the photoelectric conversion unit 101 can be formed in the first pixel well 201A in the same manner as the address transistor 110 and the amplification transistor 120. However, the arrangement of the photoelectric conversion unit 101 is not limited to the illustrated example.

第１の容量素子１５０および第２の容量素子１６０を第２の画素ウェル２０１Ｂに形成している。これにより、ＦＤと同様に第２の画素ウェル２０１ＢにＲＤを形成している。図９に示すＢ−Ｂ’線に沿って単位画素セル１００を切断したときの断面は、図５に示すとおりである。 The first capacitive element 150 and the second capacitive element 160 are formed in the second pixel well 201B. As a result, the RD is formed in the second pixel well 201B as in the FD. The cross section when the unit pixel cell 100 is cut along the BB'line shown in FIG. 9 is as shown in FIG.

本実施形態によれば、単位画素セル１００において、第１の画素ウェル２０１Ａと、第２の画素ウェル２０１Ｂとにそれぞれ独立した電位を与えることができる。これにより、ＦＤおよびＲＤに共通のウェル電位を設定でき、増幅トランジスタ１２０には、第１の画素ウェル２０１Ａに印加する電位として、第２の画素ウェル２０１Ｂに印加する電位と異なるウェル電位を設定することができる。その結果、ＦＤおよびＲＤの電位を低下させて、ウェルとの間のＰＮ接合で発生する暗電流を低減することができる。また、第１の実施形態と同様に、基板バイアス効果により、ウェル電位を変えることによってトランジスタの閾値を制御できるので画素回路に十分な駆動電流を確保することができる。 According to the present embodiment, in the unit pixel cell 100, independent potentials can be applied to the first pixel well 201A and the second pixel well 201B. As a result, a well potential common to FD and RD can be set, and a well potential different from the potential applied to the second pixel well 201B is set in the amplification transistor 120 as the potential applied to the first pixel well 201A. be able to. As a result, the potentials of the FD and RD can be lowered to reduce the dark current generated at the PN junction with the well. Further, as in the first embodiment, the threshold value of the transistor can be controlled by changing the well potential due to the substrate bias effect, so that a sufficient drive current can be secured in the pixel circuit.

本開示による撮像装置は、低ノイズで高画質の撮影を行うデジタルカメラなどに利用できる。 The image pickup apparatus according to the present disclosure can be used for a digital camera or the like that performs high-quality shooting with low noise.

１（固体）撮像装置
２電源配線
３蓄積制御線
４垂直走査回路
５負荷回路
６カラム信号処理回路
７水平信号読み出し回路
８反転増幅器
９アドレス信号線
１０リセット信号線
１１垂直信号線
１２水平共通信号線
１３フィードバック線
１４フィードバック制御線
１５電位制御線
１６フィードバック回路
１９定電流源
２０第１の画素ウェル電位線
２１第２の画素ウェル電位線
１００単位画素セル
１０１光電変換部
１０１ａ第１の画素電極
１０１ｂ光電変換膜
１０１ｃ第２の画素電極
１１０アドレストランジスタ
１２０増幅トランジスタ
１３０リセットトランジスタ
１４０フィードバックトランジスタ
１５０第１の容量素子
１６０第２の容量素子
２００ウェル分離領域
２００Ａ第１のウェル分離領域
２００Ｂ第２のウェル分離領域
２０１Ａ第１の画素ウェル
２０１Ｂ第２の画素ウェル
２０２半導体基板
２０３ｎ型不純物領域
２０４ｐ型不純物領域
２０５素子分離領域
２０６層間絶縁膜
２０７ｎ型不純物領域
２０８ｎ⁺型不純物領域
２０９コンタクトプラグ
２１０チャネル領域
２１１ゲート電極
２１２ゲート絶縁膜 1 (Solid) imager 2 Power supply wiring 3 Storage control line 4 Vertical scanning circuit 5 Load circuit 6 Column signal processing circuit 7 Horizontal signal readout circuit 8 Inverting amplifier 9 Address signal line 10 Reset signal line 11 Vertical signal line 12 Horizontal common signal line 13 Feedback line 14 Feedback control line 15 Potential control line 16 Feedback circuit 19 Constant current source 20 First pixel well potential line 21 Second pixel well potential line 100 Unit pixel cell 101 Photoelectric conversion unit 101a First pixel electrode 101b Photoelectric Conversion film 101c Second pixel electrode 110 Address transistor 120 Amplification transistor 130 Reset transistor 140 Feedback transistor 150 First capacitance element 160 Second capacitance element 200 Well separation area 200A First well separation area 200B Second well separation area 201A 1st pixel well 201B 2nd pixel well 202 Semiconductor substrate 203 n-type impurity region 204 p-type impurity region 205 Element separation region 206 Interlayer insulating film 207 n-type impurity region 208 n ⁺ type impurity region 209 Contact plug 210 channel region 211 Gate electrode 212 Gate insulation film

Claims

A semiconductor substrate, a photoelectric conversion unit that photoelectrically converts incident light, a charge storage region that stores signal charges generated by the photoelectric conversion unit, an amplification transistor that outputs a voltage corresponding to the amount of the signal charge, and a well. A pixel including a separation region and a first impurity region located on the surface of the semiconductor substrate is provided.
The amplification transistor is formed in a first well region provided above the first impurity region, and the charge storage region is formed in a second well region provided above the first impurity region .
The first well region is a first conductive type impurity region, the second well region is a second conductive type impurity region, and the charge storage region is the first conductive type impurity region.
The well separation region electrically separates the first well region and the second well region.
An imaging device in which the potential given to the first well region is different from the potential given to the second well region.

The photoelectric conversion unit has a first electrode, a second electrode, and a photoelectric conversion film sandwiched between the first electrode and the second electrode.
The imaging device according to claim 1, wherein the charge storage region is electrically connected to the second electrode.

Further including a selection transistor whose drain is connected to the source of the amplification transistor,
The imaging device according to claim 1 or 2, wherein the selection transistor is provided in the first well region.

The imaging device according to any one of claims 1 to 3, wherein the first conductive type is an n-type and the second conductive type is a p-type.

The imaging device according to any one of claims 1 to 4, wherein the first impurity region is the first conductive type impurity region.

The imaging apparatus according to any one of claims 1 to 5, wherein the well separation region has an STI and the first conductive type impurity region, and the STI is located on a side far from the semiconductor substrate.

The imaging apparatus according to any one of claims 1 to 6, wherein the difference between the potential given to the first well region and the potential given to the second well region is 0.5 V or more.

The imaging device according to any one of claims 1 to 7, wherein the potential given to the first well region is smaller than the potential given to the second well region.

The imaging apparatus according to any one of claims 1 to 8, wherein the first impurity region overlaps the first well region and the second well region in a plan view.

The imaging device according to any one of claims 1 to 9, wherein the first impurity region is located between the semiconductor substrate and the well separation region.

The imaging apparatus according to any one of claims 1 to 10, wherein the well separation region is located between the first well region and the second well region and is connected to the first impurity region.