JP2010282260A - 電源回路 - Google Patents

Abstract

【課題】停電検出回路部は、回路構成が複雑化したり、回路を構成するための回路基板における面積が大きくなってしまうという課題がある。
【解決手段】停電検出回路部６は、交流電力における交流電圧Ｖ１と第１の基準電圧Ｖｒｅｆ１を比較し、交流電圧Ｖ１が第１の基準電圧Ｖｒｅｆ１以下であると検出電圧ＯＵＴ１を出力する第１の電圧比較回路部６１と、検出電圧ＯＵＴ１と第２の基準電圧Ｖｒｅｆ２を比較し、検出電圧ＯＵＴ１が第２の基準電圧Ｖｒｅｆ２以上であると停電信号としての検出電圧ＯＵＴ２を出力する第２の電圧比較回路部６３と、検出電圧ＯＵＴ１が出力されてから第２の基準電圧Ｖｒｅｆ２に到達するまでの遅延時間を設定する遅延回路部６２と、を備える。
【選択図】図２

Description

本発明は、電源回路に関する。

交流電源から交流電力の供給を受け、直流電力で動作する電子機器装置には、交流電力から直流電力を生成する電源回路が備えられる。ＣＰＵ、ＲＡＭ、ＲＯＭが備えられた電子機器装置では、ＣＰＵはＲＯＭに記憶されたプログラムをＲＡＭに読み出して実行する。また、ＣＰＵは、電子機器装置の電源がＯＦＦになっても記憶が保持されるＥＥ−ＰＲＯＭや、フラッシュメモリーなどの不揮発性メモリーからパラメーターをＲＡＭに読み出してプログラムを実行し、プログラムの実行が終了すると、実行結果によって得られたパラメーターを不揮発性メモリーに記憶させる。
このような電子機器装置を使用しているときに、交流電源において停電が発生すると、電子機器装置に備えられたシステム遮断回路によって、プログラムの実行途中におけるパラメーターをＲＡＭから不揮発性メモリーに記憶させ、プログラムを強制的に終了させるシステム遮断処理が実行される。そのため、電子機器装置に備えられたコンデンサーによって、システム遮断処理が終了するまで、ＣＰＵ、ＲＡＭ、ＲＯＭ、システム遮断回路などが動作するための直流電圧が維持される。
しかし、電子機器装置が取り扱うパラメーターとしてのデータ量が増加すると、システム遮断処理時間が長くなってしまう。そのため、コンデンサーによって直流電圧が維持される時間内にシステム遮断処理ができなくなってしまう。
そこで、例えば特許文献１では、交流電源から形成されたパルスを用いることにより、停電発生を検知する時点を早めて、直流電圧が維持される時間内にシステム遮断処理ができるようにする方法が提案されている。

実開平６−２４３６号公報

しかしながら、特許文献１では、交流電源からパルスを形成するための波形形成回路、パルスがリセット端子に入力されるタイマー回路、タイマー回路にクロックパルスを入力するための発信子などを備える。そのため、回路を構成する素子の個数や、素子間を接続するための配線数が増加し、回路構成が複雑化したり、回路を構成するための回路基板における面積が大きくなってしまうという課題がある。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。

［適用例１］入力された交流電力から直流電力を生成する直流電力生成回路部と、前記交流電力の停電を検出すると、システム遮断処理を実行する遮断処理回路部に停電信号を出力する停電検出回路部と、を備え、前記停電検出回路部は、前記交流電力における交流電圧と第１の基準電圧を比較し、前記交流電圧が前記第１の基準電圧以下であると検出電圧を出力する第１の電圧比較回路部と、前記検出電圧と第２の基準電圧を比較し、前記検出電圧が前記第２の基準電圧以上であると前記停電信号を出力する第２の電圧比較回路部と、前記検出電圧が出力されてから前記第２の基準電圧に到達するまでの遅延時間を設定する遅延回路部と、を備えたことを特徴とする電源回路。

この構成によれば、停電検出回路部は、交流電力における交流電圧と第１の基準電圧を比較し、交流電圧が第１の基準電圧以下であると検出電圧を出力する第１の電圧比較回路部と、検出電圧と第２の基準電圧を比較し、検出電圧が第２の基準電圧以上であると停電信号を出力する第２の電圧比較回路部と、検出電圧が出力されてから第２の基準電圧に到達するまでの遅延時間を設定する遅延回路部と、を備える。これにより、交流電圧の変化から停電を検出できるので、停電が発生してから停電を検出するまでの時間を短縮することができる。そのため、電源回路が搭載された電子機器装置の制御部において、実行中のプログラムが取り扱っていたパラメーターの内容を保存するなどのシステム遮断処理の開始時期を早めることができるので、システム遮断処理に要する期間を長くすることができる。これにより、電子機器装置が取り扱うパラメーターとしてのデータ量が増加しても、システム遮断処理が実行される期間を確保することが可能となる。

また、停電検出回路部は、第１の電圧比較回路部、第２の電圧比較回路部、遅延回路部から構成される。そのため、回路を構成する素子の個数や、素子間を接続するための配線数を抑制することができるので、回路構成が複雑化したり、回路を構成するための回路基板における面積が大きくなってしまうことを抑制することができる。

［適用例２］前記遅延時間は、前記交流電力の波形における所定の周期を含むことを特徴とする上記電源回路。

この構成によれば、所定の周期を含む期間に瞬間停電した場合に、停電を検出することがない。そのため、瞬間停電により、システム遮断処理が実行されることがないので、瞬間停電の影響を受けることなく、電子機器装置を継続して使用することができる。

［適用例３］前記停電検出回路部には、フォトカプラが備えられ、前記停電信号は前記フォトカプラを介して前記遮断処理回路部に出力されることを特徴とする上記電源回路。

この構成によれば、フォトカプラにおいて、停電検出回路部側と直流電力生成回路部側を絶縁することができる。

電源回路のブロック構成図。 停電検出回路部、遮断処理回路部を詳細に説明するための回路図。 システム電源電圧を生成し維持するためのコンデンサーを備えた図。 電源回路と遮断処理回路部における動作を説明するためのタイムチャート。 比較例における電源回路のブロック構成図。 比較例における遮断処理回路部と直流電力生成回路部の一部を詳細に説明するための回路図。 比較例の電源回路と遮断処理回路部における動作を説明するためのタイムチャート。 第２実施例における停電検出回路部の動作を説明するためのタイムチャート。 システム電源電圧を生成し維持するためのコンデンサーを備えた図。

（第１実施例）
本発明における第１実施例について図を用いて説明する。図１は、第１実施例における電源回路７と遮断処理回路部５のブロック構成図である。電源回路７には、直流電力生成回路部２、停電検出回路部６が備えられる。

直流電力生成回路部２には、交流を整流する整流回路２１、整流を平滑する平滑回路２２、電源制御用ＩＣ２４によって駆動される、例えばＭＯＳＦＥＴで構成されるスイッチング素子２３が備えられる。直流電力生成回路部２は、交流電源１から入力された交流電力から直流電力を生成する。

停電検出回路部６は、交流電力の停電を検出すると、遮断処理回路部５のリセットＩＣ３に停電信号を出力する。遮断処理回路部５のＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）４は、リセットＩＣ３からＮＭＩ信号を受信すると、図示しない電子機器装置のＣＰＵ、ＲＡＭ、ＲＯＭなどから構成される制御部において、プログラムが実行中に取り扱っていたパラメーターの内容を記憶するなどのシステム遮断処理を実行する。ＳＯＣ４は、システム遮断処理が終了すると、直流電力生成回路部２に電源ＯＦＦ信号を出力する。

図２は、停電検出回路部６、遮断処理回路部５を詳細に説明するための回路図である。図２の第１の電圧比較回路部６１は、コンパレーターＣＭＰ１と第１の基準電圧Ｖｒｅｆ１を発生する電池Ｂ１とから構成される。交流電源１の交流電圧が抵抗Ｒ１，Ｒ２によって分圧され、交流電圧Ｖ１としてコンパレーターＣＭＰ１に印加される。

コンパレーターＣＭＰ１は、交流電圧Ｖ１と第１の基準電圧Ｖｒｅｆ１を比較し、交流電圧Ｖ１が第１の基準電圧Ｖｒｅｆ１より低いときは、Ｐ１に示す位置に検出電圧ＯＵＴ１を出力する。

電圧Ｖｒｅｇに接続される抵抗Ｒ３、コンデンサーＣ４によって遅延回路部６２が構成される。検出電圧ＯＵＴ１は、コンパレーターＣＭＰ２に印加される。

コンパレーターＣＭＰ２は、検出電圧ＯＵＴ１と電池Ｂ２における第２の基準電圧Ｖｒｅｆ２とを比較し、検出電圧ＯＵＴ１が第２の基準電圧Ｖｒｅｆ２以上になると、電圧Ｖｒｅｇに接続される抵抗Ｒ４が接続されたＰ２に示す位置での検出電圧ＯＵＴ２を出力する。

第２の電圧比較回路部６３は、コンパレーターＣＭＰ２、電池Ｂ２、抵抗Ｒ４から構成される。

検出電圧ＯＵＴ２の出力により、フォトカプラＰＣを構成する発光ダイオードＬＥＤに電流が流れ、フォトカプラＰＣを構成するフォトトランジスターＰＴのコレクター・エミッタ間に電流が流れる。フォトトランジスターＰＴのコレクターは、遮断処理回路部５のリセットＩＣ３に接続される。

リセットＩＣ３に備えられたコンパレーターＣＭＰ３は、Ｐ３の位置における直流電圧と、電池Ｂ３における基準電圧Ｖｒｅｆ３を比較し、Ｐ３の位置における直流電圧が、基準電圧Ｖｒｅｆ３より低いときは、ＮＭＩ（Ｎｏｎ−Ｍａｓｋａｂｌｅ Ｉｎｔｅｒｒｕｐｔ）信号をＳＯＣ４に対して出力する。

フォトカプラＰＣを構成するフォトトランジスターＰＴのコレクター・エミッタ間に電流が流れると、Ｐ３の位置における直流電圧が、基準電圧Ｖｒｅｆ３より低くなるので、コンパレーターＣＭＰ３は、ＮＭＩ信号をＳＯＣ４に対して出力する。

このように、交流電源１が停電すると、フォトカプラＰＣを構成するフォトトランジスターＰＴのコレクター・エミッタ間に電流が流れることにより、Ｐ３に示す位置における電圧低下としての停電信号が遮断処理回路部５のリセットＩＣ３に出力される。すなわち、コンパレーターＣＭＰ２からの検出電圧ＯＵＴ２の出力により、フォトカプラＰＣを介して停電信号が遮断処理回路部５のリセットＩＣ３に出力される。

ＳＯＣ４には、ＣＰＵ４１、メモリー４２、ゲートアレイ４３が備えられる。ＣＰＵ４１は、システム遮断処理部３１からプログラムをメモリー４２に読み出して実行することにより、電子機器装置が実行していたプログラムによって取り扱われていたパラメーターの内容を不揮発性のメモリー４２に記憶させるシステム遮断処理を実行する。

システム遮断処理が終了すると、ＳＯＣ４は、直流電力生成回路部２の電源制御用ＩＣ２４に対して電源ＯＦＦ信号を出力する。電源制御用ＩＣ２４は、電源ＯＦＦ信号を受信すると、スイッチング素子２３の駆動を停止させる。これにより、直流電力生成回路部２において、交流電力から直流電力への生成が停止される。

本実施例では、一端に電圧Ｖｒｅｇが印加される抵抗Ｒ５の他端が、コンパレーターＣＭＰ３に接続される。電子機器装置の電源をＯＮしたときに、コンパレーターＣＭＰ３は、抵抗Ｒ５に接続される位置における直流電圧と電池Ｂ３による基準電圧Ｖｒｅｆ３とを比較する。コンパレーターＣＭＰ３は、抵抗Ｒ５に接続される位置の直流電圧が基準電圧Ｖｒｅｆ３以下であると、ＳＯＣ４はシステム遮断処理を実行する。これにより、電子機器装置の電源をＯＮしたときに、電子機器装置が正常に稼動するための所定の電圧Ｖｒｅｇに到達しないときは、システム遮断処理が実行される。

図３は、図１、図２の直流電力生成回路部２、停電検出回路部６、遮断処理回路部５を駆動するための所定のシステム電源電圧Ｖ３（例えば３．３Ｖ）を生成し維持するためのコンデンサーＣ１，Ｃ２，Ｃ３を備えた図である。システム電源電圧用ＤＣ−ＤＣコンバーター８は、直流電圧Ｖ２からシステム電源電圧Ｖ３を生成する。図２の電圧Ｖｒｅｇ、Ｖｃｃは、システム電源電圧Ｖ３から生成される。

図３のコンデンサーＣ１，Ｃ２，Ｃ３によって、交流電源１が停電したとき、システム遮断処理を実行し終了するまでの間、システム電源電圧Ｖ３が維持される。

図４（ａ）〜（ｉ）は、本実施例の電源回路７と遮断処理回路部５における動作を説明するためのタイムチャートである。図４（ａ）は、図２の交流電源１の交流電圧が抵抗Ｒ１，Ｒ２によって分圧された交流電圧Ｖ１における波形を示す図である。実線から破線に変わる時点ｔ２において停電が発生したことを示す。

図４（ｂ）は、図２のＰ１の位置における検出電圧ＯＵＴ１の波形を示す図である。期間Ｃ，Ｄは、交流電圧Ｖ１が第１の基準電圧Ｖｒｅｆ１以下である期間を示す。期間Ｃ，Ｄにおいては、コンパレーターＣＭＰ１は、交流電圧Ｖ１が第１の基準電圧Ｖｒｅｆ１以下であるので、検出電圧ＯＵＴ１を出力する。

図２の遅延回路部６２によって、コンパレーターＣＭＰ１が出力する検出電圧ＯＵＴ１は、図４（ｂ）に示す曲線または傾斜角度を描くようにして徐々に上昇する。期間Ｃ，Ｄにおいては、検出電圧ＯＵＴ１は第２の基準電圧Ｖｒｅｆ２に到達しない。

期間Ｅは、交流電圧Ｖ１が時点ｔ１で第１の基準電圧Ｖｒｅｆ１以下となり、図４（ａ）の時点ｔ２で交流電源１において停電が発生したことにより、交流電圧Ｖ１が第１の基準電圧Ｖｒｅｆ１以下となる期間である。そのため、図４（ｂ）の検出電圧ＯＵＴ１が出力し上昇する。Ｑ１の位置は、検出電圧ＯＵＴ１が第２の基準電圧Ｖｒｅｆ２に到達した時点ｔ３を示す。

時点ｔ１から検出電圧ＯＵＴ１が第２の基準電圧Ｖｒｅｆ２に到達した時点ｔ３までの期間Ｅは、本実施例では、図４（ａ）の交流電圧Ｖ１の波形における波長λより短い期間である。

図４（ｃ）は、図２のＰ２の位置における検出電圧ＯＵＴ２を示す波形の図である。コンパレーターＣＭＰ２は、検出電圧ＯＵＴ１と第２の基準電圧Ｖｒｅｆ２を比較し、時点ｔ３で検出電圧ＯＵＴ１と第２の基準電圧Ｖｒｅｆ２が一致するので、時点ｔ３において検出電圧ＯＵＴ２をＬからＨに出力電圧を変化させる。

図４（ｄ）は、図１の交流電源１の交流電力が、直流電力生成回路部２に入力され、整流回路２１、平滑回路２２を経た位置における一次ＤＣ電圧の波形を示す図である。一次ＤＣ電圧は、停電が発生した時点ｔ２で低下する。

図４（ｅ）は、図２の直流電力生成回路部２における直流電圧Ｖ２の波形を示す図である。直流電圧Ｖ２は、時点ｔ４で低下する。

図４（ｆ）は、ＮＭＩ信号の波形を示す図である。コンパレーターＣＭＰ３は、Ｑ１に示す時点ｔ３において、すなわち、検出電圧ＯＵＴ２がＬからＨに出力電圧を変化させた時点ｔ３において、ＮＭＩ信号をＨからＬに変化させる。

図４（ｇ）は、遮断処理回路部５のＳＯＣ４がシステム遮断処理を実行する期間Ｆを示す。期間Ｆは、ＳＯＣ４が、ＮＭＩ信号を受信した時点ｔ３からシステム遮断処理が終了するまでの時点ｔ６である。

図４（ｈ）は、図３のシステム電源電圧Ｖ３の波形を示す図である。時点ｔ５から時点ｔ８までの期間Ａでは、直流電圧Ｖ２が低下する範囲にあるが、コンデンサーＣ１，Ｃ２，Ｃ３によって、所定のシステム電源電圧Ｖ３が維持される。システム遮断処理が実行される期間Ｆは、所定のシステム電源電圧Ｖ３が維持される期間に含まれる。そのため、システム遮断処理は正常に終了する。

図４（ｉ）は、図２のシステム遮断処理部３１が出力するリセット信号ＲＳＴの波形を示す図である。リセット信号ＲＳＴは、ＳＯＣ４に対して時点ｔ７で出力される。

（比較例）
次に、本実施例と比較するための比較例について説明する。図５は、比較例における電源回路７ａと遮断処理回路部５のブロック構成図である。図５には、本実施例の図１のブロック構成図に示す停電検出回路部６が備えられていない。比較例における電源回路７ａの直流電力生成回路部２と、遮断処理回路部５は、本実施例で説明した構成と同じである。

また、比較例におけるシステム電源電圧Ｖ３は、本実施例の図３のシステム電源電圧用ＤＣ−ＤＣコンバーター８によって直流電圧Ｖ２から生成され、コンデンサーＣ１，Ｃ２，Ｃ３によって、交流電源１が停電した後も、システム遮断処理が終了するまで所定のシステム電源電圧Ｖ３が維持される。

本実施例では、図１の停電検出回路部６が入力される交流電圧を検出したが、比較例では、直流電力生成回路部２から出力された直流電圧を遮断処理回路部５に印加する。

図６は、比較例における遮断処理回路部５と直流電力生成回路部２の一部を詳細に説明するための回路図である。直流電力生成回路部２における直流電圧Ｖ２が抵抗Ｒ６，Ｒ７によって分圧された直流電圧Ｖ２ａが、遮断処理回路部５のリセットＩＣ３に含まれるコンパレーターＣＭＰ３に入力される。

リセットＩＣ３に備えられたコンパレーターＣＭＰ３は、Ｐ３の位置における直流電圧Ｖ２ａと、電池Ｂ３における基準電圧Ｖｒｅｆ４とを比較し、Ｐ３の位置における直流電圧Ｖ２ａが、基準電圧Ｖｒｅｆ４より以下であるときは、ＮＭＩ信号をＳＯＣ４に対して出力する。

ＳＯＣ４のＣＰＵ４１は、システム遮断処理部３１からプログラムをメモリー４２に読み出して実行することにより、電子機器装置（不図示）が実行していたプログラムによって取り扱われていたパラメーターの内容を不揮発性メモリー（不図示）に記憶させるシステム遮断処理を実行する。

システム遮断処理が終了すると、ＳＯＣ４は、直流電力生成回路部２の電源制御用ＩＣ２４に対して電源ＯＦＦ信号を出力する。電源制御用ＩＣ２４は、電源ＯＦＦ信号を受信すると、スイッチング素子２３の駆動を停止させる。これにより、直流電力生成回路部２において、交流電力から直流電力への生成が停止される。

比較例の電源回路において、交流電源１が停電したときの動作について説明する。図７（ａ）〜（ｈ）は、比較例の電源回路７ａと遮断処理回路部５における動作を説明するためのタイムチャートである。図７（ａ）は、図５の交流電源１から入力されるＡＣ入力交流電圧の波形である。時点ｔ２では、停電が発生し、図５の直流電力生成回路部２への交流電力の供給が停止する。

図７（ｂ）は、図５の直流電力生成回路部２の整流回路２１、平滑回路２２を経た時点における一次ＤＣ電圧の波形を示す。時点ｔ２で停電が発生すると、一次ＤＣ電圧が低下し始める。

図７（ｃ）は、図６の直流電圧Ｖ２の波形を示す。直流電圧Ｖ２は、時点ｔ４から低下し始める。

図７（ｄ）は、図６の直流電圧Ｖ２が抵抗Ｒ６と抵抗Ｒ７で分圧された直流電圧Ｖ２ａの波形を示す。図６のコンパレーターＣＭＰ３は、直流電圧Ｖ２ａと基準電圧Ｖｒｅｆ４とを比較する。直流電圧Ｖ２ａは、図７（ｄ）の時点ｔ４から低下し始め、Ｑ２に示す時点ｔ５の位置で、直流電圧Ｖ２ａと基準電圧Ｖｒｅｆ４とが一致する。

図７（ｅ）は、コンパレーターＣＭＰ３が出力するＮＭＩ信号の波形を示す。コンパレーターＣＭＰ３は、時点ｔ５においてＨからＬに状態が変化する信号を図６のＳＯＣ４に出力する。

図７（ｆ）は、システム遮断処理が実行される期間を示す。ＳＯＣ４は、システム遮断処理を時点ｔ５から時点ｔ６までの期間Ｂに実行する。

図７（ｇ）は、図３のシステム電源電圧Ｖ３の波形を示す。図７（ｄ）の直流電圧Ｖ２ａが基準電圧Ｖｒｅｆ４と一致する時点ｔ５から時点ｔ８までの期間Ａにおいて、コンデンサーＣ１，Ｃ２，Ｃ３によって、所定のシステム電源電圧Ｖ３が維持される。システム遮断処理が実行される期間Ｂは、所定のシステム電源電圧Ｖ３が維持される期間Ａに含まれる。そのため、システム遮断処理は正常に終了する。

図７（ｈ）は、図６のリセットＩＣ３が出力するリセット信号ＲＳＴの波形を示す図である。リセット信号ＲＳＴは、ＳＯＣ４に対して時点ｔ７で出力される。

比較例においては、図７のシステム遮断処理が実行される期間Ｂにおける開始時期は、Ｑ２に示す時点ｔ５である。これに対して、本実施例においては、図４のシステム遮断処理が実行される期間Ｆにおける開始時期は、時点ｔ３である。システム遮断処理が終了する時点ｔ７は、コンデンサーＣ１，Ｃ２，Ｃ３の静電容量によって決定されるので、本実施例と比較例とは同じ時点である。従って、本実施例におけるシステム遮断処理が実行される期間Ｆは、比較例におけるシステム遮断処理が実行される期間Ｂより長く設定することが可能となる。

これにより、本実施例の構成によれば、パラメーターとしてのデータを取り扱う量が増加することにより、システム遮断処理が実行される時間が長くなっても、システム遮断処理を実行させ、正常に終了させることができる。

以上、本実施例で説明した電源回路７は、入力された交流電力から直流電力を生成する直流電力生成回路部２と、交流電力の停電を検出すると、システム遮断処理を実行する遮断処理回路部５に停電信号を出力する停電検出回路部６と、を備える。

停電検出回路部６は、交流電力における交流電圧Ｖ１と第１の基準電圧Ｖｒｅｆ１を比較し、交流電圧Ｖ１が第１の基準電圧Ｖｒｅｆ１以下であると検出電圧ＯＵＴ１を出力する第１の電圧比較回路部６１と、検出電圧ＯＵＴ１と第２の基準電圧Ｖｒｅｆ２を比較し、検出電圧ＯＵＴ１が第２の基準電圧Ｖｒｅｆ２以上であると停電信号としての検出電圧ＯＵＴ２を出力する第２の電圧比較回路部６３と、検出電圧ＯＵＴ１が出力されてから第２の基準電圧Ｖｒｅｆ２に到達するまでの遅延時間を設定する遅延回路部６２と、を備える。

この構成によれば、交流電圧Ｖ１の変化から停電を検出できるので、停電が発生してから検出するまでの時間を短縮することができる。そのため、電源回路７が搭載された電子機器装置の制御部において、実行中のプログラムが取り扱っていたパラメーターの内容を保存するなどのシステム遮断処理の開始時期を早めることができるので、システム遮断処理に要する期間を長くすることができる。これにより、電子機器装置が取り扱うパラメーターとしてのデータ量が増加することにより、システム遮断処理が実行される時間が長くなっても、コンデンサーによってシステム電源電圧Ｖ３が維持される時間内に、システム遮断処理を終了させることができる。

また、停電検出回路部６は、第１の電圧比較回路部６１、第２の電圧比較回路部６３、遅延回路部６２から構成される。そのため、回路を構成する素子の個数や、素子間を接続するための配線数を抑制することができるので、回路構成が複雑化したり、回路を構成するための回路基板における面積が大きくなってしまうことを抑制することができる。

また、停電検出回路部６には、フォトカプラＰＣが備えられ、検出電圧ＯＵＴ２が出力されることによる停電信号はフォトカプラＰＣを介して遮断処理回路部５に出力される。

この構成によれば、フォトカプラＰＣにおいて、停電検出回路部６側と直流電力生成回路部２側を絶縁することができる。

（第２実施例）
第２実施例では、瞬間停電時には、システム遮断処理を実行しない場合について説明する。第２実施例における電源回路は、図２の遅延回路部６２の抵抗Ｒ３の抵抗値とコンデンサーＣ４の静電容量を変更し、遅延回路部６２による遅延時間が交流電力の波形における所定の周期を含むようにする。その他の構成は、第１実施例の構成と同じである。

図８（ａ）、（ｂ）、（ｃ）は、第２実施例における停電検出回路部の動作を説明するためのタイムチャートである。図８（ａ）は、第２実施例における交流電圧Ｖ１の波形を示す図である。太い実線は、交流電力が入力されていることを示し、細い破線は、交流電源１が停電した期間を示す。図８（ｂ）は、図２の遅延回路部６２から出力されるＰ１に示す位置での検出電圧ＯＵＴ１の波形を示す図である。図８（ｃ）は、図２の第２の電圧比較回路部６３から出力されるＰ２に示す検出電圧ＯＵＴ２を示す波形である。

期間Ｃ，Ｄは、図８（ａ）の交流電圧Ｖ１が第１の基準電圧Ｖｒｅｆ１以下である期間を示す。期間Ｃ，Ｄにおいては、図２のコンパレーターＣＭＰ１は、交流電圧Ｖ１が第１の基準電圧Ｖｒｅｆ１以下であるので検出電圧ＯＵＴ１を出力する。期間Ｃ，Ｄにおいては、検出電圧ＯＵＴ１は増加するが、第２の基準電圧Ｖｒｅｆ２に到達しない。そのため、図２のコンパレーターＣＭＰ２は検出電圧ＯＵＴ２を出力しない。従って、停電検出回路部６は、図２のフォトカプラＰＣを介して、Ｐ３に示す位置における電圧低下としての停電信号を遮断処理回路部５に出力しない。

期間Ｇは、細い破線に示す交流電源１が停電した期間を含み、図８（ａ）の交流電圧Ｖ１が第１の基準電圧Ｖｒｅｆ１以下である時点ｔ１０から時点ｔ１１までの期間を示す。期間Ｇにおいては、図２のコンパレーターＣＭＰ１は、交流電圧Ｖ１が第１の基準電圧Ｖｒｅｆ１以下であるので検出電圧ＯＵＴ１を出力する。期間Ｇにおいては、検出電圧ＯＵＴ１は増加するが、第２の基準電圧Ｖｒｅｆ２に到達しない。そのため、図２のコンパレーターＣＭＰ２は検出電圧ＯＵＴ２を出力しない。

本実施例では、遅延回路部６２における遅延時間を、波長λとする交流電圧Ｖ１の波形において、例えば３周期とし、時点ｔ１０から時点ｔ１２までの期間３λに設定する。これにより、期間Ｇは、期間３λより短いので、検出電圧ＯＵＴ２は、第２の基準電圧Ｖｒｅｆ２に到達しない。従って、停電検出回路部６は、フォトカプラＰＣを介して、Ｐ３に示す位置における電圧低下としての停電信号を図２の遮断処理回路部５に出力しない。

このようにすることにより、瞬間停電時には、ＳＯＣ４がシステム遮断処理を実行しないので、本実施例の電源回路を用いた電子機器装置は継続して使用することができる。

図９は、システム電源電圧Ｖ３を維持するためのコンデンサーＣ１を備えた図である。システム遮断処理時間が一定であれば、第１実施例、第２実施例で説明した構成を用いれば、システム遮断処理の開始時期を早めることが可能となったことにより、システム遮断処理の終了時期を早めることができる。そのため、第１実施例、第２実施例では、図３のシステム電源電圧Ｖ３を維持するためのコンデンサーＣ１，Ｃ２，Ｃ３を備えたが、図９に示すように、システム電源電圧Ｖ３を維持するためのコンデンサーの個数を減らすことができる。あるいは、コンデンサーＣ１，Ｃ２，Ｃ３の静電容量を小さくすることができる。これにより、電源回路が大型化することや、コストの増加を抑制することができる。

２…直流電力生成回路部、５…遮断処理回路部、６…停電検出回路部、７…電源回路、６１…第１の電圧比較回路部、６２…遅延回路部、６３…第２の電圧比較回路部、ＯＵＴ１，ＯＵＴ２…検出電圧、Ｖ１…交流電圧、Ｖｒｅｆ１…第１の基準電圧、Ｖｒｅｆ２…第２の基準電圧、λ…波長。

Claims (3)

1. 入力された交流電力から直流電力を生成する直流電力生成回路部と、
   前記交流電力の停電を検出すると、システム遮断処理を実行する遮断処理回路部に停電信号を出力する停電検出回路部と、を備え、
   前記停電検出回路部は、前記交流電力における交流電圧と第１の基準電圧を比較し、前記交流電圧が前記第１の基準電圧以下であると検出電圧を出力する第１の電圧比較回路部と、
   前記検出電圧と第２の基準電圧を比較し、前記検出電圧が前記第２の基準電圧以上であると前記停電信号を出力する第２の電圧比較回路部と、
   前記検出電圧が出力されてから前記第２の基準電圧に到達するまでの遅延時間を設定する遅延回路部と、を備えたことを特徴とする電源回路。
2. 請求項１に記載の電源回路であって、
   前記遅延時間は、前記交流電力の波形における所定の周期を含むことを特徴とする電源回路。
3. 請求項１または請求項２に記載の電源回路であって、
   前記停電検出回路部には、フォトカプラが備えられ、前記停電信号は前記フォトカプラを介して前記遮断処理回路部に出力されることを特徴とする電源回路。

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