KR101179327B1 - 역률 개선 회로 - Google Patents

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Abstract

역률 개선 회로가 개시된다. 역률 개선 회로는 제1 신호에 기초한 기울기를 가진 제1 기준파와 오차 전압에 기초하여 전력 변환 모듈의 메인 스위칭 소자를 스위칭하되, 특히 전력 변환 모듈의 입력 전압이 낮아 메인 스위칭 소자의 스위칭 주파수가 높아지는 경우에는 제1 신호보다 낮은 제2 신호에 기초한 기울기를 가진 제1 기준파와 오차 전압에 기초하여 스위칭 주파수를 제한함으로써, 입력 전류의 평균값을 높여 전력 변환 모듈의 역률을 개선할 수 있다.

Description

역률 개선 회로{POWER FACTOR CORRECTION CIRCUIT}
본 발명은 역률개선에 관한 것으로서, 보다 상세하게는 제1 신호에 기초한 기울기를 가진 기준파와 오차 전압에 기초하여 전력 변환 모듈의 메인 스위칭 소자를 스위칭하되, 특히 전력 변환 모듈의 입력 전압이 낮아 메인 스위칭 소자의 스위칭 주파수가 높아지는 경우에는 제1 신호보다 낮은 제2 신호에 기초한 기울기를 가진 기준파와 오차 전압에 기초하여 스위칭 주파수를 제한함으로써, 입력 전류의 평균값을 높여 전력 변환 모듈의 역률을 개선할 수 있는 역률개선회로에 관한 것이다.
최근 전자기기의 사용에 따른 전력량의 증가로 안정적인 전원 공급이 이슈가 되고 있다. 이에 세계 각국은 전자기기의 전원 라인에 대한 영향을 최소화하고, 다른 기기로의 간섭을 최소화하기 위해 전자기기의 입력단에서 유발되는 고조파 성분에 대한 규제를 강화하고 있다. 이러한 고조파 성분에 대한 규제를 만족시키기 위해서는 역률 개선 회로의 사용이 필수적이다.
종래 부스트 타입(Boost-type)의 컨버터와 같은 전력 변환 모듈에서 사용되는 역률 개선 회로의 경우, 영전압 스위칭(ZVS: Zero Voltage Switching)의 구현 용이성 때문에 임계 도통 모드(BCM: Boundary Conduction Mode)가 많이 사용된다. 하지만, 임계 도통 모드(BCM)의 경우 입력에서 필요로 하는 전류가 작은 경우나 입력 전압이 낮은 경우 스위칭 주파수의 증가로 스위칭 손실이 증가하여 효율이 감소한다는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은, 전력 변환 모듈의 입력 전압이 낮아 메인 스위칭 소자의 스위칭 주파수가 높아지는 경우 스위칭 주파수를 제한함으로써, 입력 전류의 평균값을 높여 전력 변환 모듈의 역률을 개선할 수 있는 역률 개선 회로를 제공하는 것이다.
상기의 목적을 달성하기 위하여 본 발명에 따른 역률 개선 회로는, 메인 스위치에 인가되는 메인 스위칭 신호에 따라 인덕터 전류를 제어함으로써, 입력 전압을 일정한 크기의 출력 전압으로 변환하는 전력 변환 모듈과, 인덕터 전류에 기초하여 제1 기준파의 기울기를 결정하기 위한, 고정된 값을 가지는 제1 신호 또는 제1 신호보다 작은 가변적인 값을 가지는 제2 신호를 선택적으로 출력하며, 셋 신호를 생성하는 신호 선택 모듈과, 셋 신호에 따라 제1 신호 또는 제2 신호 중 어느 하나에 기초한 기울기를 가지고 상승하며, 출력 전압과 소정의 제1 기준 전압과의 오차전압에 기초한 제1 리셋 신호에 따라 리셋되는 제1 기준파를 생성하는 제1 기준파 생성 모듈과, 제1 리셋 신호에 의해 로우(L)로, 셋 신호에 의해 하이(H)로 되는 메인 스위칭 신호를 생성하는 메인 스위칭 신호 생성 모듈을 포함할 수 있다.
또한, 신호 선택 모듈은, 셋 신호를 일정한 시간만큼 지연시킨 지연신호에 따라 상승하며, 제2 기준 전압에 기초하여 형성되는 제2 리셋 신호에 따라 리셋되는 제2 기준파를 생성하는 제1 모듈과, 제2 리셋 신호 및 인덕터 전류가 0인 구간 동안 발생되는 영전류 감지신호(DT)에 기초하여, 제1 신호 또는 제2 신호 중 어느 하나를 선택하기 위한 선택 신호, 영전류 감지신호(DT)의 상승 에지를 검출하기 위한 펄스신호 및 셋 신호를 생성하는 제2 모듈과, 상승 에지가 검출된 시점의 제2 기준파의 크기를 샘플링하여 제2 신호로 설정하며, 선택 신호에 기초하여 제1 신호 또는 제2 신호 중 어느 하나를 선택하여 출력하는 제3 모듈을 포함할 수 있다.
또한, 제1 기준파 생성 모듈은, 제1 신호 또는 제2 신호에 기초하여 형성된 전류를 미러링하는 전류 미러링부와, 미러링된 전류에 의해 충전되는 제1 커패시터와, 제1 커패시터에 병렬 연결되어 셋 신호 또는 제1 리셋 신호에 따라 제1 커패시터의 충방전을 제어하는 제1 스위치를 포함할 수 있다.
또한, 메인 스위칭 신호 생성 모듈은, 출력전압과 제1 기준전압과의 오차 전압을 생성하는 오차 증폭기와, 오차 전압과 제1 기준파의 비교결과에 따라 제1 리셋 신호를 생성하는 제1 비교기와, 비교기의 출력이 S 단자로, 셋 신호가 R 단자로 입력되며, Q단자에는 제1 스위치의 온오프 제어단자가 연결되는 제1 RS 래치와, 제1 RS 래치의 Q 단자와 메인 스위치간에 위치하며, 제1 RS 래치의 Q 단자로부터 출력된 신호를 반전시키기 위한 인버터를 포함할 수 있다.
또한, 제1 모듈은, 전류원과, 전류원에 직렬 연결된 제2 커패시터와, 전류원과 제2 커패시터의 연결부위에 (+) 단자가 연결되며, (-) 단자에는 제2 기준 전압이 인가되는 제2 비교기와, 제2 비교기의 (+) 단자에 드레인이 연결되며, 소스는 접지되고, 게이트는 제2 RS 래치의 Q 단자에 연결된 제2 트랜지스터와, 제2 트랜지스터의 게이트에 Q 단자가 연결되며, S 단자가 제2 비교기의 출력단에 연결되며, R 단자는 외부에 연결된 제2 RS 래치를 포함할 수 있다.
또한, 제2 모듈은, 제1 입력 단자에는 0V 전압을, 제2 입력 단자는 영전류 감지신호를 입력받으며, 제2 RS 래치의 Q 단자에 연결되어 Q 단자로부터의 출력에 따라 제1 입력 단자 또는 제2 입력 단자로 입력되는 신호를 출력하는 제3 래치와, 제3 래치의 출력단에 그 입력단이 연결되며, 그 출력단은 제2 RS 래치의 R 단자에 연결되어, 제1 입력 단자 또는 제2 입력 단자로 입력되는 신호를 일정한 시간만큼 지연시킨 지연 신호를 생성하는 지연부와, 제3 래치의 제2 입력단자에 연결되어 영전류 감지신호의 상승시에 펄스 신호를 출력하는 상승 에지 검출부와, 제2 RS 래치의 Q 단자에 D 단자가 연결되며, 상승 에지 검출부로부터의 펄스 신호에 따라 제2 RS 래치의 Q 단자로부터 나오는 선택 신호를 외부로 출력하는 D-플립플롭을 포함할 수 있다.
또한, 제3 모듈은, 제2 커패시터와 전류원의 연결 부위에 일단이 연결되어 상승 에지 검출부로부터의 펄스신호에 따라 제2 커패시터에 충전된 전압의 크기를 샘플링한 제2 신호를 생성하는 샘플링부와, 샘플링부의 출력단에 연결되어 출력단으로부터 입력되는 제2 신호가 제1 입력단자로 인가되며, 제1 신호는 제2 입력단자로 인가되며, D-플립플롭으로부터 출력되는 선택 신호에 따라 제1 신호 또는 제2 신호를 선택적으로 출력하는 제4 래치를 포함할 수 있다.
또한, 제2 커패시터와 전류원간의 연결부위와 샘플링부 간에는 전압 팔로워(voltage follower)가 배치될 수 있다.
또한, 전력 변환 모듈은, 부스트 타입(Boost-type) 컨버터일 수 있다.
또한, 인덕터 전류는, 메인 스위칭 신호에 따라 인덕터 전류를 임계 도통 모드(BCM: Boundary Conduction Mode) 또는 불연속 도통 모드(DCM: Discontinuous Conduction Mode) 중 어느 하나로 제어될 수 있다.
또한, 제1 기준파와 제2 기준파는, 삼각파일 수 있다.
또한, 인덕터 전류는, 셋 신호에 따라 상승하는 제2 기준파가 제2 기준전압에 도달하기 이전에 영전류 감지신호가 발생되는 경우 불연속 도통 모드(DCM: Discontinuous Conduction Mode) 로 동작하며, 셋 신호에 따라 상승하는 제2 기준파가 제2 기준전압에 도달한 이후에 영전류 감지신호가 발생되는 경우 임계 도통 모드(BCM: Boundary Conduction Mode)로 동작할 수 있다.
또한, 상승 에지 검출부는, 영전류 감지신호가 입력되는, 직렬 연결된 짝수개의 인버터들로 구성된 인버터부와, 인버터부의 출력과 영전류 감지신호가 입력되는 AND 게이트를 포함할 수 있다.
본 발명에 따르면, 제1 신호에 기초한 기울기를 가진 기준파와 오차 전압에 기초하여 전력 변환 모듈의 메인 스위칭 소자를 스위칭하되, 특히 전력 변환 모듈의 입력 전압이 낮아 메인 스위칭 소자의 스위칭 주파수가 높아지는 경우에는 제1 신호보다 낮은 제2 신호에 기초한 기울기를 가진 기준파와 오차 전압에 기초하여 스위칭 주파수를 제한함으로써, 입력 전류의 평균값을 높여 전력 변환 모듈의 역률을 개선할 수 있다.
도 1은, 본 발명의 일실시 형태에 따른 역률 개선 회로의 구성도이다.
도 2는, 본 발명의 일 실시예에 따른 상승 에지 검출부의 구성을 도시한 도면이다.
도 3은, 본 발명의 일 실시 형태에 따라 임계 도통 모드로 동작하는 경우 각 부분의 파형을 도시한 파형도이다.
도 4는, 본 발명의 일 실시 형태에 따라 불연속 도통 모드로 동작하는 경우 각 부분의 파형을 도시한 파형도이다.
이하 도면을 참조하여 본 발명의 실시예를 상세하게 설명하기로 한다.
도 1은, 본 발명의 일실시 형태에 따른 역률 개선 회로의 구성도로, 전력 변환 모듈(100)과, 신호 선택 모듈(200)과, 제1 기준파 생성 모듈(300)과, 메인 스위칭 신호 생성 모듈(400)을 포함할 수 있다. 한편, 도 2는 본 발명의 일 실시예에 따른 상승 에지 검출부(223)의 구성을 도시한 도면이다.
도 1을 참조하면, 전력 변환 모듈(100)은, 메인 스위치(Qm)에 인가되는 메인 스위칭 신호(SW)에 따라 인덕터 전류(iL)를 제어함으로써, 입력 전압(Vin)을 일정한 크기의 출력 전압(Vout)으로 변환한다.
구체적으로, 전력 변환 모듈(100)은 입력단에 병렬 연결되어 교류 입력 전압(Vin)을 전파 정류하는 정류부(101)와, 일단이 정류부(101)에 연결되며, 타단은 메인 스위치(Qm)에 연결된 인덕터(L)와, 인덕터(L)의 타단에 드레인이 연결되며, 소스가 정류부(101)에 연결되고, 게이트 단자로 메인 스위칭 신호(SW)를 입력받아 인덕터(L)에 흐르는 전류를 제어하는 메인 스위치(Qm)와, 메인 스위치(Qm)의 드레인에 애노드가 연결되며, 캐소드가 정류 커패시터(CL)에 연결된 다이오드(D)와, 다이오드(D)의 캐소드에 연결된 정류 커패시터(CL)와, 정류 커패시터(CL)의 양단에 연결된 부하(RL)를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 전력 변환 모듈(100)은 부스트 타입(Boost type) 컨버터를 예시하고 있으나, 반드시 이에 한정되는 것은 아니며, 벅 컨버터, 벅 부스트 컨버터 등의 다양한 전력 변환 모듈에도 적용될 수 있을 것이다.
신호 선택 모듈(200)은, 인덕터(L)에 흐르는 전류(iL)에 기초하여 제1 기준파(Vramp)의 기울기를 결정하기 위한, 고정된 값을 가지는 제1 신호(Vref3) 또는 제1 신호(Vref3)보다 작은 가변적인 값을 가지는 제2 신호(Vsample)를 선택적으로 출력하며, 셋 신호(DTint)를 생성한다. 신호 선택 모듈(200)은 제1 모듈(210), 제2 모듈(220) 및 제3 모듈(230)을 포함할 수 있으며, 이하 각 모듈의 구체적인 구성을 상세하게 설명하기로 한다.
신호 선택 모듈(200) 중 제1 모듈(210)은 셋 신호(DTint)의 지연된 신호(DTint)에 따라 상승하며, 제2 기준 전압(Vref2)에 기초하여 형성되는 제2 리셋 신호(Vc)에 따라 리셋되는 제2 기준파(Vsfl)를 생성한다.
구체적으로, 제1 모듈(210)은 전류원(211)과, 전류원(211)에 직렬 연결된 제2 커패시터(Csfl), 전류원(211)과 제2 커패시터(Csfl)의 연결부위에 (+) 단자가 연결되며, (-) 단자에는 제2 기준 전압(ref2)이 인가되는 제2 비교기(213)과, 제2 비교기(213)의 (+) 단자에 드레인이 연결되며, 소스는 접지되고, 게이트는 제2 RS 래치(214)의 Q 단자에 연결된 제2 트랜지스터(Q2)와, 제2 트랜지스터(Q2)의 게이트에 Q 단자가 연결되며, S 단자가 제2 비교기(213)의 출력단에 연결되며, R 단자는 외부에 연결된 제2 RS 래치(214)를 포함할 수 있다.
신호 선택 모듈(200) 중 제2 모듈(220)은 제2 RS 래치(214)의 Q 단자로부터 입력되는 신호(EN) 및 인덕터 전류(iL)가 0인 구간 동안 발생되는 영전류 감지신호(DT)에 기초하여, 제1 신호(Vref3) 또는 제2 신호(Vsample) 중 어느 하나를 선택하기 위한 선택 신호(SFLen) 생성한다. 또한, 제2 모듈(220)은 영전류 감지신호(DT)의 상승 에지를 검출한 펄스 신호(DTsample)와 셋 신호(DTint)를 생성한다.
구체적으로, 제2 모듈(220) 중 제3 래치(221)는 제1 입력 단자에는 Vss 전원(0V 전압)을, 제2 입력 단자는 영전류 감지신호(DT)를 입력받으며, 제2 RS 래치(214)의 Q 단자에 연결되어 Q 단자로부터의 출력(EN)에 따라 제1 입력 단자 또는 제2 입력 단자로 입력되는 신호를 출력한다.
제2 모듈(220) 중 지연부(222)는 제3 래치(221)의 출력단에 그 입력단이 연결되며, 그 출력단은 제2 RS 래치(214)의 R 단자에 연결되어, 제1 입력 단자 또는 제2 입력 단자로 입력되는 셋 신호(DTint)를 일정한 시간만큼 지연시킨 신호(DTd)를 생성한다. 지연부(222)는 짝수개의 인버터들로 구성될 수 있다.
제2 모듈(220) 중 상승 에지 검출부(223)는 제3 래치(221)의 제2 입력단자에 연결되어 영전류 감지신호(DT)의 상승시에 펄스 신호(DTsample)를 출력한다. 이러한 상승 에지 검출부(223)의 구체적인 구성을 도 2에 도시하고 있다.
도 2의 (a)를 참조하면, 상승에지 검출부(223)는, 입력 신호(DT)를 일정한 시간만큼 지연시키도록 직렬 연결된 복수개의 인버터들(223b, 223c, 223d)를 포함하는 인버터부(223a)와, 인버터부(223a)의 출력과 입력 신호(DT)를 입력받는 하나의 AND 게이트(223e)를 포함할 수 있다. 바람직하게는, 인버터(223b, 223c, 223d)의 수는 홀수개이다. 상승에지 검출부(223)로부터 출력되는 펄스 신호(DTsample)는 입력 신호(DT)의 상승에지(223f)를 검출하는 신호이다.
즉, 도 2의 (b)에 도시된 바와 같은 입력 신호(DT)가 입력되면, AND 게이트(223e) 입력단(X)에는 도 2의 (c)와 같은 일정한 지연(d1)을 가진 반전 신호가 입력된다. AND 게이트(223e)의 또 다른 입력단에는 입력 신호(DT)가 그대로 입력된다. 입력 신호(DT)와 인버터부(223a)의 출력은 AND 게이트(223e)에서 AND 연산되며, 그 결과 도 2의 (d)에 도시된 바와 같이, 입력 신호(DT)의 상승 시점에서 상승하며, 소정의 폭(d1)을 가진 펄스 신호가 된다.
제2 모듈(220) 중 D-플립플롭(224)은 제2 RS 래치(214)의 Q 단자에 D 단자가 연결되며, 상승 에지 검출부(223)로부터의 펄스 신호(DTsample)에 따라 제2 RS 래치(214)의 Q 단자로부터 나오는 신호(EN)를 선택 신호(SFLen)로서 출력한다.
신호 선택 모듈(200) 중 제3 모듈(230)은 인덕터 전류(iL)의 상승 에지가 검출된 시점의 제2 기준파(Vsfl)의 크기를 샘플링하여 제2 신호(Vsample)로 설정하며, 선택 신호(SFLen)에 기초하여 제1 신호(Vref3) 또는 제2 신호(Vsample) 중 어느 하나를 선택적으로 출력한다.
제1 기준파 생성 모듈(300)은, 셋 신호(DTint)에 따라 제1 신호(Vref3) 또는 제2 신호(Vsample) 중 어느 하나에 기초한 기울기를 가지고 상승하며, 출력 전압(Vout)과 제1 기준 전압(Vref1)과의 오차전압에 기초한 제1 리셋 신호(Vs)에 따라 리셋되는 제1 기준파(Vramp)를 생성한다. 이러한 제1 기준파 생성 모듈(300)은 제1 신호(Vref3) 또는 제2 신호(Vsample)에 기초하여 형성된 전류를 미러링하는 전류 미러링부(302)와, 미러링된 전류에 의한 전압을 충전하는 제1 커패시터(Cramp)과, 제1 커패시터(Cramp)에 병렬 연결되어 셋 신호(DTint) 또는 제1 리셋 신호(Vs)에 따라 제1 커패시터(Cramp)의 충방전을 제어하는 제1 스위치(Q1)를 포함할 수 있다.
구체적으로 동작원리를 설명하면, 선택신호(SFLen)에 따라 제4 래치(232)로부터 제1 신호(Vref3) 또는 제2 신호(Vsample)가 선택적으로 출력된다. 제1 신호(Vref3)는 일정한 값을 가진 고정된 전압이며, 제2 신호(Vsample)는 영전류 감지신호(DT)의 상승에지가 검출된 시점(도 2의 223f)에서 제2 커패시터(Csfl)에 충전된 전압을 샘플링한 전압이다. 증폭기(301)의 특성에 의해 (+) 단자와 (-) 단자에 걸리는 전압은 동일하며, 따라서 트랜지스터(Q3)가 턴온됨과 동시에 저항(Rs)를 통해 전류(Ich)가 흐른다. 이 전류는 트랜지스터(Q4, Q5)를 통해 미러링되어 반대편 트랜지스터(Q5)를 통해 흐르게 되며, 이 전류에 의해 제1 커패시터(Cramp)가 충전될 수 있다. 한편, 후술하는 바와 같이 제2 신호(Vsample)는 제1 신호(Vref3)보다 작다. 따라서 제2 신호(Vsample)에 의한 전류보다 제1 신호(Vref3)에 의한 전류(Ich)가 작으며, 그 결과 제2 커패시터(C1)에 충전되는 전압 파형의 기울기는 더 작다.
메인 스위칭 신호 생성 모듈(400)은, 제1 리셋 신호(Vs)에 의해 로우(L)로, 셋 신호(DTint)에 의해 하이(H)로 되는 메인 스위칭 신호(SW)를 생성한다. 생성된 메인 스위칭 신호(SW)에 의해 전력 변환 모듈(100)의 메인 스위치(Qm)가 제어된다.
구체적으로, 메인 스위칭 신호 생성 모듈(400)은 출력전압(Vout)과 제1 기준전압(Vref1)과의 오차 전압(Verr)을 생성하는 오차 증폭기(401), 오차 전압(Verr)과 제1 기준파(Vramp)의 비교결과에 따라 제1 리셋 신호(Vs)를 생성하는 제1 비교기(402)와, 제1 비교기(402)의 출력이 S 단자로, 셋 신호(DTint)가 R 단자로 입력되며, Q단자에는 제1 스위치(Q1)의 게이트가 연결되는 제1 RS 래치(403)와, 제1 RS 래치(403)의 Q 단자와 메인 스위치(Qm)간에 위치하며, 제1 RS 래치(403)의 Q 단자로부터 출력된 신호를 반전시키기 위한 인버터(404)를 포함할 수 있다. 한편,직렬 연결된 저항(R1, R2)을 통해 일정한 출력 전압(Vout)에는 저항(R1, R2)을 포함하는 전압 분배부(107)를 더 포함할 수 있다.
상기와 같은 구성을 가진 역률 개선 회로의 동작원리를 임계 도통 모드(BCM: Boundary Conduction Mode) 또는 불연속 도통 모드(DCM: Discontinuous Conduction Mode)에 따라 설명하기로 한다.
도 3은, 본 발명의 일 실시 형태에 따라 임계 도통 모드(BCM)로 동작하는 경우 각 부분의 파형을 도시한 파형도이다. 도 3의 (a)는 전력 변환 모듈(100)의 전파 정류된 입력 전원(Vi)을, (b)는 전력 변환 모듈(100)의 인덕터(L)에 흐르는 전류(iL)를, (c)는 메인 스위칭 신호(SW)를, (d)는 오차전압(Verr)과 제1 기준파(Vramp)를, (e)는 제1 비교기(402)로부터 출력되는 제1 리셋 신호(Vs)를, (f)는 제2 비교기(213)로 입력되는 제2 기준파(Vsfl)와 제2 기준전압(Vref2)을, (g)는 제2 RS 래치(214)의 Q 단자의 출력 신호(EN)를, (h)는 영전류 센싱부(215)로부터 출력되는 영전류 감지신호(DT)를, (i)는 상승 에지 검출부(223)로부터 출력되는 펄스 신호(DTsample)를, (j)는 제3 래치(221)로부터 출력되는 셋 신호(DTint)를, (k)는 지연부(222)로부터 출력되는 신호를, (l)은 제4 래치부(232)로부터 출력되는 신호(Von)를, (m)은 D-플립플롭(224)로부터 출력되는 선택신호(SFLen)를 도시하고 있다.
도 3의 (b)에 도시된 바와 같이, 인덕터(L)에 흐르는 전류(iL)는 0 상태가 지속되는 구간이 없는 임계 도통 모드(BCM)로 동작하고 있음을 알 수 있다. 이러한 임계 도통 모드(BCM)는, 도 3의 (a)에 도시된 바와 같이, 입력 전압(Vi)이 큰 경우이며, 이러한 구간(A)에서는 메인 스위치(Qm)의 스위칭 주파수의 제한을 받지 않는다.
이하 도 1 내지 도 3을 참조하여 한 주기 동안의 각 부 파형을 중심으로 본 발명의 실시예에 따른 동작 원리를 설명하기로 한다.
구간 (I)를 살펴보면, 메인 스위치(Qm)가 온 되어 인덕터 전류(iL)가 상승하는 구간이다. 메인 스위칭 신호(SW)는 하이(High) 상태(도 3의 (c))이며, 제1 RS 래치(403)의 출력 단자 Q로부터는 로우(Low) 신호가 출력되고 있다. 이에 따라 제1 트랜지스터(Q1)는 턴오프 상태이며, 충전 전류(Ich)는 제1 커패시터(Cramp)를 충전시킨다. 제1 커패시터(Cramp)에 충전되는 전압 파형, 즉 제1 기준파(Vramp)는 일정한 기울기를 가지고 상승한다(도 3의 (d) 참조).
한편, 제2 커패시터(Csfl)에 충전중인 제2 기준파(Vsfl)는 구간 (I)이 종료되기 전에, 제2 기준전압(Vref2)에 다다르며(도 3의 (f) 참조), 제2 기준파(Vsfl)가 제2 기준전압(Vref2)을 넘어서는 순간 제2 비교기(213)로부터 하이(High) 신호가 제2 RS 래치(214)로 입력된다. 그 결과 제2 RS 래치(214)의 Q 단자로부터 하이(High) 신호가 출력된다(도 3의 (g) 참조). 제2 RS 래치(214)의 Q 단자로부터 출력된 하이(High) 신호는 제3 래치(221)로 입력되고, 제3 래치(221)는 입력되는 신호가 하이(High)인 동안 제2 단자의 입력, 즉 영전류 감지신호(DT)를 출력한다. 한편, 제2 RS 래치(214)의 출력 신호(EN)에 의해 제2 트랜지스터(215)는 턴온되고, 그에 따라 제2 기준파(Vsfl)는 방전된다(도 3의 (f) 참조).
구간 (Ⅱ)를 살펴보면, 일정한 기울기를 가지고 상승하는 제1 기준파(Vramp)가 오차 전압(Verr)을 넘어서게 되면(도 3의 (d) 참조), 제1 비교기(402)로부터 제1 리셋 신호(Vs)가 출력된다(도 3의 (e) 참조). 제1 리셋 신호(Vs)는 하이(High) 신호이다. 출력된 제1 리셋 신호(Vs)는 제1 RS 래치(403)의 S 단자로 입력되고, Q 단자로 하이(High) 신호가 출력된다. 출력된 하이(High) 신호에 의해 제1 트랜지스터(Q1)은 턴온되고, 제1 커패시터(Cramp)에 충전된 전압은 제1 트랜지스터(Q1)를 통해 방전된다(도 3의 (d) 참조). 이와 동시에 Q 단자로부터 출력된 하이(High) 신호는 인버터(404)에 의해 반전되어 로우(Low) 신호가 되어 메인 스위치(Qm)의 게이트 단자로 인가된다. 이에 따라 메인 스위치(Qm)은 턴 오프되고, 인덕터 전류(iL)는 점차적으로 감소하게 된다(도 3의 (b) 참조).
한편, 인덕터(L)에 흐르는 전류(iL)가 0이 되면, 영전류 센싱부(215)로부터 출력되는 영전류 감지신호(DT)는 하이(High)가 된다(도 3의 (h) 참조). 이와 동시에 상승에지 검출부(223)는 영전류 감지신호(DT)의 상승 에지를 검출하여 펄스 신호(DTsample)를 생성한다(도 3의 (i)). 생성된 펄스 신호(DTsample)는 샘플링부(231)로 인가된다. 인가된 펄스 신호(DTsample)에 의해 샘플링부(231)는 제2 커패시터(Csfl)에 충전되어 있는 전압을 샘플링한다. 이때의 전압(Vsample)은 0V이다(도 3의 (f) 참조). 또한, 펄스 신호(DTsample)는 D-플립플롭(224)으로 인가되고, 제2 RS 래치(214)의 출력 신호(EN)가 선택 신호(SFLen)로서 제4 래치(232)로 출력된다(도 3의 (m) 참조). 이때의 선택 신호(SFLen)는 하이(High)이다. 따라서, 출력 신호(EN)에 의해 제4 래치(232)는 제2 단자의 신호, 즉 제1 신호(Vref3)를 출력신호(Von)로서 출력하게 된다(도 3의 (l) 참조).
한편, 제1 커패시터(Csfl)는 제2 RS 래치(214)의 R 단자로 하이(High) 신호가 입력되는 경우에 다시 충전되기 시작한다. 즉, 제2 RS 래치(214)의 Q 단자가 하이(High)인 동안에 영전류 검출신호(DT)가 입력되면(도 3의 (g) 및 (h) 참조), 셋 신호(DTint)는 영전류 검출신호(DT)가 된다. 셋 신호(DTint)는 지연부(222)에 의해 일정한 시간만큼 지연된 후(도 3의 (k) 참조), 제2 RS 래치(214)로 입력된다. 그 결과 제3 래치(224)의 Q단자로부터 로우(Low) 신호가 출력되며, 제3 래치(224)의 Q단자로부터 출력된 로우(Low) 신호에 의해 제2 트랜지스터(Q2)는 턴오프된다. 제2 트랜지스터(Q2)가 턴오프됨에 따라 전류원(211)에 의해 제2 커패시터(Vosc)는 다시 일정한 기울기를 가지고 충전된다.
한편, 도 4는, 본 발명의 일 실시 형태에 따라 불연속 도통 모드(DCM)로 동작하는 경우 각 부분의 파형을 도시한 파형도이다. 도 4의 (a)는 전력 변환 모듈(100)의 전파 정류된 입력 전원(Vi)을, (b)는 전력 변환 모듈(100)의 인덕터(L)에 흐르는 전류(iL)를, (c)는 메인 스위칭 신호(SW)를, (d)는 오차전압(Verr)과 제1 기준파(Vramp)를, (e)는 제1 비교기(402)로부터 출력되는 제1 리셋 신호(Vs)를, (f)는 제2 비교기(213)로 입력되는 제2 기준파(Vsfl)와 제2 기준전압(Vref2)을, (g)는 제2 RS 래치(214)의 Q 단자의 출력 신호(EN)를, (h)는 영전류 센싱부(215)로부터 출력되는 영전류 감지신호(DT)를, (i)는 상승 에지 검출부(223)로부터 출력되는 펄스 신호(DTsample)를, (j)는 제3 래치(221)로부터 출력되는 셋 신호(DTint)를, (k)는 지연부(222)로부터 출력되는 신호를, (l)은 제4 래치부(232)로부터 출력되는 신호(Von)를, (m)은 D-플립플롭(224)로부터 출력되는 선택신호(SFLen)를 도시하고 있다.
도 4의 (b)에 도시된 바와 같이, 인덕터(L)에 흐르는 전류(iL)는 0 상태가 일정시간동안 지속되는 구간 (Ⅲ)이 존재하는 불연속 도통 모드(DCM)로 동작하고 있음을 알 수 있다. 이러한 불연속 도통 모드(DCM)는, 도 4의 (a)에 도시된 바와 같이, 입력 전압(Vi)이 작은 구간(B)에서 동작되며, 제1 기준파(Vramp)의 기울기가 작아짐으로 인해 메인 스위치(Qm)의 스위칭 주파수가 제한을 받게 된다.
이하 도 1, 도 2 및 도 4을 참조하여 한 주기 동안의 각 부 파형을 중심으로 본 발명의 실시예에 따른 동작 원리를 설명하기로 한다.
구간 (I)를 살펴보면, 메인 스위치(Qm)가 온 되어 인덕터 전류(iL)가 상승하는 구간이다. 메인 스위칭 신호(SW)는 하이(High) 상태(도 4의 (c))이며, 제1 RS 래치(403)의 출력 단자 Q로부터는 로우(Low) 신호가 출력되고 있다. 이에 따라 제1 트랜지스터(Q1)는 오프상태이며, 충전 전류(Ich)는 제1 커패시터(Cramp)를 충전시키며, 제1 커패시터(Cramp)에 충전되는 전압 파형, 즉 제1 기준파(Vramp)는 일정한 기울기를 가지고 상승한다(도 4의 (d) 참조).
한편, 구간 (I)이 종료된 후에도 제1 커패시터(Csfl)에 전압이 충전되고 있으며, 제1 커패시터(Csfl)의 전압 파형인 제2 기준파(Vsfl)는 계속 상승하고 있다(도 4의 (f) 참조). 이는 연속 도통 모드(BCM)의 동작과 상이하며, 이는 제1 기준파(Vramp)의 기울기가 작기 때문이며, 이러한 제1 기준파의 기울기를 작게 함으로써, 메인 스위치(Qm)의 스위칭 주파수가 제한될 수 있다.
구간 (Ⅱ)를 살펴보면, 일정한 기울기를 가지고 상승하는 제1 기준파(Vramp)가 오차 전압(Verr)을 넘어서게 되면(도 4의 (d) 참조), 제1 비교기(402)로부터 제1 리셋 신호(Vs)가 출력된다(도 4의 (e) 참조). 제1 리셋 신호(Vs)는 하이(High) 신호이다. 출력된 제1 리셋 신호(Vs)는 제1 RS 래치(403)의 S 단자로 입력되고, Q 단자로 하이(High) 신호가 출력된다. 출력된 하이(High) 신호에 의해 제1 트랜지스터(Q1)는 턴온되고, 제1 커패시터(Cramp)에 충전된 전압은 제1 트랜지스터(Q1)를 통해 방전된다(도 4의 (d) 참조). 이와 동시에 Q 단자로부터 출력된 하이(High) 신호는 인버터(404)에 의해 반전되어 로우(Low) 신호가 되어 메인 스위치(Qm)의 게이트 단자로 인가된다. 이에 따라 메인 스위치(Qm)은 턴 오프되고, 인덕터 전류(iL)는 점차적으로 감소하게 된다(도 4의 (b) 참조).
한편, 인덕터(L)에 흐르는 전류(iL)가 0이 되면, 영전류 센싱부(215)로부터 출력되는 영전류 감지신호(DT)는 하이(High)가 된다(도 4의 (h) 참조). 이와 동시에 상승에지 검출부(223)는 영전류 감지신호(DT)의 상승 에지(도 2의 223f)를 검출하여 펄스 신호(DTsample)를 생성한다(도 4의 (i)). 생성된 펄스 신호(DTsample)는 샘플링부(231)로 인가된다. 인가된 펄스 신호(DTsample)에 의해 샘플링부(231)는 제2 커패시터(Csfl)에 충전되어 있는 전압을 샘플링한다. 이때의 전압(Vsample)은 제2 커패시터(Csfl)에 충전된 전압(Vsample)이다(도 4의 (f) 참조). 또한, 펄스 신호(DTsample)는 D-플립플롭(224)으로 인가되고, 제2 RS 래치(214)의 출력 신호(EN)가 선택 신호(SFLen)로서 제4 래치(232)로 출력된다(도 4의 (m) 참조). 이때의 선택 신호(SFLen)는 로우(High)이다. 따라서, 출력 신호(EN)에 의해 제4 래치(232)는 제2 단자의 신호, 즉 제2 신호(Vsample)를 출력신호(Von)로서 출력하게 된다(도 4의 (l) 참조).
이후 구간 (Ⅲ)를 살펴보면, 제2 커패시터(Csfl)에 충전되는 전압, 즉 제2 기준파(Vsfl)가 제2 기준전압(Vref2)을 넘어서게 되면, 제2 비교기(213)로부터 제2 리셋 신호(Vc)가 출력된다(도 4의(g) 참조). 출력된 제2 리셋 신호(Vc)는 제2 RS 래치(214)의 S 단자로 입력되며, 제2 RS 래치(214)의 Q 단자로부터 하이(High) 신호(EN)가 출력된다(도 4의 (g) 참조). 제2 RS 래치(214)의 Q 단자로부터 출력된 하이(High) 신호에 의해 제2 트랜지스터(Q2)가 턴온 되며, 제2 커패시터(C2)에 충전된 전압은 제2 트랜지스터(Q2)를 통해 방전된다(도 4의 (f) 참조). 이때 제2 RS 래치(214)의 Q 단자로부터 출력된 하이(High) 신호에 의해 영전류 감지신호(DT)는 제3 래치(221)의 출력 신호(DTint)가 된다(도 4의 (j) 참조). 하이(High)인 출력 신호(DTint)는 지연부(222)에 의해 소정의 시간동안 지연된 신호(DTd)가 되어 제2 RS 래치(214)의 R 단자로 입력된다(도 4의 (k) 참조). 입력된 지연신호(DTd)에 의해 제2 RS 래치(214)의 Q 단자로부터 로우(Low) 신호가 출력되며, 이에 따라 제2 트랜지스터(Q2)는 턴 오프되고, 제2 커패시터(Csfl)는 다시 충전되기 시작한다(도 4의 (f) 참조)).
이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100 : 전력 변환 모듈
101: 정류부
107: 전압 분배부
110 : 신호 선택 모듈
120 : 제1 기준파 생성 모듈
130: 메인 스위칭 신호 생성 모듈
DTint: 셋 신호
Vc: 제2 리셋 신호
Vs: 제1 리셋 신호

Claims (13)

  1. 메인 스위치에 인가되는 메인 스위칭 신호에 따라 인덕터 전류를 제어함으로써, 입력 전압을 일정한 크기의 출력 전압으로 변환하는 전력 변환 모듈;
    상기 인덕터 전류에 기초하여 제1 기준파의 기울기를 결정하기 위한, 고정된 값을 가지는 제1 신호 또는 상기 제1 신호보다 작은 가변적인 값을 가지는 제2 신호를 선택적으로 출력하며, 상기 제1 기준파의 상승을 위한 셋 신호를 생성하는 신호 선택 모듈;
    상기 셋 신호에 따라 상기 제1 신호 또는 상기 제2 신호 중 어느 하나에 기초한 기울기를 가지고 상승하며, 상기 출력 전압과 소정의 제1 기준 전압과의 오차전압에 기초한 제1 리셋 신호에 따라 리셋되는 상기 제1 기준파를 생성하는 제1 기준파 생성 모듈; 및
    상기 제1 리셋 신호에 의해 로우(L)로, 상기 셋 신호에 의해 하이(H)로 되는 상기 메인 스위칭 신호를 생성하는 메인 스위칭 신호 생성 모듈;
    을 포함하는 것을 특징으로 하는 역률 개선 회로.
  2. 제1항에 있어서,
    상기 신호 선택 모듈은,
    상기 셋 신호를 일정한 시간만큼 지연시킨 지연신호에 따라 상승하며, 제2 기준 전압에 기초하여 형성되는 제2 리셋 신호에 따라 리셋되는 제2 기준파를 생성하는 제1 모듈;
    상기 제2 리셋 신호 및 상기 인덕터 전류가 0인 구간 동안 발생되는 영전류 감지신호(DT)에 기초하여, 상기 제1 신호 또는 상기 제2 신호 중 어느 하나를 선택하기 위한 선택 신호, 상기 영전류 감지신호(DT)의 상승 에지를 검출하기 위한 펄스신호 및 상기 셋 신호를 생성하는 제2 모듈; 및
    상기 상승 에지가 검출된 시점의 상기 제2 기준파의 크기를 샘플링하여 상기 제2 신호로 설정하며, 상기 선택 신호에 기초하여 상기 제1 신호 또는 상기 제2 신호 중 어느 하나를 선택하여 출력하는 제3 모듈
    을 포함하는 것을 특징으로 하는 역률 개선 회로.
  3. 제1항에 있어서,
    상기 제1 기준파 생성 모듈은,
    상기 제1 신호 또는 상기 제2 신호에 기초하여 형성된 전류를 미러링하는 전류 미러링부;
    상기 미러링된 전류에 의해 충전되는 제1 커패시터; 및
    상기 제1 커패시터에 병렬 연결되어 상기 셋 신호 또는 상기 제1 리셋 신호에 따라 상기 제1 커패시터의 충방전을 제어하는 제1 스위치
    를 포함하는 것을 특징으로 하는 역률 개선 회로.
  4. 제3항에 있어서,
    상기 메인 스위칭 신호 생성 모듈은,
    상기 출력전압과 상기 제1 기준전압과의 오차 전압을 생성하는 오차 증폭기;
    상기 오차 전압과 상기 제1 기준파의 비교결과에 따라 상기 제1 리셋 신호를 생성하는 제1 비교기;
    상기 비교기의 출력이 S 단자로, 상기 셋 신호가 R 단자로 입력되며, Q단자에는 상기 제1 스위치의 온오프 제어단자가 연결되는 제1 RS 래치; 및
    상기 제1 RS 래치의 Q 단자와 상기 메인 스위치간에 위치하며, 상기 제1 RS 래치의 Q 단자로부터 출력된 신호를 반전시키기 위한 인버터
    를 포함하는 것을 특징으로 하는 역률 개선 회로.
  5. 제2항에 있어서,
    상기 제1 모듈은,
    전류원;
    상기 전류원에 직렬 연결된 제2 커패시터;
    상기 전류원과 상기 제2 커패시터의 연결부위에 (+) 단자가 연결되며, (-) 단자에는 제2 기준 전압이 인가되는 제2 비교기;
    상기 제2 비교기의 (+) 단자에 드레인이 연결되며, 소스는 접지되고, 게이트는 제2 RS 래치의 Q 단자에 연결된 제2 트랜지스터; 및
    상기 제2 트랜지스터의 게이트에 Q 단자가 연결되며, S 단자가 상기 제2 비교기의 출력단에 연결되며, R 단자는 외부에 연결된 제2 RS 래치
    를 포함하는 것을 특징으로 하는 역률 개선 회로.
  6. 제5항에 있어서,
    상기 제2 모듈은,
    제1 입력 단자에는 0V 전압을, 제2 입력 단자는 상기 영전류 감지신호를 입력받으며, 상기 제2 RS 래치의 Q 단자에 연결되어 Q 단자로부터의 출력에 따라 상기 제1 입력 단자 또는 상기 제2 입력 단자로 입력되는 신호를 출력하는 제3 래치;
    상기 제3 래치의 출력단에 그 입력단이 연결되며, 그 출력단은 상기 제2 RS 래치의 R 단자에 연결되어, 상기 제1 입력 단자 또는 상기 제2 입력 단자로 입력되는 신호를 일정한 시간만큼 지연시킨 지연 신호를 생성하는 지연부;
    상기 제3 래치의 제2 입력단자에 연결되어 상기 영전류 감지신호의 상승시에 펄스 신호를 출력하는 상승 에지 검출부; 및
    상기 제2 RS 래치의 Q 단자에 D 단자가 연결되며, 상기 상승 에지 검출부로부터의 펄스 신호에 따라 상기 제2 RS 래치의 Q 단자로부터 나오는 선택 신호를 외부로 출력하는 D-플립플롭
    을 포함하는 것을 특징으로 하는 역률 개선 회로.
  7. 제6항에 있어서,
    상기 제3 모듈은,
    상기 제2 커패시터와 상기 전류원의 연결 부위에 일단이 연결되어 상기 상승 에지 검출부로부터의 펄스신호에 따라 상기 제2 커패시터에 충전된 전압의 크기를 샘플링한 상기 제2 신호를 생성하는 샘플링부;
    상기 샘플링부의 출력단에 연결되어 상기 출력단으로부터 입력되는 제2 신호가 제1 입력단자로 인가되며, 상기 제1 신호는 제2 입력단자로 인가되며, 상기 D-플립플롭으로부터 출력되는 선택 신호에 따라 상기 제1 신호 또는 상기 제2 신호를 선택적으로 출력하는 제4 래치
    를 포함하는 것을 특징으로 하는 역률 개선 회로.
  8. 제7항에 있어서,
    상기 제2 커패시터와 상기 전류원간의 연결부위와 상기 샘플링부 간에는 전압 팔로워(voltage follower)가 설치된 것을 특징으로 하는 역률 개선 회로.
  9. 제1항에 있어서,
    상기 전력 변환 모듈은,
    부스트 타입(Boost-type) 컨버터인 것을 특징으로 하는 역률 개선 회로.
  10. 제1항에 있어서,
    상기 인덕터 전류는,
    상기 메인 스위칭 신호에 따라 상기 인덕터 전류를 임계 도통 모드(BCM: Boundary Conduction Mode) 또는 불연속 도통 모드(DCM: Discontinuous Conduction Mode) 중 어느 하나로 제어되는 것을 특징으로 하는 역률 개선 회로.
  11. 제1항에 있어서,
    상기 제1 기준파와 상기 제2 기준파는,
    삼각파인 것을 특징으로 하는 역률 개선 회로.
  12. 제2항에 있어서,
    상기 인덕터 전류는,
    상기 셋 신호에 따라 상승하는 제2 기준파가 상기 제2 기준전압에 도달하기 이전에 상기 영전류 감지신호가 발생되는 경우 불연속 도통 모드(DCM: Discontinuous Conduction Mode) 로 동작하며,
    상기 셋 신호에 따라 상승하는 제2 기준파가 상기 제2 기준전압에 도달한 이후에 상기 영전류 감지신호가 발생되는 경우 임계 도통 모드(BCM: Boundary Conduction Mode)로 동작하는 것을 특징으로 하는 역률 개선 회로.
  13. 제6항에 있어서,
    상기 상승 에지 검출부는,
    상기 영전류 감지신호가 입력되는, 직렬 연결된 짝수개의 인버터들로 구성된 인버터부; 및
    상기 인버터부의 출력과 상기 영전류 감지신호가 입력되는 AND 게이트
    를 포함하는 것을 특징으로 하는 역률 개선 회로.
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