JP2010278204A - レジストパターンの形成方法 - Google Patents

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Abstract

【課題】パターンレシオに依存することなく寸法均一性に優れたレジストパターンを形成できる方法を提供することを課題とする。
【解決手段】半導体基板上に所望のレジストパターンを形成するレジストパターン形成方法において:前記半導体基板上にレジスト層を形成し;前記所望のレジストパターンの周辺に余剰部分を形成するように、前記レジスト層が形成された半導体基板に対して第1の露光を行い;前記第1の露光工程の後、第1の現像処理を行い;前記第1の現像処理の後、第1の洗浄処理を行い、前記余剰部分を有する第1のレジストパターンを形成し;その後、前記第1のレジストパターンが形成された前記半導体基板に対して、前記所望のレジストパターンに対応する第2の露光を行い;前記第2の露光工程の後、第2の現像処理を行い;前記第2の現像処理の後、第2の洗浄処理を行い、前記余剰部分の除去された前記所望のレジストパターンを形成する。
【選択図】図1

Description

本発明は半導体プロセスの中で、フォトリソグラフィ工程におけるレジストパターンの形成方法に関するものである。
半導体装置(LSI)の製造工程の中で、フォトリソグラフィ工程におけるレジストパターンの一般的な形成方法では、まず、半導体基板(ウエハ)上の全面にフォトレジストを塗布する。次に、所望の半導体集積回路パターンを描いたレチクル又はマスクを用いて露光を行う。その後、ベーク、現像、洗浄工程を経て所望のレジストパターンを形成する。
現像方式は、通常パドル現像と呼ばれる方式が一般的である(特許文献1参照)。パドル現像処理工程においては、まず、半導体ウェハ等の被処理体の表面にレジスト膜を形成し、露光を行う。次に、レジスト膜の上へ、現像液吐出ノズルから現像液を吐出する。この場合、半導体ウェハはスピンチャックによって吸着され、かつ回転されている。これによって、レジストの上へ供給された現像液は半導体ウェハの周縁方向へ広げられる。次に、半導体ウエハの回転を停止して表面張力によりレジストの上へ現像液を保持する。
特開平11−238676号公報
次に、スピンチャックによって半導体ウェハを回転させる。遠心力によって、現像液は半導体ウェハの周縁部へ移動し始める。その後、スピンチャックの回転を停止して半導体ウェハを停止させ、かつ、その状態を所定の停止時間だけ継続する。回転を停止させたことによって、半導体ウェハの周縁部へ移動した現像液が再び中央部へと移動して、現像液は平衡状態における分布に戻る。
次に、スピンチャックによって半導体ウェハを回転させながら、純水吐出ノズルによって純水を吐出する。該吐出された純水が現像液を洗い流すことによって、半導体ウェハを洗浄する。最後に、半導体ウェハを回転させて純水を振り切ることによって、該半導体ウェハの表面に形成されたレジストを乾燥させる。その後、純水による洗浄と回転による乾燥とを順次実行する。
図2は、レジスト成分の溶解速度とレッドクラウドの関係を示すグラフである。ここで、「レッドクラウド」とは、レジスト成分の溶け込んだ現像液を意味する。「相溶効果」とは、レジスト成分が現像液に溶け出すことで、レジストの溶解速度が上昇する現象を言う。また、「中和反応」とは、現像液成分(TMAH)がレジスト成分と中和し、現像速度が遅くなる現象を言う。
上記のような従来の方法により現像を行うと、パターンレシオによってレジストパターンの寸法均一性が損なわれることになる。現像液中に発生する現像溶解物量はパターンレシオによって異なり、パターンレシオが小さいとレジスト溶解物が多くなり、ウエハ面内でのレッドクラウド濃度分布が不均一となる。図2に示すように、レッドクラウド濃度分布が変わると、レジストの溶解速度も変化してしまい、その結果、ウエハ面内でのレジストパターンの寸法均一性が悪化してしまう。
本発明は上記のような状況に鑑みてなされたものであり、パターンレシオに依存することなく寸法均一性に優れたレジストパターンを形成できる方法を提供することを目的とする。
上記課題を解決するために、本発明は、半導体基板上に所望のレジストパターンを形成するレジストパターン形成方法において:前記半導体基板上にレジスト層を形成し;前記所望のレジストパターンの周辺に余剰部分を形成するように、前記レジスト層が形成された半導体基板に対して第1の露光を行い;前記第1の露光工程の後、第1の現像処理を行い;前記第1の現像処理の後、第1の洗浄処理を行い、前記余剰部分を有する第1のレジストパターンを形成し;その後、前記第1のレジストパターンが形成された前記半導体基板に対して、前記所望のレジストパターンに対応する第2の露光を行い;前記第2の露光工程の後、第2の現像処理を行い;前記第2の現像処理の後、第2の洗浄処理を行い、前記余剰部分の除去された前記所望のレジストパターンを形成することを特徴とする。
本発明によれば、少なくとも2回の現像処理によって所望のレジストパターンを形成しているため、最後の現像処理においては、現像する(溶解する)レジストの量が少なくなる。その結果、パターンレシオに依存することなく寸法均一性に優れたレジストパターンを形成することが可能となる。
図1(A)−(E)は、本発明に係るレジストパターン形成方法を示す断面工程図である。 図2は、レジスト成分の溶解速度とレッドクラウドの関係を示すグラフである。 図3は、レジストパターの比率(面積)とレジストパターンの寸法バラツキ(ウエハ面内213点の標準偏差*3)との関係を示す。 図4は、レジストパターの比率(面積)とレジストパターンの寸法誤差(最大寸法−最小寸法)との関係を示す。
図1(A)−(E)は、本発明に係るレジストパターン形成方法を示す断面工程図である。まず、図1(A)に示すように、半導体ウェハ10の表面にポジ型のレジスト膜12を形成する。次に、所望の半導体集積回路パターンを描いたレチクル又はマスクを用いて第1回目の露光を行う。この時、所望のレジストパターンの周辺に余剰部分を形成するようにする。すなわち、レジストパターン領域が配線領域に部分的に(例えば、数um程度)入り込んだパターンの第1のレチクル又はマスクを使用する。なお、符号12aは余剰部分を有する第1のレジストパターン、12bは第1回目の現像工程で現像(溶解)された部分を示す。
次に、レジスト膜12の上へ、現像液吐出ノズルから現像液を吐出する。この場合、半導体ウェハ10はスピンチャックによって吸着され、かつ回転されている。これによって、レジスト12の上へ供給された現像液は半導体ウェハ10の周縁方向へ広げられる。次に、半導体ウエハ10の回転を停止して表面張力によりレジスト12の上へ現像液を保持する。
次に、スピンチャックによって半導体ウェハ10を回転させる。遠心力によって、現像液は半導体ウェハ10の周縁部へ移動し始める。その後、スピンチャックの回転を停止して半導体ウェハ10を停止させ、かつ、その状態を所定の停止時間だけ継続する。回転を停止させたことによって、半導体ウェハ10の周縁部へ移動した現像液が再び中央部へと移動して、現像液は平衡状態における分布に戻る。このような現像工程において、現像液分布の偏りは依然として大きい。
次に、スピンチャックによって半導体ウェハ10を回転させながら、純水吐出ノズルによって純水を吐出する。該吐出された純水が現像液を洗い流すことによって、半導体ウェハ10を洗浄する。最後に、半導体ウェハ10を回転させて純水を振り切ることによって、該半導体ウェハ10の表面に形成されたレジスト12aを乾燥させる。その後、純水による洗浄と回転による乾燥とを順次実行する。これによって、図1(C)に示すように、余剰部分を有する第1のレジストパターン12aが形成される。第1回目の洗浄処理によって、現像液中のレジスト溶解物の大部分が除去される。
次に、本来の(所望の)半導体集積回路パターンを描いた第2のレチクル又はマスクを用いて第2回目の露光を行う(図1(D)。第2のレチクル又はマスクは、第1のレチクル又はマスクと異なり、配線部分の幅は正確であり、余剰部分を含まない。なお、符号12cは第2のレジストパターン、12dは第2回目の現像工程で現像(溶解)された部分(余剰部分)を示す。
次に、第1回目の現像処理と同様の方法で第2回目の現像処理を行う。ここで、現像液中に溶解するレジスト量は、1回目の現像処理に比べて格段と少なくなり、その結果、現像液濃度分布の偏りも極めて小さくなる。
その後、第1回目の洗浄工程と同様な方法で第2回目の洗浄工程を実施し、図1(E)に示すように、所望のレジストパターン12cを形成する。
図3は、レジストパターの比率(面積)とレジストパターンの寸法バラツキ(ウエハ面内213点の標準偏差*3)との関係を示す。図4は、レジストパターの比率(面積)とレジストパターンの寸法誤差(最大寸法−最小寸法)との関係を示す。図3及び図4から明らかなように、従来の方法によってレジストパターンを形成した場合、パターンレシオが下がるにつれて寸法均一性が悪化する。これに対して、本発明によれば、パターンレシオに依存せず優れた寸法均一性が確保される。
なお、第1のレジストパターンは、第2の露光工程及び第2の現像工程の際にレジスト残存部とレジスト溶解部の(面積)比率が一定となるような抜きパターンとすることが好ましい。
以上、本発明の実施例について説明したが、本発明はこれらの実施例に何ら限定されるものではなく、特許請求の範囲に示された技術的思想の範疇において変更可能なものである。
例えば、上記実施例においては、パドル方式の現像方法を採用しているが、ディップ方式等の他の現像方式に適用可能である。また、実施例においては現像時に回転/静止を数回繰り返し行う方法を説明したが、一度の回転/静止動作によって現像する方法を採用することも可能である。
10:半導体ウエハ
12:レジスト層
12a:第1のレジストパターン
12c:第2のレジストパターン
12d:余剰部分

Claims (3)

  1. 半導体基板上に所望のレジストパターンを形成するレジストパターン形成方法において、
    前記半導体基板上にレジスト層を形成し;
    前記所望のレジストパターンの周辺に余剰部分を形成するように、前記レジスト層が形成された半導体基板に対して第1の露光を行い;
    前記第1の露光工程の後、第1の現像処理を行い;
    前記第1の現像処理の後、第1の洗浄処理を行い、前記余剰部分を有する第1のレジストパターンを形成し;
    その後、前記第1のレジストパターンが形成された前記半導体基板に対して、前記所望のレジストパターンに対応する第2の露光を行い;
    前記第2の露光工程の後、第2の現像処理を行い;
    前記第2の現像処理の後、第2の洗浄処理を行い、前記余剰部分の除去された前記所望のレジストパターンを形成することを特徴とするレジストパターンの形成方法。
  2. 前記レジスト層はポジ型であることを特徴とする請求項1に記載のレジストパターンの形成方法。
  3. 前記第1のレジストパターンは、前記第2の露光工程及び第2の現像工程の際にレジスト残存部とレジスト溶解部の比率が一定となるような抜きパターンであることを特徴とする請求項1又は2に記載のレジストパターンの形成方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018194608A (ja) * 2017-05-15 2018-12-06 東京エレクトロン株式会社 基板処理システム、基板処理方法、プログラム、および情報記憶媒体

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020126216A1 (de) * 2020-04-29 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren und Vorrichtung zur Beschichtung eines Substrats mit Fotoresist
US11545361B2 (en) * 2020-04-29 2023-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for coating photo resist over a substrate

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0346316A (ja) * 1989-07-14 1991-02-27 Oki Electric Ind Co Ltd レジストパターン形成方法
JPH05304067A (ja) * 1992-04-27 1993-11-16 Matsushita Electron Corp 微細レジストパターンの形成方法
JP2001291651A (ja) * 2000-04-05 2001-10-19 Nec Corp レジストパターン形成方法及び半導体装置の製造方法
JP2003532306A (ja) * 2000-05-04 2003-10-28 ケーエルエー・テンコール・テクノロジーズ・コーポレーション リソグラフィ・プロセス制御のための方法およびシステム
JP2010501881A (ja) * 2006-08-18 2010-01-21 ブルーワー サイエンス アイ エヌ シー. 多重パターニングプロセスのための反射防止結像層
JP2010039192A (ja) * 2008-08-05 2010-02-18 Oki Semiconductor Co Ltd フォトマスク、及びフォトレジストパターンの形成方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0346316A (ja) * 1989-07-14 1991-02-27 Oki Electric Ind Co Ltd レジストパターン形成方法
JPH05304067A (ja) * 1992-04-27 1993-11-16 Matsushita Electron Corp 微細レジストパターンの形成方法
JP2001291651A (ja) * 2000-04-05 2001-10-19 Nec Corp レジストパターン形成方法及び半導体装置の製造方法
JP2003532306A (ja) * 2000-05-04 2003-10-28 ケーエルエー・テンコール・テクノロジーズ・コーポレーション リソグラフィ・プロセス制御のための方法およびシステム
JP2010501881A (ja) * 2006-08-18 2010-01-21 ブルーワー サイエンス アイ エヌ シー. 多重パターニングプロセスのための反射防止結像層
JP2010039192A (ja) * 2008-08-05 2010-02-18 Oki Semiconductor Co Ltd フォトマスク、及びフォトレジストパターンの形成方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018194608A (ja) * 2017-05-15 2018-12-06 東京エレクトロン株式会社 基板処理システム、基板処理方法、プログラム、および情報記憶媒体
JP2021152685A (ja) * 2017-05-15 2021-09-30 東京エレクトロン株式会社 基板処理システム、基板処理方法、プログラム、および情報記憶媒体
JP7195382B2 (ja) 2017-05-15 2022-12-23 東京エレクトロン株式会社 基板処理システム、基板処理方法、プログラム、および情報記憶媒体

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