JP2010273131A - クロック生成回路、電源供給システム及び遅延時間調整部 - Google Patents
クロック生成回路、電源供給システム及び遅延時間調整部 Download PDFInfo
- Publication number
- JP2010273131A JP2010273131A JP2009123458A JP2009123458A JP2010273131A JP 2010273131 A JP2010273131 A JP 2010273131A JP 2009123458 A JP2009123458 A JP 2009123458A JP 2009123458 A JP2009123458 A JP 2009123458A JP 2010273131 A JP2010273131 A JP 2010273131A
- Authority
- JP
- Japan
- Prior art keywords
- delay time
- reference clock
- frequency
- clock signal
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Pulse Circuits (AREA)
- Noise Elimination (AREA)
- Dc-Dc Converters (AREA)
Abstract
【課題】一方のクロック信号に対して他方のクロック信号の立ち上がりを遅延させる遅延時間を制御するため、例えば電波状況に応じて、輻射ノイズの低下を図るクロック生成回路、電源供給システム及び遅延時間調整部を提供すること。
【解決手段】コントロール部16は、ワンセグ受信機2から受信したBERデータDBに基づいて、ワンセグ受信機2のビットエラーレートを最も小さくするような、第1及び第2基準クロック信号Ck1,Ck2の周波数の設定周波数データDf、及び、第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がりの遅延時間の設定遅延時間データDtに設定し、その設定周波数データDf及び設定遅延時間データDtを基準クロック生成回路21に出力する。基準クロック生成回路21は、入力された設定周波数データDf及び設定遅延時間データDtに基づいて、第1及び第2基準クロック信号Ck1,Ck2を生成する。
【選択図】図1
【解決手段】コントロール部16は、ワンセグ受信機2から受信したBERデータDBに基づいて、ワンセグ受信機2のビットエラーレートを最も小さくするような、第1及び第2基準クロック信号Ck1,Ck2の周波数の設定周波数データDf、及び、第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がりの遅延時間の設定遅延時間データDtに設定し、その設定周波数データDf及び設定遅延時間データDtを基準クロック生成回路21に出力する。基準クロック生成回路21は、入力された設定周波数データDf及び設定遅延時間データDtに基づいて、第1及び第2基準クロック信号Ck1,Ck2を生成する。
【選択図】図1
Description
クロック生成回路、電源供給システム及び遅延時間調整部に関するものである。
可搬性の電子機器(例えば、ノートパソコン、携帯ゲーム機など)には、複数のDC−DCコンバータを有するシステム電源が搭載されている。各DC−DCコンバータは、リチウムイオン電池や乾電池などからの入力電圧を昇圧・降圧して所望の電圧レベルの出力電圧を生成し、その出力電圧を電源として電子機器内の各半導体装置の電子部品(負荷)にそれぞれ供給する。
ところで、システム電源は、基準クロック信号を生成するための基準クロック生成回路を有している。各DC−DCコンバータは、基準クロック生成回路からの基準クロック信号が入力される。各DC−DCコンバータは、入力された基準クロック信号の周期に基づいて、スイッチング素子をオン・オフ制御して電池からの入力電圧を昇圧・降圧して所望の出力電圧を生成している。
近年、この種の可搬性の電子機器は、ワンセグ受信機や無線通信機を搭載する場合がある。この場合、ワンセグ受信機や無線通信機は、基準クロック信号、及び、DC−DCコンバータが発生するスイッチングノイズなどの輻射ノイズにより悪影響を及ぼされ、精度良く受信することができないという問題があった。
上記の問題の対策として、DC−DCコンバータは、ワンセグ受信機や無線通信機などが受信する周波数と、基準クロック信号の周波数が同じ場合、基準クロック信号の周波数をずらす基準クロック生成回路が提案されている。(例えば、特許文献1、特許文献2参照)
ところで、DC−DCコンバータは、スイッチング素子をオン・オフ制御して生成したスイッチング電圧を、外付けのコイル及び平滑コンデンサにて平滑化して出力電圧を生成している。このとき、外付けコイルは、エネルギーを充放電している。詳述すると、外付けコイルは、電位差が生じて電流が流れると電気エネルギーを磁気エネルギーとして充電する。そして、外付けコイルは、その充電した磁気エネルギーを電気エネルギーに変換して放電、つまり、電流を出力する。外付けコイルに流れる電流は、外付けコイルのインダクタンス値に反比例し、外付けコイルに電位差が生じる時間に比例する。
これにより、予め設定された電流を流すためには、基準クロック信号の周波数に対して最適なインダクタンス値の外付けコイルを選定している。つまり、基準クロック信号の周波数が高い場合、外付けコイルのインダクタンス値を小さくし、反対に、基準クロック信号の周波数が低い場合、外付けコイルのインダクタンス値を大きくしている。
従って、予め設定された基準クロック信号の周波数をずらし過ぎると、基準クロック信号の周波数に対して外付けコイルのインダクタンス値が最適ではなくなり、DC−DCコンバータが正常に動作しなくなってしまう。
また、ワンセグ受信機や無線通信機などが受信する信号の信号強度は、そのときどきで変化する。
このクロック生成回路及びシステム電源は、一方のクロック信号に対して他方のクロック信号の立ち上がりを遅延させる遅延時間を制御するため、例えば電波状況に応じて、輻射ノイズの低下を図ることを目的とする。
このクロック生成回路及びシステム電源は、一方のクロック信号に対して他方のクロック信号の立ち上がりを遅延させる遅延時間を制御するため、例えば電波状況に応じて、輻射ノイズの低下を図ることを目的とする。
本発明の一側面によれば、クロック生成回路は、複数のクロック信号を生成し、前記複数のクロック信号の周波数を切り替えるクロック生成回路であって、受信機の電波状況に応じて、前記複数のクロック信号の周波数を制御する周波数調整部と、第1クロック信号に対して、他のクロック信号の立ち上がりを遅延させる遅延時間を制御する遅延時間調整部とを有する。
本発明の一側面によれば、一方のクロック信号に対して他方のクロック信号の立ち上がりを遅延させる遅延時間を制御するため、例えば電波状況に応じて、輻射ノイズの低下を図ることができる。
(第1実施形態)
以下、第1実施形態を図1〜図8に従って説明する。
図1に示す電子機器1は、ワンセグ受信機2、電源供給システムとしてのシステム電源3を有している。
以下、第1実施形態を図1〜図8に従って説明する。
図1に示す電子機器1は、ワンセグ受信機2、電源供給システムとしてのシステム電源3を有している。
電子機器1において、ワンセグ受信機2及びシステム電源3は、バスを介して接続され、データ通信を行っている。本実施形態では、電子機器1内においてデータ通信を行うI2C(Inter−Integrated Circuit)シリアルバスが用いられている。
ワンセグ受信機2は、放送基地局から映像や音声などのデジタルデータであるワンセグデータを受信する。ワンセグ受信機2は、受信したワンセグデータに基づいて映像や音声などを再生する。このとき、ワンセグ受信機2は、受信したワンセグデータからビットエラーレートを算出し、その算出結果から電波状況を判断している。
ビットエラーレートは、ワンセグ受信機2が受信した受信データの中に放送基地局が送信した送信データとは異なるビットが含まれる確率(%で表す)をいう。
ワンセグ受信機2は、システム電源3からビットエラーレート要求信号(BER要求信号)Srを受信する。ワンセグ受信機2は、受信したBER要求信号Srに応答して、%で表されるビットエラーレートのデータであるビットエラーレートデータ(BERデータ)DBをシステム電源3に送信する。
ワンセグ受信機2は、システム電源3からビットエラーレート要求信号(BER要求信号)Srを受信する。ワンセグ受信機2は、受信したBER要求信号Srに応答して、%で表されるビットエラーレートのデータであるビットエラーレートデータ(BERデータ)DBをシステム電源3に送信する。
また、ワンセグ受信機2は、システム電源3に対して、動作の開始、及び、受信するチャンネルの変更を知らせるステート信号Ssを送信する。
システム電源3は、第1及び第2DC−DCコンバータ5a,5b、クロック生成回路としての基準クロック生成部6を有している。
システム電源3は、第1及び第2DC−DCコンバータ5a,5b、クロック生成回路としての基準クロック生成部6を有している。
なお、本実施形態では、第1及び第2DC−DCコンバータ5a,5bは、基準クロック生成部6から供給される信号と、生成した出力電圧を供給する負荷Z1,Z2が相違するだけで、その回路構成を同じにしている。そのため、第1DC−DCコンバータ5aについて詳細に説明し、第2DC−DCコンバータ5bの構成については符号を同じにして詳細な説明を省略する。
第1DC−DCコンバータ5aは、コンバータ部8、制御回路9を含んでいる。
コンバータ部8は、PチャネルMOSトランジスタよりなるメイン側トランジスタTr1、NチャネルMOSトランジスタよりなる同期側トランジスタTr2を有している。コンバータ部8は、外付け部品として、平滑回路11を構成するチョークコイルL1及び平滑用コンデンサC1を含んでいる。
コンバータ部8は、PチャネルMOSトランジスタよりなるメイン側トランジスタTr1、NチャネルMOSトランジスタよりなる同期側トランジスタTr2を有している。コンバータ部8は、外付け部品として、平滑回路11を構成するチョークコイルL1及び平滑用コンデンサC1を含んでいる。
メイン側トランジスタTr1は、そのゲートが制御回路9から第1制御信号Sc1が入力される。メイン側トランジスタTr1は、そのソースが電子機器1に内蔵した電池Bから入力電圧VINが供給され、そのドレインが同期側トランジスタTr2のドレイン及び平滑回路11に接続されている。
同期側トランジスタTr2は、そのゲートが制御回路9から第2制御信号Sc2が入力される。同期側トランジスタTr2は、そのソースがグランド線GL2に接続されている。
そして、第1DC−DCコンバータ5aは、第1及び第2制御信号Sc1,Sc2に基づいて、メイン側トランジスタTr1及び同期側トランジスタTr2が相補的にオン・オフすることによって、入力電圧VINが降圧されて出力電圧Voとして外部出力端子Toから負荷Z1に供給される。この出力電圧Voは、メイン側トランジスタTr1のオン時間とオフ時間の比(デューティー比)を変化することにより予め定めた目標電圧に制御される。
制御回路9は、基準クロック生成部6から第1基準クロック信号Ck1が入力される。制御回路9は、入力された第1基準クロック信号Ck1の周期に基づいて、メイン側トランジスタTr1及び同期側トランジスタTr2を相補的にオン・オフさせる第1及び第2制御信号Sc1,Sc2をコンバータ部8に出力する。つまり、制御回路9は、第1基準クロック信号Ck1の周期に基づいて、メイン側トランジスタTr1及び同期側トランジスタTr2のオン時間とオフ時間の比(デューティー比)を制御している。
詳述すると、制御回路9は、高い周波数の第1基準クロック信号Ck1を入力すると、メイン側トランジスタTr1及び同期側トランジスタTr2を早くスイッチングさせる。反対に、制御回路9は、低い周波数の第1基準クロック信号Ck1を入力すると、メイン側トランジスタTr1及び同期側トランジスタTr2を遅くスイッチングさせる。
従って、第1DC−DCコンバータ5aでは、第1基準クロック信号Ck1の周波数に応じて、そのスイッチングによって生じる輻射ノイズ(基本周波数の高調波成分)の基本周波数が変化する。つまり、第1DC−DCコンバータ5aは、高い周波数の第1基準クロック信号Ck1を入力すると、輻射ノイズの周波数が高くなる。反対に、第1DC−DCコンバータ5aは、低い周波数の第1基準クロック信号Ck1を入力すると、輻射ノイズ(基本周波数の高調波成分)の基本周波数が低くなる。
第2DC−DCコンバータ5bは、基準クロック生成部6から第2基準クロック信号Ck2が入力される。第2基準クロック信号Ck2は、図4に示すように、その立ち上がるタイミングが第1基準クロック信号Ck1の立ち上がりタイミングより時間(以下、立ち上がり遅延時間という)Td遅れ、その立ち下がるタイミングが第1基準クロック信号Ck1の立ち下がりタイミングと同じとなる信号である。
従って、第2DC−DCコンバータ5bのメイン側トランジスタTr1及び同期側トランジスタTr2は、第1DC−DCコンバータ5aのメイン側トランジスタTr1及び同期側トランジスタTr2と異なるタイミングでスイッチングすることになる。
そして、第2DC−DCコンバータ5bにて生成された出力電圧Voは、外部出力端子Toから負荷Z2に供給される。
基準クロック生成部6は、インターフェース回路15、コントロール部16、設定テーブル17、最小値記憶レジスタ19、比較器20、基準クロック生成回路21を有している。
基準クロック生成部6は、インターフェース回路15、コントロール部16、設定テーブル17、最小値記憶レジスタ19、比較器20、基準クロック生成回路21を有している。
インターフェース回路15は、コントロール部16からBER要求信号Srを入力し、この受信したBER要求信号Srをワンセグ受信機2に送信する。また、インターフェース回路15は、ワンセグ受信機2からBERデータDB、ステート信号Ssを受信し、この受信したBERデータDB、ステート信号Ssをコントロール部16に出力する。
コントロール部16は、BER要求信号Srをワンセグ受信機2にインターフェース回路15を介して送信し、それに応答してBERデータDBをワンセグ受信機2からインターフェース回路15を介して受信する。
コントロール部16は、BERデータDBに基づいて、次段の基準クロック生成回路21が生成する基準クロック信号Ckの周波数を、ワンセグ受信機2のビットエラーレートが最小値となるように設定するデータ(設定周波数データDf)を生成する。基準クロック信号Ckは、前記第1及び第2基準クロック信号Ck1,Ck2の元となるクロック信号であって、第1及び第2基準クロック信号Ck1,Ck2と同じ周波数である。
また、コントロール部16は、BERデータDBに基づいて、次段の基準クロック生成回路21が生成する第1及び第2基準クロック信号Ck1,Ck2の第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がりの遅延時間Tdが、ワンセグ受信機2のビットエラーレートが最小値となるように設定するデータ(設定遅延時間データDt)を生成する。
コントロール部16は、これら設定周波数データDf及び設定遅延時間データDtを設定テーブル17に記憶したデータに基づいて生成する。
設定テーブル17には、複数の設定周波数データDf及び設定遅延時間データDtが記憶されている。本実施形態では、図5に示すように、設定テーブル17には、設定周波数データDfとして「f1」〜「f9」が記憶されている。「f1」〜「f9」は、「f1」〜「f9」の順で高い周波数が設定されている。
設定テーブル17には、複数の設定周波数データDf及び設定遅延時間データDtが記憶されている。本実施形態では、図5に示すように、設定テーブル17には、設定周波数データDfとして「f1」〜「f9」が記憶されている。「f1」〜「f9」は、「f1」〜「f9」の順で高い周波数が設定されている。
設定周波数データDfは、8ビットのデータであって、上位ビットから下位ビットの順で第1〜第8設定周波数ビットデータDf1〜Df8よりなっている。そして、本実施形態では、設定周波数データDfは、設定周波数が最も周波数が低い「設定周波数f1」のとき、論理値「11111111」、設定周波数が次に周波数が低い「設定周波数f2」のとき、論理値「11111110」、設定周波数が次に周波数が低い「設定周波数f3」のとき、論理値「11111100」、・・・・・・、設定周波数が最も周波数が高い「設定周波数f9」のとき、論理値「00000000」になっている。
また、設定テーブル17には、設定遅延時間データDtとして「Td1」〜「Td9」が記憶されている。「Td1」〜「Td9」は、「Td1」〜「Td9」の順で長い遅延時間が設定されている。
設定周波数データDfと同様に、設定遅延時間データDtは、8ビットのデータであって、上位ビットから下位ビットの順で第1〜第8設定遅延時間ビットデータDt1〜Dt8よりなっている。そして、本実施形態では、設定遅延時間データDtは、設定遅延時間が最も遅延時間が短い「設定遅延時間Td1」のとき、論理値「11111111」、設定遅延時間が次に遅延時間が短い「設定遅延時間Td2」のとき、論理値「11111110」、設定遅延時間が次に遅延時間が短い「設定遅延時間Td3」のとき、論理値「11111100」、・・・・・・、設定遅延時間が最も遅延時間が長い「設定遅延時間Td9」のとき、論理値「00000000」になっている。
そして、コントロール部16は、設定テーブル17、最小値記憶レジスタ19及び比較器20を使って、その時々の設定周波数データDf及び設定遅延時間データDtを生成して、基準クロック生成回路21に出力する。
つまり、例えば、ワンセグ受信機2が動作停止しているとき、コントロール部16は、設定テーブル17から予め定めた設定周波数(例えば設定周波数f3)の設定周波数データDf及び予め定めた設定遅延時間(例えば設定遅延時間Td3)の設定遅延時間データDtを選択し、基準クロック生成回路21に出力する。このとき、基準クロック生成回路21は、設定周波数データDf及び設定遅延時間データDtに基づいて、第1及び第2基準クロック信号Ck1,Ck2を生成し、第1及び第2DC−DCコンバータ5a,5bにそれぞれ出力する。
この状態で、ワンセグ受信機2が動作を開始して、コントロール部16は、ワンセグ受信機2からBERデータDBを取得し、BERデータDBを、最小値BERデータDBminとして最小値記憶レジスタ19に記憶するとともに、先に設定した設定周波数(例えば設定周波数f3)から、設定テーブル17において1段階高い周波数の設定周波数(設定周波数f4)の設定周波数データDfを基準クロック生成回路21に出力する。
これによって、基準クロック生成回路21は、変更された設定周波数データDfに基づいた第1及び第2基準クロック信号Ck1,Ck2を生成し、第1及び第2DC−DCコンバータ5a,5bにそれぞれ出力することになる。
そして、コントロール部16は、設定周波数データDfを変更し、基準クロック生成回路21から設定周波数データDfに基づいて変更された周波数の第1及び第2基準クロック信号Ck1,Ck2を出力させるごとに、ビットエラーレート要求信号(BER要求信号)Srを出力し、ワンセグ受信機2からBERデータDBを取得するようになっている。
コントロール部16は、新たに取得したBERデータDBと先に最小値記憶レジスタ19に記憶した最小値BERデータDBminとを比較器20にて比較させるようになっている。そして、比較器20の比較結果が、BERデータDBが最小値BERデータDBminより小さい場合(DB<DBmin)、コントロール部16は、新たに受信したBERデータDBを、新たな最小値BERデータDBminとして最小値記憶レジスタ19に記憶するようになっている。
また、このとき、先に設定した設定周波数(この場合、設定周波数f4)から、設定テーブル17において1段階高い周波数の設定周波数(設定周波数f5)の設定周波数データDfを基準クロック生成回路21に出力する。これによって、基準クロック生成回路21は、変更された設定周波数データDfに基づく周波数の第1及び第2基準クロック信号Ck1,Ck2を生成し、第1及び第2DC−DCコンバータ5a,5bにそれぞれ出力することになる。
コントロール部16は、基準クロック生成回路21から変更された設定周波数データDfに基づく周波数の第1及び第2基準クロック信号Ck1,Ck2が出力されると、再び、ビットエラーレート要求信号(BER要求信号)Srを出力し、ワンセグ受信機2からBERデータDBを取得する。そして、コントロール部16は、変更された設定周波数が最大周波数の設定周波数f9でない時、新たに取得したBERデータDBと先に最小値記憶レジスタ19に記憶した最小値BERデータDBminとを比較器20にて比較させ、上記と同様な処理を、新たに取得したBERデータDBと最小値BERデータDBminが一致するまで行うようになっている。
なお、コントロール部16は、新たに取得したBERデータDBと最小値BERデータDBminとを比較する前に、変更された設定周波数が最大周波数の設定周波数f9になった時には、上記の処理を終了するようになっている。
一方、比較器20の比較結果が、BERデータDBが最小値BERデータDBminより大きい場合(DB>DBmin)、コントロール部16は、新たに受信したBERデータDBを、新たな最小値BERデータDBminとして最小値記憶レジスタ19に記憶するようになっている。
また、このとき、先に設定した設定遅延時間(この場合、設定遅延時間f4)から、設定テーブル17において1段階低い周波数の設定周波数(設定周波数f3)の設定周波数データDfを基準クロック生成回路21に出力する。これによって、基準クロック生成回路21は、変更された設定周波数データDfに基づく周波数の第1及び第2基準クロック信号Ck1,Ck2を生成し、第1及び第2DC−DCコンバータ5a,5bにそれぞれ出力することになる。
コントロール部16は、前記と同様に、変更された設定周波数データDfに基づく周波数の第1及び第2基準クロック信号Ck1,Ck2が出力されると、再び、ビットエラーレート要求信号(BER要求信号)Srを出力し、ワンセグ受信機2からBERデータDBを取得する。そして、コントロール部16は、変更された設定周波数が最小周波数の設定周波数f1でない時、新たに取得したBERデータDBと先に最小値記憶レジスタ19に記憶した最小値BERデータDBminとを比較器20にて比較させ、上記と同様な処理を、新たに取得したBERデータDBと最小値BERデータDBminが一致するまで行うようになっている。
なお、コントロール部16は、新たに取得したBERデータDBと最小値BERデータDBminとを比較する前に、変更された設定周波数が最小周波数の設定周波数f1になった時には、上記の処理を終了するようになっている。
さらに、コントロール部16は、BERデータDBと最小値BERデータDBminが一致した時、変更された設定周波数が最大周波数の設定周波数f9になった時、又は、変更された設定周波数が最小周波数の設定周波数f1になった時には、設定遅延時間Td3の設定より行う。
コントロール部16は、先に設定した設定遅延時間(この場合、設定遅延時間Td3)から、設定テーブル17において1段階長い設定遅延時間(設定遅延時間Td4)の設定遅延時間データDtを基準クロック生成回路21に出力する。これによって、基準クロック生成回路21は、変更された設定遅延時間データDtに基づいた第1及び第2基準クロック信号Ck1,Ck2を生成し、第1及び第2DC−DCコンバータ5a,5bにそれぞれ出力することになる。
そして、コントロール部16は、設定遅延時間データDtを変更し、基準クロック生成回路21から設定遅延時間データDtに基づいて変更された遅延時間Tdの第1及び第2基準クロック信号Ck1,Ck2を出力させるごとに、ビットエラーレート要求信号(BER要求信号)Srを出力し、ワンセグ受信機2からBERデータDBを取得するようになっている。
コントロール部16は、新たに取得したBERデータDBと先に最小値記憶レジスタ19に記憶した最小値BERデータDBminとを比較器20にて比較させるようになっている。そして、比較器20の比較結果が、BERデータDBが最小値BERデータDBminより小さい場合(DB<DBmin)、コントロール部16は、新たに受信したBERデータDBを、新たな最小値BERデータDBminとして最小値記憶レジスタ19に記憶するようになっている。
また、このとき、先に設定した設定遅延時間(この場合、設定遅延時間Td4)から、設定テーブル17において1段階長い設定遅延時時間(設定遅延時間Td5)の設定遅延時間データDtを基準クロック生成回路21に出力する。これによって、基準クロック生成回路21は、変更された設定遅延時間データDtに基づく遅延時間Tdの第1及び第2基準クロック信号Ck1,Ck2を生成し、第1及び第2DC−DCコンバータ5a,5bにそれぞれ出力することになる。
コントロール部16は、基準クロック生成回路21から変更された設定遅延時間データDtに基づく遅延時間Tdの第1及び第2基準クロック信号Ck1,Ck2が出力されると、再び、ビットエラーレート要求信号(BER要求信号)Srを出力し、ワンセグ受信機2からBERデータDBを取得する。そして、コントロール部16は、変更された設定遅延時間が最大遅延時間の設定遅延時間Td9でない時、新たに取得したBERデータDBと先に最小値記憶レジスタ19に記憶した最小値BERデータDBminとを比較器20にて比較させ、上記と同様な処理を、新たに取得したBERデータDBと最小値BERデータDBminが一致するまで行うようになっている。
なお、コントロール部16は、新たに取得したBERデータDBと最小値BERデータDBminとを比較する前に、変更された設定遅延時間が最大遅延時間の設定遅延時間Td9になった時には、上記の処理を終了するようになっている。
一方、比較器20の比較結果が、BERデータDBが最小値BERデータDBminより大きい場合(DB>DBmin)、コントロール部16は、新たに受信したBERデータDBを、新たな最小値BERデータDBminとして最小値記憶レジスタ19に記憶するようになっている。
また、このとき、先に設定した設定遅延時間(この場合、設定遅延時間Td4)から、設定テーブル17において1段階短い遅延時間の設定遅延時間(設定遅延時間Td3)の設定遅延時間データDtを基準クロック生成回路21に出力する。これによって、基準クロック生成回路21は、変更された設定遅延時間データDtに基づく遅延時間Tdの第1及び第2基準クロック信号Ck1,Ck2を生成し、第1及び第2DC−DCコンバータ5a,5bにそれぞれ出力することになる。
コントロール部16は、前記と同様に、変更された設定遅延時間データDtに基づく遅延時間の第1及び第2基準クロック信号Ck1,Ck2が出力されると、再び、ビットエラーレート要求信号(BER要求信号)Srを出力し、ワンセグ受信機2からBERデータDBを取得する。そして、コントロール部16は、変更された設定遅延時間が最小遅延時間の設定遅延時間Td1でない時、新たに取得したBERデータDBと先に最小値記憶レジスタ19に記憶した最小値BERデータDBminとを比較器20にて比較させ、上記と同様な処理を、新たに取得したBERデータDBと最小値BERデータDBminが一致するまで行うようになっている。
なお、コントロール部16は、新たに取得したBERデータDBと最小値BERデータDBminとを比較する前に、変更された設定遅延時間が最小遅延時間の設定遅延時間Td1になった時には、上記の処理を終了するようになっている。
(基準クロック生成回路21)
図2に示すように、基準クロック生成回路21は、周波数調整部23、充放電調整部24、遅延時間調整部25を有している。
(基準クロック生成回路21)
図2に示すように、基準クロック生成回路21は、周波数調整部23、充放電調整部24、遅延時間調整部25を有している。
周波数調整部23は、分圧回路27、アンプ回路AMPを含んでいる。
分圧回路27は、第1抵抗R1と第1可変抵抗Rc1の直列回路よりなり、その直列回路の一端(第1抵抗R1側)に基準電圧VREFが印加され、その直列回路の他端(第1可変抵抗Rc1側)にグランド線GL2が接続されている。
分圧回路27は、第1抵抗R1と第1可変抵抗Rc1の直列回路よりなり、その直列回路の一端(第1抵抗R1側)に基準電圧VREFが印加され、その直列回路の他端(第1可変抵抗Rc1側)にグランド線GL2が接続されている。
第1可変抵抗Rc1は、コントロール部16から設定周波数データDfを入力し、この設定周波数データDfに応じて、その抵抗値が変更される。
例えば、第1可変抵抗Rc1は、図3に示すように、第2抵抗R2に対して、第3抵抗R3とスイッチSWよりなる直列回路が並列に接続されて構成されている。本実施形態では、第1可変抵抗Rc1は、第2抵抗R2に対して、第3抵抗R3とスイッチSWよりなる直列回路を8個並列に接続されて構成されている。
例えば、第1可変抵抗Rc1は、図3に示すように、第2抵抗R2に対して、第3抵抗R3とスイッチSWよりなる直列回路が並列に接続されて構成されている。本実施形態では、第1可変抵抗Rc1は、第2抵抗R2に対して、第3抵抗R3とスイッチSWよりなる直列回路を8個並列に接続されて構成されている。
そして、各スイッチSWは、対応する第1〜第8設定周波数ビットデータDf1〜Df8をそれぞれ入力し、入力された第1〜第8設定周波数ビットデータDf1〜Df8に応じてそれぞれオン・オフしている。各スイッチSWは、対応する論理値「0」の第1〜第8設定周波数ビットデータDf1〜Df8を入力すると、オフする。反対に、各スイッチSWは、対応する論理値「1」の第1〜第8設定周波数ビットデータDf1〜Df8を入力すると、オンする。
すなわち、第1可変抵抗Rc1は、論理値「0」の第1〜第8設定周波数ビットデータDf1〜Df8が少ないと、第2抵抗R2に対して並列に接続される第3抵抗R3の数が多くなり、その抵抗値が小さくなる。反対に、第1可変抵抗Rc1は、論理値「0」の第1〜第8設定周波数ビットデータDf1〜Df8が多いと、第2抵抗R2に対して並列に接続される第3抵抗R3の数が少なくなり、その抵抗値が大きくなる。
そして、分圧回路27は、第1抵抗R1と第1可変抵抗Rc1の接続点の電圧を分圧電圧Veとしてアンプ回路AMPの非反転入力端子に出力する。換言すると、分圧回路27は、設定周波数データDfに応じて抵抗値を変更する第1可変抵抗Rc1に応じた分圧電圧Veを出力する。つまり、分圧回路27は、論理値「0」の第1〜第8設定周波数ビットデータDf1〜Df8が少ないと、第1可変抵抗Rc1の抵抗値が小さくなり、分圧電圧Veが小さくなる。反対に、分圧回路27は、論理値「0」の第1〜第8設定周波数ビットデータDf1〜Df8が多いと、第1可変抵抗Rc1の抵抗値が大きくなり、分圧電圧Veが大きくなる。
さらに、詳述すると、分圧回路27は、設定周波数の低い設定周波数データDfになればなるほど、第1可変抵抗Rc1の抵抗値が小さくなり、分圧電圧Veが小さくなる。反対に、分圧回路27は、設定周波数の高い設定周波数データDfになればなるほど、第1可変抵抗Rc1の抵抗値が大きくなり、分圧電圧Veが大きくなる。
アンプ回路AMPは、非反転入力端子に分圧回路27から分圧電圧Veが入力されるとともに、その反転出力端子及び出力端子が接続され、いわゆるボルテージフォロアの構成になっている。このため、アンプ回路AMPは、非反転入力端子に入力された分圧電圧Veと同じ電圧が、充電設定電圧Vcとして充放電調整部24に出力される。
従って、周波数調整部23は、入力された設定周波数データDfに応じた充電設定電圧Vcを充放電調整部24に出力する。つまり、周波数調整部23は、設定周波数の低い設定周波数データDfになればなるほど、小さい電圧値の充電設定電圧Vcを出力する。反対に、周波数調整部23は、設定周波数の高い設定周波数データDfになればなるほど、大きい電圧値の充電設定電圧Vcを出力する。
充放電調整部24は、第4抵抗R4、PチャネルMOSトランジスタよりなる第3及び第4トランジスタTr3,Tr4、充放電回路30、第2コンデンサC2、第1及び第2インバータ回路INV1,INV2を有している。
第4抵抗R4は、その一端が第3トランジスタTr3のドレインと接続され、その他端がグランド線GL2に接続されている。第4抵抗R4と第3トランジスタTr3のドレインとの接続点(ノードN1)には、周波数調整部23から充電設定電圧Vcが入力される。このような構成により、第4抵抗R4に流れる電流Ir4は、入力される充電設定電圧Vcに応じて変化する。つまり、第4抵抗R4に流れる電流Ir4は、充電設定電圧Vcが高いほど大きくなり、反対に、第4抵抗R4に流れる電流Ir4は、充電設定電圧Vcが小さいほど小さくなる。
第3トランジスタTr3は、そのドレイン及びゲートが第4トランジスタTr4のゲートに接続されている。第3トランジスタTr3は、そのソースに基準電圧VREFが供給されている。第4トランジスタTr4は、そのドレインが充放電回路30に接続され、そのソースに基準電圧VREFが供給されている。
すなわち、第3及び第4トランジスタTr3,Tr4は、カレントミラーを構成している。従って、第3及び第4トランジスタTr3,Tr4のドレイン電流I3,I4は、第3及び第4トランジスタTr3,Tr4のサイズ比に基づく電流値になっている。例えば、第3及び第4トランジスタTr3,Tr4のサイズ比が1対1になっている場合には、第3及び第4トランジスタTr3,Tr4のドレイン電流I3,I4は同じ電流値になる。さらに、第3及び第4トランジスタTr3,Tr4のドレイン電流I3,I4は、第4抵抗R4に流れる電流Ir4と同じ電流値になっている。
充放電回路30は、第4トランジスタTr4のドレイン電流I4が供給されている。充放電回路30は、第2コンデンサC2を介してグランド線GL2と接続されている。充放電回路30は、供給される第4トランジスタTr4のドレイン電流I4に基づいて、第2コンデンサC2を充放電することにより、基準クロック信号Ckを生成している。
詳述すると、まず、充放電回路30は、供給される第4トランジスタTr4のドレイン電流I4を第2コンデンサC2に供給して充電する。従って、充放電回路30は、第2コンデンサC2に電荷を蓄積し、第2コンデンサC2の1端(充放電回路30側)の電圧値を上げる。そして、充放電回路30は、第2コンデンサC2の1端(充放電回路30側)の電圧値が予め設定された電圧値になるまで第2コンデンサC2を充電すると、第2コンデンサC2に蓄積された電荷を放電して第2コンデンサC2の1端(充放電回路30側)の電圧値が予め設定された電圧値まで下げる。
次に、充放電回路30は、第2コンデンサC2の1端(充放電回路30側)の電圧値が予め設定された電圧値になるまで第2コンデンサC2の電荷を放電すると、第2コンデンサC2に第4トランジスタTr4のドレイン電流I4を供給して第2コンデンサC2の1端(充放電回路30側)の電圧値を再び予め設定された電圧値まで上げる。換言すると、充放電回路30は、予め設定された最大電圧値と最小電圧値との間において、第2コンデンサC2の1端(充放電回路30側)の電圧値の上げ下げを繰り返すように制御している。これによって基準クロック信号Ckが生成される。
このような構成により、充放電回路30は、第2コンデンサC2の1端(充放電回路30側)の電圧値に基づいて、基準クロック信号Ckを生成する。そして、充放電回路30は、基準クロック信号Ckを第1及び第2インバータ回路INV1,INV2を介して第1基準クロック信号Ck1として出力している。
このとき、充放電回路30は、第4トランジスタTr4のドレイン電流I4に応じて、第2コンデンサC2の1端(充放電回路30側)の電圧値の立ち上がりを変化させている。つまり、充放電回路30は、第4トランジスタTr4のドレイン電流I4が大きいほど、第2コンデンサC2を早く充電するため、第2コンデンサC2の1端(充放電回路30側)の電圧値の立ち上がりが急になる。反対に、充放電回路30は、第4トランジスタTr4のドレイン電流I4が小さいほど、第2コンデンサC2を遅く充電するため、第2コンデンサC2の1端(充放電回路30側)の電圧値の立ち上がりが遅くなる。
言い換えると、設定周波数の低い設定周波数データDfになればなるほど、第4トランジスタTr4のドレイン電流I4が小さくなって、基準クロック信号Ckの周波数が低くなる。反対に、設定周波数の高い設定周波数データDfになればなるほど、第4トランジスタTr4のドレイン電流I4が大きくなって、基準クロック信号Ckの周波数が高くなる。
これにより、充放電調整部24は、入力された設定周波数データDfに基づいて、基準クロック信号Ckの周波数をコントロール部16が設定した設定テーブル17の設定周波数にすることができる。
遅延時間調整部25は、第3〜第5インバータ回路INV3〜INV5、遅延回路32、ナンド回路33を有している。
第3インバータ回路INV3は、充放電調整部24から基準クロック信号Ckが入力され、この基準クロック信号Ckを反転して反転基準クロック信号BCkとして、第4インバータ回路INV4及びナンド回路33に出力する。第4インバータ回路INV4は、第3インバータ回路INV3から反転基準クロック信号BCkが入力され、この反転基準クロック信号BCkを反転して遅延基準クロック信号TCkとして遅延回路32に出力する。
第3インバータ回路INV3は、充放電調整部24から基準クロック信号Ckが入力され、この基準クロック信号Ckを反転して反転基準クロック信号BCkとして、第4インバータ回路INV4及びナンド回路33に出力する。第4インバータ回路INV4は、第3インバータ回路INV3から反転基準クロック信号BCkが入力され、この反転基準クロック信号BCkを反転して遅延基準クロック信号TCkとして遅延回路32に出力する。
遅延回路32は、第2可変抵抗Rc2及び第2コンデンサC2を含んでいる。第2可変抵抗Rc2は、その一端が第4インバータ回路INV4の出力端子に接続されている。第2可変抵抗Rc2は、その他端が第5インバータ回路INV5の入力端子に接続されるとともに、第2コンデンサC2を介してグランド線GL2に接続されている。
第2可変抵抗Rc2は、第1可変抵抗Rc1と同様に図3に示す回路構成になっている。第2可変抵抗Rc2は、コントロール部16から設定遅延時間データDtが入力される。
第2可変抵抗Rc2は、入力された設定遅延時間データDtに応じて、その抵抗値が変更される。すなわち、第2可変抵抗Rc2は、論理値「0」の第1〜第8設定遅延時間ビットデータDt1〜Dt8が少ないと、第2抵抗R2に対して第3抵抗R3が並列に接続する数が多くなり、その抵抗値が小さくなる。反対に、第2可変抵抗Rc2は、論理値「0」の第1〜第8設定遅延時間ビットデータDt1〜Dt8が多いと、第2抵抗R2に対して第3抵抗R3が並列に接続する数が少なくなり、その抵抗値が大きくなる。
このような構成により、遅延回路32は、その時定数(=Rc2×C2)に応じて、入力された遅延基準クロック信号TCkを遅延させる。すなわち、遅延回路32は、論理値「0」の第1〜第8設定遅延時間ビットデータDt1〜Dt8が少ないほど、つまり、入力される設定遅延時間が短い設定遅延時間データDtになればなるほど、第2可変抵抗Rc2の抵抗値が小さくなり、遅延基準クロック信号TCkの遅延時間が短くなる。反対に、遅延回路32は、論理値「0」の第1〜第8設定遅延時間ビットデータDt1〜Dt8が多いほど、つまり、入力される設定遅延時間が長い設定遅延時間データDtになればなるほど、第2可変抵抗Rc2の抵抗値が大きくなり、遅延基準クロック信号TCkの遅延時間が長くなる。
第5インバータ回路INV5は、遅延回路32から遅延基準クロック信号TCkが入力され、この遅延基準クロック信号TCkを反転して反転遅延基準クロック信号BTCkとしてナンド回路33に出力する。
ナンド回路33は、第3インバータ回路INV3から反転基準クロック信号BCk、及び、第5インバータ回路INV5から反転遅延基準クロック信号BTCkが入力される。ナンド回路33は、入力された反転基準クロック信号BCkと、反転遅延基準クロック信号BTCkがとともにLレベルのとき、Hレベルの第2基準クロック信号Ck2を生成し、第2DC−DCコンバータ5bに出力する。
すなわち、遅延時間調整部25は、入力された基準クロック信号Ckの立ち上がり時間を、設定遅延時間データDtに応じて変更している。従って、図4に示すように、第1基準クロック信号Ck1に対して第2基準クロック信号Ck2の立ち上がりが遅延時間Td遅れる。この結果、図6に示すように、第1及び第2基準クロック信号Ck1,Ck2に基づいたワンセグ受信機2への輻射ノイズNz(以下、単に輻射ノイズNzという)は、遅延時間Tdの逆数の周期ごとにその中心周波数のノイズレベルが下がる。
詳述すると、遅延時間調整部25は、設定遅延時間が短い設定遅延時間データDtになればなるほど、第2可変抵抗Rc2の抵抗値が小さくなり、第1基準クロック信号Ck1に対して第2基準クロック信号Ck2の立ち上がりの遅延時間Tdが短くなる。これによって、輻射ノイズNzは、長い周期ごとにその中心周波数のノイズレベルが下がるようになる。
反対に、遅延時間調整部25は、設定遅延時間が長い設定遅延時間データDtになればなるほど、第2可変抵抗Rc2の抵抗値が大きくなり、第1基準クロック信号Ck1に対して第2基準クロック信号Ck2の立ち上がりの遅延時間Tdが長くなる。これによって、輻射ノイズNzは、短い周期ごとにその中心周波数のノイズレベルが下がるようになる。
このように、基準クロック生成回路21は、その時々に入力される設定周波数データDf及び設定遅延時間データDtに基づく第1及び第2基準クロック信号Ck1,Ck2をそれぞれ生成し、対応する第1及び第2DC−DCコンバータ5a,5bにそれぞれ出力する。
次に、上記のように構成した電子機器1の作用を、図7〜図12に示す、コントロール部16の処理動作を説明するフローチャートに従って説明する。
上記構成の基準クロック生成部6において、コントロール部16は、設定テーブル17から設定周波数データDf及び設定遅延時間データDtを、図7〜図12に示す以下のステップ40〜ステップ77の処理を行うことにより設定している。
上記構成の基準クロック生成部6において、コントロール部16は、設定テーブル17から設定周波数データDf及び設定遅延時間データDtを、図7〜図12に示す以下のステップ40〜ステップ77の処理を行うことにより設定している。
コントロール部16は、ワンセグ受信機2から動作の開始、及び、受信するチャンネルの変更を知らせるステート信号Ssを受信すると、以下のステップ40〜ステップ77の処理を開始する。
まず、ステップ40(BERデータ受信)において、コントロール部16は、ワンセグ受信機2からBERデータDBを受信する。つまり、コントロール部16は、ワンセグ受信機2にインターフェース回路15を介してBER要求信号Srを送信する。ワンセグ受信機2は、コントロール部16からBER要求信号Srを受信し、受信したBER要求信号Srに応答して、BERデータDBをコントロール部16に送信する。コントロール部16はワンセグ受信機2からBERデータDBを受信する。
ステップ41(最小値記憶レジスタに記憶)において、コントロール部16は、ステップ40において受信したBERデータDBを、最小値BERデータDBminとして最小値記憶レジスタ19に記憶する。
次に、ステップ42(基準クロック信号の周波数を1段階上げる)において、コントロール部16は、基準クロック信号Ckの周波数を、先に設定した設定周波数(例えば、設定周波数f3)から、設定テーブル17において1段階高い周波数の設定周波数(設定周波数f4)に変更する。詳述すると、コントロール部16は、基準クロック生成回路21に設定周波数f4の設定周波数データDfを出力する。そして、基準クロック生成回路21は、入力された設定周波数データDfに基づいて設定周波数f4の第1及び第2基準クロック信号Ck1,Ck2を生成し、その第1及び第2基準クロック信号Ck1,Ck2を第1及び第2DC−DCコンバータ5a,5bに出力する。
設定周波数を1段階高い周波数に変更すると、ステップ43(BERデータ受信)において、コントロール部16は、ワンセグ受信機2からBERデータDBを受信する。つまり、コントロール部16は、ステップ42において、基準クロック信号Ckの周波数を変更したため、改めてワンセグ受信機2から新たなBERデータDBを受信してワンセグ受信機2のビットエラーレートを確認している。
ステップ44(レジスタ値と等しいか?)において、コントロール部16は、ステップ43において新たに受信したBERデータDBと、先に最小値記憶レジスタ19に記憶した最小値BERデータDBminが等しいか否かを判定する。
すなわち、コントロール部16は、ワンセグ受信機2から新たに受信したBERデータDBを比較器20に出力する。コントロール部16は、最小値記憶レジスタ19に記憶されている最小値BERデータDBminを比較器20に転送させる。コントロール部16は、比較器20に出力したBERデータDBと、最小値記憶レジスタ19に記憶されていた最小値BERデータDBminを比較させる。
そして、BERデータDBが最小値BERデータDBminより小さい場合(ステップ44でDB<DBmin)、コントロール部16は、ステップ45に移行する。
ステップ45(最小値記憶レジスタに記憶)において、コントロール部16は、ステップ43において受信した新たなBERデータDBを、最小値BERデータDBminとして最小値記憶レジスタ19に記憶する。
ステップ45(最小値記憶レジスタに記憶)において、コントロール部16は、ステップ43において受信した新たなBERデータDBを、最小値BERデータDBminとして最小値記憶レジスタ19に記憶する。
ステップ46(基準クロック信号の周波数を1段階上げる)において、コントロール部16は、基準クロック信号Ckの周波数を、先に設定した設定周波数(ここでは、ステップ42での設定周波数f4)から、設定テーブル17において1段階高い周波数の設定周波数(設定周波数f5)に変更する。詳述すると、コントロール部16は、基準クロック生成回路21に設定周波数f5の設定周波数データDfを出力する。そして、基準クロック生成回路21は、入力された設定周波数データDfに基づいて設定周波数f5の第1及び第2基準クロック信号Ck1,Ck2を生成し、その第1及び第2基準クロック信号Ck1,Ck2を第1及び第2DC−DCコンバータ5a,5bに出力する。
すなわち、比較器20は、ステップ44において、BERデータDBが最小値BERデータDBminより小さいと判定した。
これは、基準クロック信号Ckの周波数をさらに1段階高くすることで、BERデータDBはさらに小さくなる可能性があり、BERデータDBは最小値になっていないことを意味している。このため、コントロール部16は、再度、基準クロック信号Ckの周波数を変更する。今回は、ステップ42における基準クロック信号Ckの周波数の変更に対して、さらに、設定テーブル17において1段階高い設定周波数(設定周波数f5)に基準クロック信号Ckの周波数を変更する。
これは、基準クロック信号Ckの周波数をさらに1段階高くすることで、BERデータDBはさらに小さくなる可能性があり、BERデータDBは最小値になっていないことを意味している。このため、コントロール部16は、再度、基準クロック信号Ckの周波数を変更する。今回は、ステップ42における基準クロック信号Ckの周波数の変更に対して、さらに、設定テーブル17において1段階高い設定周波数(設定周波数f5)に基準クロック信号Ckの周波数を変更する。
ステップ47(BERデータ受信)において、コントロール部16は、ワンセグ受信機2から新たにBERデータDBを受信する。つまり、コントロール部16は、ステップ46において、基準クロック信号Ckの周波数を変更したため、新たにワンセグ受信機2からBERデータDBを受信してワンセグ受信機2のビットエラーレートを確認している。
ステップ48(設定周波数が最大周波数と等しいか?)において、コントロール部16は、ステップ46において、設定周波数を1段階高くした基準クロック信号Ckの周波数が、第1及び第2DC−DCコンバータ5a,5bが正常動作する最大の基準クロック信号Ckの周波数(最高動作周波数)と等しいか否かを判定している。
そして、設定周波数が最高動作周波数と等しい場合(ステップ48においてYes)、コントロール部16は、ステップ49に移行する。すなわち、コントロール部16は、基準クロック信号Ckの周波数を、そのとき設定されている設定周波数より高くすることができないため、その設定周波数を基準クロック信号Ckの第1及び第2DC−DCコンバータ5a,5bが正常動作する動作周波数おいてBERデータDBを最小値にする周波数として判定している。
反対に、設定周波数が最高動作周波数と等しくない場合(ステップ48においてNo)、コントロール部16は、ステップ50に移行する。つまり、コントロール部16は、設定周波数を1段階高くした基準クロック信号Ckの周波数が最高動作周波数ではない。従って、コントロール部16は、BERデータDBが最小値となる基準クロック信号Ckの周波数を設定する処理を継続する。
ステップ50(レジスタ値と等しいか?)において、コントロール部16は、ステップ47において新たに受信したBERデータDBと、先に最小値記憶レジスタ19に記憶した最小値BERデータDBminが等しいか否かを判定する。
すなわち、コントロール部16は、ワンセグ受信機2から新たに受信したBERデータDBを比較器20に出力する。コントロール部16は、最小値記憶レジスタ19に記憶されている最小値BERデータDBminを比較器20に転送させる。コントロール部16は、比較器20に出力したBERデータDBと、最小値記憶レジスタ19に記憶されていた最小値BERデータDBminを比較させる。
そして、BERデータDBが最小値BERデータDBminより小さい場合(ステップ50でDB<DBmin)、コントロール部16は、ステップ45に移行する。これは、基準クロック信号Ckの周波数をさらに1段階高くすることで、BERデータDBはさらに小さくなる可能性があり、BERデータDBは最小値になっていないことを意味している。このため、コントロール部16は、再度、ステップ46において基準クロック信号Ckの周波数を変更する。今回は、前回のステップ46における基準クロック信号Ckの周波数の変更に対して、さらに、設定テーブル17において1段階高い設定周波数(設定周波数f6)に基準クロック信号Ckの周波数を変更する。
反対に、BERデータDBが最小値BERデータDBminより大きい場合(ステップ50でDB>DBmin)、コントロール部16は、ステップ51に移行する。
ステップ51(基準クロック信号の周波数を1段階下げる)において、コントロール部16は、基準クロック信号Ckの周波数を、先に設定した設定周波数(ここでは、ステップ46での設定周波数f5)から、設定テーブル17において1段階低い周波数の設定周波数(設定周波数f4)に変更する。
ステップ51(基準クロック信号の周波数を1段階下げる)において、コントロール部16は、基準クロック信号Ckの周波数を、先に設定した設定周波数(ここでは、ステップ46での設定周波数f5)から、設定テーブル17において1段階低い周波数の設定周波数(設定周波数f4)に変更する。
すなわち、比較器20は、ステップ50において、BERデータDBが最小値BERデータDBminより大きいと判定した。これは、ステップ46において、基準クロック信号Ckの周波数を1段階高くすることで、BERデータDBはさらに小さくなる可能性があり、基準クロック信号Ckの周波数を1段階高い設定周波数(設定周波数f5)に変更した。しかし、基準クロック信号Ckの周波数の変更によりBERデータDBが大きくなったため、基準クロック信号Ckの周波数を1段階低い設定周波数(設定周波数f4)に戻し、そのBERデータDBを最小値として判定し、その時の設定周波数を基準クロック信号Ckの周波数として設定している。
ステップ52(BERデータ受信)において、コントロール部16は、ワンセグ受信機2から新たにBERデータDBを受信する。つまり、コントロール部16は、ステップ51において、基準クロック信号Ckの周波数を変更したため、新たにワンセグ受信機2からBERデータDBを受信してワンセグ受信機2のビットエラーレートを確認している。
また、ステップ44(レジスタ値と等しいか?)において、BERデータDBが最小値BERデータDBminより大きい場合(ステップ44でDB>DBmin)、コントロール部16は、ステップ53に移行する。
ステップ53(最小値記憶レジスタに記憶)において、コントロール部16は、ステップ43において新たに受信したBERデータDBを、最小値BERデータDBminとして最小値記憶レジスタ19に記憶する。
ステップ54(基準クロック信号の周波数を1段階下げる)において、コントロール部16は、基準クロック信号Ckの周波数を、先に設定した設定周波数(ここでは、ステップ42での設定周波数f4)から、設定テーブル17において1段階低い設定周波数(設定周波数f3)に変更する。
詳述すると、コントロール部16は、基準クロック生成回路21に設定周波数f3の設定周波数データDfを出力する。そして、基準クロック生成回路21は、入力された設定周波数データDfに基づいて設定周波数f3の第1及び第2基準クロック信号Ck1,Ck2を生成し、その第1及び第2基準クロック信号Ck1,Ck2を第1及び第2DC−DCコンバータ5a,5bに出力する。
すなわち、比較器20は、ステップ44において、BERデータDBが最小値BERデータDBminより大きいと判定した。これは、基準クロック信号Ckの周波数を逆に下げることで、BERデータDBは小さくなる可能性があり、BERデータDBは最小値になっていないことを意味している。このため、コントロール部16は、再度、基準クロック信号Ckの周波数を変更する。今回は、ステップ42における基準クロック信号Ckの周波数の変更とは反対に、設定テーブル17において1段階低い設定周波数(設定周波数f3)に基準クロック信号Ckの周波数を変更する。
ステップ55(BERデータ受信)において、コントロール部16は、ワンセグ受信機2から新たにBERデータDBを受信する。つまり、コントロール部16は、ステップ54において、基準クロック信号Ckの周波数を変更したため、新たにワンセグ受信機2からBERデータDBを受信してワンセグ受信機2のビットエラーレートを確認している。
ステップ56(設定周波数が最小周波数と等しいか?)において、コントロール部16は、ステップ53において、設定周波数を1段階小さくした基準クロック信号Ckの周波数が、第1及び第2DC−DCコンバータ5a,5bが正常動作する最小の基準クロック信号Ckの周波数(最低動作周波数)と等しいか否かを判定している。
そして、設定周波数が最低動作周波数と等しい場合(ステップ56においてYes)、コントロール部16は、ステップ49に移行する。すなわち、コントロール部16は、基準クロック信号Ckの周波数を、そのとき設定されている設定周波数より低くすることができないため、その設定周波数を基準クロック信号Ckの第1及び第2DC−DCコンバータ5a,5bが正常動作する動作周波数おいてBERデータDBを最小値にする周波数として判定している。
反対に、設定周波数が最高動作周波数と等しくない場合(ステップ56においてNo)、コントロール部16は、ステップ57に移行する。つまり、コントロール部16は、設定周波数を1段階低くした基準クロック信号Ckの周波数(設定周波数f3)が最低動作周波数ではない。このため、コントロール部16は、BERデータDBが最小値となる基準クロック信号Ckの周波数を設定する処理を継続する。
ステップ57(レジスタ値と等しいか?)において、コントロール部16は、ステップ55において新たに受信したBERデータDBと、先に最小値記憶レジスタ19に記憶した最小値BERデータDBminが等しいか否かを判定する。
すなわち、コントロール部16は、ワンセグ受信機2から新たに受信したBERデータDBを比較器20に出力する。コントロール部16は、最小値記憶レジスタ19に記憶されている最小値BERデータDBminを比較器20に転送させる。コントロール部16は、比較器20に出力したBERデータDBと、最小値記憶レジスタ19に記憶されていた最小値BERデータDBminを比較させる。
そして、BERデータDBが最小値BERデータDBminより小さい場合(ステップ57でDB<DBmin)、コントロール部16は、ステップ53に移行する。これは、基準クロック信号Ckの周波数をさらに1段階低くすることで、BERデータDBはさらに小さくなる可能性があり、BERデータDBは最小値になっていないことを意味している。このため、コントロール部16は、再度、ステップ54において基準クロック信号Ckの周波数を変更する。今回は、前回のステップ54における基準クロック信号Ckの周波数の変更に対して、さらに、設定テーブル17において1段階低い設定周波数(設定周波数f2)に基準クロック信号Ckの周波数を変更する。
反対に、BERデータDBが最小値BERデータDBminより大きい場合(ステップ57でDB>DBmin)、コントロール部16は、ステップ58に移行する。
ステップ58(基準クロック信号の周波数を1段階上げる)において、コントロール部16は、基準クロック信号Ckの周波数を、先に設定した設定周波数(ここでは、ステップ54での設定周波数f3)から、設定テーブル17において1段階高い周波数の設定周波数(設定周波数f4)に変更する。
ステップ58(基準クロック信号の周波数を1段階上げる)において、コントロール部16は、基準クロック信号Ckの周波数を、先に設定した設定周波数(ここでは、ステップ54での設定周波数f3)から、設定テーブル17において1段階高い周波数の設定周波数(設定周波数f4)に変更する。
すなわち、比較器20は、ステップ57において、BERデータDBが最小値BERデータDBminより大きいと判定した。これは、ステップ54において、基準クロック信号Ckの周波数を1段階低くすることで、BERデータDBはさらに小さくなる可能性があり、基準クロック信号Ckの周波数を1段階低い設定周波数(設定周波数f3)に基準クロック信号Ckの周波数を変更した。しかし、基準クロック信号Ckの周波数を変更によりBERデータDBが大きくなったため、基準クロック信号Ckの周波数を1段階高い設定周波数(設定周波数f4)に戻し、そのBERデータDBを最小値として判定し、その時の設定周波数を基準クロック信号Ckの周波数として設定している。
ステップ59(BERデータ受信)において、コントロール部16は、ワンセグ受信機2から新たにBERデータDBを受信する。つまり、コントロール部16は、ステップ58において、基準クロック信号Ckの周波数を変更したため、新たにワンセグ受信機2からBERデータDBを受信してワンセグ受信機2のビットエラーレートを確認している。
さらに、ステップ44,50,57(レジスタ値と等しいか?)においてBERデータDBが最小値BERデータDBminと等しい場合(ステップ44,50,57でDB=DBmin)、コントロール部16は、ステップ49に移行する。換言すると、コントロール部16は、ステップ42,46,54において基準クロック信号Ckの周波数を変更してもBERデータDBが変化しなかったため、そのBERデータDBを最小値として判定し、その時の設定周波数を基準クロック信号Ckの周波数として設定している。
ステップ49(最小値記憶レジスタに記憶)において、コントロール部16は、ステップ43,47,52,55,59において新たに受信したBERデータDBを、最小値BERデータDBminとして最小値記憶レジスタ19に記憶する。すなわち、コントロール部16は、基準クロック信号Ckの第1及び第2DC−DCコンバータ5a,5bが正常動作する動作周波数において、最小のBERデータDBを検出したと判定したため、そのBERデータDBを、最小値BERデータDBminとして最小値記憶レジスタ19に記憶している。
次に、ステップ60(遅延時間を1段階長くする)において、コントロール部16は、第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間を、先に設定した設定遅延時間(例えば、設定遅延時間Td3)から、設定テーブル17において1段階長い遅延時間の設定遅延時間(設定遅延時間Td4)に変更する。詳述すると、コントロール部16は、基準クロック生成回路21に設定遅延時間Td4の設定遅延時間データDtを出力する。そして、基準クロック生成回路21は、入力された設定遅延時間データDtに基づいて第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間を設定遅延時間Td4にし、その第1及び第2基準クロック信号Ck1,Ck2を第1及び第2DC−DCコンバータ5a,5bに出力する。
設定遅延時間を1段階長い遅延時間に変更すると、ステップ61(BERデータ受信)において、コントロール部16は、ワンセグ受信機2からBERデータDBを受信する。つまり、コントロール部16は、ステップ60において、第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間を変更したため、改めてワンセグ受信機2から新たなBERデータDBを受信してワンセグ受信機2のビットエラーレートを確認している。
ステップ62(レジスタ値と等しいか?)において、コントロール部16は、ステップ61において新たに受信したBERデータDBと、先に最小値記憶レジスタ19に記憶した最小値BERデータDBminが等しいか否かを判定する。
すなわち、コントロール部16は、ワンセグ受信機2から新たに受信したBERデータDBを比較器20に出力する。コントロール部16は、最小値記憶レジスタ19に記憶されている最小値BERデータDBminを比較器20に転送させる。コントロール部16は、比較器20に出力したBERデータDBと、最小値記憶レジスタ19に記憶されていた最小値BERデータDBminを比較させる。
そして、BERデータDBが最小値BERデータDBminより小さい場合(ステップ62でDB<DBmin)、コントロール部16は、ステップ63に移行する。
ステップ63(最小値記憶レジスタに記憶)において、コントロール部16は、ステップ61において受信した新たなBERデータDBを、最小値BERデータDBminとして最小値記憶レジスタ19に記憶する。
ステップ63(最小値記憶レジスタに記憶)において、コントロール部16は、ステップ61において受信した新たなBERデータDBを、最小値BERデータDBminとして最小値記憶レジスタ19に記憶する。
ステップ64(遅延時間を1段階長くする)において、コントロール部16は、第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間を、先に設定した設定遅延時間(ここでは、ステップ60での設定遅延時間Td4)から、設定テーブル17において1段階長い遅延時間の設定遅延時間(設定遅延時間Td5)に変更する。詳述すると、コントロール部16は、基準クロック生成回路21に設定遅延時間Td5の設定遅延時間データDtを出力する。そして、基準クロック生成回路21は、入力された設定遅延時間データDtに基づいて第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間を設定遅延時間Td5にし、その第1及び第2基準クロック信号Ck1,Ck2を第1及び第2DC−DCコンバータ5a,5bにそれぞれ出力する。
すなわち、比較器20は、ステップ62において、BERデータDBが最小値BERデータDBminより小さいと判定した。これは、基準クロック信号Ckの遅延時間をさらに1段階長くすることで、BERデータDBはさらに小さくなる可能性があり、BERデータDBは最小値になっていないことを意味している。このため、コントロール部16は、再度、第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間を変更する。今回は、ステップ60における第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間の変更に対して、さらに、設定テーブル17において1段階長い設定遅延時間(設定遅延時間Td5)に第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間を変更する。
ステップ65(BERデータ受信)において、コントロール部16は、ワンセグ受信機2から新たにBERデータDBを受信する。つまり、コントロール部16は、ステップ64において、第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間を変更したため、新たにワンセグ受信機2からBERデータDBを受信してワンセグ受信機2のビットエラーレートを確認している。
ステップ66(設定遅延時間が最大遅延時間と等しいか?)において、コントロール部16は、ステップ64において、設定遅延時間を1段階長くした第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間が、第1及び第2DC−DCコンバータ5a,5bが正常動作する最大の遅延時間(最大動作遅延時間)と等しいか否かを判定している。
そして、設定遅延時間が最大動作遅延時間と等しい場合(ステップ66においてYes)、コントロール部16は、ステップ67に移行する。すなわち、コントロール部16は、第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間を、そのとき設定されている設定遅延時間より長くすることができないため、その設定遅延時間を第1及び第2DC−DCコンバータ5a,5bが正常動作する遅延時間おいてBERデータDBを最小値にする遅延時間として判定している。
反対に、設定遅延時間が最大動作遅延時間と等しくない場合(ステップ66においてNo)、コントロール部16は、ステップ68に移行する。つまり、コントロール部16は、設定遅延時間を1段階長くした設定遅延時間(設定遅延時間Td5)が最大動作遅延時間ではない。このため、コントロール部16は、BERデータDBが最小値となる遅延時間を設定する処理を継続する。
ステップ68(レジスタ値と等しいか?)において、コントロール部16は、ステップ65において新たに受信したBERデータDBと、先に最小値記憶レジスタ19に記憶した最小値BERデータDBminが等しいか否かを判定する。
すなわち、コントロール部16は、ワンセグ受信機2から新たに受信したBERデータDBを比較器20に出力する。コントロール部16は、最小値記憶レジスタ19に記憶されている最小値BERデータDBminを比較器20に転送させる。コントロール部16は、比較器20に出力したBERデータDBと、最小値記憶レジスタ19に記憶されていた最小値BERデータDBminを比較させる。
そして、BERデータDBが最小値BERデータDBminより小さい場合(ステップ68でDB<DBmin)、コントロール部16は、ステップ63に移行する。これは、第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間をさらに1段階長くすることで、BERデータDBはさらに小さくなる可能性があり、BERデータDBは最小値になっていないことを意味している。このため、コントロール部16は、再度、ステップ64において第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間を変更する。今回は、ステップ64における第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間の変更に対して、さらに、設定テーブル17において1段階長い設定遅延時間(設定遅延時間Td6)に変更する。
反対に、BERデータDBが最小値BERデータDBminより大きい場合(ステップ68でDB>DBmin)、コントロール部16は、ステップ69に移行する。
ステップ69(遅延時間を1段階短くする)において、コントロール部16は、第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間を、先に設定した設定遅延時間(ここでは、ステップ64での設定遅延時間Td5)から、設定テーブル17において1段階短い設定遅延時間(設定遅延時間Td4)に変更する。
ステップ69(遅延時間を1段階短くする)において、コントロール部16は、第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間を、先に設定した設定遅延時間(ここでは、ステップ64での設定遅延時間Td5)から、設定テーブル17において1段階短い設定遅延時間(設定遅延時間Td4)に変更する。
すなわち、比較器20は、ステップ68において、BERデータDBが最小値BERデータDBminより大きいと判定した。これは、ステップ64において、第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間を1段階長くすることで、BERデータDBはさらに小さくなる可能性があり、第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間を1段階長い設定遅延時間(設定遅延時間Td5)に変更した。しかし、第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間の変更によりBERデータDBが大きくなったため、第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間を1段階短い設定遅延時間(設定遅延時間Td4)に戻し、そのBERデータDBを最小値として判定し、その時の設定周波数を基準クロック信号Ckの周波数として設定している。
ステップ70(BERデータ受信)において、コントロール部16は、ワンセグ受信機2から新たにBERデータDBを受信する。つまり、コントロール部16は、ステップ69において、基準クロック信号Ckの周波数を変更したため、新たにワンセグ受信機2からBERデータDBを受信してワンセグ受信機2のビットエラーレートを確認している。
また、ステップ62(レジスタ値と等しいか?)において、BERデータDBが最小値BERデータDBminより大きい場合(ステップ62でDB>DBmin)、コントロール部16は、ステップ71に移行する。
ステップ71(最小値記憶レジスタに記憶)において、コントロール部16は、ステップ61において新たに受信したBERデータDBを、最小値BERデータDBminとして最小値記憶レジスタ19に記憶する。
ステップ72(遅延時間を1段階短くする)において、コントロール部16は、第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間を、先に設定した設定遅延時間(ここでは、ステップ60での設定遅延時間Td4)から、設定テーブル17において1段階短い設定遅延時間(設定遅延時間Td3)に変更する。
詳述すると、コントロール部16は、基準クロック生成回路21に設定遅延時間Td3の設定遅延時間データDtを出力する。そして、基準クロック生成回路21は、入力された設定遅延時間データDtに基づいて第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間を設定遅延時間Td3にし、その第1及び第2基準クロック信号Ck1,Ck2を第1及び第2DC−DCコンバータ5a,5bにそれぞれ出力する。
すなわち、比較器20は、ステップ62において、BERデータDBが最小値BERデータDBminより大きいと判定した。
これは、第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間を逆に短くすることで、BERデータDBは小さくなる可能性があり、BERデータDBは最小値になっていないことを意味している。このため、コントロール部16は、再度、第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間を変更する。今回は、ステップ60における第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間の変更とは反対に、設定テーブル17において1段階短い設定遅延時間(設定遅延時間Td3)に第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間を変更する。
これは、第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間を逆に短くすることで、BERデータDBは小さくなる可能性があり、BERデータDBは最小値になっていないことを意味している。このため、コントロール部16は、再度、第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間を変更する。今回は、ステップ60における第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間の変更とは反対に、設定テーブル17において1段階短い設定遅延時間(設定遅延時間Td3)に第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間を変更する。
ステップ73(BERデータ受信)において、コントロール部16は、ワンセグ受信機2から新たにBERデータDBを受信する。つまり、コントロール部16は、ステップ72において、第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間を変更したため、新たにワンセグ受信機2からBERデータDBを受信してワンセグ受信機2のビットエラーレートを確認している。
ステップ74(設定遅延時間が最小遅延時間と等しいか?)において、コントロール部16は、ステップ72において、設定遅延時間を1段階短くした第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間が、第1及び第2DC−DCコンバータ5a,5bが正常動作する最小の遅延時間(最小遅延時間)と等しいか否かを判定している。
そして、設定遅延時間が最小遅延時間と等しい場合(ステップ74においてYes)、コントロール部16は、ステップ67に移行する。すなわち、コントロール部16は、第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間を、そのとき設定されている設定遅延時間より短くすることができないため、その設定遅延時間を第1及び第2DC−DCコンバータ5a,5bが正常動作する遅延時間おいてBERデータDBを最小値にする遅延時間として判定している。
反対に、設定周波数が最高動作周波数と等しくない場合(ステップ74においてNo)、コントロール部16は、ステップ75に移行する。つまり、コントロール部16は、設定遅延時間を1段階短くした第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間(設定遅延時間Td3)が最大遅延時間ではない。このため、コントロール部16は、BERデータDBが最小値となる第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間を設定する処理を継続する。
ステップ75(レジスタ値と等しいか?)において、コントロール部16は、ステップ73において新たに受信したBERデータDBと、先に最小値記憶レジスタ19に記憶した最小値BERデータDBminが等しいか否かを判定する。
すなわち、コントロール部16は、ワンセグ受信機2から新たに受信したBERデータDBを比較器20に出力する。コントロール部16は、最小値記憶レジスタ19に記憶されている最小値BERデータDBminを比較器20に転送させる。コントロール部16は、比較器20に出力したBERデータDBと、最小値記憶レジスタ19に記憶されていた最小値BERデータDBminを比較させる。
そして、BERデータDBが最小値BERデータDBminより小さい場合(ステップ75でDB<DBmin)、コントロール部16は、ステップ71に移行する。これは、第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間をさらに1段階短くすることで、BERデータDBはさらに小さくなる可能性があり、BERデータDBは最小値になっていないことを意味している。このため、コントロール部16は、再度、ステップ72において第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間を変更する。今回は、前回のステップ72における第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間の変更に対して、さらに、設定テーブル17において1段階短い設定周波数(設定遅延時間Td2)に第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間を変更する。
反対に、BERデータDBが最小値BERデータDBminより大きい場合(ステップ75でDB>DBmin)、コントロール部16は、ステップ76に移行する。
ステップ76(遅延時間を1段階長くする)において、コントロール部16は、第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間を、先に設定した設定遅延時間(ここでは、ステップ72での設定遅延時間Td3)から、設定テーブル17において1段階長い設定遅延時間(設定遅延時間Td4)に変更する。
ステップ76(遅延時間を1段階長くする)において、コントロール部16は、第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間を、先に設定した設定遅延時間(ここでは、ステップ72での設定遅延時間Td3)から、設定テーブル17において1段階長い設定遅延時間(設定遅延時間Td4)に変更する。
すなわち、比較器20は、ステップ75において、BERデータDBが最小値BERデータDBminより大きいと判定した。これは、ステップ72において、第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間を1段階短くすることで、BERデータDBはさらに小さくなる可能性があり、第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間を1段階短い設定遅延時間(設定遅延時間Td3)に変更した。しかし、第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間の変更によりBERデータDBが大きくなったため、第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間を1段階長い設定遅延時間(設定遅延時間Td4)に戻し、そのBERデータDBを最小値として判定し、その時の設定周波数を基準クロック信号Ckの周波数として設定している。
ステップ77(BERデータ受信)において、コントロール部16は、ワンセグ受信機2から新たにBERデータDBを受信する。つまり、コントロール部16は、ステップ76において、基準クロック信号Ckの周波数を変更したため、新たにワンセグ受信機2からBERデータDBを受信してワンセグ受信機2のビットエラーレートを確認している。
さらに、ステップ62,68,75(レジスタ値と等しいか?)においてBERデータDBが最小値BERデータDBminと等しい場合(ステップ62,68,75でBER=BERmin)、コントロール部16は、ステップ67に移行する。換言すると、コントロール部16は、ステップ60,64,72において遅延時間を変更してもBERデータDBが変化しなかったため、そのBERデータDBを最小値として判定し、その時の設定遅延時間を第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間に設定している。
ステップ67(最小値記憶レジスタに記憶)において、コントロール部16は、ステップ61,65,70,73,77において新たに受信したBERデータDBを、最小値BERデータDBminとして最小値記憶レジスタ19に記憶する。すなわち、コントロール部16は、第1及び第2DC−DCコンバータ5a,5bが正常動作する第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がり遅延時間において、最小のBERデータDBを検出したと判定したため、そのBERデータDBを、最小値BERデータDBminとして最小値記憶レジスタ19に記憶している。
従って、コントロール部16は、まず、基準クロック信号Ckの周波数を変更してワンセグ受信機2のビットエラーレートが最小値になる設定周波数を設定し、次に、コントロール部16は、第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の遅延時間を変更してワンセグ受信機2のビットエラーレートが最小値になる設定遅延時間を設定している。これによって、コントロール部16は、ワンセグ受信機2のビットエラーレートが最小値になる設定周波数及び設定遅延時間の組み合わせに設定している。
以上記述したように、本実施の形態によれば、以下の効果を奏する。
(1)基準クロック生成部6は、入力されるBERデータDBに基づいて、基準クロック信号Ckの周波数を変更してワンセグ受信機2のビットエラーレートが最小値となる設定テーブル17の設定周波数に設定する。さらに、基準クロック生成部6は、入力されるBERデータDBに基づいて、第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の遅延時間を変更してワンセグ受信機2のビットエラーレートが最小値となる設定テーブル17の設定遅延時間に設定する。
(1)基準クロック生成部6は、入力されるBERデータDBに基づいて、基準クロック信号Ckの周波数を変更してワンセグ受信機2のビットエラーレートが最小値となる設定テーブル17の設定周波数に設定する。さらに、基準クロック生成部6は、入力されるBERデータDBに基づいて、第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の遅延時間を変更してワンセグ受信機2のビットエラーレートが最小値となる設定テーブル17の設定遅延時間に設定する。
従って、システム電源3から生じるワンセグ受信機2に対する輻射ノイズのレベルを、第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がりを遅延させて小さくする分、従来よりも小さくすることできる。さらに、ワンセグ受信機2のビットエラーレートに基づいて、設定周波数及び設定遅延時間を設定しているため、システム電源3から生じるワンセグ受信機2に対する輻射ノイズのレベルを確実に低減することができる。
(2)基準クロック生成部6のコントロール部16は、基準クロック信号Ckの周波数を最高動作周波数と最低動作周波数の間で変更する。このため、チョークコイルL1の最適な周波数からの大きなずれを防止し、第1及び第2DC−DCコンバータ5a,5bの動作不良を防いでいる。
(第2実施形態)
以下、第2実施形態を図13に従って説明する。上記の第1実施形態では、基準クロック生成部6のコントロール部16は、ワンセグ受信機2からステート信号Ssを受信すると、設定周波数及び設定遅延時間の設定を開始していた。第2実施形態では、ワンセグ受信機2はステート信号Ssを送信しない。このため、コントロール部16は、電源が供給されると、設定周波数及び設定遅延時間の設定を開始する。そして、コントロール部16は、ステップ40〜ステップ77の処理を行い、ワンセグ受信機2のビットエラーレートが最小値となる設定周波数及び設定遅延時間を設定する。
(第2実施形態)
以下、第2実施形態を図13に従って説明する。上記の第1実施形態では、基準クロック生成部6のコントロール部16は、ワンセグ受信機2からステート信号Ssを受信すると、設定周波数及び設定遅延時間の設定を開始していた。第2実施形態では、ワンセグ受信機2はステート信号Ssを送信しない。このため、コントロール部16は、電源が供給されると、設定周波数及び設定遅延時間の設定を開始する。そして、コントロール部16は、ステップ40〜ステップ77の処理を行い、ワンセグ受信機2のビットエラーレートが最小値となる設定周波数及び設定遅延時間を設定する。
そして、図13に示すように、ステップ78(BERデータ受信)において、コントロール部16は、ワンセグ受信機2から新たにBERデータDBを受信する。
ステップ79(レジスタ値と等しいか?)において、コントロール部16は、ステップ78において受信したBERデータDBと、最小値記憶レジスタ19に記憶されている最小値BERデータDBminが等しいか否かを判定する。
ステップ79(レジスタ値と等しいか?)において、コントロール部16は、ステップ78において受信したBERデータDBと、最小値記憶レジスタ19に記憶されている最小値BERデータDBminが等しいか否かを判定する。
そして、BERデータDBが最小値BERデータDBminと等しい場合(ステップ79においてYes)、コントロール部16はステップ78に移行する。すなわち、コントロール部16は、ワンセグ受信機2のビットエラーレートが最小値を維持しているため、そのときの設定周波数及び設定遅延時間の設定を変更せず、ステップ78に移行してワンセグ受信機2からBERデータDBを受信する。
反対に、BERデータDBが最小値BERデータDBminと等しくない場合(ステップ79においてNo)、コントロール部16は、ステップ40に移行する。つまり、コントロール部16は、ワンセグ受信機2のビットエラーレートが高くなったため、ステップ40〜ステップ77の処理を行い、ワンセグ受信機2のビットエラーレートが最小値となる設定周波数及び設定遅延時間を再設定する。
従って、コントロール部16は、ステップ78,ステップ79の処理を繰り返すことによって、ワンセグ受信機2のビットエラーレートを監視する。そして、コントロール部16は、ワンセグ受信機2のビットエラーレートが高くなると、ステップ40〜ステップ77の処理を行い、ワンセグ受信機2のビットエラーレートが最小値となる設定周波数及び設定遅延時間を再設定する。
以上記述したように、本実施の形態によれば、以下の効果を奏する。
コントロール部16は、基準クロック生成部6に電源が供給されると、ワンセグ受信機2のビットエラーレートが最小値となる設定周波数及び設定遅延時間を設定する。設定周波数と設定遅延時間を設定した後、コントロール部16は、ワンセグ受信機2からBERデータDBを受信して、ワンセグ受信機2のビットエラーレートを監視する。そして、コントロール部16は、ワンセグ受信機2のビットエラーレートが高くなると、ワンセグ受信機2のビットエラーレートが最小値となるように設定周波数及び設定遅延時間を再設定する。
コントロール部16は、基準クロック生成部6に電源が供給されると、ワンセグ受信機2のビットエラーレートが最小値となる設定周波数及び設定遅延時間を設定する。設定周波数と設定遅延時間を設定した後、コントロール部16は、ワンセグ受信機2からBERデータDBを受信して、ワンセグ受信機2のビットエラーレートを監視する。そして、コントロール部16は、ワンセグ受信機2のビットエラーレートが高くなると、ワンセグ受信機2のビットエラーレートが最小値となるように設定周波数及び設定遅延時間を再設定する。
このため、コントロール部16は、ワンセグ受信機2からステート信号Ssを受信しなくても、ワンセグ受信機2のビットエラーレートが常に最小値となる設定周波数及び設定遅延時間を設定することできる。
尚、上記実施の形態は、以下の態様で実施してもよい。
・上記実施形態において、基準クロック生成部6は、第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がりを遅延させていた。これに限らず、基準クロック生成部6は、複数の基準クロック信号を生成し、1つの基準クロック信号に対して、残りの基準クロック信号の立ち上がりを遅延させてもよい。これにより、システム電源は、複数のDC−DCコンバータに対して2つ以上の基準クロック信号を使用する場合でも、上記実施形態と同様の効果を得ることができる。
・上記実施形態において、基準クロック生成部6は、第1基準クロック信号Ck1に対する第2基準クロック信号Ck2の立ち上がりを遅延させていた。これに限らず、基準クロック生成部6は、複数の基準クロック信号を生成し、1つの基準クロック信号に対して、残りの基準クロック信号の立ち上がりを遅延させてもよい。これにより、システム電源は、複数のDC−DCコンバータに対して2つ以上の基準クロック信号を使用する場合でも、上記実施形態と同様の効果を得ることができる。
・上記実施形態において、コントロール部16は、ワンセグ受信機2からBERデータDBを受信していた。そして、コントロール部16は、受信したBERデータDBに基づいて、ワンセグ受信機2のビットエラーレートが最小値となる設定周波数及び設定遅延時間を設定していた。これに限らず、コントロール部16は、信号強度又はCN比(Carrier to Noise ratio)でワンセグ受信機2の電波状況を判定してよく、この他、電波状況を判定できるものであれば如何なるものでもよい。
さらに、外部のCPUが、ワンセグ受信機2のビットエラーレート、信号強度、及び、CN比などから電波状況を判定した情報のデータを受信し、そして、コントロール部16は、CPU経由で受信した電波状況を判定した情報のデータに基づいて、ワンセグ受信機2のビットエラーレートが最小値となる設定周波数及び設定遅延時間を設定してもよい。
・上記実施形態において、設定テーブル17には、設定周波数として「f1」〜「f9」と、設定遅延時間として「Td1」〜「Td9」が記憶されていた。これに限らず、設定周波数及び設定遅延時間は、いくつ設定テーブル17に記憶されていてもよい。
・上記実施形態において、コントロール部16は、ステップ44及びステップ62においてBERデータDBと、最小値BERデータDBminが等しいか否かを判定していた。これに限らず、コントロール部16は、最小値BERデータDBminに対して予め設定された範囲(例えば、最小値BERデータDBminに対して±5%以内)に入っているかを判定してもよい。
・第1実施形態において、コントロール部16は、ステップ40〜ステップ77の処理によって、ワンセグ受信機2のビットエラーレートが最小値となる設定周波数及び設定遅延時間を設定していた。これに限らず、コントロール部16は、予め設定されたワンセグ受信機2のビットエラーレートより小さくなれば、ステップ40〜ステップ77の処理を終了してもよい。さらに、システム電源3は、新たに外部端子を設ける。そして、コントロール部16は、ワンセグ受信機2のビットエラーレートが最小値となる設定周波数及び設定遅延時間が、予め設定されたワンセグ受信機2のビットエラーレートより高いと、システム電源の外部端子から異常を知らせる信号を出力してもよい。
・上記実施形態において、ワンセグ受信機2及びシステム電源3は、I2Cシリアルバスを用いてデータ通信を行っていたが、データ通信を行うことができれば特に規格について制限されない。
・上記実施形態において、第1及び第2DC−DCコンバータ5a,5bは入力電圧VINを電池Bから供給されていたが、入力電圧VINを供給する電源供給装置であれば特に制限されない(例えば、ACアダプタ等)。
2 受信機(ワンセグ受信機)
3 電源供給システム(システム電源)
6 クロック生成回路(基準クロック生成部)
18 比較器
23 周波数調整部
25 遅延時間調整部
Ck1 第1クロック信号(第1基準クロック信号)
Ck2 他のクロック信号(第2基準クロック信号)
3 電源供給システム(システム電源)
6 クロック生成回路(基準クロック生成部)
18 比較器
23 周波数調整部
25 遅延時間調整部
Ck1 第1クロック信号(第1基準クロック信号)
Ck2 他のクロック信号(第2基準クロック信号)
Claims (6)
- 複数のクロック信号を生成し、前記複数のクロック信号の周波数を切り替えるクロック生成回路であって、
受信機の電波状況に応じて、
前記複数のクロック信号の周波数を制御する周波数調整部と、
第1クロック信号に対して、他のクロック信号の立ち上がりを遅延させる遅延時間を制御する遅延時間調整部と
を有することを特徴とするクロック生成回路。 - 請求項1に記載のクロック生成回路であって、
前記受信機の電波状況を記憶するメモリと、
前記メモリに記憶された電波状況と、その時の前記受信機の電波状況を比較する比較器を備え、
前記周波数調整部は、前記クロック信号の周波数を変更し、
前記遅延時間調整部は、前記遅延時間を変更し、
前記クロック信号の周波数及び前記遅延時間を変更する前にメモリが受信機の電波状況を記憶し、前記比較器が前記メモリに記憶された変更される前の前記受信機の電波状況と、変更された後の前記受信機の電波状況を比較し、
前記受信機の電波状況が最も良くなる前記クロック信号の周波数と前記遅延時間に変更することを特徴とするクロック生成回路。 - 請求項2に記載のクロック生成回路であって、
前記周波数と前記遅延時間を予め設定した範囲で変更することを特徴とするクロック生成回路。 - 請求項1〜3のいずれか1つに記載のクロック生成回路であって、
前記受信機の電波状況が最も良くなる前記周波数と遅延時間に変更した後、予め設定した受信機の電波状況より悪くなると、再度、前記受信機の電波状況が最も良くなる前記周波数と遅延時間に変更することを特徴とするクロック生成回路。 - 複数のDC−DCコンバータと、前記複数のDC−DCコンバータにクロック信号をそれぞれ供給する請求項1〜4のいずれか1つに記載のクロック生成回路とを有することを特徴とする電源供給システム。
- 1つのクロック信号に対して、残りのクロック信号の立ち上がりを遅延させる遅延時間調整部であって、
受信機の電波状況に応じて、第1クロック信号に対して、他のクロック信号の立ち上がりを遅延させる遅延時間を制御することを特徴とする遅延時間調整部。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009123458A JP2010273131A (ja) | 2009-05-21 | 2009-05-21 | クロック生成回路、電源供給システム及び遅延時間調整部 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009123458A JP2010273131A (ja) | 2009-05-21 | 2009-05-21 | クロック生成回路、電源供給システム及び遅延時間調整部 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010273131A true JP2010273131A (ja) | 2010-12-02 |
Family
ID=43420806
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009123458A Pending JP2010273131A (ja) | 2009-05-21 | 2009-05-21 | クロック生成回路、電源供給システム及び遅延時間調整部 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010273131A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016092880A (ja) * | 2014-10-30 | 2016-05-23 | 新電元工業株式会社 | 制御装置 |
JP2016116369A (ja) * | 2014-12-16 | 2016-06-23 | ローム株式会社 | スイッチング電源装置 |
JP2018164401A (ja) * | 2018-07-25 | 2018-10-18 | 新電元工業株式会社 | 制御装置 |
-
2009
- 2009-05-21 JP JP2009123458A patent/JP2010273131A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016092880A (ja) * | 2014-10-30 | 2016-05-23 | 新電元工業株式会社 | 制御装置 |
JP2016116369A (ja) * | 2014-12-16 | 2016-06-23 | ローム株式会社 | スイッチング電源装置 |
JP2018164401A (ja) * | 2018-07-25 | 2018-10-18 | 新電元工業株式会社 | 制御装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7391189B2 (en) | Step-up/down DC-DC converter | |
CN102904443B (zh) | 直流对直流转换器及其电压转换方法 | |
US8901902B2 (en) | Switching regulator and electronic device incorporating same | |
CN111934545B (zh) | 升压电路及其控制方法 | |
US7902909B2 (en) | Charge pump circuit | |
US20140266119A1 (en) | Non-linear control for voltage regulator | |
JP4750582B2 (ja) | 三角波発振回路 | |
WO2016137654A1 (en) | Multi-level switching regulator circuits and methods with finite state machine control | |
JP2008295009A (ja) | 定電流駆動回路 | |
JP2008079274A (ja) | 周波数比較器、周波数合成器及び関連方法 | |
CN108809071B (zh) | 一种开关电源的软启动控制电路以及开关电源 | |
JP2009278720A (ja) | 降圧型スイッチングレギュレータ | |
US7317362B2 (en) | Oscillator circuit and oscillation control method | |
JP2011061755A (ja) | 基準信号発生器及びlcdバックライト用pwm制御回路 | |
US10587136B2 (en) | Parallel charging architecture | |
JP5576078B2 (ja) | Dc−dcコンバータ制御回路 | |
JP2010273131A (ja) | クロック生成回路、電源供給システム及び遅延時間調整部 | |
US10164548B2 (en) | Delay control for a power rectifier | |
JP2015195707A (ja) | 蓄電状態調整回路、蓄電状態調整装置及び蓄電池パック | |
JP2015119582A (ja) | 電源回路 | |
US10128680B2 (en) | Constant current charging device | |
US11424678B2 (en) | Frequency limit circuit and DC-DC converter including the same | |
TW201738681A (zh) | 用於直流-直流電源調節的穩壓器 | |
JP2015171310A (ja) | 電圧均等化装置および電圧均等化方法 | |
JP2007028745A (ja) | 2次電池の充電方法 |