JP2010272625A - Spiral inductor - Google Patents
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Abstract
Description
本発明は、巻き数に応じて導体線の線幅が異なるスパイラルインダクタに関する。 The present invention relates to a spiral inductor in which conductor line widths differ according to the number of turns.
半導体等を微細に加工して半導体素子を製造する技術の進歩によって、様々なタイプのトランジスタやダイオード、抵抗体、及びキャパシタなどの回路素子の小型化が進んでいるが、インダクタの小型化においては依然として多くの課題が残されている。 With advances in technology for manufacturing semiconductor elements by finely processing semiconductors, etc., circuit elements such as various types of transistors, diodes, resistors, and capacitors have been reduced in size. Many challenges remain.
例えば、半導体基板上方の金属配線層に形成されたらせん状の金属配線からなるスパイラルインダクタが従来から知られているが、らせん状の金属配線の抵抗が高いため、スパイラルインダクタのQ値が低下してしまう。 For example, a spiral inductor made of a spiral metal wiring formed on a metal wiring layer above a semiconductor substrate is conventionally known. However, since the resistance of the spiral metal wiring is high, the Q value of the spiral inductor decreases. End up.
そこで、インダクタンスを大きくしてQ値を向上させるために、金属配線の間隔を等しくした状態で、外側に位置する金属配線の線幅よりも内側に位置する金属配線の線幅を狭くしたスパイラル状のインダクタが提案されている(特許文献1参照)。 Therefore, in order to increase the inductance and improve the Q value, a spiral shape in which the line width of the metal wiring located on the inner side is narrower than the line width of the metal wiring located on the outer side in the state where the intervals of the metal wirings are made equal. Inductors have been proposed (see Patent Document 1).
また、自己共振周波数の低下を抑えてQ値を向上させるために、渦巻状の内側に位置する金属配線の間隔を渦巻状の外側に位置する金属配線の間隔よりも狭くしたスパイラルインダクタが提案されている(特許文献2参照)。 In order to suppress the decrease in self-resonance frequency and improve the Q value, a spiral inductor has been proposed in which the spacing between the metal wirings located inside the spiral is narrower than the spacing between the metal wirings located outside the spiral. (See Patent Document 2).
特許文献1において、らせん形状の金属配線の線幅は、内側が狭く外側へ向かって広くなっている。すなわち、金属配線の巻き数を変数とする金属配線の線幅の関数は、金属配線の内周から外周に向かって単調に増加する関数となる。本発明の発明者は、特許文献1に開示された単調増加関数に比べてQ値が高くなるような金属配線の線幅の関数を見出した。
In
本発明の目的は、Q値が高いスパイラルインダクタを提供することである。 An object of the present invention is to provide a spiral inductor having a high Q value.
本発明の特徴は、平板状の絶縁基板と、絶縁基板の主表面に配置されたらせん形状を有する導体線とを有するスパイラルインダクタであって、導体線の巻き数を変数とする導体線の線幅の関数がV字形関数或いはU字形関数であることである。 A feature of the present invention is a spiral inductor having a flat insulating substrate and a conductor wire having a spiral shape disposed on the main surface of the insulating substrate, the conductor wire having a variable number of turns of the conductor wire. The width function is a V-shaped function or a U-shaped function.
導体線同士の間隔(線間のギャップ)が一定であり且つ導体線の外径が等しい場合、スパイラルインダクタの寄生容量は、導体線の最内周と最外周を除く巻き数における導体線と引き出し線との間の静電容量が支配的となる。U字形関数或いはV字形関数のスパイラルインダクタと線幅一定のスパイラルインダクタとを比較すると、U字形関数或いはV字形関数のスパイラルインダクタの方が、最内周及び最外周の線幅が広くなるので、線幅の総和が両者で等しい場合であっても、結果的に引き出し線が横切る導体線の線幅が減少する。したがって、線幅の総和に占める最内周、最外周の割合が大きい場合、寄生容量は減少する。寄生容量が減少すれば、自己共振周波数が低下して、スパイラルインダクタのQ値が向上する。 When the spacing between conductor wires (gap between wires) is constant and the outer diameters of the conductor wires are the same, the parasitic capacitance of the spiral inductor is the conductor wire and lead-out at the number of turns excluding the innermost and outermost circumferences of the conductor wire. The capacitance between the lines becomes dominant. When comparing a U-shaped function or V-shaped function spiral inductor with a spiral inductor having a constant line width, the U-shaped function or V-shaped function spiral inductor has a wider line width at the innermost circumference and outermost circumference. Even if the sum of the line widths is the same for both, as a result, the line width of the conductor line crossed by the lead line decreases. Therefore, when the ratio of the innermost circumference and the outermost circumference in the total line width is large, the parasitic capacitance decreases. If the parasitic capacitance is reduced, the self-resonant frequency is lowered and the Q value of the spiral inductor is improved.
本発明の特徴において、導体線の線幅の関数が、導体線の最外周及び最内周を除く巻き数において極小値を取る関数であってもよい。導体線の線幅の関数は、極小値を取る巻き数の数が1つである場合、V字形関数となり、極小値を取る巻き数の数が2以上である場合、U字形関数となる。なお、関数の極小値が同時に関数の最小値であっても構わない。 In the characteristics of the present invention, the function of the line width of the conductor wire may be a function that takes a minimum value in the number of turns excluding the outermost circumference and the innermost circumference of the conductor line. The function of the line width of the conductor wire is a V-shaped function when the number of turns having a minimum value is one, and a U-shaped function when the number of turns having a minimum value is two or more. The minimum value of the function may be the minimum value of the function at the same time.
本発明の特徴において、導体線の線幅の関数が、中心付近の巻き数において極小値を取る関数であってもよい。ここで「中心付近の巻き数」とは、例えば、全体の巻き数が9である場合、巻き数4〜巻き数6の範囲である。 In the feature of the present invention, the line width function of the conductor wire may be a function that takes a minimum value in the number of turns near the center. Here, “the number of windings near the center” is, for example, in the range of 4 to 6 windings when the total number of windings is 9.
本発明のスパイラルインダクタによれば、自己共振周波数が低下してQ値を向上させることができる。 According to the spiral inductor of the present invention, the self-resonant frequency can be lowered and the Q value can be improved.
以下図面を参照して、本発明の実施の形態を説明する。図面の記載において同一部分には同一符号を付している。 Embodiments of the present invention will be described below with reference to the drawings. In the description of the drawings, the same parts are denoted by the same reference numerals.
先ず、図1を参照して、本発明の実施の形態に係わるスパイラルインダクタ1の平面形状を説明する。本発明の実施の形態に係わるスパイラルインダクタ1は、平板状の絶縁基板と、絶縁基板の主表面に配置されたらせん形状を有する導体線11aと、導体線11aの内側端部の電位を外側へ引き出す引き出し線10と、導体線11aの外側において引き出し線10に接続されたパッド部11bとを有する。
First, the planar shape of the
導体線11aの総巻数は9であり、導体線11aの内側から外側へ向かって巻き数を数えると、巻き数Tu1、Tu2、Tu3、・・・Tu7、Tu18、Tu9となる。導体線11aの線幅は、導体線11aの巻き数Tu1〜Tu9に応じて異なる。具体的には、導体線11aの巻き数Tu1〜Tu9を変数とする導体線11aの線幅の関数は、中心付近の巻き数Tu4〜Tu6において極小値或いは最小値を取る。導体線11aの巻き数Tu1〜Tu9を変数とする導体線11aの線幅の関数については図4を参照して後述する。
The total number of turns of the
導体線11aは、更に、正方形に近似した形状を有する。「正方形に近似した形状」とは、具体的に、導体線11aの最外周が、略等しい長さの線分状の要素P1、P2、P3を直列に接続した形状を有し、且つ最外周の内側に、要素P1、P2、P3に沿って順次、線分状の要素を直列に接続した形状を示す。線分状の要素同士は直角を成して接続されている。
The
導体線11a及びパッド部11bは、平板状の絶縁基板の主表面に配置されている。絶縁基板は、例えば単結晶シリコンからなる半導体基板と、半導体基板の上に配置された酸化ケイ膜(SiO2)あるいは窒化ケイ素膜(Si3O4)からなる絶縁膜とを備える。導体線11a及びパッド部11bは絶縁膜の上に配置されている。導体線11a及びパッド部11bの上には、更に酸化ケイ膜や窒化ケイ素膜などの積層膜からなる保護膜が配置される。導体線11a及びパッド部11bは、例えば、アルミニウム、銅などの金属や高濃度の不純物が添加された半導体を含む導体からなる。
The
絶縁膜は、半導体基板上に配置された第1の絶縁層と、第1の層の上に配置された第2の絶縁層とからなり、第1の絶縁層と第2の絶縁層との間に引き出し線10が配置されている。図1において引き出し線10の一端は導体線11aの内側端部と重ね合わされている。この重ね合わされた部分に第2の絶縁層を貫通するコンタクトプラグ14bが配置され、コンタクトプラグ14bは、引き出し線10の一端と導体線11aの内側端部との間を電気的に接続している。
The insulating film includes a first insulating layer disposed on the semiconductor substrate and a second insulating layer disposed on the first layer, and includes a first insulating layer and a second insulating layer. A
パッド部11bは、導体線11aの外側端部に隣接して配置されている。図1において引き出し線10の他端はパッド部11bと重ね合わされている。この重ね合わされた部分に第2の絶縁層を貫通するコンタクトプラグ14aが配置され、コンタクトプラグ14aは、引き出し線10の他端とパッド部11bとの間を電気的に接続している。図1において、引き出し線10は、導体線11aの総ての巻き数Tu1〜Tu9において、導体線11aと略垂直に交差している。
The
図1に示したスパイラルインダクタ1は、既知の半導体製造技術を用いて製造することができる。例えば、J. N. Burghartz, M. Soyuer, and K. A. Jenkins, “Integrated RF and Microwave Components in BiCMOS Technology,” IEEE Trans. Electron Devices, vol.43, no.9, pp.1559-1570. に記載されている半導体製造技術を用いて製造することができる。スパイラルインダクタの製造方法の具体的な一例を以下に示す。
The
先ず、シリコン基板等の半導体基板を用意し、半導体基板上に化学的気相成長法(CVD法)によって酸化ケイ素膜からなる第1の絶縁層を積層する。第1の絶縁層の上に、スパッタ法によりアルミニウムと銅の合金(AlCu)の金属膜を堆積する。フォトリソグラフィ法により引き出し線10の平面形状に相当するレジストパターンを形成し、このレジストパターンをマスクとして反応性イオンエッチング法(RIE)などの異方性エッチング法を用いて金属膜を選択的にエッチングして引き出し線10を形成する。そして、引き出し線10の上に、CVD法を用いて第2の絶縁層を形成する。
First, a semiconductor substrate such as a silicon substrate is prepared, and a first insulating layer made of a silicon oxide film is stacked on the semiconductor substrate by a chemical vapor deposition method (CVD method). A metal film of an alloy of aluminum and copper (AlCu) is deposited on the first insulating layer by sputtering. A resist pattern corresponding to the planar shape of the
フォトリソグラフィ法、RIEなどの異方性エッチング法などを用いて、コンタクトプラグ14a、14bに相当する位置の第2の絶縁層に対して開孔部を形成し、開孔部内にAlCu等の導電体を埋め込んで、コンタクトプラグ14a、14bを形成する。 An opening is formed in the second insulating layer at a position corresponding to the contact plugs 14a and 14b by using a photolithography method, an anisotropic etching method such as RIE, and the like, and a conductive material such as AlCu is formed in the opening. The body is embedded to form contact plugs 14a and 14b.
そして、第2の絶縁層及びコンタクトプラグ14a、14bの上に、スパッタ法によりAlCuの金属膜を堆積する。フォトリソグラフィ法により導体線11a及びパッド部11bの平面形状に相当するレジストパターンを形成し、このレジストパターンをマスクとしてRIEなどの異方性エッチング法を用いて金属膜を選択的にエッチングして導体線11a及びパッド部11bを形成する。そして、導体線11a及びパッド部11bの上に、CVD法を用いて保護膜を形成する。以上の半導体製造プロセスを経て、図1に示したスパイラルインダクタ1が完成する。
Then, an AlCu metal film is deposited on the second insulating layer and the contact plugs 14a and 14b by sputtering. A resist pattern corresponding to the planar shape of the
図2を参照して、第1の比較例に係わるスパイラルインダクタ2の平面形状を説明する。スパイラルインダクタ2は、スパイラルインダクタ1と異なり、導体線11aの線幅は、巻き数Tu1〜Tu9によらず一定である。スパイラルインダクタ2の他の構成は、スパイラルインダクタ1と同じであり、説明を省略する。
With reference to FIG. 2, the planar shape of the
図3を参照して、第2の比較例に係わるスパイラルインダクタ3の平面形状を説明する。スパイラルインダクタ3は、スパイラルインダクタ1と同様に、導体線11aの線幅が、巻き数Tu1〜Tu9に応じて異なる。しかし、スパイラルインダクタ3において、導体線11aの巻き数Tu1〜Tu9を変数とする導体線11aの線幅の関数は、導体線11aの内周から外周に向かって、すなわち、巻き数Tu1から巻き数Tu9に向かって単調に増加する関数となる。つまり、スパイラルインダクタ3は特許文献1に開示されたスパイラルインダクタに相当する。スパイラルインダクタ3の他の構成は、スパイラルインダクタ1と同じであり、説明を省略する。
With reference to FIG. 3, the planar shape of the
図4を参照して、図1〜図3のスパイラルインダクタ1〜3について、導体線11aの巻き数Tu1〜Tu9を変数とする導体線11aの線幅の関数を説明する。縦軸は導体線11aの線幅を示し、横軸は巻き数Tu1〜Tu9を示す。スパイラルインダクタ1における導体線11aの線幅の関数は、中心付近の巻き数において極小値(9μm)を取る。ここで「中心付近の巻き数」とは、例えば、全体の巻き数が9である場合、巻き数Tu4〜巻き数Tu6の範囲である。極小値の数は2以上(図4では3つ)である。この場合、導体線11aの線幅の関数は「U字形関数」となる。また、「極小値」は、同時に、当該関数の最小値でもあり、巻き数Tu1〜Tu3、Tu7〜Tu9における線幅は巻き数Tu4〜Tu6における線幅よりも広い。巻き数Tu1〜Tu4において線幅は単調に減少し、巻き数Tu6〜Tu9において線幅は単調に増加する。
With reference to FIG. 4, a function of the line width of the
なお、極小値の数は1だけであってもよい。この場合、導体線11aの線幅の関数は「V字形関数」となる。また、スパイラルインダクタ1における導体線11aの線幅の関数が、中心付近の巻き数Tu4〜Tu6に極小値を取っている場合を示すが、これだけに限定されない。スパイラルインダクタ1における導体線11aの線幅の関数は、導体線11aの最外周Tu9及び最内周Tu1を除く巻き数Tu2〜Tu8において極小値を取る「U字形関数」或いは「V字形関数」であればよい。更に、「極小値」は最小値でなくてもよい。
Note that the number of local minimum values may be only one. In this case, the function of the line width of the
これに対して、スパイラルインダクタ2における導体線11aの線幅の関数は、巻き数Tu1〜Tu9に係わらず導体線11aの線幅が一定値(10μm)を取る関数である。また、スパイラルインダクタ3における導体線11aの線幅の関数は、巻き数Tu1から巻き数Tu9に向かって単調に増加する関数である。
On the other hand, the function of the line width of the
図1〜図3に示すスパイラルインダクタ1〜3は、外径Dout(284μm)及び特定の周波数(429MHz)におけるインダクタンスL(18.5nH)が等しくなるように設計されている。
The
具体的には、図1〜図3に示すスパイラルインダクタ1〜3の内径Dinは、それぞれ93μm、97μm、101μmである。図1〜図3に示すスパイラルインダクタ1〜3は、共通して、外径Doutが284μm、導体線11a同士の隙間が1μm、導体線11aの膜厚が0.57μmである。また、第1の絶縁層、第2の絶縁層、及び保護膜は、総て酸化ケイ膜からなり、第1の絶縁層、第2の絶縁層、及び保護膜の厚さは、それぞれ5.35μm、1.42μm、2.84μmである。
(第1の計算例)
Specifically, the inner diameters Din of the
(First calculation example)
スパイラルインダクタ1〜3について行ったシミュレーションの結果を説明する。図5は、スパイラルインダクタ1〜3のシミュレーション結果(インダクタンスL)を示すグラフである。縦軸がインダクタンス(nL)であり、横軸が周波数(GHz)である。〜1.5GHzまでの周波数帯域において、スパイラルインダクタ1〜3のインダクタンスLはほぼ等しくなった。
The result of the simulation performed on the
図6は、スパイラルインダクタ1対スパイラルインダクタ2のQ値の比率、スパイラルインダクタ3対スパイラルインダクタ2のQ値の比率を示すグラフである。縦軸がQ値の比率であり、横軸が周波数(GHz)である。低周波数帯域において、図1/図2が図3/図2よりも大きいことから、スパイラルインダクタ1のQ値はスパイラルインダクタ3に比べて大きいことが分かる。また、低周波数帯域において、図1/図2が1.00よりも大きくなっていることから、スパイラルインダクタ1のQ値はスパイラルインダクタ2に比べて大きいことが分かる。
FIG. 6 is a graph showing the ratio of the Q value of the
また、引き出し線10と重なっている導体線11aの線幅の総和は、図2のスパイラルインダクタ2については70μmであり、図1のスパイラルインダクタ1については69μmであった。
Further, the total line width of the
スパイラルインダクタ1〜3の内径Din、インダクタンスLtot、Q値、及び外径Doutを図9の表にまとめた。スパイラルインダクタ1のQ値が最も大きいことが分かる。
(第2の計算例)
The inner diameter Din, inductance Ltot, Q value, and outer diameter Dout of the
(Second calculation example)
図4に示す線幅の替わりに、図7に示す線幅について行ったスパイラルインダクタH1〜H6、H9のシミュレーション結果を説明する。スパイラルインダクタH1〜H6、H9の構成は、巻き数Tu1〜Tu9を変数とする導体線11aの線幅の関数を除いて、図1に示したスパイラルインダクタ1と同じであり、図示及び説明を省略する。
A simulation result of spiral inductors H1 to H6 and H9 performed for the line width shown in FIG. 7 instead of the line width shown in FIG. 4 will be described. The configuration of the spiral inductors H1 to H6 and H9 is the same as that of the
図7は、スパイラルインダクタH1〜H6、H9について、導体線11aの巻き数Tu1〜Tu9を変数とする導体線11aの線幅の関数を示すグラフである。スパイラルインダクタH6の線幅の関数は、中心の巻き数である巻き数Tu5において最小値(6μm)を取るV字形関数である。スパイラルインダクタH1の線幅の関数は、中心の巻き数である巻き数Tu5において最小値(8μm)を取るV字形関数である。スパイラルインダクタH3の線幅の関数は、中心付近の巻き数である複数の巻き数Tu4〜Tu6において最小値(9μm)を取るU字形関数である。スパイラルインダクタH5の線幅の関数は、中心の巻き数である巻き数Tu5において最小値(9μm)を取るV字形関数である。スパイラルインダクタH4の線幅の関数は、巻き数Tu1から巻き数Tu9に向けて単調に増加する関数である。スパイラルインダクタH2の線幅の関数は、巻き数Tu1〜Tu9によらず一定値(10μm)と取る関数である。スパイラルインダクタH9の線幅の関数は、中心の巻き数である巻き数Tu5において最大値(12μm)を取る「逆V字形関数」である。
FIG. 7 is a graph showing a function of the line width of the
図8は、図7に示す線幅について行ったスパイラルインダクタH1、H2、H4〜H6、H9のシミュレーション結果(Q値)を示すグラフである。横軸は導体線11aの外径Doutを示し、縦軸はQ値を示す。線幅の関数がU字形関数或いはV字形関数であるスパイラルインダクタH1、H5、H6のQ値は、線幅の関数がU字形関数或いはV字形関数でないスパイラルインダクタH2、H4、H9に比べて大きくなった。
FIG. 8 is a graph showing simulation results (Q values) of the spiral inductors H1, H2, H4 to H6, and H9 performed for the line width shown in FIG. The horizontal axis indicates the outer diameter Dout of the
以上説明したように、本発明の実施の形態によれば、以下の作用効果が得られる。 As described above, according to the embodiment of the present invention, the following effects can be obtained.
導体線11a同士の間隔(線間のギャップ)が一定であり且つ導体線11aの外径Doutが等しい場合、スパイラルインダクタの寄生容量Cpは、最内周(巻き数Tu1)と最外周(巻き数Tu9)を除く巻き数Tu2〜Tu8における導体線11aと引き出し線10との間の静電容量が支配的となる。U字形関数のスパイラルインダクタ1と線幅一定のスパイラルインダクタ2とを比較すると、スパイラルインダクタ1の方が、最内周及び最外周の線幅が広くなるので、線幅の総和が両者で等しい場合であっても、結果的に引き出し線10が横切る導体線11aの線幅が減少する。したがって、線幅の総和に占める最内周、最外周の割合が大きい場合、寄生容量Cpは減少する。寄生容量Cpが減少すれば、自己共振周波数が低下して、スパイラルインダクタのQ値が向上する。したがって、本発明の実施の形態によれば、自己共振周波数が低くQ値が高いスパイラルインダクタを提供することができる。
(その他の実施の形態)
When the distance between the
(Other embodiments)
上記のように、本発明は、1つの実施形態及びその変形例によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。 As mentioned above, although this invention was described by one embodiment and its modification, it should not be understood that the statement and drawing which form a part of this indication limit this invention. From this disclosure, various alternative embodiments, examples and operational techniques will be apparent to those skilled in the art.
導体線11aが正方形に近似した形状を有する場合について説明したが、導体線11aは、その他の多角形に近似した形状、例えば、正方形以外の四角形や、3或いは5以上の多角形を有していても構わない。
Although the case where the
図1には示さないが、線分状の要素同士の接続箇所において導体線11aの外側の角部を切り欠いたベンド部がそれぞれ形成されていてもよい。これにより、高周波の分野において導体線11aの外側の角部で発生する反射を抑制し、伝送効率を高めて導体線11aの抵抗値を下げることができる。よって、スパイラルインダクタのQ値を向上させることができる。
Although not shown in FIG. 1, the bend part which notched the corner | angular part of the outer side of the
導体線11aの線幅が一周毎に段階的に変化している場合を示したが、導体線11aの線幅は要素P1〜P4毎に変化していてもよいし、連続的に変化していてもよい。
Although the case where the line width of the
「平板状の絶縁基板」の一例として、半導体基板とその上に積層された絶縁膜とからなる構成を示したが、平板状の絶縁基板は、その他の構成、例えば、基板全体がガラスなどからなるガラス基板や、プリント配線基板であっても構わない。 As an example of “a flat insulating substrate”, a configuration including a semiconductor substrate and an insulating film laminated thereon is shown. However, a flat insulating substrate has other configurations, for example, the entire substrate is made of glass or the like. It may be a glass substrate or a printed wiring board.
スパイラルインダクタは、1つの導体線11aを備える場合について説明したが、導体線の数は2以上であっても構わない。この場合、スパイラルインダクタは、複数の配線層のそれぞれに形成された略同一のらせん形状を有する複数の導体線と、複数の導体線の間に配置された絶縁膜と、当該絶縁膜を貫通して積層方向に隣接する2つの導体線の間を並列に接続する複数のビアとを備える。これにより、スパイラルインダクタの占有面積を増やすことなく導体線の抵抗を低減してQ値を向上させることができる。
The spiral inductor has been described as having one
このように、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲に係る発明特定事項によってのみ限定されるものである。 Thus, it should be understood that the present invention includes various embodiments and the like not described herein. Therefore, the present invention is limited only by the invention specifying matters according to the scope of claims reasonable from this disclosure.
1〜3、H1〜H6、H9 スパイラルインダクタ
10 引き出し線
11a 導体線
11b パッド部
14a、14b コンタクトプラグ
Cp 寄生容量
Din 内径
Dout 外径
L インダクタンス
P1〜P3 線分状の要素
Tu1〜Tu9 巻き数
Tu1 最内周
Tu9 最外周
1-3, H1-H6,
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