KR20070060615A - High performance integrated inductor - Google Patents

High performance integrated inductor Download PDF

Info

Publication number
KR20070060615A
KR20070060615A KR1020050120416A KR20050120416A KR20070060615A KR 20070060615 A KR20070060615 A KR 20070060615A KR 1020050120416 A KR1020050120416 A KR 1020050120416A KR 20050120416 A KR20050120416 A KR 20050120416A KR 20070060615 A KR20070060615 A KR 20070060615A
Authority
KR
South Korea
Prior art keywords
metal line
spiral metal
inductor
spiral
ground
Prior art date
Application number
KR1020050120416A
Other languages
Korean (ko)
Other versions
KR100779981B1 (en
Inventor
한선호
유현규
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원 filed Critical 한국전자통신연구원
Priority to KR1020050120416A priority Critical patent/KR100779981B1/en
Publication of KR20070060615A publication Critical patent/KR20070060615A/en
Application granted granted Critical
Publication of KR100779981B1 publication Critical patent/KR100779981B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Coils Or Transformers For Communication (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

An integrated inductor having high performance is provided to improve noise characteristics by reducing the amount of current induced to a substrate. A ground shielding layer(20) is arranged on a substrate. A spiral metal line(30) is arranged on the ground shielding layer. An inner line width of the spiral metal line is smaller than an outer line width of the spiral metal line. The spiral metal line includes one of a circular shape, a triangular shape, a rectangular shape, and a pentagonal and more polygonal shape. The spiral metal line includes at least two or more laminated metal layers. The ground shielding layer includes a poly layer having a high resistance. The poly layer includes a pattern extended to a direction for cutting the flow of current induced to the spiral metal line.

Description

고성능 집적형 인덕터{High performance integrated inductor}High performance integrated inductor

도 1은 종래의 인덕터 소자의 평면도이다.1 is a plan view of a conventional inductor element.

도 2는 본 발명의 실시예에 따른 집적형 인덕터의 평면도이다.2 is a plan view of an integrated inductor according to an exemplary embodiment of the present invention.

도 3은 도 2의 집적형 인덕터에 이용되는 그라운드 차폐를 나타내는 평면도이다.3 is a plan view illustrating a ground shield used in the integrated inductor of FIG. 2.

도 4a 및 도 4b는 도 2의 집적형 인덕터의 나선형 금속 배선에 대한 다른 예를 나타내는 평면도이다.4A and 4B are plan views illustrating another example of the spiral metal wiring of the integrated inductor of FIG. 2.

도 5는 본 발명의 실시예에 따른 집적형 인덕터의 단면도이다.5 is a cross-sectional view of an integrated inductor according to an embodiment of the present invention.

도 6은 본 발명의 실시예에 따른 집적형 인덕터의 테스트 패턴에 대한 측정 결과는 보여주는 그래프이다.6 is a graph illustrating measurement results of a test pattern of an integrated inductor according to an exemplary embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10 : 기판10: substrate

20 : 그라운드 차폐층20: ground shielding layer

30 : 금속 배선30: metal wiring

40 : 보호막40: protective film

본 발명은 고주파 집적회로(Radio Frequency IC)에 관한 것으로, 특히 충실도(quality factor) 및 자기 공진 주파수를 동시에 향상시킬 수 있는 집적형 인덕터에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a radio frequency IC, and more particularly, to an integrated inductor capable of simultaneously improving a quality factor and a magnetic resonance frequency.

인덕터는 코일에 전류가 흐름으로 인해 주변에 자기장(magnetic flux)을 발생시킨다. 인덕턴스(inductance)는 코일을 통하는 전류의 어떤 변화에 대해 저항하는 코일의 특성을 나타내는 것이다.Inductors generate a magnetic flux around them as current flows through the coil. Inductance is a characteristic of a coil that resists any change in current through the coil.

일반적으로 인덕터는 도 1에 도시한 바와 같이 실리콘 평판 위에서 금속 라인이 여러 번 말려지는 나선형 배선으로 구현되며, 나선형 배선의 폭(W)은 일정하다. 전술한 인덕터(1)에서는 전류가 흐를 때 발생하는 자속이 평판 위에서 구현되는 평판형 인덕터의 구조적인 특성상 바깥쪽 금속 라인들에 비해 안쪽 금속 라인에 자속이 집중되고 자속의 세기가 증가한다. 이러한 자속은 결국 안쪽 금속 라인을 관통하는 자속을 만들어 내고 그 주변에 전류(eddy current)를 유기하게 된다. 이때 안쪽 금속 라인에 흐르는 신호 전류와 그 주변에 유기되는 전류는 상충되어 인덕터의 신호 전류의 흐름이 원활하지 못하게 작용한다. 즉, 기존의 인덕터(1)는 자체 금속 라인에 유기되는 원하지 않는 전류에 의해 신호 전류의 흐름을 방해하는 저항 성분이 커지는 단점이 있다. 한편, 상기 단점을 보완하기 위하여, 나선형 인덕터의 안쪽 금속 라인의 폭을 크게 할 수 있지만, 그 경우 원래 목적으로 했던 저저항을 달성할 수 없고 오히려 기판과의 중첩된 면적의 증가로 자체 정전용량만 증가시키는 결과를 낫게 된다.In general, as shown in FIG. 1, the inductor is implemented as a spiral wire in which a metal line is rolled up several times on a silicon flat plate, and the width W of the spiral wire is constant. In the above-described inductor 1, the magnetic flux generated when the current flows is concentrated on the inner metal line and the intensity of the magnetic flux is increased compared to the outer metal lines due to the structural characteristics of the flat plate inductor implemented on the plate. This magnetic flux eventually creates a magnetic flux through the inner metal line and induces an eddy current around it. At this time, the signal current flowing through the inner metal line and the current induced around it are conflicted, and thus the signal current of the inductor does not flow smoothly. That is, the conventional inductor 1 has a disadvantage in that a resistance component that disturbs the flow of signal current is caused by an unwanted current induced in its own metal line. On the other hand, in order to compensate for the above disadvantages, the width of the inner metal line of the spiral inductor can be increased, but in this case, the original low-resistance can not be achieved, but rather its own capacitance due to the increase of the overlapped area with the substrate. The result of the increase is better.

또한, 기존의 평면형(planar) 인덕터에서는 전류가 흐르면서 기판으로 자속(flux)이 유기되고 이 자속은 기판 저항에 전류를 유기하며, 기판 저항에 유기된 전류를 통해 에너지가 손실된다. 이러한 에너지 손실 효과를 감소시키기 위해서 기존의 평면형 인덕터는 고저항의 기판상에 나선형 인덕터를 형성하거나 저저항의 기판상에 자속으로 인한 전류를 차단하기 위한 방향을 가지는 형태로 고저항의 폴리(poly)를 형성하고 고저항의 폴리 위에 나선형 인덕터를 형성하여 제작된다. 그러나 고저항의 폴리를 사용하는 기존의 방법은 기존의 인덕터에 비해 에너지 손실을 줄일 수 있는 반면, 인덕터와 그라운드(ground) 간의 거리를 감소시켜 정전용량(capacitance)을 증가시키고 자체적으로 자기 공진 주파수(self resonance frequency)를 감소시킴으로써 인덕터의 사용 주파수 영역을 감소시키는 단점을 갖는다.In addition, in a conventional planar inductor, flux flows to a substrate as current flows, which induces a current in the substrate resistance, and energy is lost through the current induced in the substrate resistance. In order to reduce the energy loss effect, the conventional planar inductor has a high resistance poly in the form of forming a spiral inductor on a high resistance substrate or blocking a current caused by magnetic flux on a low resistance substrate. It is manufactured by forming a spiral inductor on top of a high-resistance poly. However, the conventional method using high-resistance poly can reduce energy loss compared to conventional inductors, while reducing the distance between the inductor and ground to increase capacitance and self-resonant frequency ( By reducing the self resonance frequency has the disadvantage of reducing the frequency range of use of the inductor.

따라서 본 발명은 기존의 일반적인 평면형 인덕터에 비해 충실도(quality factor)와 자기 공진 주파수(self resonance frequency)를 동시에 높일 수 있는 집적형 인덕터를 구현하는데 그 목적이 있다.Accordingly, an object of the present invention is to implement an integrated inductor capable of simultaneously increasing the quality factor and the self resonance frequency in comparison with a conventional planar inductor.

상술한 목적을 달성하기 위하여 본 발명의 바람직한 측면에 의하면, 기판상에 배치되는 그라운드 차폐층; 및 그라운드 차폐층 상에 배치되며 바깥쪽 금속 라인 폭에 비해서 안쪽 금속 라인 폭이 작게 형성된 나선형 금속 배선을 포함하는 집적형 인덕터가 제공된다.According to a preferred aspect of the present invention to achieve the above object, a ground shielding layer disposed on the substrate; And a spiral metal wiring disposed on the ground shielding layer and having a smaller inner metal line width than the outer metal line width.

바람직하게, 나선형 금속 배선은 원형, 삼각형, 정방형, 및 5각형 이상의 다각형 중 어느 한 형태이다.Preferably, the spiral metal wiring is any one of a circle, a triangle, a square, and a polygon of five or more shapes.

상기 나선형 금속 배선은 적어도 두 층 이상으로 적층된 금속막을 포함한다.The spiral metal wiring includes a metal film laminated in at least two layers.

상기 그라운드 차폐층은 고저항의 폴리층을 구비하며, 폴리층은 나선형 금속 배선에 유기되는 전류의 흐름을 끊는 방향으로 연장되는 패턴을 구비한다.The ground shielding layer has a high resistance poly layer, and the poly layer has a pattern extending in a direction that interrupts the flow of current induced in the spiral metal wiring.

상기 폴리층의 패턴 중 적어도 일부는 금속성 탭에 의해 그라운드에 접속된다.At least a portion of the pattern of the poly layer is connected to the ground by a metallic tab.

상기 집적형 인덕터는 나선형 금속 배선을 덮는 보호막을 더 포함한다.The integrated inductor further includes a protective film covering the spiral metal wiring.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 이하의 실시예는 본 기술 분야에서 통상적인 지식을 가진 자에게 본 발명을 충분히 이해하도록 하기 위한 것이다. 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 또한, 이하의 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The following examples are provided to fully understand the present invention for those skilled in the art. In the drawings, the thickness or size of each layer is exaggerated for clarity and convenience of explanation. In the following description of the present invention, detailed descriptions of related well-known functions or configurations will be omitted when it is determined that the detailed description may unnecessarily obscure the subject matter of the present invention.

도 2는 본 발명의 실시예에 따른 집적형 인덕터의 평면도이다.2 is a plan view of an integrated inductor according to an exemplary embodiment of the present invention.

도 2를 참조하면, 본 실시예에 따른 집적형 인덕터는 기존의 인덕터 구조에 비해 충실도(quality factor)와 자기 공진 주파수(self resonance frequency)를 동시에 향상시킬 수 있다. 이를 위해, 본 실시예에 따른 집적형 인덕터는 그라운드 차폐층(20)과, 그라운드 차폐층 상에 위치하며 바깥쪽 금속 라인의 폭이 안쪽 금속 라인의 폭보다 작은 나선형 금속 배선(30)을 포함한다.Referring to FIG. 2, the integrated inductor according to the present exemplary embodiment may simultaneously improve the quality factor and the self resonance frequency compared to the conventional inductor structure. To this end, the integrated inductor according to the present embodiment includes a ground shielding layer 20 and a spiral metal wiring 30 positioned on the ground shielding layer and having a width of the outer metal line smaller than that of the inner metal line. .

그라운드 차폐층(20)은 나선형 금속 배관(30)의 자속에 의해 유기되는 전류의 흐름을 끊는 방향으로 연장하도록 리브(rib) 형태로 패터닝된 고저항 폴리층(22)으로 구현된다. 저저항 폴리층은 폴리실리콘으로 형성된다. 또한, 그라운드 차폐층(20)은 폴리층(22)의 패턴 중 적어도 일부를 그라운드에 접속시키는 금속성 탭(24)을 포함한다. 금속성 탭(24)은 적어도 어느 하나의 말단부가 그라운드에 접속된다. 전도성 탭(24)을 사용하여 일부 폴리 라인만을 그라운드에 연결시킨 것은 폴리층(22)을 이루는 평면을 저저항 그라운드로 연결하면서도 저저항의 평면 면적을 최소화하기 위한 것이다. 전술한 그라운드 차폐층(20)은 도 3에 도시한 바와 같이 센터 탭 앤 패턴형 그라운드 차폐(center tapped and patterned ground shield)를 이용하여 구현되는 것이 바람직하다.The ground shielding layer 20 is implemented as a high resistance poly layer 22 patterned in the form of ribs so as to extend in a direction of interrupting the flow of current induced by the magnetic flux of the spiral metal pipe 30. The low resistance poly layer is formed of polysilicon. The ground shield layer 20 also includes a metallic tab 24 that connects at least a portion of the pattern of the poly layer 22 to ground. At least one distal end of the metallic tab 24 is connected to ground. The connection of only some poly lines to the ground using the conductive tabs 24 is intended to connect the plane of the poly layer 22 to the low resistance ground while minimizing the plane area of the low resistance. The ground shield layer 20 described above is preferably implemented using a center tapped and patterned ground shield, as shown in FIG.

나선형 금속 배선(30)은 그라운드 차폐층(20)의 평면 상부에 위치하며, 바깥쪽 금속 라인에서 안쪽 금속 라인으로 갈수록 금속 라인의 폭이 작아진다. 다시 말해서, 나선형 금속 배선(30)은 도 2에 도시한 바와 같이, 바깥쪽 금속 라인의 폭(W1)보다 중간의 금속 라인의 폭(W2)이 작고, 중간의 금속 라인의 폭(W2)보다 안쪽 금속 라인의 폭(W3)이 작다. 이때, 각각의 금속 라인의 폭은 바깥쪽에서 안쪽으로 갈수록 점진적으로 작아지는 형태 이외에 나선형 금속 배선(30)에서 그 일부분만이 바깥쪽 금속 라인보다 안쪽 금속 라인이 작게 구현될 수 있다. 전술한 나선형 금속 배선(30)은 정방형 이외에 원형, 삼각형, 오각형, 및 오각형 이상의 다각형으로 구현될 수 있다. 도 4는 육각형 나선형 금속 배관(30a)을 각각 예시한 것이다. 그리고, 도 2 및 도 4에서 나선형 금속 배선(30, 30a)은 절연층을 사이에 두고 비아 (32, 32a)에 의해 연결되도록 구현된다. 나선형 금속 배선(30, 30a)의 적어도 하나의 금속 라인은 안쪽으로 갈수록 폭이 작아지는 복수 또는 복층의 금속 라인으로 구현될 수 있다. 참고로, 도 4에서 나선형 금속 배선(30a)은 5 권선 패턴(5 turn pattern)을 구비하도록 도시되어 있고, 화살표는 제1 포트(port 1)로 입력되고 제2 포트(port 2)로 출력되는 신호 전류의 방향을 나타낸다.The spiral metal wire 30 is positioned above the plane of the ground shielding layer 20, and the width of the metal line decreases from the outer metal line to the inner metal line. In other words, the spiral metal wiring 30 has a width W2 of the middle metal line smaller than the width W1 of the outer metal line and a width W2 of the middle metal line as shown in FIG. 2. The width W3 of the inner metal line is small. In this case, the width of each metal line is gradually smaller from the outside to the inside, in addition to only a portion of the spiral metal wire 30, the inner metal line may be implemented smaller than the outer metal line. The spiral metal wire 30 described above may be implemented as a circle, a triangle, a pentagon, and a polygon more than a pentagon in addition to a square. 4 illustrates the hexagonal spiral metal tubing 30a, respectively. 2 and 4, the spiral metal wires 30 and 30a are implemented to be connected by vias 32 and 32a with an insulating layer interposed therebetween. At least one metal line of the spiral metal wires 30 and 30a may be implemented as a plurality of or multiple layers of metal lines that become smaller in width. For reference, in FIG. 4, the spiral metal wire 30a is illustrated to have a five turn pattern, and an arrow is input to the first port 1 and output to the second port 2. Indicates the direction of signal current.

전술한 구성에 의하면, 본 실시예에 따른 집적형 인덕터는 센터 탭 앤 패턴형 그라운드 차폐 면을 사용함으로써 인덕터의 손실을 줄여 충실도를 향상시킬 뿐 아니라, 나선형 인덕터에서 신호 전류가 흐를 때 발생하는 자속이 평판 위에서 구현되는 인덕터의 구조적인 특성상 바깥쪽 금속 라인들에 비해 안쪽 금속 라인에 자속이 집중될 때, 바깥쪽 금속 라인의 폭보다 안쪽 금속 라인의 폭을 작게 구현하여 에지(eddy) 전류로 인한 불필요한 저항 증가를 막으면서, 자체 캐패시턴스를 줄이고 자기 공진 주파수를 향상시키며 기판으로의 손실을 감소시키는 조합된 효과를 얻을 수 있다.According to the above-described configuration, the integrated inductor according to the present embodiment improves fidelity by reducing the loss of the inductor by using the center tap and pattern type ground shielding surface, and the magnetic flux generated when the signal current flows in the spiral inductor. Due to the structural characteristics of the inductor implemented on the plate, when magnetic flux is concentrated on the inner metal line compared to the outer metal lines, the width of the inner metal line is made smaller than the width of the outer metal line so that it is unnecessary due to the eddy current. While preventing the increase in resistance, a combined effect can be obtained that reduces self capacitance, improves self resonant frequency, and reduces losses to the substrate.

도 5는 본 발명의 실시예에 따른 집적형 인덕터의 단면도이다. 도 5의 단면은 도 2의 A-A선에 의한 집적형 인덕터의 횡단면에 대응된다.5 is a cross-sectional view of an integrated inductor according to an embodiment of the present invention. The cross section of FIG. 5 corresponds to the cross section of the integrated inductor by line A-A of FIG. 2.

도 5를 참조하면, 본 실시예에 따른 집적형 인덕터는 실리콘 기판(10), 실리콘 기판상에 형성되는 제1 층간절연막(12), 제1 층간절연막 상에 형성되는 소정 패턴의 고저항 폴리(22), 고저항 폴리(22) 상에 형성되는 제2 층간절연막(14), 제2 층간절연막 상에 형성되는 금속성 탭(24), 금속성 탭 상에 형성되는 제3 층간절연막(16), 제3 층간절연막 상에 형성되는 나선형 금속 배선(30), 및 나선형 금속 배 선 상에 형성되는 보호막(40)을 구비한다. 여기서, 고저항 폴리(22)는 나선형 금속 배선(24)에 유기되는 전류의 흐름을 끊는 방향으로 연장되는 패턴을 구비하며, 금속성 탭(24)은 비아(미도시)를 통해 고저항 폴리(22)에 접속된다. 그리고 나선형 금속 배선(30)은 안쪽 금속 라인의 폭이 바깥쪽 금속 라인의 폭보다 작게 설계된다.Referring to FIG. 5, the integrated inductor according to the present embodiment may include a silicon substrate 10, a first interlayer insulating film 12 formed on a silicon substrate, and a high resistance poly of a predetermined pattern formed on the first interlayer insulating film. 22), the second interlayer insulating film 14 formed on the high resistance poly 22, the metallic tab 24 formed on the second interlayer insulating film, the third interlayer insulating film 16 formed on the metallic tab, A spiral metal wiring 30 formed on the three interlayer insulating film, and a protective film 40 formed on the spiral metal wiring. Here, the high resistance poly 22 has a pattern extending in the direction of interrupting the flow of current induced in the spiral metal wiring 24, the metallic tab 24 is a high resistance poly 22 through a via (not shown). ) Is connected. And the spiral metal wiring 30 is designed such that the width of the inner metal line is smaller than the width of the outer metal line.

전술한 집적형 인덕터의 제작 방법을 설명하면 다음과 같다.The fabrication method of the integrated inductor described above is as follows.

먼저 실리콘 기판(10) 상에 제1 층간절연막(12)을 형성한다. 다음, 제1 층간절연막(12) 상에 저저항의 폴리층(22)을 형성한 후, 형성된 폴리층(22)을 원하는 패턴으로 패터닝한다. 원하는 패턴으로는 나선형 금속 배선에 유기되는 전류의 흐름을 끊는 방향으로 연장되는 폴리 라인을 구비한 센터 탭 앤 패턴형 그라운드 차폐 패턴이 바람직하다.First, the first interlayer insulating film 12 is formed on the silicon substrate 10. Next, after forming the low resistance poly layer 22 on the first interlayer insulating film 12, the formed poly layer 22 is patterned in a desired pattern. As the desired pattern, a center tap and pattern type ground shielding pattern having a polyline extending in the direction of interrupting the flow of current induced in the spiral metal wiring is preferable.

다음, 상기 구조 상에 제2 층간절연막(14)을 형성하고, 제2 층간절연막(14)에 폴리층(22)을 노출시키는 소정 개수의 제1 홀(미도시)을 형성한다.Next, a second interlayer insulating film 14 is formed on the structure, and a predetermined number of first holes (not shown) are formed in the second interlayer insulating film 14 to expose the poly layer 22.

다음, 제2 층간절연막(14) 상에 금속성 탭(24)을 형성한다. 이때, 금속성 탭(24)은 제1 홀에 채워져 제1 비아(미도시)를 형성하며, 제1 비아를 통해 폴리층(22)의 적어도 일부에 연결된다.Next, a metallic tab 24 is formed on the second interlayer insulating film 14. In this case, the metallic tab 24 is filled in the first hole to form a first via (not shown), and is connected to at least a portion of the poly layer 22 through the first via.

다음, 제2 층간절연막(14) 상에 나선형 금속 배선(30)의 제2 포트(미도시) 형성을 위한 제1 금속 라인(미도시)을 형성한다. 제1 금속 라인은 제2 층간절연막(14) 상에서 금속성 탭(24)과 중첩되지 않은 영역에 형성된다.Next, a first metal line (not shown) for forming a second port (not shown) of the spiral metal wire 30 is formed on the second interlayer insulating film 14. The first metal line is formed in a region on the second interlayer insulating film 14 that does not overlap with the metallic tab 24.

다음, 금속성 탭(24)과 제1 금속 라인 상에 제3 층간절연막(16)을 형성한다. 이때, 제3 층간절연막(16)은 인덕터가 형성될 부분의 평탄화를 위해 SOG(Spin-On-Glass)막, PECVD(Plasma Enhanced CVD) 방법에 의한 층간절연막을 순차적으로 적층하여 형성된다. 상기 공정은 일반적인 반도체 소자 제작 공정에서 사용되는 PECVD에 의한 산화막, SOG막 그리고 다시 PECVD에 의한 산화막 등을 순차적으로 적층하여 층간절연막을 평탄화하는 공정과 유사하다. 그리고, 제3 층간절연막(16)에 제1 금속 라인을 노출시키는 제2 홀을 형성한다.Next, a third interlayer insulating film 16 is formed on the metallic tab 24 and the first metal line. In this case, the third interlayer insulating layer 16 is formed by sequentially stacking an SOG (Spin-On-Glass) film and an PECVD (Plasma Enhanced CVD) method in order to planarize the portion where the inductor is to be formed. The process is similar to the process of planarizing the interlayer insulating film by sequentially stacking an oxide film by PECVD, an SOG film, and again an oxide film by PECVD used in a general semiconductor device fabrication process. A second hole exposing the first metal line is formed in the third interlayer insulating film 16.

다음, 제3 층간절연막(16) 상에 인덕터 형성을 위한 나선형으로 감긴 제2 금속 라인을 형성한다. 이때, 제2 금속 라인은 제2 홀에 채워져 제1 금속 라인에 연결된다. 제2 금속 라인은 안쪽 금속 라인의 폭이 바깥쪽 금속 라인의 폭보다 작은 나선형 구조 및 바깥쪽 금속 라인으로부터 연장되는 제1 포트(미도시)를 구비하도록 형성된다. 전술한 제1 및 제2 금속 라인은 인덕터를 구성하며 입력 및 출력 포트를 구비하는 나선형 금속 배선(30)을 구성한다.Next, a second spirally wound second metal line for inductor formation is formed on the third interlayer insulating film 16. At this time, the second metal line is filled in the second hole and connected to the first metal line. The second metal line is formed to have a helical structure in which the width of the inner metal line is less than the width of the outer metal line and a first port (not shown) extending from the outer metal line. The first and second metal lines described above constitute an inductor and constitute a spiral metal wire 30 having input and output ports.

다음으로, 나선형 금속 배선(30)을 포함한 상기 구조 전면에 인덕터를 보호하는 보호막(40)을 형성한다. 상기 공정에 의해, 충실도와 자기 공진 주파수를 동시에 향상된 집적형 인덕터가 제작된다.Next, a protective film 40 for protecting the inductor is formed on the entire surface of the structure including the spiral metal wiring 30. By the above process, an integrated inductor having improved fidelity and magnetic resonance frequency at the same time is produced.

도 6은 본 발명의 실시예에 따른 집적형 인덕터의 테스트 패턴에 대한 측정 결과는 보여주는 그래프이다.6 is a graph illustrating measurement results of a test pattern of an integrated inductor according to an exemplary embodiment of the present invention.

본 발명의 효과를 증명하기 위하여 집적형 인덕터의 테스트 패턴(test pattern)으로써 대칭형 인덕터(symmetric inductor)를 제작하고 제작된 테스트 패턴을 측정하였다. 도 6의 그래프에서, 5TPSN을 예를 들면 5TP는 5 권선 패턴(5 turn pattern)을 말하며, S는 센터 탭 앤 패턴형 그라운드 차폐(center tapped and patterned ground shield)를 말하고, N은 안쪽 금속 라인으로 갈수록 라인 폭이 좁아짐(Narrower Inner Turn)을 말한다. 즉, 5TP의 경우는 단지 같은 폭의 5 권선 패턴을 구비한 인덕터를 나타내고, 5TPS는 5TP에 센터 탭 앤 패턴형 그라운드 차폐를 구비한 인덕터를 나타낸다.In order to prove the effect of the present invention, a symmetric inductor was manufactured as a test pattern of the integrated inductor, and the manufactured test pattern was measured. In the graph of FIG. 6, 5TPSN, for example, 5TP refers to a 5 turn pattern, S refers to a center tapped and patterned ground shield, and N refers to an inner metal line. The narrower line turns narrower. In other words, 5TP represents an inductor with only five winding patterns of the same width, and 5TPS represents an inductor with a center tap and patterned ground shield at 5TP.

도 6의 측정 결과에 나타나듯이 5 권선 패턴을 구비한 기존의 인덕터들(5TP, 5TPS)의 경우, 그라운드 차폐는 저주파에서 인덕터의 충실도를 증가시키지만 자기 공진을 감소시키는 것을 알 수 있다. 이러한 효과는 6 권선 패턴을 구비한 기존의 인덕터들(6TP, 6TPS)에서 더 명확하게 나타남을 알 수 있다. 이에 비해 안쪽 금속 라인으로 갈수록 라인 폭이 좁아지는 구조를 구비한 본 발명의 인덕터(5TPSN, 6TPSN)는 저주파에서는 충실도가 감소하지만 주로 인덕터가 사용되는 고주파 대역에서는 충실도가 증가하였고 자기 공진 주파수도 상승하여 그라운드 면으로 인해 증가된 캐패시턴스의 영향을 상쇄시킨 것을 알 수 있다.As shown in the measurement result of FIG. 6, in the case of the conventional inductors 5TP and 5TPS having the five winding pattern, it can be seen that the ground shielding increases the fidelity of the inductor at low frequency but reduces the magnetic resonance. This effect can be seen more clearly in the existing inductors 6TP, 6TPS with a six winding pattern. On the other hand, the inductors 5TPSN and 6TPSN of the present invention having a structure in which the line width becomes narrower toward the inner metal line have reduced fidelity at low frequencies but increased fidelity at the high frequency band where the inductor is used, and the self resonant frequency also increases. It can be seen that the ground plane compensated for the effect of increased capacitance.

이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.

이상에서 설명한 바와 같이, 본 발명에 따른 집적형 인덕터는 기존의 인덕터에 비해 충실도(quality factor)를 향상시키고 자기 공진 주파수(self resonance frequency)를 증가시킬 수 있으므로 고성능의 인덕터가 사용되는 회로에 폭넓게 사용되어 고성능 저전력 회로 구현의 이점이 있다. 또한, 기판에 유기되는 전류를 감소시킴으로써 인덕터로 인해 기판에 유기되고 다른 회로에 영향을 미치게 되는 잡음 특성을 개선하는데도 이점이 있다.As described above, the integrated inductor according to the present invention can improve the quality factor and increase the self resonance frequency compared to the conventional inductor, so it is widely used in a circuit in which a high performance inductor is used. Thus, there is an advantage of high performance low power circuit implementation. In addition, reducing the current induced in the substrate also has the advantage of improving the noise characteristics induced by the inductor in the substrate and affecting other circuits.

Claims (6)

기판상에 배치되는 그라운드 차폐층; 및A ground shield layer disposed on the substrate; And 상기 그라운드 차폐층 상에 배치되며 바깥쪽 금속 라인 폭에 비해서 안쪽 금속 라인 폭이 작게 형성된 나선형 금속 배선을 포함하는 집적형 인덕터.And a spiral metal wire disposed on the ground shielding layer and having a smaller inner metal line width than the outer metal line width. 제 1 항에 있어서,The method of claim 1, 상기 나선형 금속 배선은 원형, 삼각형, 정방형, 및 5각형 이상의 다각형 중 어느 한 형태를 포함하는 집적형 인덕터.The spiral metal wire is an integrated inductor including any one of a circle, a triangle, a square, and a polygon of five or more polygons. 제 3 항에 있어서,The method of claim 3, wherein 상기 나선형 금속 배선은 적어도 두 층 이상으로 적층된 금속막을 포함하는 집적형 인덕터.And the spiral metal wire includes a metal film stacked in at least two layers. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 그라운드 차폐층은 고저항의 폴리층을 구비하며, 상기 폴리층은 상기 나선형 금속 배선에 유기되는 전류의 흐름을 끊는 방향으로 연장되는 패턴을 구비하는 집적형 인덕터.And the ground shielding layer has a high resistance poly layer, and the poly layer has a pattern extending in a direction that interrupts the flow of current induced in the spiral metal wiring. 제 4 항에 있어서,The method of claim 4, wherein 상기 폴리층의 패턴 중 적어도 일부는 금속성 탭에 의해 그라운드에 접속되는 집적형 인덕터.At least a portion of the pattern of the polylayer is connected to ground by a metallic tab. 제 4 항에 있어서,The method of claim 4, wherein 상기 나선형 금속 배선을 덮는 보호막을 더 포함하는 집적형 인덕터.And a passivation layer covering the spiral metal wiring.
KR1020050120416A 2005-12-09 2005-12-09 High performance integrated inductor KR100779981B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050120416A KR100779981B1 (en) 2005-12-09 2005-12-09 High performance integrated inductor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050120416A KR100779981B1 (en) 2005-12-09 2005-12-09 High performance integrated inductor

Publications (2)

Publication Number Publication Date
KR20070060615A true KR20070060615A (en) 2007-06-13
KR100779981B1 KR100779981B1 (en) 2007-11-28

Family

ID=38356614

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050120416A KR100779981B1 (en) 2005-12-09 2005-12-09 High performance integrated inductor

Country Status (1)

Country Link
KR (1) KR100779981B1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100937668B1 (en) * 2007-12-27 2010-01-19 주식회사 동부하이텍 Method for manufacturing image sensor
CN109860146A (en) * 2019-02-18 2019-06-07 西安电子科技大学 A kind of density three-dimensional integrated spiral inductor device based on interconnecting silicon through holes

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180071644A (en) 2016-12-20 2018-06-28 삼성전기주식회사 Inductor
KR20210115262A (en) * 2020-03-12 2021-09-27 엘지이노텍 주식회사 Coil substrate for correcting hand-shake and camera module having the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5446311A (en) * 1994-09-16 1995-08-29 International Business Machines Corporation High-Q inductors in silicon technology without expensive metalization
KR100279753B1 (en) * 1997-12-03 2001-03-02 정선종 Inductor manufacturing method using semiconductor integrated circuit manufacturing process
US5915188A (en) * 1997-12-22 1999-06-22 Motorola, Inc. Integrated inductor and capacitor on a substrate and method for fabricating same
US6303423B1 (en) * 1998-12-21 2001-10-16 Megic Corporation Method for forming high performance system-on-chip using post passivation process
JP2003045722A (en) * 2001-08-01 2003-02-14 Sony Corp Inductor and integrated circuit using the same
US6750750B2 (en) * 2001-12-28 2004-06-15 Chartered Semiconductor Manufacturing Ltd. Via/line inductor on semiconductor material

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100937668B1 (en) * 2007-12-27 2010-01-19 주식회사 동부하이텍 Method for manufacturing image sensor
CN109860146A (en) * 2019-02-18 2019-06-07 西安电子科技大学 A kind of density three-dimensional integrated spiral inductor device based on interconnecting silicon through holes

Also Published As

Publication number Publication date
KR100779981B1 (en) 2007-11-28

Similar Documents

Publication Publication Date Title
US10374571B2 (en) Balun structure
US9209130B2 (en) Semiconductor device having ground shield structure and fabrication method thereof
JP5551480B2 (en) Semiconductor device and manufacturing method of semiconductor device
US20020158306A1 (en) Semiconductor device with a spiral inductor
US9177709B2 (en) Structure and method for high performance multi-port inductor
US9570233B2 (en) High-Q multipath parallel stacked inductor
JPWO2004107444A1 (en) Semiconductor device
US8003529B2 (en) Method of fabrication an integrated circuit
US8987839B2 (en) Ground shield structure and semiconductor device
US9865392B2 (en) Solenoidal series stacked multipath inductor
CN109216316B (en) Stacked spiral inductor
US20070246798A1 (en) Inductor Energy Loss Reduction Techniques
KR100779981B1 (en) High performance integrated inductor
US20050104158A1 (en) Compact, high q inductor for integrated circuit
US9583555B2 (en) Semiconductor device having inductor
JP2010153416A (en) Spiral inductor
JP2006310533A (en) Inductor element
KR20100078877A (en) Semiconductor device, and forming method thereof
CN110610924B (en) Semiconductor device, forming method thereof and semiconductor structure
KR100576542B1 (en) Intergrated inductor
JP4324352B2 (en) Planar transformer and manufacturing method thereof
JP2005236033A (en) Semiconductor device
TWI498928B (en) Spiral inductor device
US20130020676A1 (en) Solenoid inductor for frequency synthesizer in digital cmos process
TWI462126B (en) Spiral inductor structure

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20101101

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee