JP2010267673A - 半導体装置の設計方法 - Google Patents

Abstract

【課題】配線層の溶出、および酸化を抑制する半導体装置、およびその設計方法を提供する。
【解決手段】接続コンタクトに接続される金属配線の配置を決定するステップと、接続コンタクトを設けるためのスルーホールの配置を決定するステップとを具備する半導体装置に設計方法を適用する。ここで、金属配線の配置を決定するステップは、（ａ）スルーホールによって露出する金属配線の領域を特定するステップと、（ｂ）金属配線に付帯する容量を特定するステップと、（ｃ）容量が蓄える電荷が、領域を介して金属配線から極性溶媒に移動したときの領域の損傷を抑制するように、金属配線の配置を決定するステップとを含むものとする。
【選択図】図６

Description

本発明は、半導体装置、その半導体装置の設計方法、およびその半導体装置の設計を支援する半導体設計支援プログラムに関する。

多層配線層を有する半導体装置の製造に関する技術として、ダマシン法が知られている。ダマシン法では、回路基板上に設けられた層間膜に、ドライエッチングやプラズマアッシング等の方法により開口部（スルーホール）を形成する。そして、その開口部（スルーホール）を形成した後、薬液を用いた洗浄により、エッチング工程で発生した残渣を除去する。その後、スパッタリング法・メッキ法等によりＣｕ等の金属を成膜する。そして、ＣＭＰ法等によって平坦化する。

また、多層配線層を有する半導体装置の製造に関する技術として、デュアルダマシン法が知られている。デュアルダマシン法では、下層配線の真上に、層間膜とエッチングレートの異なるストッパ膜を成膜する。そして、スルーホールを先にエッチングで開口し、その後に、レジスト等を塗布してウェハ表面を平滑化する。平滑化が完了した後、リソグラフィー法により配線パターンを焼き付け、その後、配線をエッチングする。配線のエッチングが完了した後に、スルーホールの底部のストッパ膜をエッチングし、下層配線との開口部を形成する。このような工程によって、スルーホールと配線とを同時に形成する。半導体基板上に多層配線層を有する半導体装置は、これらの製造過程を繰り返すことにより、形成される。

図１は、従来の半導体装置の製造工程における、部材の状態を示す断面図である。図１は、Ｃｕ（銅）を材料とする金属配線（以下、Ｃｕ配線１０４という）上に、スルーホール１５１が形成された部材の状態を示している。図１のスルーホール１５１は、デュアルダマシン法で製造され、それに続く洗浄工程が完了した状態を示しているものとする。

図１に示すように、スルーホール１５１を形成する工程では、Ｃｕ配線１０４の上に、エッチングストッパー膜１０３、層間膜１０２、ＣＭＰ犠牲層間膜１０１を順に形成する。その後、ドライエッチングにより、層間膜１０２、ＣＭＰ犠牲層間膜１０１を選択的に除去してＣｕ配線１０４上に、スルーホール１５１を形成する。このとき、ほとんどのスルーホール１５１は、エッチングストッパー膜１０３まで開口され、下層のＣｕ配線１０４は露出していない。エッチングストッパー膜１０３は、その後の工程で除去される。

図２は、Ｃｕ配線１０４の表面やエッチングストッパー膜１０３に不具合が生じた場合の、半導体装置の製造工程の状態を示す図である。図２（ａ）に示すように、下層のＣｕ配線１０４を形成する過程において、Ｃｕ配線１０４表面上での凝集現象や表面の反応によって、局所的な微少突起１０５が生じている場合がある。また、図２（ｂ）に示すように、エッチングストッパー膜１０３の成膜時には、膜内に微少ボイド１０６が形成される場合もある。

図３は、Ｃｕ配線１０４の表面やエッチングストッパー膜１０３に不具合が生じ、その不具合が生じた部分に微少突起１０５が形成された場合の部材の状態を例示する断面図である。Ｃｕ配線１０４の表面の微少突起１０５の上、あるいは、エッチングストッパー膜１０３に形成された微少ボイド１０６の上に形成されたスルーホール１５１（以下、特定スルーホール１５２と記載する）では、図３に示すように、通常のスルーホール開口部１５１と異なり、Ｃｕ配線１０４の上のエッチングストッパー膜１０３までが同時的にエッチングされ、Ｃｕ配線１０４が露出した状態となっている。

その後、スルーホールのドライエッチング過程において生じた、エッチング残渣を除去するために半導体装置の洗浄を行う。この際、水等の極性溶媒を主たる成分とする薬液にて洗浄を行った後、純水等により半導体装置のリンスを行い、然る後に、半導体装置の乾燥を行う方法が一般的である。

図４は、図３に示す部材の洗浄を行った直後の、スルーホールの断面を示す断面図である。図４に示すように、特定スルーホール１５２では、局所的にＣｕ配線１０４が露出している。その特定スルーホール１５２に対して純水等によるリンスを行った際、Ｃｕ配線１０４を構成する銅が、純水中に溶出することがある。

図４を参照すると、領域１５３において、銅が溶出している。また領域１５３から溶出した銅は、層間膜上に飛散し、残渣１５４として残留する。さらに、乾燥後、このスルーホール内のＣｕ配線（領域１５３）が酸化されやすくなることもある。

上述の現象を解決する手段として、例えば、特許文献１（特開２００３―１２４３１６号公報）に記載されるような技術が知られている。特許文献１には、半導体装置の製造方法として洗浄工程において、極性溶媒である純水や有機剥離液に先立ち、開口部を非水系溶媒により洗浄する技術が記載されている。この技術を適用することにより、プラズマ雰囲気中において層間膜に蓄積された電荷を前記非水系溶媒側に移動させ、層間膜から電荷を除去している。

特開２００３−１２４３１６号公報

特許文献１に記載されるように、配線層が大面積の配線領域上にスルーホールを開口する場合において、大面積の配線領域の面積が大きいほど、スルーホールから配線層を構成する金属が溶出する現象が顕著に認められる。配線層の面積が等しい場合には、配線層に接続すべきスルーホールの個数が少ないほど、また、スルーホールの開口径が小さいほど、金属が溶出する現象が顕著に認められる。

特に、局所的に開口するスルーホールが存在する場合には、その下層に接続すべき配線領域の面積を、下層配線が露出したスルーホールの個数に対し一定以下にすることは困難である。

本発明が解決しようとする課題は、配線層を形成した後の洗浄を行う製造過程においても、配線層の溶出、および酸化を抑制する半導体装置、およびその設計方法を提供することにある。

以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

上記の課題を解決するために、接続コンタクトに接続される金属配線の配置を決定するステップと、接続コンタクトを設けるためのスルーホールの配置を決定するステップとを具備する半導体装置に設計方法を適用する。ここで、
金属配線の配置を決定するステップは、
（ａ）スルーホールによって露出する金属配線の領域を特定するステップと、
（ｂ）金属配線に付帯する容量を特定するステップと、
（ｃ）容量が蓄える電荷が、領域を介して金属配線から極性溶媒に移動したときの領域の損傷を抑制するように、金属配線の配置を決定するステップと
を含むものとする。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、配線層の溶出、および酸化を抑制する半導体装置、およびその設計方法を提供することが可能となる。

図１は、従来の半導体装置の製造工程における、部材の状態を示す断面図である。 図２は、Ｃｕ配線１０４の表面やエッチングストッパー膜１０３に不具合が生じた場合の、半導体装置の製造工程の状態を示す図である。 図３は、Ｃｕ配線１０４の表面やエッチングストッパー膜１０３に微少突起１０５が形成された場合の部材の状態を例示する断面図である。 図４は、洗浄を行った直後の、スルーホールの断面を示す断面図である。 図５は、第１実施形態の半導体設計支援装置１の構成を例示するブロック図である。 図６は、本実施形態の半導体設計支援装置１の動作を例示するフローチャートである。 図７は、半導体集積回路１２の構成を例示する断面図である。 図８は、配線レイアウトの最適化を行った結果の半導体集積回路１２の構成を例示する断面図である。 図９は、配線レイアウトの最適化を、他の方法で行った結果の半導体集積回路１２の構成を例示する断面図である。 図１０は、第２実施形態の半導体設計支援装置の動作を例示するフローチャートである。 図１１は、第２実施形態における半導体集積回路１２の多層配線層１４の一部のレイアウトを例示する平面図である。 図１２は、半導体集積回路１２を斜めから見たときの状態を例示する斜視図である。 図１３は、最適化の対象となる多層配線層１４の構成を例示する平面図である。 図１４は、配線レイアウトの最適化を行った多層配線層１４を例示する平面図である。 図１５は、レイアウトパターンの変更を、模式的に例示する斜視図である。 図１６は、第１比較例における半導体集積回路１２の構成を例示する平面図である。 図１７は、第１比較例における半導体集積回路１２の構成を例示する断面図である。 図１８は、同一ウェハ上に形成される第２金属配線２２の面積の変化を表すテーブルである。 図１９は、第１比較例の評価結果を示すグラフである。 図２０は、第２比較例における半導体集積回路１２の構成を例示する平面図である。 図２１は、第２比較例における半導体集積回路１２の断面を例示する断面図である。 図２２は、第１金属配線２１の溶出状態を評価するときのパターンを例示するテーブルである。 図２３は、第２比較例の評価結果を示すグラフである。 図２４は、第２比較例の評価結果を示すグラフである。 図２５は、第３比較例における半導体集積回路１２の構成を例示する平面図である。 図２６は、第３比較例における半導体集積回路１２の構成を例示する図である。 図２７は、第３比較例における半導体集積回路１２の構成を例示する図である。 図２８は、第３比較例における半導体集積回路１２の構成を例示する図である。 図２９は、第３比較例における半導体集積回路１２の構成を例示する図である。 図３０は、第３比較例における半導体集積回路１２の構成を例示する図である。 図３１は、第３比較例の評価に用いるレイアウトパターンを例示するテーブルである。 図３２は、第３比較例における評価結果を示すグラフである。

［第１実施形態］
以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図５は、第１実施形態の半導体設計支援装置１の構成を例示するブロック図である。半導体設計支援装置１は、情報処理装置２と、入力装置３と、出力装置４とを備えている。情報処理装置２は、コンピュータなどに代表される、情報処理を高速に行う機械の本体部分である。情報処理装置２は、入力、記憶、演算、制御、出力の五つの基本機能を備えている。情報処理装置２は、プログラムに示される手順に従って、情報処理を行う。入力装置３は、キーボードやマウスに代表されるマンマシンインターフェースである。出力装置４は、液晶ディスプレイやＣＲＴなどに代表されるマンマシンインターフェースである。

情報処理装置２は、ＣＰＵ５と、ＨＤＤ（大容量記憶装置）６と、ＲＡＭ（Random Access Memory）７と、ＲＯＭ（Read Only Memory）８と、入出力回路９と、ＥＤＡツール１０とを備え、それらはバス１１を介して接続されている。

ＣＰＵ５は、情報処理装置２に設けられた各種装置の制御や、データの処理を行う。ＣＰＵ５は、入力装置３を介して受け取ったデータを解釈して演算する。ＣＰＵ５は、その演算結果を、出力装置４などで出力する。ＨＤＤ（大容量記憶装置）６は、電源の遮断が行われた場合であっても、データを保持し続ける大容量の記憶装置である。ＨＤＤ（大容量記憶装置）６は、本実施形態の実現に必要な各種のデータを保持している。

ＲＡＭ（Random Access Memory）７は、データの読み出しと書込みとを自由に行うことが可能な記憶装置である。ＲＯＭ（Read Only Memory）８は、データの読み出しが可能な記憶装置である。また、ＲＯＭ（Read Only Memory）８は、書込みが可能なＲＯＭ（例えば、フラッシュメモリやＥＥＰＲＯＭなどの不揮発性記憶装置）であっても良い。入出力回路９は、情報処理装置２に対するデータの入出力を制御する。ＥＤＡ（Electronic Design Automation）ツール１０は、電子機器、半導体など電気系の設計作業を自動化し支援するためのソフトウェアである。

以下に、本実施形態の半導体設計支援装置１の動作について説明を行う。図６は、本実施形態の半導体設計支援装置１の動作を例示するフローチャートである。本実施形態の動作は、設計対象の多層配線半導体装置の設計における、配線レイアウト工程で実行されることが好ましい。また、本実施形態の動作は、ＥＤＡツール１０が、配線レイアウトに必要なデータを読み出すと開始する。

ステップＳ１０１において、設計対象の多層配線の接続コンタクトを形成するためのスルーホールを特定する。そして、製造時にそのスルーホールによって露出する面を有する配線を特定する。ステップＳ１０２において、特定の配線層に設けられる配線を特定する。そして、その配線の直上層に接続されるべきスルーホールの個数の如何に依らず、電気的に接続されている部分を特定する。そして、その配線の特定した部分の総面積を算出する。このとき、その配線層の配線に、層間絶縁膜で電気的に分離された部分が存在する場合には、その各々の配線部分に対し、その面積を算出する。

ステップＳ１０３において、一個のスルーホールが配線を露出するときの、露出面の面積を算出する。そして、ステップＳ１０２の処理で算出した総面積が、その露出面の面積の２×１０^６倍以上か否かの判断を行う。その判断の結果、総面積がスルーホール１個の面積の２×１０^６倍以上の場合、処理はステップＳ１０４に進む。総面積がその露出面の面積の２×１０^６倍を超えない場合には、処理は終了する。

ステップＳ１０４において、その配線が、下層のスルーホールを通じて接続しているすべてのウェルに対して、ｐ型かｎ型かを検出する。そして、接続しているウェルが、ｎ型ウェルのみであるか否かの判断を実行する。その判断の結果、接続しているウェルがｎ型ウェルのみの場合には処理は、ステップＳ１０５進む。またその判断の結果、接続しているウェルがｎ型ウェルのみでない場合、処理はステップＳ１０７に進む。

ステップＳ１０５において、半導体基板の作製条件より、あらかじめ算出しておいた関係式から、ウェル容量が最小となるｎ型ウェルを特定し、その容量値を算出する。また、その配線と他の配線との間に形成される配線容量に付帯する容量値を算出する。ステップＳ１０６において、ウェル容量と配線容量との総和が、２０ｐＦ以上か否かの判断を実行する。その判断の結果、２０ｐＦ以上の場合、処理は、ステップＳ１０８に進む。また、その判断の結果、２０ｐＦを超えていない場合には、処理は終了する。

ステップＳ１０７において、その配線が、フローティング状態にあるか否かの判断を実行する。その判断の結果、フローティング状態の場合には、処理はステップＳ１０８に進む。また、その判断の結果、フローティング状態でない場合には、処理は終了する。ステップＳ１０８において、ウェルの容量値と配線に付帯する容量値の総和が２０ｐＦ以上である場合、もしくは、その配線がフローティング状態にある場合には、配線レイアウトの是正処置を行い、配線レイアウトの最適化を行う。

以下に、配線レイアウトの最適化について説明を行う。図７は、最適化の対象となる半導体集積回路１２の構成を例示する断面図である。半導体集積回路１２は、回路基板１３の上に、４層の多層配線層１４を備えている。回路基板１３は、半導体基板４１の設けられたＰウェル４３とウェル４４とを備えている。Ｐウェル４３とウェル４４との間には、素子分離４２が形成されている。

第１金属配線２１は、第１配線層２５に配置されている。第２金属配線２２は、第２配線層２６に配置されている。第３金属配線２３は、第３配線層２７に配置されている。第４金属配線２４は、第４配線層２８に配置されている。第１配線層２５と第２配線層２６との間には、第１層間絶縁層３１が設けられている。第２配線層２６と第３配線層２７との間には、第２層間絶縁層３２が設けられている。第３配線層２７と第４配線層２８との間には、第３層間絶縁層３３が設けられている。

第１層間絶縁層３１、第２層間絶縁層３２、および第３層間絶縁層３３の各々には、ストッパ膜４５と層間絶縁膜４６とが形成されている。第１層間絶縁層３１には、複数の第１接続コンタクト３４が形成される。第２層間絶縁層３２には、複数の第２接続コンタクト３５が形成される。第３層間絶縁層３３には、複数の第３接続コンタクト３６が形成される。

なお、多層配線層１４の上には、ボンディング構造が形成されるものとする。図７に示されているように、半導体集積回路１２において、第４金属配線２４のみが大面積を要する設計である場合に、設計の容易性から、第１配線層２５、第２配線層２６、および第３配線層２７までも、同じ面積で設計されることが多い。

図８は、上述の配線レイアウトの最適化を行った結果の半導体集積回路１２の構成を例示する断面図である。最適化を実行した後の多層配線層１４は、レイアウトパターンが変更されている。図８を参照すると、第１金属配線２１、第２金属配線２２、第３金属配線２３の配線面積を、単一のスルーホールが配線を露出するときの面積の、２×１０^６倍以下に縮小することが可能である。

パターン設計上の是正処置を行うことで、各配線層の上部に接続するスルーホールである、第３層間絶縁層３３を形成するためのスルーホール、第１接続コンタクト３４を形成するためのスルーホール、及び、第２接続コンタクト３５を形成するためのスルーホールを、それぞれドライエッチングで第１層間絶縁層３１、第２層間絶縁層３２、および第３層間絶縁層３３に形成した後、純水等で洗浄する過程においても、前記過程において蓄積する電荷量を抑制することが可能となる。その結果、各層間絶縁膜において、スルーホール底部においても、Ｃｕ溶出を引き起こす電池反応の起電力に十分な電流密度に達しないため、スルーホール底部でのＣｕ溶出を防ぐことが可能となる。

図９は、上述の配線レイアウトの最適化を、他の方法で行った結果の半導体集積回路１２の構成を例示する断面図である。図９に示されているように、最適化を行った後の半導体集積回路１２は、ダイオード４７を備えている。ダイオード４７は、ｐ型ウェル、もしくは容量２０ｐＦ以下のｎ型ウェルに導通する基板ダイオードである。ダイオード４７は、ウェル接続コンタクト４８を含み、そのウェル接続コンタクト４８は、ウェル４４に接続されている。

例えば、上述の図７の断面図を示すような多層配線層１４で形成されるパターンで、第４金属配線２４に関しては、配線面積の縮小化が不可能であることがある。その場合、ウェル４４を通じて基板と導通するダイオード４７を形成する。第４金属配線２４にスルーホールを形成する過程において、その第４金属配線２４に蓄積する電荷量を、ウェル接続コンタクト４８を介して瞬時にウェル４４に逃がすことが可能となる。その結果、スルーホール底部でのＣｕ溶出を防ぐことが可能となる。さらに、ウェルの容量値と配線に付帯する容量値の総和が２０ｐＦを超えない値になるように、配線に接続するｎ型ウェルを是正しても良い。

上述したように、純水等により半導体装置を洗浄する際に、スルーホール底に露出している配線層を構成する金属が溶出又は酸化されやすくなる。この現象は、半導体基板上に半導体装置の配線を形成する工程において、絶縁膜である層間膜に水等の極性溶媒を含有する薬液が接触すると、薬液と絶縁膜との接触摩擦により、層間膜に電荷が蓄積され、チャージアップすることに起因する。

特に半導体製造過程で用いられるような、導電性イオンの含有量の極めて少ない純水等の非導電性極性溶媒を用いると、チャージアップ量が大きくなる傾向にある。この電荷はただちに、層間膜直下に存在する配線に移動するが、前記のスルーホール底において極性溶媒である純水（あるいは、水を含有する薬液）に接している。そのため、蓄積された電荷は、スルーホール部の底から一気に放出される。この際、スルーホール底に集中する電流密度が十分大きければ、電池反応を引き起こすに十分な起電力が与えられるため、配線層を形成する金属がイオン化して溶出、もしくは酸化作用を受けやすくなる。

なお、一般的に酸化された金属酸化膜（例えば配線層がＣｕにより形成されている場合はＣｕＯｘ膜）は、洗浄に用いる有機剥離液に溶出する性質を持つものであるから、前記のスルーホールを開口した部分において前記の酸化作用を受けると、前記の洗浄工程において下層の配線層を構成する金属がより溶出されやすくなる。

また、スルーホール底の配線層が溶出及び酸化されると、この配線層と前記スルーホール内に埋め込まれる導電材との間の接続状態が劣化し、半導体装置の信頼性が低下することがある。特に、配線層が大面積の配線領域とこの大面積配線領域に接続するスルーホールとを含む場合において、前記配線領域の面積が大きいほど、スルーホール底部から配線層を構成する金属が溶出する現象が顕著に認められる。また、前記配線層がその製造過程において、半導体基板に接続されずにフローティング状態である場合や、接続されていても中間にｎ型ウェルなどの高抵抗層のみを有する場合には、特にこの現象が生じやすい。すなわち、配線層に蓄積した電荷が、スルーホール底のみから放出される状態にあるとき、スルーホール部での電流密度は一気に増加し、金属の溶出や酸化が起こりやすくなる。

本実施形態において、まずフォトマスクの設計段階において、スルーホールを開口する過程の工程において、前記スルーホールの下層に存在すべき配線層の面積と接続されるウェルの種類、容量を識別し、配線面積やウェル容量が一定値を超えるような設計がされていた場合には、配線面積やウェル容量が一定以下になるよう補正を実施する。これにより、スルーホールエッチング後の洗浄工程において、下層配線層に蓄積する電荷量を一定以下にする、もしくは、配線層に接続するウェルから半導体基板を通して電荷を放出することが可能になるため、露出したスルーホール部での金属の溶出や酸化を防止することが可能となる。

［第２実施形態］
以下に、本発明の第２実施形態につい、添付の図面を参照して具体的に説明する。図１０は、第２実施形態の半導体設計支援装置の動作を例示するフローチャートである。第２実施形態の動作は、第１実施形態と異なり、着目している配線層の配線だけでなく、その下層の配線層に設けられた配線を包括して、配線レイアウトを最適化する。

ステップＳ１０１において、第１実施形態の同様に、設計対象の多層配線の接続コンタクトを形成するためのスルーホールを特定する。そして、製造時に、そのスルーホールによって露出する面を有する配線を特定する。

その後、ステップＳ２０１において、特定した配線層の配線と、その下層の配線層の配線の面積を算出する。このとき、２つの配線層で、鉛直方向に重なりがある場合、重なり部分を除いた面積を算出する。図１１は、第２実施形態における半導体集積回路１２の多層配線層１４の一部のレイアウトを例示する平面図である。図１１は、第２金属配線２２と第３金属配線２３とが第２接続コンタクト３５を介して接続されているレイアウトを例示している。図１１に示されているように、多層配線層１４は、重なり領域４９を含んでいる。図１２は、図１１のレイアウトを、斜めから見たときの状態を例示する斜視図である。重なり領域４９は、第２金属配線２２の直上に、上層の第３金属配線２３が重なっている部分である。第２実施形態では、その重なり領域４９は除外して考慮するものとする。以降、ステップＳ１０３〜ステップＳ１０８まで、第１実施形態と同様に動作する。

以下に、第２実施形態における配線レイアウトの最適化について説明を行う。図１３は、最適化の対象となる多層配線層１４の構成を例示する平面図である。図１３に示されているように、第２金属配線２２と第３金属配線２３とは、第２接続コンタクト３５を介して接続されている。また、このとき第２金属配線２２の重なり領域４９が、第３金属配線２３で覆われている。図１４は、配線レイアウトの最適化を行った多層配線層１４を例示する平面図である。第２実施形態の最適化では、第２金属配線２２を、第３金属配線２３で覆う重なり領域４９を大きくするように、レイアウトパターンを変更している。このように配線レイアウトを置き換えることで、第３金属配線２３上にスルーホールを形成する過程における、第２金属配線２２と第３金属配線２３の配線面積総和の縮小を行うことが可能である。

図１５は、上述のレイアウトパターンの変更を、模式的に例示する斜視図である。図１５の（ａ）は、配線レイアウトの最適化を実行する前の多層配線層１４を例示している。図１５の（ｂ）は、配線レイアウトの最適化を実行したとの多層配線層１４を例示している。図１５に示されているように、重なり領域４９を増加させることで、配線面積総和の縮小を行うことが可能である。

すなわち、層間膜と極性溶媒の接触によってチャージアップした電荷により、その直下層に存在する配線が帯電すると、その電荷は、ただちに配線内で均一化される。そして、ウェハに接触する極性溶媒を通じて回路を形成するものであるから、第３金属配線２３を介して、そのさらに下層に存在する第２金属配線２２が帯電する影響は無視できる。

第２実施形態の動作を実行することによって、半導体装置を構成する配線面積を一定以下に縮小することができる。絶縁膜である層間膜に水等の極性溶媒を含む薬液が接触すると、薬液と絶縁膜との接触摩擦により、層間膜に電荷が蓄積され、続いてその下層の配線に蓄積される。このとき、電荷が当該スルーホール底より放出される際の電流密度が、金属の溶出現象を引き起こすに十分な起電力に対して十分低ければ、溶出反応は防止できる。上述したように、本実施形態の動作を実行し、配線面積を制限するようにレイアウトを変更することで、金属配線を構成する金属をスルーホール底で溶出させることなく、層間膜に蓄積された電荷を放出させることができる。

［比較例］
以下に、本願発明の理解を容易にするための比較例について説明を行う。
（第１比較例）
図１６は、第１比較例における半導体集積回路１２の構成を例示する平面図である。図１６に示されているように、半導体集積回路１２の多層配線層１４において、第２金属配線２２と第３金属配線２３とが、第２接続コンタクト３５を介して接続されている。また、第２金属配線２２は突出領域３７を含んでいる。

図１７は、図１６の平面図に例示される半導体集積回路１２を、その平面図におけるＡ−Ｂで切断したときの断面図である。多層配線層１４の第２金属配線２２は、第２接続コンタクト３５に接続されている。その第２金属配線２２は、大面積で、かつ、フローティング状態になるようなレイアウトパターンである。第１比較例においては、上述のレイアウトパターンの状態を維持しつつ、異なる条件のレイアウトパターンを対象に、第２金属配線２２の溶出状態を評価した評価結果について説明を行う。具体的には、第２接続コンタクト３５を形成するためのスルーホールのエッチング後の薬液洗浄、純水リンスを行った際の、第２金属配線２２の溶出状態を評価した。

その評価は、第２金属配線２２の突出領域３７の長さを調整して、第２金属配線２２の面積を変化させたいくつかのレイアウトパターンを用いて行っている。図１８は、同一ウェハ上に形成される第２金属配線２２の面積の変化を表すテーブルである。また、それらのパターンの第２接続コンタクト３５を形成するためのスルーホールは、直列に２個接続してあり、第３金属配線２３を通じて、パッドを形成することで電気的な導通を測定できるよう構築されている。第２接続コンタクト３５を形成するためのスルーホールの電気抵抗の値を以って、不良率を勘案することが出来るようになっている。

この評価においては、純水等に依る溶出の影響を感知する感度を上げるために意図的に第２接続コンタクト３５を形成するためのスルーホールのエッチング過程において、エッチングストッパー膜をも除去し、下層Ｃｕ膜を露出させている。また、エッチング後の洗浄処置としては、薬液として水分含有量６０％程度のアミン系剥離液用いており、裏面チャック式の洗浄装置にて回転数５００ｒｐｍでウェハを回転させながら、流量２．０Ｌ／ｍｉｎ、３０秒薬液をスプレーした後、３０秒純水リンスを行い、引き続いて回転数２０００ｒｐｍでウェハを回転させてウェハを乾燥させる処置を行った。

図１９は、上述の手法により、評価した結果を示すグラフである。図１９は、横軸に配線面積をとり、縦軸に観察パターン総数とＣｕ溶出を起こしたパターン数を同時に示している。ここで、第２接続コンタクト３５を形成するためのスルーホール１個の面積は、設計値で２．０×１０^−３μｍ^２である。グラフでは、そのスルーホールの面積と配線面積は、それぞれ製造過程におけるリソグラフィー、ドライエッチング工程等で径や幅に一定量のバラツキを持つことを加味し、配線面積／スルーホール面積比をプロットしている。

図１９に示されているように、配線面積／スルーホール面積の比が、２．６×１０^６倍を超える場合より、著しく不良率が増大した。配線面積／スルーホール面積比を制御せずに半導体装置の設計を行った場合には、製造過程で蓄積される電荷によって、スルーホール底配線を構成するＣｕの溶出が確認される。配線面積／スルーホール面積比を２×１０^６倍未満に制御し、半導体装置の設計を行った場合には、蓄積される電荷量が低減するために、Ｃｕの溶出を防ぐことができる。

（第２比較例）
図２０は、第２比較例における半導体集積回路１２の構成を例示する平面図である。第２比較例の半導体集積回路１２は、第２金属配線２２と、第３金属配線２３と、第１金属配線２１とを含んでいる。また、第１金属配線２１と第２金属配線２２とは、第１接続コンタクト３４を介して接続されている。第２金属配線２２と第３金属配線２３とは、第２接続コンタクト３５を介して接続されている。さらに、第１金属配線２１は、ウェル接続コンタクト４８を介してウェル４４に接続されている。

図２１は、第２比較例の半導体集積回路１２の断面を例示する断面図である。図２１は、上述の図２０の平面図のＣ−Ｄ断面を例示している。第１金属配線２１は、製造工程において、第２接続コンタクト３５を形成するためのスルーホールによって露出する露出面が形成される。スルーホールの直下層の第１金属配線２１は、大面積で、かつ、ウェル４４を通じて半導体基板に接続されている。第２比較例において、上述の状態を維持し、かつ、異なる条件のレイアウトパターンを対象に、評価を行っている。

図２２は、第２比較例の半導体集積回路１２のようなレイアウトパターンに対して、第１金属配線２１の溶出状態を評価するときのパターンを例示するテーブルである。図２２は、そのスルーホールのエッチング後の薬液洗浄、純水リンスを行った際の第１金属配線２１の溶出状態の評価に用いられる。

ここで、試験に用いたパターンは、第１比較例に記載したものと同様に、第２接続コンタクト３５を形成するためのスルーホールの電気特性を測定できるようになっており、そのスルーホールのエッチング方法、エッチング後の洗浄方法は、第１比較例と同じである。また、ウェル４４の種類としてｐ型ウェルとｎ型ウェルとの双方を対象として評価を行っている。また、ウェルの容量は、図２２に示すように、１０ｐＦ、１５ｐＦ、および２０ｐＦの容量を持つパターンを対象としている。これらのレイアウトパターンを同一ウェハに形成している場合を対象としている。さらに、評価対象のスルーホールの直下層の第１金属配線２１の面積としては、第１比較例と同一のパターンを同一ウェハに形成した場合を対象としている。

図２３、図２４は、上述の手法により評価した結果を示すグラフである。図２３と図２４は、それぞれ配線にｎ型ウェルもしくはｐ型ウェルが接続している場合に対し、そのウェルの容量ごとに、横軸に配線面積をとり、縦軸に観察パターン総数とＣｕ溶出を起こしたパターン数を同時に示したグラフ図である。

なお、この図２３、図２４においても、製造過程におけるリソグラフィー、ドライエッチング工程等で、径や幅に一定量のバラツキを持つことを加味し、配線面積／スルーホール面積比をプロットしている。図２３に示されているように、ｎ型ウェルにおいて、ウェル容量が２０ｐＦを超え、かつ配線面積／スルーホール面積比が２．６×１０^６倍を超える場合には、不良率の増加が見られた。図２４に示されているように、配線面積／スルーホール面積比の制御をせずに半導体装置の設計を行っても、ｐ型ウェルや、低容量のｎ型ウェルを通じて基板に接続されている場合には、蓄積される電荷量を基板に逃がすことで、Ｃｕの溶出を防ぐことができる。

（第３比較例）
図２５〜図３０は、第３比較例における半導体集積回路１２の構成を例示する図である。図２５は、第３比較例における半導体集積回路１２において、第２金属配線２２と第３金属配線２３とが重なっていないレイアウトの場合を例示する平面図である。また、図２６は、図２５に例示する半導体集積回路１２の断面の構成を例示する断面図である。図２７は、第３比較例における半導体集積回路１２において、第２金属配線２２と第３金属配線２３とが直角に配置されたレイアウトの場合を例示する平面図である。また、図２８は、図２７に例示する半導体集積回路１２の断面の構成を例示する断面図である。図２９は、第３比較例における半導体集積回路１２において、第２金属配線２２と第３金属配線２３とが、平行に配置されたレイアウトの場合を例示する平面図である。また、図３０は、図２９に例示する半導体集積回路１２の断面の構成を例示する断面図である。

第３比較例においては、スルーホールに接続した直下層（以下第２層と記す）、ならびにさらにもう１層下層の配線（以下第１層と記す）が、大面積でかつフローティング状態になるようなレイアウトパターンを例示している。第３比較例において、上述の状態を維持し、かつ、異なる条件のレイアウトパターンを対象に、第２接続コンタクト３５を形成するためのスルーホールのエッチング後の薬液洗浄、純水リンスを行った際の、Ｃｕ配線の溶出状態を評価した。

図３１は、その評価に用いる異なる条件のレイアウトパターンを例示するテーブルである。ここで、図３１示すように、第２層（第２金属配線２２）の面積は３０００μｍ^２に固定している。また、第２層（第２金属配線２２）と第１層（第１金属配線２１）とを接続する第１接続コンタクト３４の面積は、２．０μｍ^２に固定している
図２５から図３０に例示されているように、第１層（第１金属配線２１）と第２層（第２金属配線２２）の重なり面積が、それぞれ異なるようにパターンを同一ウェハに形成している。すなわち、図２５では、第２層（第２金属配線２２）と第１層（２１）の重なりは無い。それに対し、図２７では、各配線層の配線間隔と配線自体の幅を同一で、かつ、第２層（第２金属配線２２）と第１層（第１金属配線２１）は、直角に配置されている。具体的には、第２金属配線２２の半分が、第１金属配線２１を覆っている。さらに、図２９では、第１層（第１金属配線２１）に対し、第２層（第２金属配線２２）が完全に覆うように形成されている。

また、半導体集積回路１２は、第１比較例と同様に、第２接続コンタクト３５のためのスルーホールの電気特性を測定できるようになっている。そのスルーホールのエッチング方法、エッチング後の洗浄方法は、上述の比較例と同様である。

図３２は、第３比較例における評価結果を示すグラフである。図３２は、それぞれ第２層と第１層配線の重なり面積ごとに、横軸に第１層の配線面積をとり縦軸に不良率を示している。なお、この図３２においても、製造過程におけるリソグラフィー、ドライエッチング工程等で径や幅に一定量のバラツキを持つことを加味し、配線面積／スルーホール面積比をプロットしている。

第１層と第２層の重なりがほとんど無いように設計したパターンでは、第１層配線とスルーホールの面積比が１．６×１０^６倍を超える場合に不良率の増加が見られた。また、第１層に対し第２層の半分が重なるように設計したパターンでは、第１層配線とスルーホールの面積比が２．４×１０^６倍を超える場合に不良率の増加が見られた。さらに、第１層に対し第２層のすべてが重なるように設計したパターンでは、第１層配線とスルーホールの面積比が３．３×１０^６倍を超える場合に、不良率の増加が見られた。

薬液・純水等と層間絶縁膜との接触により生じた電荷の影響を受けて、静電誘導によって下層の配線に発生する電荷量は、絶縁膜表面と当該配線との距離に反比例する。したがって、実効的に最も大きな影響を受けるのは、スルーホールの直下層である第２層であり、第１層ではその影響は小さくなる。また、第２層にて電荷の蓄積がおこることで、スルーホール・純水を通じた電気回路が形成される。そのため、第２層の直下に第１層が形成されている場合には、第１層に電荷は蓄積されない（ここで、第２層の面積を３０００μｍ^２に限っているため、第１層の面積が第２層の重なり分３０００μｍ^２を超えたパターンより不良が発生している。）。したがって、配線面積／スルーホール面積比の制御は、下層配線のうち、当該スルーホールの形成過程で絶縁膜との間に、他の配線層が形成されていない部分のみを考慮すればよいことになる。

以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

１…半導体設計支援装置
２…情報処理装置
３…入力装置
４…出力装置
５…ＣＰＵ
６…ＨＤＤ（大容量記憶装置）
７…ＲＡＭ（Random Access Memory）
８…ＲＯＭ（Read Only Memory）
９…入出力回路
１０…ＥＤＡツール
１１…バス
１２…半導体集積回路
１３…回路基板
１４…多層配線層
２５…第１配線層
２６…第２配線層
２７…第３配線層
２８…第４配線層
２１…第１金属配線
２２…第２金属配線
２３…第３金属配線
２４…第４金属配線
３１…第１層間絶縁層
３２…第２層間絶縁層
３３…第３層間絶縁層
３４…第１接続コンタクト
３５…第２接続コンタクト
３６…第３接続コンタクト
３７…突出領域
４１…半導体基板
４２…素子分離
４３…Ｐウェル
４４…ウェル
４５…ストッパ膜
４６…層間絶縁膜
４７…ダイオード
４８…ウェル接続コンタクト
４９…重なり領域
１０１…ＣＭＰ犠牲層間膜
１０２…層間膜
１０３…エッチングストッパー膜
１０４…Ｃｕ配線
１０５…微少突起
１０６…微少ボイド
１５１…スルーホール
１５２…特定スルーホール
１５３…領域
１５４…残渣

Claims (16)

1. 接続コンタクトに接続される金属配線の配置を決定するステップと、
   前記接続コンタクトを設けるためのスルーホールの配置を決定するステップと、
   を具備し、
   前記金属配線の配置を決定するステップは、
   （ａ）前記スルーホールによって露出する前記金属配線の領域を特定するステップと、
   （ｂ）前記金属配線に付帯する容量を特定するステップと、
   （ｃ）前記容量が蓄える電荷が、前記領域を介して前記金属配線から極性溶媒に移動したときの前記領域の損傷を抑制するように、前記金属配線の配置を決定するステップと
   を含む、
   半導体装置の設計方法。
2. 請求項１に記載の半導体装置の設計方法において、さらに、
   前記金属配線の配線材料が極性溶媒に溶出する現象と前記金属配線に付帯する容量の容量値との相関関係を予め求めるステップと、
   前記相関関係より得られる情報に基づいて、前記容量値の上限を特定するステップと
   を具備し、
   前記（ｃ）ステップは、
   前記容量値が、前記上限を超えないように、前記金属配線の配置を決定するステップ
   を含む
   半導体装置の設計方法。
3. 請求項１または２に記載の半導体装置の設計方法において、
   前記（ｃ）ステップは、
   前記領域の面積を基準面積としたときの前記金属配線の面積が、前記基準面積の２×１０^６倍以上か否かを判定するステップと、
   前記金属配線の面積が、前記基準面積の２×１０^６倍以上のとき、前記金属配線の面積を前記基準面積の２×１０^６未満にするように、前記金属配線の配置を決定するステップ
   を含む
   半導体装置の設計方法。
4. 請求項１から３の何れか１項に記載の半導体装置の設計方法において、
   前記（ｃ）ステップは、
   前記領域の面積を基準面積としたときの前記金属配線の面積が前記基準面積の２×１０^６倍以上で、かつ、前記金属配線に接続されるウェルのウェル容量と前記金属配線に付帯する配線容量との和が２０ｐＦ以上か否かを判定するステップと、
   前記和が２０ｐＦ以上のとき、
   前記和を２０ｐＦ未満にするように、前記金属配線の配置を決定するステップ
   を含む
   半導体装置の設計方法。
5. 請求項１から４の何れか１項に記載の半導体装置の設計方法において、
   前記（ｃ）ステップは、
   前記電荷を基板に供給する電荷供給回路を配置するステップと、
   前記電荷が前記電荷供給回路から前記基板に供給されることで、前記領域の損傷を抑制するように、前記金属配線の配置を決定するステップ前記配線の配置を決定するステップと
   を含む
   半導体装置の設計方法。
6. 請求項１から５の何れか１項に記載の半導体装置の設計方法において、
   前記金属配線は、
   第１配線と、
   前記第１配線と異なる配線層に配置される第２配線と
   を含み、
   前記金属配線の配置を決定するステップは、さらに、
   （ｄ）他の接続コンタクトを介して前記第１配線に接続される第２配線の配置を決定するステップと、
   （ｅ）前記第１配線を前記第２配線に投影したとき、その投影面に対応する前記第２配線の領域を除外した第２配線部分を特定するステップと
   を備え、
   前記（ｂ）ステップは、
   前記第１配線と前記第２配線部分に付帯する容量を特定するステップ
   を含み、
   前記（ｃ）ステップは、
   前記電荷が前記第１配線から極性溶媒に移動したときの前記領域の損傷を抑制するように、前記第１配線と前記第２配線の配置を決定するステップ
   を含む
   半導体装置の設計方法。
7. コンピュータを半導体設計支援装置として機能させるための手順を示す半導体設計支援プログラムであって、
   接続コンタクトに接続される金属配線の配置を決定するステップと、
   前記接続コンタクトを設けるためのスルーホールの配置を決定するステップと、
   を具備する手順を示し、
   前記金属配線の配置を決定するステップは、
   （ａ）前記スルーホールによって露出する前記金属配線の領域を特定するステップと、
   （ｂ）前記金属配線に付帯する容量を特定するステップと、
   （ｃ）前記容量が蓄える電荷が、前記領域を介して前記金属配線から極性溶媒に移動したときの前記領域の損傷を抑制するように、前記金属配線の配置を決定するステップと
   を含む、
   半導体設計支援プログラム。
8. 請求項７に記載の半導体設支援プログラムにおいて、さらに、
   前記金属配線の配線材料が極性溶媒に溶出する現象と前記金属配線に付帯する容量の容量値との相関関係を予め求めるステップと、
   前記相関関係より得られる情報に基づいて、前記容量値の上限を特定するステップと
   を具備し、
   前記（ｃ）ステップは、
   前記容量値が、前記上限を超えないように、前記金属配線の配置を決定するステップ
   を含む
   半導体設支援プログラム。
9. 請求項７または８に記載の半導体設支援プログラムにおいて、
   前記（ｃ）ステップは、
   前記領域の面積を基準面積としたときの前記金属配線の面積が、前記基準面積の２×１０^６倍以上か否かを判定するステップと、
   前記金属配線の面積が、前記基準面積の２×１０^６倍以上のとき、前記金属配線の面積を前記基準面積の２×１０^６未満にするように、前記金属配線の配置を決定するステップ
   を含む
   半導体設支援プログラム。
10. 請求項７から９の何れか１項に記載の半導体設支援プログラムにおいて、
    前記（ｃ）ステップは、
    前記領域の面積を基準面積としたときの前記金属配線の面積が前記基準面積の２×１０^６倍以上で、かつ、前記金属配線に接続されるウェルのウェル容量と前記金属配線に付帯する配線容量との和が２０ｐＦ以上か否かを判定するステップと、
    前記和が２０ｐＦ以上のとき、
    前記和を２０ｐＦ未満にするように、前記金属配線の配置を決定するステップ
    を含む
    半導体設支援プログラム。
11. 請求項７から１０の何れか１項に記載の半導体設支援プログラムにおいて、
    前記（ｃ）ステップは、
    前記電荷を基板に供給する電荷供給回路を配置するステップと、
    前記電荷が前記電荷供給回路から前記基板に供給されることで、前記領域の損傷を抑制するように、前記金属配線の配置を決定するステップ前記配線の配置を決定するステップと
    を含む
    半導体設支援プログラム。
12. 請求項７から１１の何れか１項に記載の半導体設支援プログラムにおいて、
    前記金属配線は、
    第１配線と、
    前記第１配線と異なる配線層に配置される第２配線と
    を含み、
    前記金属配線の配置を決定するステップは、さらに、
    （ｄ）他の接続コンタクトを介して前記第１配線に接続される第２配線の配置を決定するステップと、
    （ｅ）前記第１配線を前記第２配線に投影したとき、その投影面に対応する前記第２配線の領域を除外した第２配線部分を特定するステップと
    を備え、
    前記（ｂ）ステップは、
    前記第１配線と前記第２配線部分に付帯する容量を特定するステップ
    を含み、
    前記（ｃ）ステップは、
    前記電荷が前記第１配線から極性溶媒に移動したときの前記領域の損傷を抑制するように、前記第１配線と前記第２配線の配置を決定するステップ
    を含む
    半導体設支援プログラム。
13. 半導体装置を設計するステップと、
    前記半導体装置を製造するステップと
    を具備し、
    前記設計するステップは、
    接続コンタクトを設けるためのスルーホールの配置を決定するステップと、
    前記接続コンタクトに接続される金属配線の配置を決定するステップと
    を具備し、
    前記金属配線の配置を決定するステップは、
    （ａ）前記スルーホールに対応する前記金属配線の領域を特定するステップと、
    （ｂ）前記金属配線に付帯する容量を特定するステップと、
    （ｃ）前記容量が蓄える電荷が前記金属配線から極性溶媒に移動したときの前記領域の損傷を抑制するように、前記金属配線の配置を決定するステップと
    を含む、
    半導体装置の製造方法。
14. 接続コンタクトと、
    前記接続コンタクトに接続される金属配線と
    を具備し、
    前記金属配線は、
    前記接続コンタクトを接触する領域を含み、
    前記領域の面積を基準面積としたときの前記金属配線の面積が、前記基準面積の２×１０^６倍未満である
    半導体装置。
15. 請求項１４に記載の半導体装置において、
    前記領域の面積を基準面積としたときの前記金属配線の面積が前記基準面積の２×１０^６倍以上で、かつ、前記金属配線に接続されるウェルのウェル容量と前記金属配線に付帯する配線容量との和が２０ｐＦ未満である
    半導体装置。
16. 請求項１４または１５に記載の半導体装置において、さらに、
    前記金属配線の電荷を基板に供給する電荷供給回路を備える
    半導体装置。

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