JP2010263091A - 配線基板の製造方法及び配線基板の検査方法 - Google Patents

Abstract

【課題】 配線基板に於ける配線層の不良の検出を容易化し、もって当該配線基板の製造歩留りを高める。
【解決手段】 絶縁性基板と、前記絶縁性基板の一方の主面に配設された配線層と、前記絶縁性基板の他方の主面に配設された配線層と、を具備し、前記一方の主面に配設された前記配線層と前記他方の主面に配設された前記配線層が、前記絶縁性基板を貫通する孔を介して接続される配線基板の製造方法において、前記絶縁性基板に、前記配線層と共に、検査用配線層を形成する工程を具備することを特徴とする配線基板の製造方法を提供することにより上記課題を解決する。
【選択図】 図４

Description

本発明は、配線基板の製造方法及び配線基板の検査方法に関する。

電子機器に搭載されるところの所謂マザーボード、或いは半導体装置などの機能素子を形成する際の支持基板として、絶縁基板（コア）の主面に、導電層と層間絶縁膜を交互に複数層積層し、当該層間絶縁膜に貫通孔（スルーホール）を形成し、当該スルーホール内に充填された導電物質を介して前記導電層を電気的に接続してなる多層配線基板（多層プリント基板）が多用されている。

当該多層配線基板は、コアとなる絶縁基版の主面上に、例えば銅（Ｃｕ）からなる導電層を形成しこれを所定のパターンに形成して配線層を形成する。導電層は、メッキ法スパッタリング法、或いは真空蒸着等によって被着・形成することができる。またそのパターニングは、所謂フォトエッチング法が適用される。

一方、前記導電層上に層間絶縁層を形成し、層間絶縁層に対し貫通孔を形成する。当該貫通孔は、所謂フォトエッチング法、或いはレーザー光の選択的照射により形成される。そして当該貫通孔内に、メッキ法等により銅（Ｃｕ）などの導電材料を充填する。

この様に、導電層ならびに層間絶縁層を交互に形成し、各導電層間を、貫通孔内に充填された導電材料により相互に接続することにより、多層配線基板が形成される。

かかる多層配線基板は、電子機器に於けるところの所謂マザーボードなどの大形の配線基板をはじめ、当該マザーボードなどに搭載される半導体装置に於けるところの半導体素子搭載用配線基板など、小形の配線基板にも適用されている。

多層配線基板の、従来の製造方法について、図１を用いて説明する。

先ず、製造設備のチェックを行う。（ステップ１（Ｓ１））

この段階で、製造設備に異常がある場合には、製造設備の調整または製造設備の修理等が行われ、異常が無いことが確認されれば、多層配線基板の製造が開始される。

即ち、ＣＣＬ（Ｃｏｐｐｅｒ Ｃｌａｄ Ｌａｍｉｎａｔｅ）が準備される。（ステップ２（Ｓ２））

ＣＣＬとは、配線基板用材料の一種であり、ガラス布等の基材に絶縁樹脂を含浸させてなる絶縁基板の表面に、銅（Ｃｕ）箔を貼り合わせて積層したものである。

次に、当該コア材或いは層間絶縁膜に対し貫通孔を形成する。（ステップ３（Ｓ３））

基板を構成するコア材に対しては、ドリル等による孔開け加工が施され、層間絶縁膜に対しては、レーザー光の照射或いは所謂フォトエッチング法が適用されて、貫通孔が形成される。

次いで、コア材或いは層間絶縁膜に対し銅メッキ処理を行い、銅（Ｃｕ）層を形成する。（ステップ４（Ｓ４））当該銅メッキは所謂無電解メッキ法により行われる。

次に、ＣＣＬ上にドライフィルムをラミネートする。（ステップ５（Ｓ５））当該ドライフィルムは、感光性レジストフィルムからなる。

次いで、前記ドライフィルムレジストに対し、露光処理及び現像処理を行う。（ステップ６（Ｓ６））これにより、当該ドライフィルムのレジストパターンが形成される。

次に、前記ドライフィルムレジストをマスクとして、選択エッチング処理を行う。（ステップ７（Ｓ７））このエッチング処理により、前記銅（Ｃｕ）層を選択的に除去する。

そして、前記ドライフィルムレジストを剥離・除去する。（ステップ８（Ｓ８））これにより前記配線層が表出される。

次いで、前記配線層上を含む基板上に感光性ソルダーレジストを被着する。（ステップ９（Ｓ９））

そして、当該ソルダーレジストに対して、露光処理及び現像処理を行う。（ステップ１０（Ｓ１０））これにより、ソルダーレジスト層が選択的に形成される。

次に、前記銅（Ｃｕ）層上にニッケル（Ｎｉ）／金（Ａｕ）メッキ（鍍金）処理を行う。（ステップ１１（Ｓ１１））当該メッキ処理は、電解メッキ法により行われる。

次いで、当該多層配線基板を、ダイシングソー等により切断し所望の外形寸法を有する配線基板に分割する。（ステップ１２（Ｓ１２））

しかる後、分割され例えば短冊状を有する多層配線基板に対して、検査が行われる。（ステップ１３（Ｓ１３））

即ち、外観検査ならびに電気的試験がなされ、外観不良、電気的不良の多層配線基板は除去される。

当該多層配線基板を、半導体装置に於けるところの半導体素子搭載用配線基板に適用する場合には、例えば、次の方法がとられる。

即ち、一方の主面に半導体素子搭載領域が複数個形成された大判の配線基板を準備する。

当該大判の配線基板に対して分割処理を行ない、短冊状の配線基板を形成する。

短冊状とされた配線基板に対して、外観検査ならびに電気的試験を行なう。

そして、良品と判断された短冊状配線基板の一方の主面に於ける個々の半導体素子搭載領域に半導体素子を搭載した後、当該半導体素子の電極と配線基板上の電極端子とを接続する。

次いで、当該半導体素子が搭載された配線基板の主面を樹脂封止する。

そして、当該配線基板の他方の主面に外部接続用端子を配設した後、当該配線基板ならびに封止用樹脂をその厚さ方向に切断することにより、個々の半導体装置を形成する。

前述の如き、多層配線基板の製造工程に於いては、設備のチェックは、通常、新たな製造ロットを流す際に行われるのみである。

また、製造工程に於いては、通常、複数の多層配線基板を製造した後に、抜き取り検査により検査が行われる。

従って、多層配線基板としての不良品を製造してしまう可能性がある。このため、テストピースを製品に入れ込むことにより、工程の不具合を早期に発見をする技術が開示されている（例えば、特許文献１）。

また、多層配線基板に於ける各々の層毎に不良確認パットを設けることにより、製造工程に於いて、不良箇所を特定していく不良の特定方法が開示されている（例えば、特許文献２）。

特開２００１−２３０５５４号公報 特開２００８−１６７６６号公報

しかしながら、特許文献１に開示されている方法では、テストピースを製品が製造されるべき領域となる製品枠に入れ込む必要があるため、その領域に於いては製品を製造することができなくなり、絶縁基板一枚に於ける生産数量が減少し、結果的にコストアップを招来してしまう。

また、特許文献２に開示される方法では、パッケージエリア外のテストパットとパッケージ内部の配線層を接続させるため、配線の引き回しに制約が生じてしまい、小形化等への対応が困難となる。また、パッケージエリア外にテストパットを設ける構造なので、基板を有効的に使用することができないという問題点も有している。

本発明は、上述の問題に鑑みてなされたものであり、半導体素子搭載用基板（例えば、回路基板、配線基板等）の形成工程に於いて、この半導体素子搭載用基板に於ける導電層の形成状態をチェックする工程を含む配線基板の製造方法及びかかる配線基板の検査方法を提供する。

本発明における一観点によれば、絶縁性基板と、前記絶縁性基板の一方の主面に配設された配線層と、前記絶縁性基板の他方の主面に配設された配線層と、を具備し、前記一方の主面に配設された前記配線層と前記他方の主面に配設された前記配線層が、前記絶縁性基板を貫通する孔を介して接続される配線基板の製造方法において、前記絶縁性基板に、前記配線層と共に、検査用配線層を形成する工程を具備する配線基板の製造方法が提供される。

また、他の一観点によれば、基板上に、所定の配線層と共に検査用配線層を形成し、当該検査用配線層における抵抗値を測定して、前記所定の配線層の形成状態を検知する配線基板の検査方法が提供される。

本発明によれば、製造歩留りを高めることができる配線基板の製造方法及び検査方法を提供することができる。

従来の多層配線基板の製造工程を示すフローチャートである。 本発明の第１の実施の形態に於ける多層配線基板を示す平面図である。 本発明の第１の実施の形態に於ける多層配線基板の要部平面図及び断面図である。 本発明の第１の実施の形態に於ける多層配線基板の製造工程ならびに検査工程を示すフローチャートである。 本発明の第１の実施の形態に於ける製造工程に従う、多層配線基板を示す平面図（その１）である。 本発明の第１の実施の形態に於ける製造工程に従う、多層配線基板を示す平面図（その２）である。 図６に示された多層配線基板の要部平面図である。 本発明の第１の実施の形態に於ける製造工程に従う、多層配線基板を示す平面図（その３）である。 本発明の第１の実施の形態に於ける製造工程に従う、多層配線基板を示す平面図（その４）。 本発明の第１の実施の形態に於ける製造工程に従う、多層配線基板を示す平面図（その５）である。 本発明の第1の実施の形態における半導体装置の構成を示す平面図である。 多層配線基板の貫通孔部に形成される配線層を示す断面図である。 検査用電気配線の抵抗値と貫通孔部に形成される配線層の良否の関係を示す図である。 本発明の第２の実施の形態（その１）に於ける多層配線基板を示す平面図である。 本発明の第２の実施の形態（その２）に於ける多層配線基板を示す平面図である。 本発明の第２の実施の形態（その３）に於ける多層配線基板を示す平面図である。 本発明の第３の実施の形態に於ける多層配線基板の製造工程ならびに検査工程を示すフローチャートである。

〔第１の実施の形態〕
本実施の形態に於いて対象とされる配線基板の構成について説明する。

本実施形態における配線基板の一例を、図２ならびに図３に示す。尚、図３に示す配線基板１０１は、図２に示す大形（大判）の配線基板１００について、破線３１及び破線３２に従って切断した状態を示している。

即ち、大形（大判）の配線基板１００を、当該破線３１ならびに破線３２に従って、９枚の短冊状に切段・分離したところの１枚が配線基板１０１であって、平面形状は矩形状（長方形）を有する。

当該配線基板１０１にあっては、図に於いて二点鎖線３３及び二点鎖線３４により区画された８個の半導体装置形成用基板領域１１が設けられており、また各半導体装置形成用基板領域１１の一方の主面には、それぞれ半導体素子（図示せず）の電極が接続される電極端子１２が設けられている。

当該半導体装置形成用基板領域１１は、当該二点鎖線３３及び３４に従って切断・分離されて、それぞれが半導体装置に於ける配線基板（支持基板、インターポーザーとも称される）となる。

図２に示される大形（大判）の配線基板１００にあっては、配線基板１０１が９枚一体に形成されていることから、最多７２個の半導体装置形成用基板領域１１が形成される。

図３（ａ）に示される様に、当該配線基板１０１にあっては、半導体装置形成用基板領域１１は、基板の長手方向に沿って４つの領域が２列に並び配設されている。そして、当該配線基板１０１の表面には、かかる２列の配列の間に於ける領域１０１ｓ（破線３４−１と破線３４−２との間の領域）に、２本の検査用配線層１４、１５を平行して配設している。

当該検査用配線層１４ならびに検査用配線層１５は、矩形状配線基板１０１に於ける対向する隅部にその端部が配置され、検査用配線層１４の両端には端子１４ａ、１４ｂが、検査用配線層１５の両端には端子１５ａ、１５ｂが配設されている。即ち、当該端子は、配線基板１０１の対向する隅部の近傍に位置している。

図３（ｂ）は、図３（ａ）に於けるＡ１−Ａ２断面、即ち検査用配線層１５の配設部に於ける断面を示している。

当該図３（ｂ）に示される如く、当該配線基板１０１（即ち配線基板１００）は、所謂両面配線基板（両面プリント板）構造を有し、絶縁性基板（コア材）４１の表裏両面に、当該絶縁性基板４１に選択的に設けられたところの貫通孔（スルーホール）４２部に形成された導電層４３及びその表面に形成されたメッキ層４４をもって、相互に接続された配線層４５が形成されている。

そして、当該配線層ならびに配線基板１０１の露出部表面を覆って、ソルダーレジスト層４６が配設されている。勿論、当該配線基板１０１は、必要に応じて多層化が行なわれ、所謂多層配線基板が形成される。

本実施の形態にあっては、一つに、検査用配線層１４、ならびに検査用配線層１５の有する抵抗値を測定することにより、前記貫通孔内に形成される配線層等の膜厚を推測して、当該配線基板の検査・評価を行う。

この為、配線基板１０１の全体に於いて配線層等の形成状態をできるだけ正確に把握することができるように、配線基板１０１の長手方向中央部に、検査用配線層１４、検査用配線層１５が配設される。勿論、当該検査用配線層１４、１５は、半導体装置形成用基板領域１１に於ける配線、電極端子の形成工程と同時に、平行して形成される。

図３（ｂ）に示される如く、検査用配線層１５は、配線基板１０１の一方の主面（上面）に於いて、その長手方向に延在配設され、配線基板１０１に設けられた貫通孔４２−１を介して配線基板１０１の他方の主面（裏面）に導出される。

そして、配線基板１０１の裏面に於いてその長手方向に所定の長さ延在して配設された後、配線基板１０１に設けられた貫通孔４２−２を介して、配線基板１０１の前記一方の主面（上面）に導出される。

そして、配線基板１０１の一方の主面（上面）に於いて、その長手方向に所定の長さ延在配設された後、貫通孔４２−３を介して、再び配線基板１０１の他方の主面（裏面）に導出される。

そして、配線基板１０１の裏面に於いてその長手方向に所定の長さ延在して配設された後、配線基板１０１に設けられた貫通孔４２−４を介して、再度配線基板１０１の一方の主面（上面）に導出される。

この様に、検査用配線層１５は、配線基板１０１の表裏両面に、当該配線基板の長手方向に交互に配設され、且つ貫通孔４２を介して接続、延在されている。当該検査用配線層１５に平行して配設される検査用配線層１４も同様の構成を有する。

但し、貫通孔４２の配設される位置を、検査用配線層１５に於ける貫通孔の位置とは、前記配線基板１０１の長手方向に沿って異ならしめている。即ち、当該貫通孔４２は、配線基板１０１の複数に配置されることとなり、当該配線基板１０１に於ける、形成される配線層の膜厚の分布もチェックも可能となる。

この様に、配線基板１０１の表裏両面に交互に配設され、且つ複数の貫通孔４２を介して連続して形成された検査用配線層１５に対して、その両端部に配設された端子１５ａと端子１５ｂとの間に検査装置を接続し、当該検査用配線層１５の有する抵抗値を測定する。

かかる抵抗値測定において、その抵抗値が所定の値よりも大である場合には、前記貫通孔４２内に於ける導電層の形成状態が不十分、即ちメッキ層の厚さ（膜厚）が十分でないことが推測さる。

複数ある貫通孔の何れか１箇所に於ける導電層の形成状態が不十分であれば、所定の値よりも大なる抵抗値が示され、複数箇所に於いて導電層の形成状態が不十分であれば、所定の値よりもより大なる抵抗値が示される。そして、何れかの貫通孔に於いて破断が生じていれば、抵抗値は無限大を示すこととなる。

また、配線基板１０１の表裏両面の平坦部に配設された配線部分に於いて、その幅方向或いは厚さ方向の痩せが生ずれば、同様に抵抗値が増加する。

この様な、当該検査用配線層１５に於ける抵抗値の大小をもって、半導体装置形成用基板領域１１に於ける電極端子の形成状態を推測することができる。

従って、当該検査用配線層１５に於ける抵抗値が所定値よりも大なる場合には、当該配線基板１０１に於ける半導体装置形成用基板領域１１、少なくとも当該検査用配線層１５に近接する半導体装置形成用基板領域１１の、製品への適用を停止する。

同様に、検査用配線層１４に於ける抵抗値の大小をもって、半導体装置形成用基板領域１１に於ける電極端子の形成状態を推測することができる。

従って、当該検査用配線層１４に於ける抵抗値が所定値よりも大なる場合には、当該配線基板１０１に於ける半導体装置形成用基板領域１１、少なくとも当該検査用配線層１４に近接する半導体装置形成用基板領域１１の、製品への適用を停止する。

また、前記検査用配線層１４の端子と検査用配線層１５の端子との間に検査装置を接続して、当該検査用配線層１４の端子と検査用配線層１５との間に於ける電流（漏れ電流）の有無を検出することにより、当該配線基板１０１に於ける絶縁性をチェックすることができる。

即ち、検査用配線層１４と検査用配線層１５とは、基板表面に於いて離間して配設されており、またそれぞれの検査用線層に於ける貫通孔４２が離間して配設されていることからして、両配線間に漏れ電流がある場合には、半導体装置形成用基板領域１１に於ける絶縁性も十分ではないことが推測される。

かかる場合にも、当該半導体装置形成用基板領域１１の、製品への適用を停止する。

前述の如く、検査用配線層１４ならびに検査用配線層１５が、配線基板１０１の対向する隅部に迄、平行して延在配置されることにより、その絶縁性をチェックする対象領域が広められている。

従って、当該配線基板１０１に於ける絶縁性を、高い信頼性をもってチェックすることができる。

尚、此処では、所謂両面プリント構造の配線基板であって、その表裏２層の配線層に対する検査を行なうことを示している。

当該配線基板が４層配線構造など、より多層化される場合には、次の様な検査用配線層を配設する。

即ち、一方の主面（上面）に於ける配線層（最上層の配線層）を、貫通孔を介してその下層の配線層（第１の下層配線）に接続し、当該第１の下層配線層を所定長延在させた後、貫通孔を介して更にその下の配線層（第２の下層配線）に接続するという構成を繰り返して、最下層即ち他方の主面に於ける最上層の配線層に接続する。そして、当該最下層即ち他方の主面（下面・裏面）に於ける最上層の配線層を所定長延在させた後、貫通孔を介してその上層の配線層（前記第２の下層配線）に接続し、当該配線層を所定長延在させた後、貫通孔を介して更にその上の配線層（前記第１の下層配線）に接続するという構成を繰り返して、最上層即ち前記一方の主面に於ける配線層に接続するという構成からなる検査用配線層を形成する。

配線層数が増加すれば、一つの配線層を、貫通孔を介して、その下層あるいは上層の配線層に接続し、当該下層あるいは下層の配線層を所定長延在させた後、貫通孔を介して、更にその下層あるいは上層の配線層に接続するという構成が追加される。

そして、当該一方の主面に於ける配線層の両端の間に於ける抵抗値を測定する。

これにより、３層以上の多層配線構造を有する配線基板にあっても、配線層の形成状態をチェックすることができる。勿論、二本の検査用配線層を並設し、両検査用配線層間の漏れ電流の有無を検出することにより、当該配線基板の絶縁性についてもチェックすることができる。

次に、本実施の形態に於ける多層配線基板の製造方法及び検査方法について説明する。本実施の形態に於ける多層配線基板の製造工程を、図４に示す。

本実施の形態に於ける多層配線基板の製造方法にあっては、先ず多層配線基板の製造に
適用される製造設備のチェックを行う。（ステップ１０１（Ｓ１０１））
製造設備に異常がある場合には、当該製造設備の調整または修理等が行われる。

当該製造設備に異常が無いことが確認されたならば、多層配線基板の製造が開始される。

配線基板材料として、ＣＣＬ（Ｃｏｐｐｅｒ Ｃｌａｄ Ｌａｍｉｎａｔｅ）からなる配線基板を準備する。（ステップ１０２（Ｓ１０２））

当該ＣＣＬは、ガラス布等の基材に絶縁樹脂を含浸させ、これに銅（Ｃｕ）箔を貼り合わせて積層したものである。

当該配線基板に対し、選択的に貫通孔（スルーホール）４２を形成する。（ステップ１０３（Ｓ１０３））

かかる状態を、図５に示す。即ち、配線基板１００は、大形（大判）であって、実線３１ならびに実線３２に従って短冊状に切断・分離される９枚の配線基板１０１を含んでいる。

個々の配線基板１０１は、それぞれ８個の半導体素子搭載領域１１を具備している。同図に於いて、二点鎖線により囲繞された略正方形の領域が当該半導体素子搭載領域１１である。

８個の半導体素子搭載領域１１のそれぞれにあっては、半導体素子搭載領域１１が４個連続して並び列状とされ、基板の長手方向に沿って所定の間隔を於いて２列に配設されている。

そして、前記貫通孔４２は、個々の半導体素子搭載領域１１に於いて、半導体素子の電極と接続される電極端子の直下又は近傍に形成される。

また、当該貫通孔４２は、２つの半導体素子搭載領域１１の配列の間に於ける領域１０１ｓに於いても、互いに離間して配設される。

これらの貫通孔４２は、基板に於けるコア材４１に対して、ドリル或いはレーザー等を用いた孔開け加工により形成される。

次いで、当該基板１００の両主面（表裏両面）ならびに前記貫通孔４２の内側面に対し、銅（Ｃｕ）メッキ（鍍金）処理を施し、当該表面ならびに各貫通孔４２の内側面に銅被覆層を形成する。（ステップ１０４（Ｓ１０４））

当該の銅メッキは、無電解メッキ法により行われる。

次に、前記銅被覆層上に、ドライフィルムのラミネート処理を行う。（ステップ１０５（Ｓ１０５））

当該ドライフィルムは、感光性レジストフィルムからなる。

次に、前記レジストフィルムに対し所定のパターンをもって露光処理し、更に現像処理を行う。（ステップ１０６（Ｓ１０６））

即ち、当該レジストフィルムに対し、マスクを介して紫外光を選択的に照射し、しかる後現像する。

そして、当該レジストフィルムをマスクとして用い、前記銅被覆層の選択エッチングを行う。（ステップ１０７（Ｓ１０７））

しかる後、前記レジストフィルムを除去する。（ステップ１０８（Ｓ１０８））

これにより、配線基板の主面には、無電解メッキ法により被着された銅（Ｃｕ）からな
り、所望のパターンを有する電極、配線層が形成される。当該電極、配線層は、必要に応じて、前記貫通孔４２を介して適宜接続されている。かかる状態を、図６に示す。

即ち、９個の配線基板１０１のそれぞれに於けるところの、８個の半導体素子搭載領域１１のそれぞれに於いて、半導体素子の電極端子に対応した電極端子が複数個、当該半導体素子の搭載領域に対応して矩形状をなして配列されている。

一方、９個の配線基板１０１のそれぞれに於けるところの、２列の半導体素子搭載領域１１配列の間に於ける領域１０１ｓには、検査用配線層１４ならびに検査用配線層１５が配設されている。

尚、当該図６乃至図１０にあっては、領域１０１ｓに於いて、前記貫通孔４２の中心と検査用配線層の配設位置が一致していないが、これは両者の接続位置関係を示すためのものであって、両者が重畳される位置関係とされるのが通常である。

また、部位６１は、当該配線基板１０１に半導体素子を搭載した状態に於いてなされる樹脂モールド処理工程に於いて、樹脂注入ゲート部を構成する金属被覆であって、例えば金（Ａｕ）層から形成されている。当該配線基板１０１の一つを拡大して、図７に示す。

これは、前記図６に示す大形（大判）の配線基板１００について、同図に示す実線３１及び実線３２に従って切断した状態を示している。即ち、当該配線基板１０１にあっては、４つの半導体装置形成用基板領域１１が列をなし、当該列が、帯状の領域１０１ｓを挟んで２列に配設されている。

個々の半導体素子搭載領域１１のそれぞれに於いて、半導体素子の電極端子に対応した電極端子１２が複数個、当該半導体素子の搭載領域に対応して矩形状をなして配列されている。

そして、配線基板１０１の表面には、かかる２列の配列の間に於ける領域１０１ｓ（破線３４−１と破線３４−２との間の領域）に、当該配線基板１０１の長手方向に沿って、２本の検査用配線層１４、１５が平行して配設されている。

当該検査用配線層１４ならびに検査用配線層１５はそれぞれ、複数の貫通孔４２を介して表裏両面に交互に連続して延在して配設されている。

また、その端部は、矩形状配線基板１０１に於ける対向する端部（隅部）にその端部が配置され、検査用配線層１４の両端には端子１４ａ、１４ｂが、検査用配線層１５の両端には端子１５ａ、１５ｂが配設されている。即ち、当該端子は、配線基板１０１の対向する端部（隅部）近傍に位置している。

尚、要すれば、前記電極、配線層を覆って絶縁層を形成し、当該絶縁層に開通孔を配設して後、当該絶縁層上に電気，配線層を形成することもできる。

本実施の形態にあっては、かかる状態に於いて、前記検査用配線層１４に於ける抵抗値の測定を行う。（ステップ１０９（Ｓ１０９））

即ち、検査用配線層１４の両端に配された端子１４ａと１４ｂに、試験装置の端子を接触させ、当該検査用配線層１４に於ける抵抗値の測定を行う。この抵抗値の測定により、特に前記貫通孔４２の内側面に於けるメッキ層４３の形成状態、即ちメッキ層の厚さの適否を推測することができる。測定された検査用配線層１４に於ける抵抗値が、許容範囲内にあるか否かの判断がなされる。

前述の如く、検査用配線層１４を多層配線基板１１の長手方向に亘って配設していることにより、個々の半導体素子搭載領域１１に於ける配線層の膜厚等をより正確に推測することができる。

また、他方の検査用配線層１５に於ける電極となる端子１５ａと１５ｂに試験装置の端子を接触させ、当該検査用配線層１５に於ける抵抗値の測定を行うことにより、同様の検査を行なうことができる。

更に、検査用配線層１４に於ける端子１４ａ又は１４ｂと、検査用配線層１５に於ける端子１５ａ又は１５ｂとの間に試験装置を接続して、両検査用配線層間に於ける漏れ電流の有無、電気的短絡の有無を検査する。かかる漏れ電流の有無、電気的短絡の有無の検査は、必要に応じて行なうことができる。

前記検査用配線層１４に於ける抵抗値が、許容範囲内にあるものと判断された場合、即ち配線基板１０１に無電解メッキ法により形成された配線・電極に於いて、貫通孔内も含めて欠陥が無いと判断された場合には、次の製造工程へ進む。許容範囲内ではないと判断された場合には、ステップ１０１（Ｓ１０１）へ移行する。

即ち、配線基板１０１に無電解メッキ法により形成された配線・電極に於いて、貫通孔内も含めて欠陥が無いと判断された場合には、当該電極、配線層を含む配線基板１００の表面に、感光性ソルダーレジスト層を被覆する。（ステップ１１０（Ｓ１１０））

そして、当該感光性ソルダーレジスト層に対して、選択的に露光し、更に現像処理を行う。（ステップ１１１（Ｓ１１１））

これにより、当該配線基板１００の表面にはソルダーレジストからなるマスク層７１が形成される。かかるソルダーレジストからなるマスク層７１は、前記貫通孔４２部を含む電極、配線層を表出する形態をもって形成される。かかる状態を、図８に示す。

次いで、ソルダーレジストからなるマスク層７１を利用して、前記貫通孔４２部を含む電極、配線層の表面に、ニッケル（Ｎｉ）／金（Ａｕ）メッキ処理を施す。（ステップ１１２（Ｓ１１２））

当該ニッケル（Ｎｉ）／金（Ａｕ）メッキは、電解メッキ法により行われる。当該メッキ処理により、貫通孔４２部を含む電極、配線層の表面にメッキ層４４が被覆形成される。

この時、前記検査用配線層１４ならびに検査用配線層１４に於いても、貫通孔４２部を含んでニッケル（Ｎｉ）／金（Ａｕ）メッキ層が形成される。かかる状態を、図９に示す。

本実施の形態にあっては、かかる状態に於いて、前記検査用配線層１４に於ける抵抗値の測定を行う。（ステップ１１３（Ｓ１１３））

即ち、前記ステップ１０９（Ｓ１０９）に於けると同様に、検査用配線層１４の両端に配された端子１４ａと１４ｂに、試験装置の端子を接触させ、当該検査用配線層１４に於ける抵抗値の測定を行う。この抵抗値の測定により、特に前記貫通孔４２の内側面に於けるメッキ層の形成状態、即ちメッキ層の厚さの適否を推測することができる。測定された検査用配線層１４に於ける抵抗値が、許容範囲内にあるか否かの判断がなされる。

前述の如く、検査用配線層１４を多層配線基板１１の長手方向に亘って配設していることにより、個々の半導体素子搭載領域１１に於ける配線層の膜厚等をより正確に推測することができる。

また、他方の検査用配線層１５に於ける電極となる端子１５ａと１５ｂに試験装置の端子を接触させ、当該検査用配線層１５に於ける抵抗値の測定を行うことにより、同様の検査を行なうことができる。

更に、検査用配線層１４に於ける端子１４ａ又は１４ｂと、検査用配線層１５に於ける端子１５ａ又は１５ｂとの間に試験装置を接続して、両検査用配線層間に於ける漏れ電流の有無、電気的短絡の有無を検査する。かかる漏れ電流の有無、電気的短絡の有無の検査は、必要に応じて行なうことができる。

前記検査用配線層１４に於ける抵抗値が、許容範囲内にあるものと判断された場合、即ち配線基板１０１に形成されている配線・電極に対する電解メッキ処理が、貫通孔内も含めて必要な厚さ以上に施されていると判断された場合には、次の製造工程へ進む。許容範囲内ではないと判断された場合には、ステップ１０１（Ｓ１０１）に移行する。

即ち、この様な検査用配線層１４ならびに検査用配線層１５を用いての検査に於いて、配線層の抵抗値が許容範囲内にあると判断された大形（大判）の配線基板１００は、良品と判断される。

そして、良品である大形（大判）の配線基板１００は、例えばダイシングソーを用いて切断分離され、図１０に示される様に、９枚の短冊状配線基板１０１に分割される。（ステップ１１４（Ｓ１１４））

しかる後、個々の配線基板１０１について、外観検査ならびに電気的検査を行なう。（ステップ１１５（Ｓ１１５））

外観検査、電気的検査の何れか一方に欠陥が認められた場合には、当該配線基板１０１の、製品ヘの適用は阻止される。

この様にして形成されたところの、良品である配線基板１０１の一方の主面には、個々の半導体素子搭載部に半導体素子が搭載され、当該半導体素子の電極と配線基板１０１上の電極との間は、ボンディングワイヤを介して、或いは直接に接続される。

そして、当該配線基板１０１の半導体素子搭載部を、一括して（一体的に）樹脂封止する。

次いで、当該配線基板１０１の他方の主面（裏面）に、個々の半導体素子搭載部に於ける電極に対応して、例えばはんだボールからなる外部接続用端子を配設する。

しかる後、前記封止用樹脂と配線基板１０１をその積層方向に従って切断し、図１１に示すところの、個片化された半導体装置２００を得る。

同図に於いて、２０１は配線基板を示し、また、２０２は半導体素子を、２０３は配線基板２０１上に形成された電極端子を示す。これらは樹脂被覆されていることから、点線をもって示している。

尚、前記配線基板１０１上への半導体素子の搭載乃至半導体装置への個片化処理工程については、図示することを省略する。

また、前記ステップ１０９（Ｓ１０９）ならびにステップ１１３（Ｓ１１３）に於いて、
検査用電気配線１４に於ける抵抗値が許容範囲内ではないものと判断された場合には、ステップ１０１（Ｓ１０１）に移行し、製造設備のチェックが行われ、製造設備の調整又は修理等が行われる。

この様な本実施形態における配線基板の製造方法及び配線基板の検査方法に於いて、対象とする検査用配線層１４ならびに検査用配線層１５に於ける抵抗値の測定について説明する。

配線基板１００（配線基板１０１）に於いて、絶縁性コア材４１に穿孔形成された貫通孔（スルーホール）４２と、当該貫通孔４２の内周面を含み当該コア材４１の両主面に配設された導電層を図１２に示す。

当該導電層は、前記コア材４１の表面に無電解メッキ法により被着された銅（Ｃｕ）層と、当該無電解メッキ銅（Ｃｕ）層の表面に電解メッキ法により被着されたニッケル（Ｎｉ）層／金（Ａｕ）層を具備する。

前記ステップ１０９（Ｓ１０９）に於けるところの検査用電気配線の抵抗測定は、無電解メッキ法により被着された銅（Ｃｕ）層の形成状態をチェックするものである。

当該無電解メッキ法により形成された銅（Ｃｕ）層の厚さ、特に貫通孔４２の内周面に於ける厚さが不均一であると、かかる貫通孔４２内に於いて当該銅（Ｃｕ）層の表面に被着される電解メッキ層（ニッケル（Ｎｉ）層／金（Ａｕ）層）の厚さをも不均一なものしてしまい、電気的導通がなされない状態を生ずる可能性が高まる。

従って、当該無電解メッキ銅（Ｃｕ）層が所定の厚さ以上の厚さを有することを、当該銅（Ｃｕ）層の抵抗値をもって検出することにより、チェックしておく必要がある。

一方、前記ステップ１１３（Ｓ１１３）に於けるところの検査用電気配線の抵抗測定は、電解メッキ法により被着されたニッケル（Ｎｉ）層／金（Ａｕ）層の形成状態をチェックするものである。

当該電解メッキ法により形成されたニッケル（Ｎｉ）層／金（Ａｕ）層の厚さ、特に貫通孔４２の内周面に於ける厚さが不均一であると、電気的導通がなされない状態或いは電気的短絡（ショート）を生ずる可能性が高まる。

例えば、図１２（ａ）に示される様に、貫通孔４２内に於いて当該ニッケル（Ｎｉ）層／金（Ａｕ）層４４の厚さが十分でないと、時間の経過のともに当該ニッケル（Ｎｉ）層／金（Ａｕ）層４４の破断を生じ易い。

また、図１２（ｂ）に示される様に、貫通孔４２内に於いて当該ニッケル（Ｎｉ）層／金（Ａｕ）層４４の厚さが過剰に厚いと、当該配線基板１００（１０１）の他の領域に於いて、配線間或いは配線−電極間の短絡を生ずる可能性が、時間の経過のともに高まる。

これに対し、図１２（ｂ）に示される様に、貫通孔４２内に於ける当該ニッケル（Ｎｉ）層／金（Ａｕ）層４４の厚さを適切なものとすることにより、当該配線基板１００（１０１）の信頼性を高めることができる。

即ち、検査用配線層１４ならびに検査用配線層１５に於ける抵抗値の測定は、当該検査用配線層と同一の工程をもって形成される電極・配線層の形成状態を反映するものであることから、当該検査用配線層に於ける抵抗値が所定範囲内（正常範囲内）であることを確認した後に工程を進めることが必要である。

これにより、将来的に不良が発生する蓋然性を低下させることができる。

当該抵抗値の測定結果が所定範囲内（正常範囲内）にあるか否かのチェックは、例えば図１３に示される方法を採ることができる。

即ち、正常な抵抗値を５０Ωとし、正常範囲として許諾される範囲を４８Ω〜５２Ωに設定した場合、図１３（ａ）、（ｂ）、（ｃ）に示す結果は、正常領域内にあり、将来不良となる恐れが低い良品である。

一方、図１３（ｄ）に示す結果は、正常領域を越えた高い抵抗値であり、貫通孔４２内に於ける配線層４２及び表面メッキ４３は、図１２（ａ）に示される肉薄状態になっていると考えられ、オープン不良となる可能性が高い。

また、図１３（ｅ）に示す結果は、正常領域よりも低い抵抗値であり、貫通孔４２内に於ける配線層４２及び表面メッキ４３は、図１２（ｂ）に示される肉厚状態になっていると考えられ、電気的短絡を生ずる可能性が高い。

この様に、配線層、特に貫通孔４２内に於ける配線層の厚さが、所定の厚さに対して異なることは、製造設備に異常が生じたことによるものと考えられる。

従って、検査用配線層１４に於ける抵抗値が、許容範囲内ではないと判断された場合には、ステップ１０１に移行し、製造設備のチェックを行ない、当該製造設備の調整又は修理等を行なうことを要する。

〔第２の実施の形態〕
本実施の形態は、配線基板の検査方法を実施するために、当該配線基板に配設される検査用配線層の配設構成について、前記第１の実施の形態とは異なる配設構成を開示するものである。

尚、此処では、大形（大判）の配線基板１００から分割される配線基板に於ける配設構成を示す。

（第２の実施の形態−その１）
当該第２の実施の形態−その１にかかる配線基板１１１を、図１４に示す。

当該配線基板１１１にあっては、半導体素子搭載領域１１の２列の配列の間に、検査用配線層を配設する専用の領域が設けられておらず、検査用配線層１１４、１１５は、当該半導体素子搭載領域１１中に配設されている。即ち、列状に並ぶ半導体素子搭載領域１１間に跨がって連続して配設されている。

半導体素子搭載領域１１内に於いて、配線基板１０１の表裏両面に交互に配設され、且つ複数の貫通孔４２を介して連続して形成された検査用配線層１１４に対して、その両端部に配設された端子１１４ａと端子１１４ｂとの間に検査装置を接続し、当該検査用配線層１４の有する抵抗値を測定する。検査用配線層１１５に於いても同様である。

この様に、検査用配線層１１４、１１５を半導体素子搭載領域１１内に配設することにより、当該半導体素子搭載領域１１に於ける電極・配線の形成状態を掴むことができると共に、ダイシングソー等による切断加工の工数を減らすことができる。

更に、検査用配線層を配設する専用の領域に相当する面積の配線基板を有効に活用することができる。

（第２の実施の形態−その２）
当該第２の実施の形態−その２にかかる配線基板１１２を、図１５に示す。

当該配線基板１１２にあっては、２列の半導体素子搭載領域１１配列の間に設けられたところの検査用配線層配設領域１０１ｓに於いて、１本の検査用配線層２１４が配設されているのみである。

前記第１の実施の形態に於いて適用した漏れ電流の検出、即ち２本の検査用配線間の絶縁性のチェックを行なうことが不要である場合には、この様に、１本の検査用配線層２１４を配設して、抵抗値の検出を行なうことで足りる。

当該一つの検査用配線層１１４を、前記第２の実施の形態−その１の如く、半導体素子搭載領域１１内に配設することも勿論可能である。

（第２の実施の形態−その３）
当該第２の実施の形態−その３にかかる配線基板１１３を、図１６に示す。

本実施の形態にあっては、前記検査用配線層を、矩形状配線基板１１３に於いて対角線上で対向する位置に在る二つの隅部に配設している。

一方の検査用配線層は、２本の配線層３１４Ａ，３１４Ｂが当該配線基板１１３の一方の主面（上面）に平行して配設され、その一方の端部に設けられた貫通孔３４２を介して当該配線基板１１３の他方の主面（下面）に導出され、当該他方の主面に於いて配線層３１４Ｃをもって相互に接続されて構成されている。

そして、２本の配線層３１４Ａ，３１４Ｂの他端には、それぞれ電極３１４ａ，３１４ｂが配設されている。即ち、当該検査用配線層３１４は、配線基板１１３の表裏両面に於いて、折り返し型配線を形成している。

当該電極間に測定器を接続して、当該検査用配線層の抵抗値を測定する。他方の検査用配線層３１５も同様の構成を有し、同様に抵抗値の測定がなされる。

配線基板の製造にあっては、当該基板の隅部に於ける不良個所の発生の度合いが、当該基板の中央部に於ける不良の発生に比して多い。

従って、配線基板の隅部に配置される配線層に於ける抵抗値をチェックすることにより、
当該配線基板の製造歩留りを高めることができる。

尚、当該折り返し型配線からなる検査用配線層を、当該配線基板の隅部の何れか一箇所に配設することにより、当初の目的を達成することができる場合がある。

また、当該検査用配線層を複数の隅部のそれぞれに配設し、それぞれに於いて抵抗値の測定を行なうことも勿論可能である。

何れの場合も、折り返し型配線構造であることから、その占有面積は小さく、配線基板を有効に活用することができる。

更に、当該検査用配線層を当該配線基板の隅部にのみ配設することにより、前記第１の実施の態様の如く、２列の半導体素子搭載領域１１配列の間に検査用配線層を配設する専用の領域１０１ｓを設定することを必要としない場合がある。

かかる場合には、前記第２の実施の形態−その１と同様に、ダイシングソー等による切断加工の工数を減らすことができるとともに、配線基板を有効に活用することができる。

〔第３の実施の形態〕
本実施の形態は、４層以上の多層構造を有する配線基板の検査方法及び測定方法に関する。

本実施の形態に於ける多層配線基板の製造方法及び検査方法の工程は、前記第１の実施の形態と同様である。

図１８に、本実施の形態に於ける多層配線基板の製造方法のフローチャートを示す。

本実施の形態に於ける多層配線基板の製造方法にあっても、先ず多層配線基板の製造に
適用される製造設備のチェックがなされる。（ステップ２０１（Ｓ２０１））
製造設備に異常がある場合には、当該製造設備の調整または修理等が行われる。当該製造設備に異常が無いことが確認されたならば、多層配線基板の製造が開始される。

一方、配線基板材料として、ＣＣＬ（Ｃｏｐｐｅｒ Ｃｌａｄ Ｌａｍｉｎａｔｅ）からなる配線基板を準備する。（ステップ２０２（Ｓ２０２））

前述の如く、当該ＣＣＬは、ガラス布等の基材に絶縁樹脂を含浸させ、これに銅（Ｃｕ）箔を貼り合わせて積層したものである。

当該配線基板に対し、選択的に貫通孔（スルーホール）を形成する。（ステップ２０３（Ｓ２０３））

当該貫通孔は、基板に於けるコア材に対して、ドリル或いはレーザーを用いた孔開け加工により形成される。

次いで、当該基板両主面（表裏両面）ならびに前記貫通孔の内側面に対し、銅メッキ（鍍金）処理を施し、当該表面ならびに各貫通孔の内側面に銅（Ｃｕ）被覆層を形成する。（ステップ２０４（Ｓ２０４））

当該の銅メッキは、無電解メッキ法により行われる。

次に、前記銅（Ｃｕ）被覆層上に、ドライフィルムのラミネート処理を行う。（ステップ２０５（Ｓ２０５））

当該ドライフィルムは、感光性レジストフィルムからなる。

次に、前記レジストフィルムに対し所定のパターンをもって露光処理し、更に現像処理を行う。（ステップ２０６（Ｓ２０６））

即ち、当該レジストフィルムに対し、マスクを介して紫外光を選択的に照射し、しかる後現像する。

そして、当該レジストフィルムをマスクとして用い、前記銅（Ｃｕ）被覆層の選択エッチングを行う。（ステップ２０７（Ｓ２０７））

しかる後、前記ドライフィルムを除去する。（ステップ２０８（Ｓ２０８））

これにより、配線基板の主面には、無電解メッキ法により被着された銅（Ｃｕ）からな
り、所望のパターンを有する電極、配線層が形成される。当該電極、配線層は、必要に応じて、前記貫通孔を介して適宜接続されている。

本実施の形態にあっては、かかる配線層として、少なくとも一つの検査用配線層を含んでいる。当該検査用配線層は、前記貫通孔を介して配線基板の表裏両面に連続して形成されている。

当該検査用配線層の抵抗値の測定を行う。（ステップ２０９（Ｓ２０９））

この抵抗値の測定により、特に前記貫通孔の内側面に於けるメッキ層の形成状態、即ちメッキ層の厚さの適否を推測することができる。

測定された検査用配線層に於ける抵抗値が、許容範囲内にあるか否かの判断がなされる。前記検査用配線層に於ける抵抗値が、許容範囲内にあるものと判断された場合、即ち配線基板に無電解メッキ法により形成された配線・電極に於いて、貫通孔内も含めて欠陥が無いと判断された場合には、次の製造工程へ進む。

許容範囲内ではないものと判断された場合には、ステップ２０１に移行する。

尚、前記検査用配線層を複数配設し、当該配線層間に於ける漏れ電流の有無を検出することにより、配線基板に於ける絶縁性をチェックすることができる。

本実施の形態にあっては、次いで、前記配線層を含む配線基板上に、絶縁層を被覆形成する。（ステップ２１０（Ｓ２１０））

当該絶縁層は、塗布法、或いは気相成長法などにより被着され、所謂層間絶縁層を構成する。

そして、当該層間絶縁層に対し、層間接続用開孔（ビア）を形成する。（ステップ２１１（Ｓ２１１））

当該層間接続用開孔は、層間絶縁層に対する所謂フォトエッチング処理により形成される。

次いで、無電解メッキ法を用い、前記層間絶縁層表面に銅（Ｃｕ）層を形成する。（ステップ２１２（Ｓ２１２））

かかるメッキ処理により形成される銅（Ｃｕ）層は、前記層間接続用開孔を通して前記銅配線層と接続される。

次いで、前記銅（Ｃｕ）層の表面に、感光性ドライフィルムを被着する。（ステップ２１３（Ｓ２１３））

そして、当該感光性ドライフィルムに対し、選択的露光、ならびに現像処理を施して、当該感光性ドライフィルムを所定のパターンに形成する。（ステップ２１４（Ｓ２１４））

しかる後、当該ドライフィルムをマスクとして用いた電気メッキ処理により、前記銅（Ｃｕ）層の表面に、銅（Ｃｕ）パターン層を所定の厚さに形成する。（ステップ２１５（Ｓ２１５））

この時、層間絶縁層表面に形成されている銅（Ｃｕ）層は、所謂シード層として機能する。

次いで、前記ドライフィルムを剥離除去する。（ステップ２１６（Ｓ２１６））
そして、前記、前記銅（Ｃｕ）層の表面に、所謂フラッシュエッチング処理を施し、前記ドライフィルムにより被覆されていた銅（Ｃｕ）層（シード層）を除去する。（ステップ２１７（Ｓ２１７））

これにより、前記銅（Ｃｕ）パターン層は独立した配線層を形成する。

かかるステップ２１２（Ｓ２１２）乃至ステップ２１７（Ｓ２１７）の工程を、当該配線基板の両主面に対して実施することにより、当該配線基板は４層の配線層を具備することとなる。

かかる工程にあっては、前記層間接続用開孔を介して、前記配線基板の主面に形成されている検査用配線層に連続する検査用配線層が、層間絶縁層上に形成される。

本実施の形態にあっては、当該検査用配線層の抵抗値の測定を再び行う。（ステップ２１８（Ｓ２１８））

この抵抗値の測定により、特に前記層間絶縁層に於ける層間接続用開孔の内側面に於けるメッキ層の形成状態、即ちメッキ層の厚さの適否を推測することができる。

測定された検査用配線層に於ける抵抗値が、許容範囲内にあるか否かの判断がなされる。前記検査用配線層に於ける抵抗値が、許容範囲内にあるものと判断された場合、即ち配線基板に無電解メッキ法により形成された配線・電極に於いて、貫通孔内も含めて欠陥が無いと判断された場合には、次の製造工程へ進む。

許容範囲内ではないものと判断された場合には、ステップ２０１に移行する。

尚、更に多くの配線層を形成しようとする場合には、前記ステップ２１２（Ｓ２１２）乃至ステップ２１７（Ｓ２１７）に示す製造工程、及びステップ２１８（Ｓ２１８）に於ける抵抗値の測定を、繰り返し実行する。

配線基板１０１に形成された配線・電極に於いて、貫通孔内も含めて欠陥が無いと判断された場合には、当該電極、配線層を含む配線基板の表面に、感光性ソルダーレジスト層を被覆する。（ステップ２１９（Ｓ２１９））

そして、当該感光性ソルダーレジスト層に対して、選択的に露光し、更に現像処理を行う。（ステップ２２０（Ｓ２２０））

これにより、当該配線基板の表面にはソルダーレジストからなるマスク層が形成される。

かかるソルダーレジストからなるマスク層は、前記貫通孔部を含む電極、配線層を表出する形態をもって形成される。

次いで、ソルダーレジストからなるマスク層を利用して、前記貫通孔部を含む電極、配線層の表面に、ニッケル（Ｎｉ）／金（Ａｕ）メッキ処理を施す。（ステップ２２１（Ｓ２２１））

当該ニッケル（Ｎｉ）／金（Ａｕ）メッキは、電解メッキ法により行われる。当該メッキ処理により、貫通孔部を含む電極、配線層の表面にメッキ層が被覆形成される。

この時、前記検査用配線層に於いても、貫通孔部を含んでニッケル（Ｎｉ）／金（Ａｕ）メッキ層が形成される。

本実施の形態にあっては、かかる状態に於いて、前記検査用配線層に於ける抵抗値の測定を行う。（ステップ２２２（Ｓ２２２））

この抵抗値の測定により、特に前記層間絶縁層に於ける層間接続用開孔の内側面に於けるニッケル（Ｎｉ）／金（Ａｕ）メッキ層の形成状態、即ち当該メッキ層の厚さの適否を推測することができる。

測定された検査用配線層に於ける抵抗値が、許容範囲内にあるか否かの判断がなされる。許容範囲内ではないものと判断された場合には、前記ステップ２０１に移行する。

即ち、この様な検査用配線層を用いての検査に於いて、多層配線層の抵抗値が許容範囲内にあると判断された大形（大判）の配線基板は、良品と判断される。

そして、良品である大形（大判）の配線基板は、例えばダイシングソーを用いて切断分離され、短冊状の配線基板に分割される。（ステップ２２３（Ｓ２２３））

しかる後、個々の短冊状配線基板について、外観検査ならびに電気的検査を行なう。（ステップ２２４（Ｓ２２４））

外観検査、電気的検査の何れか一方に欠陥が認められた場合には、当該短冊状配線基板の、製品ヘの適用は阻止される。

この様にして形成されたところの短冊状配線基板（良品）の一方の主面には、個々の半導体素子搭載部に半導体素子が搭載され、当該半導体素子の電極と配線基板上の電極との間は、ボンディングワイヤを介して、或いは直接に接続される。

そして、当該短冊状配線基板の半導体素子搭載部を、一括して（一体的に）樹脂封止する。

次いで、当該短冊状配線基板の他方の主面（裏面）に、個々の半導体素子搭載部に於ける電極に対応して、例えばはんだボールからなる外部接続用端子を配設する。

しかる後、前記封止用樹脂と配線基板をその積層方向に従って切断して、個片化された半導体装置を得る。

１００，１０１ 配線基板
１１ 半導体素子搭載領域
１２ 電極端子
１４、１５ 検査用配線層
１０１ｓ 検査用配線層の配設領域
３１、３２、３３、３４ 基板切断部
４１ 基板コア
４２ 貫通孔（スルーホール）
４３ メッキ層
４４ メッキ層
４５ 配線層

Claims (6)

1. 絶縁性基板と、前記絶縁性基板の一方の主面に配設された配線層と、前記絶縁性基板の他方の主面に配設された配線層と、を具備し、
   前記一方の主面に配設された前記配線層と前記他方の主面に配設された前記配線層が、前記絶縁性基板を貫通する孔を介して接続される配線基板の製造方法において、
   前記絶縁性基板に、前記配線層と共に、検査用配線層を形成する工程を具備することを特徴とする配線基板の製造方法。
2. 基板の一方の主面に配設された配線層と、前記配線層上に形成された絶縁層上に配設された上層の配線層と、を具備し、
   前記配線層と前記上層の配線層が、前記絶縁層を貫通する孔を介して接続される配線基板の製造方法において、
   前記絶縁層に、前記上層の配線層と共に、検査用配線層を形成する工程を有することを特徴とする配線基板の製造方法。
3. 前記検査用配線層の有する抵抗を測定して、所定の配線層の形成状態を検知し、当該検知結果に基づき次の製造工程を実施することを特徴とする請求項１或いは請求項２記載の配線基板の製造方法。
4. 基板上に、所定の配線層と共に検査用配線層を形成し、当該検査用配線層における抵抗値を測定して、前記所定の配線層の形成状態を検知することを特徴とする配線基板の検査方法。
5. 絶縁性基板或いは絶縁層上に、所定の配線層と共に複数の検査用配線層を形成し、当該複数の検査用配線層間における漏れ電流を測定して、前記絶縁性基板或いは絶縁層の絶縁性を検知することを特徴とする配線基板の検査方法。
6. 前記所定の配線層は、絶縁性基板或いは絶縁層に設けられた貫通孔を介して接続されるものであることを特徴とする請求項４或いは請求項５記載の配線基板の検査方法。

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