JP7192423B2 - めっき厚判定方法、並びに多層配線基板の製造方法 - Google Patents

めっき厚判定方法、並びに多層配線基板の製造方法 Download PDF

Info

Publication number
JP7192423B2
JP7192423B2 JP2018215363A JP2018215363A JP7192423B2 JP 7192423 B2 JP7192423 B2 JP 7192423B2 JP 2018215363 A JP2018215363 A JP 2018215363A JP 2018215363 A JP2018215363 A JP 2018215363A JP 7192423 B2 JP7192423 B2 JP 7192423B2
Authority
JP
Japan
Prior art keywords
multilayer wiring
wiring board
layer
diameter
plating thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018215363A
Other languages
English (en)
Other versions
JP2020087996A (ja
Inventor
英幸 浅生
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toppan Inc
Original Assignee
Toppan Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toppan Inc filed Critical Toppan Inc
Priority to JP2018215363A priority Critical patent/JP7192423B2/ja
Publication of JP2020087996A publication Critical patent/JP2020087996A/ja
Application granted granted Critical
Publication of JP7192423B2 publication Critical patent/JP7192423B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Description

本発明は、多面付け多層配線基板、及び該多面付け多層配線基板と、めっき厚判定方法を用いる多層配線基板の製造方法に関する。
近年、携帯電話や通信端末に代表される電子機器の高機能化、高性能化はめざましく、これら電子機器には、半導体チップが配線基板に実装された半導体パッケージが広く使用されている。半導体チップを配線基板に実装する形態として、従来から用いられてきたリードフレームやピン、ワイヤを用いたものから、最近では半導体チップを直接配線基板に表面実装するフリップチップ(Flip Chip-Ball Grid Array、FC-BGA)方式のパッケージの採用が進んでいる。
以下、FC-BGA配線基板を多層配線基板と称する。
図5は、従来の多面付け多層配線基板に係り、(a)全体構成の模式平面図、(b)(a)のA-A’部を拡大して例示する多層配線基板の模式断面図である。このように、多層配線基板40は、生産性の観点から、通常、単枚ずつではなく、多層配線基板40の複数枚分をマトリクス状に平面配列した多面付け多層配線基板30の形態で作製される。その後、切りしろ領域32内で所要寸法に断裁され個片化されて、単枚の多層配線基板40となる(特許文献1参照)。
一般的な多層配線基板40の断面構造は、図5(b)に概略を示すように、配線層50を多層化したビルドアップ配線構造となっている。すなわち、厚めのコア基板(絶縁基板)51の表裏にコア基板51よりは薄い配線層50(絶縁樹脂層53/配線パターン52、62、・・・)を複数層積み重ね、上下の配線パターン間を導通ビア(フィルドビア)61で接続し、アレイ配置された半導体チップ側の第1端子電極70と、マザーボード側の第2端子電極間80との導通をとったものである。
図6は、従来の多層配線基板の製造工程の一部に係り、コア基板51にもっとも近い配線層として、絶縁樹脂層53と、電解銅めっき法による導通ビア61と配線パターン62とを形成する工程を示す模式断面図である(特許文献2参照)。
まず、コア基板51上に第1配線パターン52を形成した後、所定厚の絶縁樹脂層53を形成し、絶縁樹脂層53の所定の位置にレーザー加工にてビア用孔54を形成する(図6(a)参照)。
次に、ビア用孔54に、レーザー加工時に発生したスミア(樹脂残渣)を除去するデスミア処理を行い、ビア用孔54及び絶樹脂縁層53上に無電解銅めっきを用いて、薄膜導体層55を形成する(図6(b)参照)。次に、薄膜導体層55の所定位置に、電解銅パターンめっきで導通ビア及び第2配線パターンを形成するためのレジストパターン56を形成する(図6(c)参照)。
次に、薄膜導体層55をカソードにして電解銅パターンめっきを行い、導通ビア61と第2配線パターン62とを形成する(図6(d)参照)。最後に、レジストパターン56を剥離した後、レジストパターン56の下部にあった薄膜導体層55をソフトエッチングにて除去して配線層50を形成する(図6(e)参照)。以上の工程を、コア基板51の少なくとも一方の面に繰り返し、必要な層数の配線層が積層された多層配線基板40が得られる。
近年、半導体チップの高集積化に伴い、多層配線基板も半導体チップを実装する端子電極の狭ピッチ化とともに、配線パターンの微細化が求められている。配線パターンの微細化には、電解銅めっきによる導通ビアの充填及び配線パターンの膜厚を薄くかつ均一に形成する技術が重要となってくる。しかるに、めっき工程は多面付け多層配線基板(個片切り出し前)の形態で行われるため、製造サイズが大きくなるほど、めっき厚のばらつきが大きくなり、一部の個片にめっき厚不良が生じ易くなる。
従来、多面付け多層配線基板のめっき厚測定方法としては、測定が必要な各層のめっき工程後に、めっき層上の3~9箇所に渦電流方式の測定器をあてて測定することが行なわれている。しかしながら、これはいわゆる抜き取り検査に過ぎず、局所的な異常を検出できるだけで、個片全数を保証することは不可能である。
あるいは、個片化後に、全個片に電気的な4端子抵抗測定を適用するケースもあるが(特許文献3参照)、個片単位で4端子測定を行うことは検査時間が増加しリードタイムが長くなるとともに、検査装置・冶具を含めた費用も膨大となる、また、電源・グランドネットのような低抵抗パターンでは検出が難しく保証が不可能である、という問題もある。
特開2003-186200号公報 特開2003-17848号公報 特開2007-212372号公報
本発明は上記の課題に鑑みてなされたものであって、その目的とするところは、製造プロセスに影響を与えず、これまで不可能であった全ての個片の銅めっき厚検査が非破壊の外観検査で可能であり、検査時間が短くリードタイム上有利である多面付け多層配線基板、及びめっき厚判定方法、並びに多層配線基板の製造方法を提供することである。
上記の課題を解決するために、請求項1に記載の発明は、コア基板の少なくとも一方の面に、平面配列された多層配線基板と外周部とを備え、隣り合う前記多層配線基板の間には、個々の前記多層配線基板に断裁され個片化されるための切りしろ領域を備える多面付け多層配線基板であって、前記多層配線基板は、導通ビアを有する絶縁樹脂層と、配線パターンと、が少なくとも1層ずつ交互に積層された配線層を備え、前記導通ビアと前記配線パターンとは銅めっきにより成り、前記多層配線基板の少なくとも1層の前記配線層の前記導通ビアと同じ大きさの径の導通ビア、及び前記導通ビアよりも小さい径の導通ビア、並びに前記導通ビアよりも大きい径の非導通ビアを有する多面付け多層配線基板または、前記多層配線基板の少なくとも1層の前記配線層の前記導通ビアと同じ大きさの径の導通ビア、及び前記導通ビアよりも小さい径の導通ビア、並びに前記導通ビアよりも大きい径の非導通ビアを前記外周部または前記切りしろ領域の少なくとも一方に有する多面付け多層配線基板の銅めっき厚の判定方法であって、前記配線パターン形成時の銅めっき後の光学顕微鏡による平面視像により、前記配線層内のビア用孔と同じ大きさの径のビア用孔及び前記配線層内のビア用孔よりも小さい径のビア用孔に銅めっきを施した部分の周囲に暗部または明部が観察されず、前記配線層内のビア用孔よりも大きい径のビア用孔に銅めっきを施した部分の周囲に暗部または明部が観察される場合にめっき厚の良判定を行う、ことを特徴とするめっき厚判定方法としたものである。
請求項に記載の発明は、以下の工程を含む、ことを特徴とする多層配線基板の製造方法としたものである。
1)前記多面付け多層配線基板の少なくとも一層の配の作製に、請求項に記載のめっき厚判定方法を用いる工程。
2)前記多面付け多層配線基板を断裁して個片化する工程。
本発明によれば、製造プロセスに影響を与えず、これまで不可能であった全ての個片の銅めっき厚検査が非破壊な外観検査で可能となり、検査時間が短くリードタイム上有利である多面付け多層配線基板、及びめっき厚判定方法、並びに多層配線基板の製造方法が得られる。また、本発明によれば、高額な電気的検査装置・治具を必要としない。
本発明の多面付け多層配線基板に係り、(a)全体構成、(b)(a)の点線領域Tを拡大して例示する、ともに模式平面図である。 本発明のめっき厚判定方法に係り、(a)めっき前の形態を例示する模式断面図、(b)めっき厚が良好な場合を例示する模式断面図、(c)(b)の模式平面図である。 本発明のめっき厚判定方法に係り、めっき厚が薄すぎて不良となる場合を例示する(a)模式断面図、(b)模式平面図である。 本発明のめっき厚判定方法に係り、めっき厚が厚すぎて不良となる場合を例示する(a)模式断面図、(b)模式平面図である。 従来の多面付け多層配線基板に係り、(a)全体構成の模式平面図、(b)(a)のA-A’部を拡大して例示する多層配線基板の模式断面図である。 従来の多層配線基板の製造工程の一部に係り、コア基板にもっとも近い配線層として、電解銅めっき法にて導通ビアと配線パターンを形成する工程を示す模式断面図である。
以下、本発明の実施形態に係る多面付け多層配線基板、及びめっき厚判定方法、並びに多層配線基板の製造方法について図面を用いて説明する。同一の構成要素については便宜上の理由がない限り同一の符号を付ける。各図面において、見易さのため構成要素の厚さや比率は誇張されていることがあり、構成要素の数も減らして図示していることがある。また、本発明は以下の実施形態そのままに限定されるものではなく、主旨を逸脱しない限りにおいて、適宜の組み合わせ、変形によって具体化できる。
図1は、本発明の多面付け多層配線基板に係り、図1(a)は本発明の多面付け多層配線基板の全体構成を例示する模式平面図である。
本発明の多面付け多層配線基板10は、従来構成の図5と同様に、コア基板の少なくとも一方の面に、平面配列された多層配線基板20と外周部11とを備え、隣り合う多層配
線基板20の間には、個々の多層配線基板に断裁され個片化されるための切りしろ領域12を備え、多層配線基板20は、導通ビアを有する絶縁樹脂層と、配線パターンと、が少なくとも1層ずつ交互に積層された配線層を備えている。
本発明の多面付け多層配線基板10は、従来構成の多面付け多層配線基板30(図5(a)参照)の構成に加えて、外周部11または切りしろ領域12の少なくとも一方(図1(a)では両方)の、多層配線基板20の少なくとも1層の配線層に、めっき厚判定に用いるためのテストパターン領域20x、20yを複数個所備えている。尚、図1(a)では便宜上、多層配線基板20の最上層の配線層にテストパターン領域20x、20yを図示しているが、テストパターン領域20x、20yは多層配線基板20の、積層された配線層の少なくとも1層に存在するものとする。
前記テストパターン領域は、図1(a)のように外周部11または切りしろ領域12の少なくとも一方に備える以外に、製品仕様上スペースがある場合は、配線パターンエリア内に配線パターンと接続しないように形成してもよい。
図1(b)は、図1(a)の点線領域Tを拡大して例示する模式平面図である。テストパターン領域20x、20yは、図2~4で詳述するが、導通ビアと同じ径及び導通ビアよりも小さい径の導通ビア、並びに導通ビアよりも大きい径の非導通ビアを有している。これらの導通ビア及び非導通ビアは、配線層内の導通ビア及び配線パターンの形成と同時に電解銅めっきにより形成される。
図2(a)は、電解銅めっき前の形態を例示しており、図1(b)のTx-Tx’断面、及びTy-Ty’断面の配線層となる部分を表わす模式断面図である。配線パターン2上の絶縁樹脂層3にレーザー加工によりビア用孔V+2、V+1、V、V-1、V-2を形成した後、無電解銅めっきにより、薄膜導体層5を形成している。ここでビア用孔の断面形状は上底が下底よりも長い逆台形状であるように形成する。また、薄膜導体層5は後述の電解銅めっきのシード層となる。
ビア用孔V+2、V+1、V、V-1、V-2の大きさ(径)は、それぞれΦ+2α、Φ+α、Φ、Φ-α、Φ-2αであり(ビア用孔は逆台形状であるため、一点鎖線で表わす中心線を通る平均の径長とする)、Φは配線層内の導通ビアを形成するためのビア用孔と同じ大きさの径とする。Φよりも大きいまたは小さい径のビア用孔の個数は任意でよいが、本例では±2個ずつとした。また、αはΦの大きさやビア用孔の個数に応じて2~10μmとすることが好適なめっき厚判定を行うために好ましい。
図2(b)は、本発明のめっき厚判定方法に係り、めっき厚が良好な場合を例示する模式断面図であり、図2(c)は図2(b)の模式平面図である。めっき厚が良好な場合は、配線層内のビア用孔と同じ大きさの径のビア用孔V及び該ビア用孔よりも小さい径のビア用孔V-1、V-2には導通ビアが充填され、薄膜導体層5上の銅めっき層22の膜厚tは、配線層内の配線パターンの膜厚と同等の良好な膜厚となる。尚、ビア用孔V-1、V-2上のめっき厚はビア用孔V上のめっき厚よりもやや厚くなることがありうるが、次の上層の絶縁樹脂層により平坦化されるため問題とはならない。
一方、配線層内のビア用孔よりも大きい径のビア用孔V+1、V+2は、ビアの充填が十分ではなく、ビア用孔の逆台形状を反映した逆台形状の凹部S+1、S+2が形成され非導通ビアとなっている。
図2(c)のような平面視像は、銅めっき層22形成後に光学顕微鏡によって観察することにより得られる。図2(b)の形態を光学顕微鏡により真上から明視野観察すると、
凹部S+1、S+2のみ逆台形状の側面からの反射光が斜め反射光となるので、リング状の暗部R+1、R+2が観察される。
図3は、本発明のめっき厚判定方法に係り、めっき厚t’が薄すぎて不良となる場合を例示する(a)模式断面図、(b)模式平面図である。めっき厚t’が薄すぎて不良となる場合は、配線層内のビア用孔よりも大きい径のビア用孔V+1、V+2だけではなく、配線層内のビア用孔と同じ大きさの径のビア用孔V、及び該ビア用孔よりも小さい径のビア用孔V-1(図2(a)参照)までビアの充填が十分ではなく、逆台形状の凹部S’、S-1’が形成され非導通ビアとなっている。
従って、図3(a)の形態を光学顕微鏡により真上から明視野観察すると、凹部S+1’、S+2’だけではなく、S’、S-1’まで逆台形状の側面からの反射光が斜め反射光となるので、図3(b)のように、リング状の暗部R+1’、R+2’、R’、R-1’が観察される。この場合、暗部がR-1’までであるか、ビア用孔V-2(図2(a)参照)によるR-2’まで観察されるか、によって、めっき厚の不足量を推定することができる。
図4は、本発明のめっき厚判定方法に係り、めっき厚t’’が厚すぎて不良となる場合を例示する(a)模式断面図、(b)模式平面図である。めっき厚t’’が厚すぎて不良となる場合は、配線層内のビア用孔よりも大きい径のビア用孔V+2(図2(a)参照)だけがビアの充填が十分ではなくなり、逆台形状の凹部S+2’’が形成され非導通ビアとなっている。
従って、図4(a)の形態を光学顕微鏡により真上から明視野観察すると、凹部S+2’’のみ逆台形状の側面からの反射光が斜め反射光となるので、図4(b)のように、リング状の暗部R+2’’が観察される。
以上のように、本発明のめっき厚判定方法では、配線層内の配線パターン形成時の電解銅めっき後に、テストパターン領域20x、20y(図1参照)を光学顕微鏡により真上から明視野観察(または暗視野観察)を行い、配線層内のビア用孔と同じ大きさの径のビア用孔及び配線層内のビア用孔よりも小さい径のビア用孔に銅めっきを施した部分の周囲に暗部または明部が観察されず、配線層内のビア用孔よりも大きい径のビア用孔に銅めっきを施した部分の周囲に暗部または明部(暗視野観察の場合は明部)が観察される場合に、めっき厚を「良」と判定する。
テストパターン領域20x、20yは、図1に示すように、多面付け多層配線基板10の外周部11だけではなく、それぞれの多層配線基板20の周囲の切りしろ領域12に、任意に配置することができるので、全ての個片の多層配線基板について銅めっき厚検査を行うことが可能となる。
また、検査装置は非破壊の外観検査である光学顕微鏡でよいので、製造プロセスに影響を与えることがなく、検査時間が短くリードタイム上有利であるとともに、高額な電気的検査装置・治具を必要としない。さらに、光学顕微鏡像を撮像してデータ化し、コンピュータを用いたデータ処理を行えるプロセス管理システムとすることもできる。
本発明の多面付け多層配線基板及びめっき厚判定方法で用いるテストパターンは、多層配線基板のすべての配線層に形成する必要はなく、めっき厚仕様が定められた配線層に選択的に形成し、めっき厚判定を行い、積層して多面付け多層配線基板を作製すればよい。配線パターンの線幅が大きい配線層やグランド層等にはテストパターンを形成する必要はない。
本発明のめっき厚判定方法は、配線基板及びその製造方法だけではなく、逆台形(逆テーパー)形状の凹部にめっき層を形成する場合の、めっき厚の測定・管理に応用することができる。
10・・・・・・・・多面付け多層配線基板(本発明)
11・・・・・・・・外周部
12・・・・・・・・切りしろ領域
20・・・・・・・・多層配線基板
20x、20y・・・テストパターン領域
2・・・・・・・・・配線パターン
3・・・・・・・・・絶縁樹脂層
5・・・・・・・・・薄膜導体層
22・・・・・・・・銅めっき層
V、V+1、V+2、V-1、V-2・・・・ビア用孔
S、S+1、S+2、S-1、S-2、S’、S+1’、S+2’、S-1’、S+2
’・・・凹部
R、R+1、R+2、R-1、R-2、R’、R+1’、R+2’、R-1’、R+2
’・・・暗部
30・・・・・・・・多面付け多層配線基板(従来)
40・・・・・・・・多層配線基板
50・・・・・・・・配線層
51・・・・・・・・コア基板(絶縁基板)
51a・・・・・・・スルーホール
51b・・・・・・・スルーホールめっき層
52・・・・・・・・第1配線パターン
53・・・・・・・・絶縁樹脂層
54・・・・・・・・ビア用孔
55・・・・・・・・薄膜導体層
56・・・・・・・・レジストパターン
61・・・・・・・・導通ビア(フィルドビア)
62・・・・・・・・第2配線パターン
70・・・・・・・・第1端子電極
80・・・・・・・・第2端子電極

Claims (2)

  1. コア基板の少なくとも一方の面に、平面配列された多層配線基板と外周部とを備え、
    隣り合う前記多層配線基板の間には、個々の前記多層配線基板に断裁され個片化されるための切りしろ領域を備える多面付け多層配線基板であって、
    前記多層配線基板は、導通ビアを有する絶縁樹脂層と、配線パターンと、が少なくとも1層ずつ交互に積層された配線層を備え、
    前記導通ビアと前記配線パターンとは銅めっきにより成り、
    前記多層配線基板の少なくとも1層の前記配線層の前記導通ビアと同じ大きさの径の導通ビア、及び前記導通ビアよりも小さい径の導通ビア、並びに前記導通ビアよりも大きい径の非導通ビアを有する多面付け多層配線基板または、前記多層配線基板の少なくとも1層の前記配線層の前記導通ビアと同じ大きさの径の導通ビア、及び前記導通ビアよりも小さい径の導通ビア、並びに前記導通ビアよりも大きい径の非導通ビアを前記外周部または前記切りしろ領域の少なくとも一方に有する多面付け多層配線基板の銅めっき厚の判定方法であって、
    前記配線パターン形成時の銅めっき後の光学顕微鏡による平面視像により、前記配線層内のビア用孔と同じ大きさの径のビア用孔及び前記配線層内のビア用孔よりも小さい径のビア用孔に銅めっきを施した部分の周囲に暗部または明部が観察されず、前記配線層内のビア用孔よりも大きい径のビア用孔に銅めっきを施した部分の周囲に暗部または明部が観察される場合にめっき厚の良判定を行う、ことを特徴とするめっき厚判定方法。
  2. 以下の工程を含む、ことを特徴とする多層配線基板の製造方法。
    1)少なくとも一層の前記配線の作製に、請求項に記載のめっき厚判定方法を用いる工程。
    2)前記多面付け多層配線基板を断裁して個片化する工程。
JP2018215363A 2018-11-16 2018-11-16 めっき厚判定方法、並びに多層配線基板の製造方法 Active JP7192423B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2018215363A JP7192423B2 (ja) 2018-11-16 2018-11-16 めっき厚判定方法、並びに多層配線基板の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018215363A JP7192423B2 (ja) 2018-11-16 2018-11-16 めっき厚判定方法、並びに多層配線基板の製造方法

Publications (2)

Publication Number Publication Date
JP2020087996A JP2020087996A (ja) 2020-06-04
JP7192423B2 true JP7192423B2 (ja) 2022-12-20

Family

ID=70908828

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018215363A Active JP7192423B2 (ja) 2018-11-16 2018-11-16 めっき厚判定方法、並びに多層配線基板の製造方法

Country Status (1)

Country Link
JP (1) JP7192423B2 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003101234A (ja) 2001-09-27 2003-04-04 Toppan Printing Co Ltd 多層配線基板およびその製造方法、並びにその製造に用いる製造装置
JP2006120858A (ja) 2004-10-21 2006-05-11 Hitachi Cable Ltd 半導体装置用両面配線テープキャリアおよびその製造方法
JP2010040751A (ja) 2008-08-05 2010-02-18 Hitachi Cable Ltd プリント配線板およびその製造方法ならびにプリント配線板のフィリングビアの外観検査方法
WO2017094470A1 (ja) 2015-11-30 2017-06-08 凸版印刷株式会社 多層プリント配線基板及びその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11166903A (ja) * 1997-12-03 1999-06-22 Fujitsu Ltd バイアホール検査装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003101234A (ja) 2001-09-27 2003-04-04 Toppan Printing Co Ltd 多層配線基板およびその製造方法、並びにその製造に用いる製造装置
JP2006120858A (ja) 2004-10-21 2006-05-11 Hitachi Cable Ltd 半導体装置用両面配線テープキャリアおよびその製造方法
JP2010040751A (ja) 2008-08-05 2010-02-18 Hitachi Cable Ltd プリント配線板およびその製造方法ならびにプリント配線板のフィリングビアの外観検査方法
WO2017094470A1 (ja) 2015-11-30 2017-06-08 凸版印刷株式会社 多層プリント配線基板及びその製造方法

Also Published As

Publication number Publication date
JP2020087996A (ja) 2020-06-04

Similar Documents

Publication Publication Date Title
KR101121644B1 (ko) 프로브 카드용 공간 변환기 및 공간 변환기의 복구 방법
US20080277144A1 (en) Method for indicating quality of a circuit board
US6262579B1 (en) Method and structure for detecting open vias in high density interconnect substrates
KR20060106766A (ko) 전해 도금을 이용한 회로 기판의 제조 방법
JP6244138B2 (ja) 配線基板及び配線基板の製造方法
JP2009141228A (ja) 配線用基板とそれを用いた積層用半導体装置および積層型半導体モジュール
US20150245485A1 (en) Printed wiring board and method for manufacturing printed wiring board
US7347949B2 (en) Method of manufacturing a wiring board by utilizing electro plating
US7842611B2 (en) Substrate and manufacturing method of the same
JP4703456B2 (ja) 電気信号測定用治具
US20150292099A1 (en) Interposer and method for producing the same
KR101489798B1 (ko) 배선 기판
TW201635869A (zh) 具有預先定義貫孔圖案之電子封裝以及其製造和使用方法
JP7192423B2 (ja) めっき厚判定方法、並びに多層配線基板の製造方法
JP4668782B2 (ja) 実装基板の製造方法
JP5777997B2 (ja) 電子部品検査装置用配線基板およびその製造方法
US6291268B1 (en) Low cost method of testing a cavity-up BGA substrate
JP6261104B1 (ja) プリント基板の製造方法
JP2006344847A (ja) 部品内蔵基板、この部品内蔵基板を用いた部品内蔵モジュール、および部品内蔵基板の製造方法
TWI596738B (zh) 電子封裝及其製造和使用方法
JP2006294670A (ja) 半導体装置の製造方法
JP2021067666A (ja) 金属プローブ構造及びその製造方法
CN109673099B (zh) 多层线路结构及其制作方法
JP5341796B2 (ja) 配線基板の製造方法
JP2003283145A (ja) 多層配線板の位置ずれ検査方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211020

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220810

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220823

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221019

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221108

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221121

R150 Certificate of patent or registration of utility model

Ref document number: 7192423

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150