JP2010262225A - Image display device and correction method thereof - Google Patents
Image display device and correction method thereof Download PDFInfo
- Publication number
- JP2010262225A JP2010262225A JP2009114612A JP2009114612A JP2010262225A JP 2010262225 A JP2010262225 A JP 2010262225A JP 2009114612 A JP2009114612 A JP 2009114612A JP 2009114612 A JP2009114612 A JP 2009114612A JP 2010262225 A JP2010262225 A JP 2010262225A
- Authority
- JP
- Japan
- Prior art keywords
- light emitting
- light
- image display
- transistor
- emitting pixel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 41
- 238000012937 correction Methods 0.000 title claims abstract description 24
- 239000011159 matrix material Substances 0.000 claims abstract description 10
- 239000004065 semiconductor Substances 0.000 claims description 10
- 230000001678 irradiating effect Effects 0.000 claims description 8
- 238000007689 inspection Methods 0.000 claims description 5
- 230000009466 transformation Effects 0.000 claims description 4
- 230000001131 transforming effect Effects 0.000 claims description 4
- 230000000903 blocking effect Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 142
- 239000010408 film Substances 0.000 description 65
- 239000003990 capacitor Substances 0.000 description 38
- 238000003860 storage Methods 0.000 description 31
- 235000019557 luminance Nutrition 0.000 description 29
- 238000002347 injection Methods 0.000 description 24
- 239000007924 injection Substances 0.000 description 24
- 230000002159 abnormal effect Effects 0.000 description 23
- 239000000758 substrate Substances 0.000 description 17
- 239000011229 interlayer Substances 0.000 description 14
- 239000000463 material Substances 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 10
- 238000012935 Averaging Methods 0.000 description 9
- 238000007789 sealing Methods 0.000 description 9
- 230000007547 defect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000005525 hole transport Effects 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 8
- 230000001681 protective effect Effects 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 238000005520 cutting process Methods 0.000 description 5
- 230000002950 deficient Effects 0.000 description 5
- 229910052750 molybdenum Inorganic materials 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 239000011368 organic material Substances 0.000 description 4
- 229920000642 polymer Polymers 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 229910001182 Mo alloy Inorganic materials 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229920000553 poly(phenylenevinylene) Polymers 0.000 description 3
- 229920002098 polyfluorene Polymers 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 229920001609 Poly(3,4-ethylenedioxythiophene) Polymers 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- JNDMLEXHDPKVFC-UHFFFAOYSA-N aluminum;oxygen(2-);yttrium(3+) Chemical compound [O-2].[O-2].[O-2].[Al+3].[Y+3] JNDMLEXHDPKVFC-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000009849 deactivation Effects 0.000 description 2
- 230000007613 environmental effect Effects 0.000 description 2
- PQXKHYXIUOZZFA-UHFFFAOYSA-M lithium fluoride Chemical compound [Li+].[F-] PQXKHYXIUOZZFA-UHFFFAOYSA-M 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910019901 yttrium aluminum garnet Inorganic materials 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- COHCXWLRUISKOO-UHFFFAOYSA-N [AlH3].[Ba] Chemical compound [AlH3].[Ba] COHCXWLRUISKOO-UHFFFAOYSA-N 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 239000010405 anode material Substances 0.000 description 1
- 125000003118 aryl group Chemical group 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229920000547 conjugated polymer Polymers 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 230000005281 excited state Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000007641 inkjet printing Methods 0.000 description 1
- 238000004020 luminiscence type Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229920000620 organic polymer Polymers 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- IEQIEDJGQAUEQZ-UHFFFAOYSA-N phthalocyanine Chemical compound N1C(N=C2C3=CC=CC=C3C(N=C3C4=CC=CC=C4C(=N4)N3)=N2)=C(C=CC=C2)C2=C1N=C1C2=CC=CC=C2C4=N1 IEQIEDJGQAUEQZ-UHFFFAOYSA-N 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920000767 polyaniline Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- -1 polyphenylene vinylene Polymers 0.000 description 1
- 229920000123 polythiophene Polymers 0.000 description 1
- 238000002310 reflectometry Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000006276 transfer reaction Methods 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 230000032258 transport Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
Images
Landscapes
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Electroluminescent Light Sources (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
Abstract
Description
本発明は、画像表示装置及びその修正方法に関し、特に画素ごとに駆動回路を有する画像表示装置及びその修正方法に関する。 The present invention relates to an image display device and a correction method thereof, and more particularly to an image display device having a drive circuit for each pixel and a correction method thereof.
電流駆動型の発光素子を用いた画像表示装置として、有機エレクトロルミネッセンス素子(以下、有機EL素子と記す。)を用いた有機ELディスプレイが知られている。この有機ELディスプレイは、視野角特性が良好で、消費電力が少ないという利点を有するため、次世代のFPD(Flat Panal Display)候補として注目されている。 As an image display device using a current-driven light emitting element, an organic EL display using an organic electroluminescence element (hereinafter referred to as an organic EL element) is known. Since this organic EL display has the advantages of good viewing angle characteristics and low power consumption, it has attracted attention as a next-generation FPD (Flat Pan Display) candidate.
通常、画素を構成する有機EL素子はマトリクス状に配置される。例えば、アクティブマトリクス型の有機ELディスプレイでは、複数の走査線と複数のデータ線との交点に薄膜トランジスタ(TFT:Thin Film Transistor)が設けられ、このTFTに保持容量素子(コンデンサ)、駆動トランジスタのゲート、及び補償回路などが接続されている。そして、選択した走査線を通じてこのTFTをオンさせ、データ線からのデータ信号等を駆動トランジスタ、保持容量素子及び補償回路に入力し、その駆動トランジスタ及び保持容量素子及び補償回路によって有機EL素子の発光輝度及び発光タイミングを制御する。この画素駆動回路の構成により、アクティブマトリクス型の有機ELディスプレイでは、次の走査(選択)まで有機EL素子を発光させることが可能であるため、デューティ比が上がってもディスプレイの輝度減少を招くようなことはない。 Usually, the organic EL elements constituting the pixels are arranged in a matrix. For example, in an active matrix organic EL display, a thin film transistor (TFT) is provided at the intersection of a plurality of scanning lines and a plurality of data lines, and a storage capacitor element (capacitor) and a gate of a driving transistor are provided in the TFT. And a compensation circuit are connected. Then, the TFT is turned on through the selected scanning line, and a data signal or the like from the data line is input to the driving transistor, the holding capacitor element and the compensation circuit, and the organic EL element emits light by the driving transistor, the holding capacitor element and the compensation circuit. Control brightness and light emission timing. With this pixel drive circuit configuration, in an active matrix organic EL display, the organic EL element can emit light until the next scanning (selection), so that even if the duty ratio is increased, the luminance of the display is reduced. There is nothing wrong.
しかしながら、従来の有機ELパネルでは、画素駆動回路を構成する素子および配線のうち何れか1つでも異常があると、駆動トランジスタのゲートには正確な信号電圧が供給されない場合がある。これにより、駆動トランジスタが異常な電流値を流し続ける(輝点)あるいは電流を流さない(滅点)という不具合が発生する。これは、複雑な画素駆動回路構成を必要とするアクティブマトリクス型の有機ELディスプレイに特有の問題である。また、画素駆動回路構成が複雑になるほど、また、発光画素数が増加するほど、薄膜積層構造の微細化が必要とされるので、画素駆動回路素子や配線の短絡や開放といった電気的な不具合が発生する。 However, in the conventional organic EL panel, if any one of the elements and wirings constituting the pixel driving circuit is abnormal, an accurate signal voltage may not be supplied to the gate of the driving transistor. This causes a problem that the drive transistor continues to flow an abnormal current value (bright spot) or does not flow current (dark spot). This is a problem peculiar to an active matrix type organic EL display that requires a complicated pixel drive circuit configuration. In addition, as the pixel drive circuit configuration becomes more complicated and the number of light emitting pixels increases, the thin film stack structure needs to be miniaturized. appear.
これを改善するために、輝点より滅点の方が目立たないという観点から、製造時に画素駆動回路の一部をレーザー加工などにより切断し、駆動素子を駆動させないことにより輝点化を滅点化するという手法をとることが一般的である。 In order to improve this, from the viewpoint that the dark spot is less conspicuous than the bright spot, a part of the pixel drive circuit is cut by laser processing etc. at the time of manufacturing, and the drive element is not driven, thereby making the bright spot dark. It is common to take a method of making it.
特許文献1では、画素駆動回路素子や配線の形成時に、不具合が生じた発光画素を修正する方法が提案されている。回路素子の短絡等により常に発光状態となり輝点化された不良発光画素を修正するために、全ての発光画素領域に、他の導電部及び配線から離間して電気接続された非重畳部が設けられている。不良発光画素については、この非重畳部にレーザーを照射することにより、当該非重畳部を切断する。これにより、不良画素は、電気信号の伝達が遮断され、しかも、レーザー照射によるダメージを受けることなく滅点化される。
これにより、輝点化していた不良画素による表示品質の低下を防止できるとしている。 As a result, it is possible to prevent deterioration in display quality due to defective pixels that have become bright spots.
しかしながら、特許文献1に記載された画像表示装置の修正方法に代表されるように、輝点化していた不良画素を滅点化する方法では、修正後に滅点画素が残る。この場合、明るい表示画像に対しては、その中に滅点画素が存在するので表示品質が改善されず、むしろ滅点化の修正により表示品質が低下してしまう。
However, as represented by the correction method of the image display device described in
本発明は、上記の課題に鑑みてなされたものであり、あらゆる表示画像においても高い表示品質を確保することが可能な画像表示装置及びその修正方法を提供することを目的とする。 The present invention has been made in view of the above problems, and an object of the present invention is to provide an image display device capable of ensuring high display quality in any display image and a correction method thereof.
上記の課題を解決するために、本発明の画像表示装置は、マトリクス状に配置された複数の発光画素と、発光画素列ごとに対応して配置された複数の信号線とを備えた画像表示装置であって、前記複数の発光画素のそれぞれは、前記信号線から発光画素の発光を決定する信号電圧がゲートに印加されることにより、前記信号電圧に応じたドレイン電流を発生する駆動トランジスタと、前記信号線と前記駆動トランジスタのゲート端子との間に挿入された選択トランジスタと、前記ドレイン電流が流れることにより発光する発光素子とを備え、前記複数の発光画素のうち少なくとも一の発光画素において、前記選択トランジスタのソース−ドレイン間は固定抵抗体に変成されており、前記信号線と前記駆動トランジスタのゲート端子とは前記固定抵抗体を介して常時導通していることを特徴とする。 In order to solve the above problems, an image display device according to the present invention includes an image display including a plurality of light emitting pixels arranged in a matrix and a plurality of signal lines arranged corresponding to each light emitting pixel column. Each of the plurality of light emitting pixels includes a driving transistor that generates a drain current corresponding to the signal voltage by applying a signal voltage that determines light emission of the light emitting pixel from the signal line to a gate. A selection transistor inserted between the signal line and the gate terminal of the driving transistor, and a light emitting element that emits light when the drain current flows, and in at least one light emitting pixel of the plurality of light emitting pixels The source-drain of the selection transistor is transformed into a fixed resistor, and the signal line and the gate terminal of the driving transistor are fixed to the fixed transistor. Characterized in that conducting at all times through the resistor.
この構成によれば、例えば、駆動回路形成時に選択トランジスタの不具合により動作異常と判断された発光画素、または駆動トランジスタのゲート配線に接続された付加回路のオープン不良により動作異常と判断された発光画素において、当該選択トランジスタのソース−ドレイン間が固定抵抗体に変成されている。従って、上記動作異常であった発光画素には、当該発光画素に接続された信号線から、当該発光画素の属する発光画素列に供給される複数の発光画素の信号電圧が順次リアルタイムで印加される。この場合、上記動作異常であった発光画素は、1フレーム期間において、上記発光画素列の各発光輝度が時間平均された発光輝度で発光しているように見える。よって、駆動回路の形成時に選択トランジスタや付加回路に不具合が発生していることにより駆動トランジスタのゲート端子に信号電圧が供給されない状態である発光画素の発光動作を、発光画素列の発光輝度が時間平均された発光輝度で発光することが可能となる。つまり、発光画素の滅点化が回避され、あらゆる表示画像において高い表示品質を確保することが可能となる。 According to this configuration, for example, a light-emitting pixel that is determined to be abnormal in operation due to a failure of the selection transistor when the drive circuit is formed, or a light-emitting pixel that is determined to be abnormal in operation due to an open failure of an additional circuit connected to the gate wiring of the drive transistor The source-drain of the selection transistor is transformed into a fixed resistor. Accordingly, the signal voltages of the plurality of light emitting pixels supplied to the light emitting pixel column to which the light emitting pixel belongs are sequentially applied in real time to the light emitting pixel having the abnormal operation from the signal line connected to the light emitting pixel. . In this case, the light emitting pixels that have malfunctioned appear to emit light with the light emission luminance obtained by averaging the respective light emission luminances of the light emission pixel columns in one frame period. Therefore, the light emission operation of the light emitting pixel in which the signal voltage is not supplied to the gate terminal of the drive transistor due to a failure in the selection transistor or the additional circuit when the drive circuit is formed, It becomes possible to emit light with an averaged emission luminance. That is, it is possible to avoid the darkening of the light emitting pixels and to ensure high display quality in any display image.
また、前記固定抵抗体は、前記一の発光画素の有する前記選択トランジスタのソース−ドレイン間に形成された半導体からなるチャネル層に、レーザーが照射されることにより変成されていてもよい。 The fixed resistor may be transformed by irradiating a laser on a channel layer made of a semiconductor formed between the source and drain of the selection transistor of the one light emitting pixel.
半導体からなるチャネル層に所定条件のレーザーを照射することにより、他の回路素子にダメージを与えることなく、チャネル層は局所的に加熱される。この加熱により、チャネル層を構成する半導体のキャリア濃度や結晶構造を変化させることが可能となる。これにより、チャネル層の半導体は抵抗値が低下し固定抵抗体へと変成することが可能となる。 By irradiating a channel layer made of a semiconductor with a laser under a predetermined condition, the channel layer is locally heated without damaging other circuit elements. This heating makes it possible to change the carrier concentration and the crystal structure of the semiconductor constituting the channel layer. As a result, the resistance value of the semiconductor of the channel layer is reduced and can be transformed into a fixed resistor.
また、前記複数の発光画素のそれぞれは、さらに、前記信号線からの前記信号電圧に対応した電圧を保持することが可能な付加回路を備え、前記一の発光画素において、前記駆動トランジスタのゲート端子と前記選択トランジスタのソース及びドレインの一方とを電気接続するゲート配線と、前記付加回路との電気接続が遮断されていてもよい。 Each of the plurality of light emitting pixels further includes an additional circuit capable of holding a voltage corresponding to the signal voltage from the signal line, and in the one light emitting pixel, the gate terminal of the driving transistor is provided. And the gate wiring that electrically connects one of the source and the drain of the selection transistor and the additional circuit may be disconnected.
これにより、例えば、付加回路の不具合により動作異常と判断された発光画素において、当該選択トランジスタのソース−ドレイン間が固定抵抗体に変成されており、しかも付加回路とゲート配線との電気接続は遮断されている。従って、上記動作異常であった発光画素には、当該発光画素に接続された信号線から、当該発光画素の属する発光画素列に供給される複数の発光画素の信号電圧が順次リアルタイムで印加される。しかも駆動トランジスタのゲート端子には付加回路からの異常保持電圧が印加されない。よって、駆動回路の形成時に付加回路に不具合が発生していることにより駆動トランジスタのゲート端子に異常信号電圧が供給される状態である発光画素の発光動作を、発光画素列の発光輝度が時間平均された発光輝度で発光することが可能となる。 As a result, for example, in the light emitting pixel that is determined to be abnormal in operation due to a failure of the additional circuit, the source-drain of the selection transistor is transformed into a fixed resistor, and the electrical connection between the additional circuit and the gate wiring is interrupted. Has been. Accordingly, the signal voltages of the plurality of light emitting pixels supplied to the light emitting pixel column to which the light emitting pixel belongs are sequentially applied in real time to the light emitting pixel having the abnormal operation from the signal line connected to the light emitting pixel. . Moreover, the abnormal holding voltage from the additional circuit is not applied to the gate terminal of the driving transistor. Therefore, the light emitting operation of the light emitting pixel in which the abnormal signal voltage is supplied to the gate terminal of the driving transistor due to a failure in the additional circuit when the driving circuit is formed, It becomes possible to emit light with the emitted luminance.
また、前記一の発光画素において、前記ゲート配線と前記付加回路との接続部にレーザーが照射されることにより前記電気接続が遮断されていてもよい。 Further, in the one light emitting pixel, the electrical connection may be interrupted by irradiating a laser to a connection portion between the gate wiring and the additional circuit.
これにより、他の回路素子にダメージを与えることなく、高精度な接続部の切断が可能となる。また、レーザー照射を用いることにより、発光画素ごとに切断工程を実現することができ修正工程の簡略化を図ることができる。 As a result, it is possible to disconnect the connection portion with high accuracy without damaging other circuit elements. Further, by using laser irradiation, a cutting process can be realized for each light emitting pixel, and a correction process can be simplified.
また、本発明は、このような特徴的な手段を備える画像表示装置として実現することができるだけでなく、上述した画像表示装置の製造段階または完成後において、画像表示装置を修正する方法として実現することができる。 In addition, the present invention can be realized not only as an image display apparatus including such characteristic means, but also as a method of correcting the image display apparatus after the above-described image display apparatus is manufactured or completed. be able to.
具体的には、本発明の半導体装置の修正方法は、発光を決定する信号電圧が信号線からゲート端子に印加されることにより前記信号電圧に応じたドレイン電流に変換する駆動トランジスタ及び前記信号線と前記駆動トランジスタのゲート端子との間に挿入された選択トランジスタを有する駆動回路層と、前記ドレイン電流が流れることにより発光する発光素子を有する発光層とを備えた複数の発光画素がマトリクス状に配置された画像表示装置の修正方法であって、前記駆動回路層の形成時に、前記発光画素の有する前記駆動トランジスタのゲート端子に、前記発光画素に対応した前記信号電圧が正常に印加されるかを、全発光画素について検査する検査ステップと、前記検査ステップで前記発光画素に対応した前記信号電圧が正常に印加されていないと判断された一の発光画素の前記選択トランジスタのソース−ドレイン間を固定抵抗体に変成する変成ステップを含むことを特徴とする。 Specifically, in the method for correcting a semiconductor device of the present invention, a signal transistor that determines light emission is applied from a signal line to a gate terminal, thereby converting the drive transistor to a drain current corresponding to the signal voltage, and the signal line A plurality of light-emitting pixels each having a driving circuit layer having a selection transistor inserted between the gate terminal of the driving transistor and a light-emitting layer having a light-emitting element that emits light when the drain current flows. A method for correcting an arranged image display device, wherein the signal voltage corresponding to the light emitting pixel is normally applied to the gate terminal of the driving transistor of the light emitting pixel when the driving circuit layer is formed. The inspection step for inspecting all the light emitting pixels, and the signal voltage corresponding to the light emitting pixels is normally applied in the inspection step. One is determined by not the source of the selection transistor of the light emitting pixels - characterized in that it comprises a modified step of transforming the fixed resistor between the drain.
この方法によれば、例えば、駆動回路形成時に選択トランジスタの不具合により動作異常と判断された発光画素、または駆動トランジスタのゲート配線に接続された付加回路のオープン不良により動作異常と判断された発光画素において、当該選択トランジスタのソース−ドレイン間が固定抵抗体となる。従って、上記動作異常であった発光画素には、当該発光画素に接続された信号線から、当該発光画素の属する発光画素列に供給される複数の発光画素の信号電圧が順次リアルタイムで印加される。この場合、上記動作異常であった発光画素は、1フレーム期間において、上記発光画素列の各発光輝度が時間平均された発光輝度で発光しているように見える。よって、例えば、駆動回路の形成時に選択トランジスタに不具合が発生していることにより、または、付加回路のオープン不良により駆動トランジスタのゲート端子に信号電圧が供給されない状態である発光画素の発光動作を、発光画素列の発光輝度が時間平均された発光輝度で発光することが可能となる。つまり、発光画素の滅点化が回避され、あらゆる表示画像において高い表示品質を確保することが可能となる。 According to this method, for example, a light emitting pixel that is determined to be abnormal in operation due to a failure of the selection transistor when the driving circuit is formed, or a light emitting pixel that is determined to be abnormal in operation due to an open failure of an additional circuit connected to the gate wiring of the driving transistor. In FIG. 5, the fixed resistor is formed between the source and drain of the selection transistor. Accordingly, the signal voltages of the plurality of light emitting pixels supplied to the light emitting pixel column to which the light emitting pixel belongs are sequentially applied in real time to the light emitting pixel having the abnormal operation from the signal line connected to the light emitting pixel. . In this case, the light-emitting pixels having the abnormal operation appear to emit light with the light emission luminance obtained by averaging the respective light emission luminances of the light-emitting pixel column in one frame period. Therefore, for example, the light emitting operation of the light emitting pixel in which a signal voltage is not supplied to the gate terminal of the drive transistor due to a failure of the selection transistor at the time of formation of the drive circuit or due to an open failure of the additional circuit, It is possible to emit light with the light emission luminance obtained by averaging the light emission luminances of the light emitting pixel columns. That is, it is possible to avoid the darkening of the light emitting pixels and to ensure high display quality in any display image.
本発明の画像表示装置及びその修正方法によれば、駆動回路の形成時には動作異常であった発光画素の有する選択トランジスタのソース−ドレイン間が固定抵抗体に変成されている。よって、上記動作異常であった発光画素は、常時輝点化または常時滅点化状態が回避され、当該発光画素が接続された信号線から供給される複数の信号電圧による平均的な発光状態となり、あらゆる表示画像において高い表示品質を確保することが可能となる。 According to the image display device and the correction method thereof of the present invention, the source and the drain of the selection transistor included in the light emitting pixel, which is abnormal in operation when the drive circuit is formed, is transformed into the fixed resistor. Therefore, the light emitting pixels having the abnormal operation are prevented from being constantly brightened or constantly darkened, and become an average light emitting state by a plurality of signal voltages supplied from the signal lines to which the light emitting pixels are connected. It is possible to ensure high display quality in any display image.
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施の形態および各図面において、同じ構成要素には同じ符号を付し説明する。また、以下では、上面発光方式の陽極(アノード)を下面に、また、陰極(カソード)を上面とする有機EL素子からなる画像表示装置を例に説明するが、これに限られない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments and drawings, the same components will be described with the same reference numerals. In the following, an image display device composed of an organic EL element having a top emission type anode (anode) on the bottom surface and a cathode (cathode) on the top surface will be described as an example. However, the present invention is not limited to this.
(実施の形態)
本実施の形態における画像表示装置は、複数の発光画素がマトリクス状に配置され、当該複数の発光画素のそれぞれは、信号線からの信号電圧に応じたドレイン電流を発生する駆動トランジスタと、当該信号線と駆動トランジスタのゲート端子との間に挿入された選択トランジスタと、上記ドレイン電流が流れることにより発光する発光素子とを備え、当該複数の発光画素のうち少なくとも一の発光画素は、選択トランジスタのソース−ドレイン間が固定抵抗体である。これにより、駆動回路の形成時に正常動作しない発光画素の発光動作を、発光画素列の発光輝度が時間平均された発光輝度で発光することが可能となる。つまり、発光画素の滅点化が回避され、あらゆる表示画像において高い表示品質を確保することが可能となる。
(Embodiment)
In the image display device in this embodiment, a plurality of light-emitting pixels are arranged in a matrix, and each of the plurality of light-emitting pixels includes a driving transistor that generates a drain current corresponding to a signal voltage from a signal line, and the signal A selection transistor inserted between the line and the gate terminal of the driving transistor, and a light emitting element that emits light when the drain current flows, and at least one light emitting pixel of the plurality of light emitting pixels A fixed resistor is provided between the source and the drain. Accordingly, it is possible to emit light with a light emission luminance in which the light emission luminance of the light emission pixel column is time-averaged in the light emission operation of the light emission pixel that does not normally operate when the drive circuit is formed. That is, it is possible to avoid dark spots of the light emitting pixels and to ensure high display quality in all display images.
以下、本発明の実施の形態について、図面を参照しながら説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
図1(a)は、本発明の実施の形態に係る画像表示装置の構成を示すブロック図である。同図における画像表示装置1は、表示パネル10と、制御回路20とを備える。表示パネル10は、複数の発光画素11と、発光画素列ごとに配置された複数の信号線12と、発光画素行ごとに配置された複数の走査線13と、走査線駆動回路14と、信号線駆動回路15とを備える。
FIG. 1A is a block diagram showing a configuration of an image display apparatus according to an embodiment of the present invention. The
発光画素11は、表示パネル10上に、マトリクス状に配置されている。
The
走査線駆動回路14は、各走査線13へ走査信号を出力することにより、発光画素の有する回路素子を駆動する。
The scanning
信号線駆動回路15は、信号線12へ信号電圧及び基準電圧を出力することにより、輝度信号に対応した発光画素の発光を実現する。
The signal
制御回路20は、走査線駆動回路14から出力される走査信号の出力タイミングを制御する。また、制御回路20は、信号線駆動回路15から出力される信号電圧を出力するタイミングを制御する。
The
図1(b)は、本発明の実施の形態に係る発光画素の主要な回路構成図である。同図に記載された発光画素11は、正常動作が可能な発光画素であり、駆動回路層11A及び発光層11Bで構成されている。駆動回路層11Aは、選択トランジスタ21と、駆動トランジスタ22と、保持容量素子23とを備える。そして、選択トランジスタ21のドレイン電極は信号線12に、選択トランジスタ21のゲート電極は走査線13に、さらに、選択トランジスタ21のソース電極は、保持容量素子23及び駆動トランジスタ22のゲート電極に接続されている。また、駆動トランジスタ22のドレイン電極は電源Vddに接続され、ソース電極は発光層11Bのアノードに接続されている。
FIG. 1B is a main circuit configuration diagram of the light emitting pixel according to the embodiment of the present invention. The
この構成において、走査線13に走査信号が入力され、選択トランジスタ21をオン状態にすると、信号線12を介して供給された信号電圧が保持容量素子23に書き込まれる。そして、保持容量素子23に書き込まれた保持電圧は、1フレーム期間を通じて保持され、この保持電圧により、駆動トランジスタ22のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が発光層11Bのアノードに供給される。さらに、発光層11Bのアノードに供給された駆動電流は、発光層11Bの有機EL素子24及びカソードへと流れる。これにより、発光層11Bの有機EL素子24が発光し画像として表示される。
In this configuration, when a scanning signal is input to the
なお、駆動回路層11Aは、上述した回路構成に限定されない。つまり、選択トランジスタ21、駆動トランジスタ22及び保持容量素子23は、輝度信号の電圧値に応じた駆動電流を発光層11Bに流すために必要な回路構成要素であるが、上述した形態に限定されない。また、上述した回路構成要素に、別の回路構成要素が付加される場合も、本発明に係る駆動回路層11Aに含まれる。例えば、駆動トランジスタ22のゲート配線に接続された保持容量素子23は付加回路として機能するが、付加回路は、駆動トランジスタ22の閾値電圧を補正することを目的とした選択トランジスタ及びそれを制御する制御線などを備えていてもよい。
The
図2(a)は、本発明の実施の形態に係る、選択トランジスタが固定抵抗体に変成された発光画素の回路構成図である。同図に記載された画像表示装置1は、発光画素11Pを備える。発光画素11Pは、駆動回路層11Aの形成時において、駆動回路層11Aを構成する駆動トランジスタ22を除く回路素子または配線の不具合により動作異常と判断された発光画素である。この動作異常の原因としては、保持容量素子23のオープン・ショート不良、選択トランジスタ21のオープン不良などが挙げられる。
FIG. 2A is a circuit configuration diagram of a light emitting pixel in which a selection transistor is transformed into a fixed resistor according to an embodiment of the present invention. The
これに対し、発光層11Bの形成前には、発光画素11Pの駆動トランジスタ22のゲート配線と保持容量素子23との電気接続が遮断され、選択トランジスタ21が固定抵抗体25に変成されている。
On the other hand, before the formation of the
図2(b)は、本発明の実施の形態に係る、選択トランジスタが固定抵抗体に変成された発光画素の断面図の一例である。同図に記載された発光画素11Pは、基板100と、駆動回路層11Aと、発光層11Bと、透明封止膜110とを備える。
FIG. 2B is an example of a cross-sectional view of a light emitting pixel in which a selection transistor is transformed into a fixed resistor according to an embodiment of the present invention. The
基板100は、例えば、ガラス基板である。また、基板100は、樹脂からなるフレキシブル基板を用いることも可能である。基板100は、駆動回路層11Aとともに、薄膜トランジスタ(TFT)基板を構成する。なお、図2に記載されたようなトップエミッション構造の場合には、基板100は透明である必要はないので、非透明の基板、例えば、シリコン基板を用いることもできる。
The
発光画素11Pの有する駆動回路層11Aは、基板100の上に形成された図示されていない信号線12と、駆動トランジスタ22と、図示されていない保持容量素子23と、固定抵抗体25と、ゲート絶縁膜201と、層間絶縁膜202と、平坦化膜203と、ドレイン211と、ソース212と、ドレイン電極213と、ソース電極214と、ゲート電極215とを備える。
The driving
信号線12は、ドレイン電極213と接続されている。正常動作する発光画素11では、信号線が選択トランジスタ21のドレイン電極213と接続されていることにより、当該発光画素に対応した信号電圧が駆動トランジスタのゲート端子に印加され、有機EL素子は正常発光タイミング及び正常発光輝度にて発光する。
The
これに対し、発光画素11Pは、駆動回路の形成時に駆動トランジスタ以外の回路素子または配線に不具合が発生していることにより駆動トランジスタのゲート端子には正常な信号電圧が供給されない状態である。
On the other hand, the
ドレイン211、ソース212、ドレイン電極213、ソース電極214及びゲート電極215は、正常動作する発光画素11においては、選択トランジスタ21の構成要素である。
The
これに対し、発光画素11Pでは、ドレイン211とソース212との間には、チャネル層ではなく固定抵抗体25が形成されているので、信号線12と駆動トランジスタ22のゲート端子との間には、選択トランジスタ21ではなく、固定抵抗体25が直列に挿入されている。
On the other hand, in the
固定抵抗体25は、ゲート絶縁膜201の上に形成され、選択トランジスタ21のチャネル層が変成されたものであり、例えば、リン(P)が拡散した非晶質シリコンまたは、リン(P)が拡散した微結晶シリコンであり、膜厚は50nmである。選択トランジスタ21のチャネル層は、例えば、ノンドープの非晶質シリコンであり、これを固定抵抗体に変成する方法については、後述する画像表示装置の修正方法にて説明する。
The fixed
ドレイン211及びソース212は、ゲート絶縁膜201の上に形成され、例えば、リン(P)をドープした非晶質シリコンであり、膜厚は150nmである。
The
ドレイン電極213及びソース電極214は、それぞれ、ドレイン211及びソース212の上に形成され、例えば、モリブデン(Mo)とタングステン(W)との合金/アルミニウム(Al)/モリブデン(Mo)とタングステン(W)との合金の3層構造であり、膜厚は100nmである。
The
ゲート電極215は、基板100の上に形成され、例えば、モリブデン(Mo)とタングステン(W)との合金からなり、膜厚は100nmである。
The
ゲート絶縁膜201は、ゲート電極215形成後、基板100の上に形成され、例えば、SiN、SiONまたはSiO2からなり、膜厚は150nmである。
The
ゲート配線は、図2(b)において図示していないが、ソース電極214と駆動トランジスタのゲート端子とが接続されるよう、層間絶縁膜202の内部及びその表面上に形成されている。
Although not shown in FIG. 2B, the gate wiring is formed inside and on the surface of the
また、保持容量素子23は、図2(b)において図示していないが、駆動回路層11Aにおいて積層方向に対向する2つの電極層で挟まれた平行平板型の容量素子であり、保持電圧を駆動トランジスタ22のゲート端子に印加することが可能な付加回路として機能する。正常動作する発光画素11では、上記電極層のうち一方は、駆動回路層11A内においてゲート配線に接続されている。また、上記電極層のうち他方は電源Vddに接続されている。電極層の材料としては、例えば、モリブデン(Mo)とタングステン(W)との合金、または、MoとWとの合金/アルミニウム(Al)/MoとWとの合金の積層構造であり、膜厚は、例えば、150nmである。
Further, the holding
これに対し、発光画素11Pでは保持容量素子23が2つの電極間でショートしている場合が想定される。この場合には、保持容量素子23とゲート配線とが接続されたままの状態では、電源Vddの電圧が常時駆動トランジスタ22のゲート端子に印加されるため、発光画素11Pは常時輝点状態となってしまう。
On the other hand, in the
この状態を回避するため、発光画素11Pでは、選択トランジスタ21のチャネル層を固定抵抗体に変成するだけでなく、保持容量素子23とゲート配線との電気接続を遮断するため、当該電気接続のための配線が切断されている。
In order to avoid this state, in the
なお、発光画素11Pのゲート配線と保持容量素子23との接続配線は、断線していなくてもよい場合がある。例えば、保持容量素子23とゲート配線との電気接続が駆動回路形成時に遮断されている場合、または、選択トランジスタ21の動作異常であって保持容量素子23を含む付加回路は正常動作している場合などが挙げられる。これらの場合には、選択トランジスタ21のチャネル層を固定抵抗体に変成することのみで、発光画素11Pの常時輝点化及び常時滅点化を回避することが可能となる。
Note that the connection wiring between the gate wiring of the
駆動トランジスタ22は、基板100の上に形成されたTFTである。駆動トランジスタ22は、ゲート絶縁膜201、ドレイン221、ソース222、ドレイン電極223、ソース電極224、ゲート電極225、ドレイン221及びソース222に接触して形成された半導体層226から構成される。上述した各構成要素の材料および膜厚については、選択トランジスタ21の構成要素とほぼ同様である。
The
基板100の上には、駆動トランジスタ22の形成後、層間絶縁膜202及び平坦化膜203が形成されている。
On the
層間絶縁膜202は、固定抵抗体25、ドレイン電極213、ソース電極214、駆動トランジスタ22及び保持容量素子23を覆うように形成されており、これにより、上記回路素子と、信号線12及びゲート配線などの回路配線とが離間して配置されることが可能となる。
The
平坦化膜203は、その表面が平坦化されており、これにより、駆動回路層11Aの上に積層される多層膜からなる発光層11Bの形成を可能にする。
The surface of the
なお、層間絶縁膜202と平坦化膜203との間には、保護膜が形成されていてもよい。保護膜は、駆動回路層11A内に形成された回路素子及び回路配線が外部の環境変化を受けて劣化してしまうことを防止する機能を有し、上記回路素子と、信号線12及びゲート配線などの回路配線とを覆うように形成される。
Note that a protective film may be formed between the interlayer insulating
層間絶縁膜202、保護膜及び平坦化膜203の材料としては、例えば、シリコン酸化膜(SiOx)やシリコン窒化膜(SiN)であり、例えば、CVD法やスパッタリング法などにより形成される。また、形成された膜を、例えば、CMP(Chemical Mechanical Polishing)法などにより平坦化することにより、平坦化膜203が形成される。
The material of the
なお、層間絶縁膜202及び保護膜は、必ずしも表面を平坦化する必要はない。層間絶縁膜202及び保護膜の平坦度は、それぞれの表面上を回路配線が連続して形成できる程度に平坦であればよい。
Note that the surface of the
発光層11Bは、陽極103と、正孔注入層104と、正孔輸送層105と、有機発光層106と、バンク層107と、電子注入層108と、透明陰極109とを備える。
The
図2(b)に記載された発光画素11Pは、トップエミッション構造を有している。つまり、発光層11Bに電圧を印加すると、有機発光層106で光が生じ、透明陰極109及び透明封止膜110を通じて光が上方に出射する。また、有機発光層106で生じた光のうち下方に向かったものは、陽極103で反射され、透明陰極109及び透明封止膜110を通じて光が上方に出射する。
The
陽極103は、駆動回路層11Aの平坦化膜203の表面上に積層され、透明陰極109に対して正の電圧を発光層11Bに印加する電極である。陽極103と駆動トランジスタ22のソース電極224とは駆動回路層11A内に形成されたビアAPで接続されている。陽極103を構成する陽極材料としては、例えば、反射率の高い金属であるAl、Ag、またはそれらの合金が好ましい。また、陽極103の厚さは、例えば、100〜300nmである。
The
正孔注入層104は、陽極103の表面上に形成され、正孔を安定的に、又は正孔の生成を補助して、有機発光層106へ正孔を注入する機能を有する。これにより、発光層11Bの駆動電圧が低電圧化され、正孔注入の安定化により素子が長寿命化される。正孔注入層104の材料としては、例えばPEDOT(ポリエチレンジオキシチオフェン)などを用いることができる。また、正孔注入層104には、正孔注入性の他に、光透過性が要求される。正孔注入層104の膜厚が大きくなるほど、正孔注入層104の反射率は低下するので、正孔注入層104の膜厚は、例えば、10nm〜100nm程度にすることが好ましい。
The
正孔輸送層105は、正孔注入層104の表面上に形成され、正孔注入層104から注入された正孔を有機発光層106内へ効率良く輸送し、有機発光層106と正孔注入層104との界面での励起子の失活防止をし、さらには電子をブロックする機能を有する。正孔輸送層105としては、例えば、生じた正孔を分子間の電荷移動反応により伝達する性質を有する有機高分子材料であり、例えば、トリフェルアミン、ポリアニリンなどが挙げられる。また、正孔輸送層105の厚さは、例えば、5〜50nm程度である。
The
なお、正孔輸送層105は、その隣接層である正孔注入層104や有機発光層106の材料により、省略される場合がある。
Note that the
有機発光層106は、正孔輸送層105の表面上に形成され、正孔と電子が注入され再結合されることにより励起状態が生成され発光する機能を有する。
The organic
有機発光層106としては、インクジェットやスピンコートのような湿式成膜法で成膜できる発光性の有機材料を用いることが好ましい。これにより、大画面の基板に対して、簡易で均一な成膜が可能となる。この材料としては、特に限定されるものではないが、高分子有機材料が好ましい。高分子有機材料の特徴としては、デバイス構造が簡単であること、膜の信頼性に優れ、低電圧駆動のデバイスであることも挙げることができる。
As the organic
芳香環または縮合環のような共役系を持った高分子あるいはπ共役系高分子は蛍光性を有することから、有機発光層106を構成する高分子有機材料として用いることができる。有機発光層106を構成する高分子発光材料としては、例えば、ポリフェニレンビニレン(PPV)またはその誘導体(PPV誘導体)、ポリフルオレン(PFO)またはその誘導体(PFO誘導体)、ポリスピロフルオレン誘導体などを挙げることができる。また、ポリチオフェンまたはその誘導体を用いることも可能である。
Since a polymer having a conjugated system such as an aromatic ring or a condensed ring or a π-conjugated polymer has fluorescence, it can be used as a polymer organic material constituting the organic
バンク層107は、正孔注入層104の表面上に形成され、湿式成膜法を用いて形成される正孔輸送層105及び有機発光層106を所定の領域に形成するバンクとしての機能を有する。バンク層107に用いられる材料は、無機物質および有機物質のいずれであってもよいが、有機物質の方が、一般的に、撥水性が高いので、より好ましく用いることができる。このような材料の例としては、ポリイミド、ポリアクリルなどの樹脂が挙げられる。バンク層107のパターニングの方法としては、特に限定されるものではないが、感光性の材料を用いたフォトリソグラフィ法を適用することが好ましい。バンク層107の厚さは、例えば、100〜3000nm程度である。
The
電子注入層108は、有機発光層106の上に形成され、有機発光層106への電子注入の障壁を低減し発光層11Bの駆動電圧を低電圧化すること、励起子失活を抑制する機能を有する。これにより、電子注入を安定化し素子を長寿命化すること、透明陰極109との密着を強化し発光面の均一性を向上させ素子欠陥を減少させることが可能となる。電子注入層108は、特に限定されるものではないが、好ましくはバリウム、アルミニウム、フタロシアニン、フッ化リチウム、さらに、バリウム−アルミニウム積層体などからなる。電子注入層108の厚さは、例えば、2〜50nm程度である。
The
透明陰極109は、電子注入層108の表面上に積層され、陽極103に対して負の電圧を発光層11Bに印加し、電子を素子内(特に有機発光層106)に注入する機能を有する。透明陰極109としては、特に限定されるものではないが、透過率の高い物質および構造を用いることが好ましい。これにより、発光効率が高いトップエミッション有機EL素子を実現することができる。透明陰極109の構成としては、特に限定されるものではないが、金属酸化物層が用いられる。この金属酸化物層としては、特に限定されるものではないが、インジウム錫酸化物(以下、ITOと記す)、あるいはインジウム亜鉛酸化物(以下、IZOと記す)からなる層が用いられる。また、透明陰極109の厚さは、例えば、5〜200nm程度である。
The
透明封止膜110は、透明陰極109の表面上に形成され、水分から素子を保護する機能を有する。また、透明封止膜110は、透明であることが要求される。透明封止膜110は、例えば、SiN、SiON、または有機膜からなる。また、透明封止膜110の厚さは、例えば、20〜5000nm程度である。
The
以上説明した発光画素11Pの構造によれば、駆動回路形成時には、選択トランジスタ21または付加回路に不具合が発生していることにより駆動トランジスタ22のゲート電極225に正確な信号電圧が供給されない。しかし、選択トランジスタ21のチャネル層が固定抵抗体に変成されたことにより、発光画素11Pの駆動トランジスタ22のゲートには、上記信号線12から当該発光画素列の有する複数の発光画素に対応した信号電圧が順次印加される。この場合、発光画素11Pは、1フレーム期間において、上記信号線12の出力する複数の信号電圧の各発光輝度が時間平均された発光輝度で発光しているように見える。よって、発光画素11Pは、上記発光画素列の発光輝度が時間平均された発光輝度で発光することが可能となる。つまり、発光画素11Pの滅点化及び輝点化が回避され、あらゆる表示画像において高い表示品質を確保することが可能となる。
According to the structure of the
次に、本実施の形態に記載された画像表示装置1の発光動作について説明する。
Next, the light emission operation of the
図3は、正常動作する発光画素の1フレーム期間における発光動作を説明する動作タイミングチャートである。同図において、横軸は時間の経過を表している。また縦方向には、上から順に、(n−1)行の走査線13、n行の走査線13、(n+1)行の走査線13、m列の信号線12、(n−1)行の発光層11Bのアノード、n行の発光層11Bのアノード、及び(n+1)行の発光層11Bのアノードに発生する電圧の波形図が示されている。以下、n行m列に配置された正常な発光画素の発光動作を中心に説明する。
FIG. 3 is an operation timing chart for explaining a light emission operation in one frame period of a normal operation light emitting pixel. In the figure, the horizontal axis represents the passage of time. In the vertical direction, in order from the top, (n-1) rows of
まず、時刻t0において、制御回路20は、(n−1)行m列の発光画素が発光動作を開始する。制御回路20は、(n−1)行の走査線13の電圧レベルをVgoffからVgonに変化させ、(n−1)行m列の選択トランジスタ21をオン状態とする。
First, at time t0, the
t0〜t1の期間、(n−1)行m列の選択トランジスタ21はオン状態を維持し、この期間に(n−1)行m列の発光画素の保持容量素子23には、m列の信号線12に供給されている信号電圧が書き込まれる。上記保持容量素子23に書き込まれた信号電圧値により、(n−1)行m列の発光画素の駆動トランジスタ22を流れる電流量が決定し、その電流量に対応する明るさで(n−1)行m列の発光画素の発光層11Bが発光する。このとき、上記発光層11Bのアノードの電位は、Vn-1となり、以降1フレーム期間中当該電圧を持続し、発光を継続する。
During the period from t0 to t1, the
次に、時刻t1において、制御回路20は、n行m列の発光画素が発光動作を開始する。制御回路20は、n行の走査線13の電圧レベルをVgoffからVgonに変化させ、n行m列の選択トランジスタ21をオン状態とする。
Next, at time t1, the
t1〜t2の期間、n行m列の選択トランジスタ21はオン状態を維持し、この期間にn行m列の発光画素の保持容量素子23には、m列の信号線12に供給されている信号電圧が書き込まれる。上記保持容量素子23に書き込まれた信号電圧値により、n行m列の発光画素の駆動トランジスタ22を流れる電流量が決定し、その電流量に対応する明るさでn行m列の発光画素の発光層11Bが発光する。このとき、上記発光層11Bのアノードの電位は、Vnとなり、以降1フレーム期間中当該電圧を持続し、発光を継続する。
During the period from t1 to t2, the
次に、時刻t2において、制御回路20は、(n+1)行m列の発光画素が発光動作を開始する。制御回路20は、(n+1)行の走査線13の電圧レベルをVgoffからVgonに変化させ、(n+1)行m列の選択トランジスタ21をオン状態とする。
Next, at time t2, the
t2〜t3の期間、(n+1)行m列の選択トランジスタ21はオン状態を維持し、この期間に(n+1)行m列の発光画素の保持容量素子23には、m列の信号線12に供給されている信号電圧が書き込まれる。上記保持容量素子23に書き込まれた信号電圧値により、(n+1)行m列の発光画素の駆動トランジスタ22を流れる電流量が決定し、その電流量に対応する明るさで(n+1)行m列の発光画素の発光層11Bが発光する。このとき、上記発光層11Bのアノードの電位は、Vn+1となり、以降1フレーム期間中当該電圧を持続し、発光を継続する。
During the period from t2 to t3, the
次に、t4〜t7の期間において、t0〜t3の期間の発光動作が繰り返される。t0〜t4の期間は、画像表示装置1の全発光画素の発光強度が書き換えられる1フレーム期間に相当し、以降、t0〜t4の期間の発光動作が繰り返される。
Next, in the period from t4 to t7, the light emission operation in the period from t0 to t3 is repeated. The period from t0 to t4 corresponds to one frame period during which the light emission intensity of all the light emitting pixels of the
なお、上述した発光動作において、各発光画素の有する保持容量素子23により、各発光画素は1フレーム期間中、発光動作を継続している例を示したが、本発明の画像表示装置の発光動作はこれに限られない。例えば、電源Vddの電圧レベルを制御したり、電源Vddと駆動トランジスタ22との間に別途選択トランジスタを配置するなどにより、発光期間の前後に非発光期間が設けられていてもよい。
In the light emitting operation described above, an example is shown in which each light emitting pixel continues to emit light during one frame period by the
また、駆動トランジスタ22の閾値電圧を補正する期間が、1フレーム期間中に設けられていてもよい。
Further, a period for correcting the threshold voltage of the
上述した正常発光画素の発光動作に対して、駆動回路層11A及び発光層11Bの形成時において異常動作し、選択トランジスタが固定抵抗体に変成された発光画素11Pの1フレーム期間における発光動作を以下説明する。
In contrast to the above-described light emitting operation of the normal light emitting pixel, the light emitting operation in one frame period of the
図4は、選択トランジスタが固定抵抗体に変成された発光画素の1フレーム期間における発光動作を説明する動作タイミングチャートである。同図において、横軸は時間の経過を表している。また縦方向には、上から順に、(n−1)行の走査線13、n行の走査線13、(n+1)行の走査線13、m列の信号線12、(n−1)行の発光層11Bのアノード、n行の発光層11Bのアノード、及び(n+1)行の発光層11Bのアノードに発生する電圧の波形図が示されている。ここで、n行m列に配置された発光画素は、駆動回路層11A及び発光層11Bの形成時において異常動作し、図2に記載されたように選択トランジスタが固定抵抗体に変成された発光画素11Pである。
FIG. 4 is an operation timing chart for explaining the light emission operation in one frame period of the light emitting pixel in which the selection transistor is transformed into the fixed resistor. In the figure, the horizontal axis represents the passage of time. In the vertical direction, in order from the top, (n-1) rows of
まず、時刻t0において、制御回路20は、(n−1)行m列の正常な発光画素が発光動作を開始する。制御回路20は、(n−1)行の走査線13の電圧レベルをVgoffからVgonに変化させ、(n−1)行m列の選択トランジスタ21をオン状態とする。
First, at time t <b> 0, the
t0〜t1の期間、(n−1)行m列の選択トランジスタ21はオン状態を維持し、この期間に(n−1)行m列の発光画素の保持容量素子23には、m列の信号線12に供給されている信号電圧が書き込まれる。上記保持容量素子23に書き込まれた信号電圧値により、(n−1)行m列の発光画素の駆動トランジスタ22を流れる電流量が決定し、その電流量に対応する明るさで(n−1)行m列の発光画素の発光層11Bが発光する。このとき、上記発光層11Bのアノードの電位は、Vn-1となり、以降1フレーム期間中当該電圧を持続し、発光を継続する。
During the period from t0 to t1, the
次に、時刻t1において、制御回路20は、n行の走査線13の電圧レベルをVgoffからVgonに変化させる。ここで、発光画素11Pが接続された信号線12から駆動トランジスタ22のゲート端子までの信号伝達経路は、固定抵抗体25を介している状態となっている。従って、発光画素11Pの駆動トランジスタ22のゲート端子には、n行の走査線13の電圧レベルの変化に関係なく、発光画素11Pの属する発光画素列の有する複数の発光画素に対応した信号電圧が、順次、固定抵抗体25を介して印加される。
Next, at time t1, the
よって、t1〜t2の期間では、発光画素11Pの駆動トランジスタ22のゲート端子には、発光画素11Pに印加すべき信号電圧Vnが印加されるので、発光画素11Pは、Vnに応じた発光輝度で発光する。一方、t0〜t1の期間では、発光画素11Pの駆動トランジスタ22のゲート端子には、(n−1)行m列の発光画素に印加すべき信号電圧Vn-1が印加されるので、発光画素11Pは、Vn-1に応じた発光輝度で発光する。また、t2〜t3の期間では、発光画素11Pの駆動トランジスタ22のゲート端子には、(n+1)行m列の正常な発光画素に印加すべき信号電圧Vn+1が印加されるので、発光画素11Pは、Vn+1に応じた発光輝度で発光する。以降、発光画素11Pは、m列に配置された信号線12の出力した信号電圧をリアルタイムに反映した発光輝度で発光する。ここで、発光画素11Pは、選択トランジスタが固定抵抗体に変成されていない場合には、異常動作により常時輝点状態または常時滅点状態となってしまう。これに対し、本発明の実施の形態に係る画像表示装置1の有する発光画素11Pは、発光画素11Pの属する発光画素列の有する複数の発光画素の信号電圧に順次対応して発光する。この場合、発光画素11Pは、1フレーム期間において、信号線12が接続された発光画素列の各発光輝度が時間平均された発光輝度で発光しているように見える。よって、選択トランジスタが固定抵抗体に変成されていなければ常時輝点化または常時滅点化していた発光画素11Pの発光動作を、上記発光画素列の発光輝度が時間平均された発光輝度で発光することが可能となる。つまり、発光画素の輝点化及び滅点化が回避され、あらゆる表示画像において高い表示品質を確保することが可能となる。
Therefore, the light-emitting in the period t1 to t2, the gate terminal of the driving
以下、時刻t2において、制御回路20は、(n+1)行m列の発光画素が発光動作を開始する。制御回路20は、(n+1)行の走査線13の電圧レベルをVgoffからVgonに変化させ、(n+1)行m列の選択トランジスタ21をオン状態とする。
Hereinafter, at time t2, the
t2〜t3の期間、(n+1)行m列の選択トランジスタ21はオン状態を維持し、この期間に(n+1)行m列の発光画素の保持容量素子23には、m列の信号線12に供給されている信号電圧が書き込まれる。上記保持容量素子23に書き込まれた信号電圧値により、(n+1)行m列の発光画素の駆動トランジスタ22を流れる電流量が決定し、その電流量に対応する明るさで(n+1)行m列の発光画素の発光層11Bが発光する。このとき、上記発光層11Bのアノードの電位は、Vn+1となり、以降1フレーム期間中当該電圧を持続し、発光を継続する。
During the period from t2 to t3, the
次に、t4〜t7の期間において、t0〜t3の期間の発光動作が繰り返される。t0〜t4の期間は、画像表示装置1の全発光画素の発光強度が書き換えられる1フレーム期間に相当し、以降、t0〜t4の期間の発光動作が繰り返される。
Next, in the period from t4 to t7, the light emission operation in the period from t0 to t3 is repeated. The period from t0 to t4 corresponds to one frame period during which the light emission intensity of all the light emitting pixels of the
なお、上述した発光動作において、各発光画素の有する保持容量素子23により、各発光画素は1フレーム期間中、発光動作を継続している例を示したが、本発明の画像表示装置の発光動作はこれに限られない。例えば、電源Vddの電圧レベルを制御したり、電源Vddと駆動トランジスタ22との間に別途選択トランジスタを配置するなどにより、発光期間の前後に非発光期間が設けられていてもよい。
In the light emitting operation described above, an example is shown in which each light emitting pixel continues to emit light during one frame period by the
また、駆動トランジスタ22の閾値電圧を補正する期間が、1フレーム期間中に設けられていてもよい。
Further, a period for correcting the threshold voltage of the
次に、本実施の形態に記載された画像表示装置1の修正方法について説明する。
Next, a correction method for the
図5(a)及び図5(b)は、それぞれ、本発明の実施の形態に係る画像表示装置の修正方法を説明する駆動回路層形成時の画素上面図及び構造断面図である。 FIG. 5A and FIG. 5B are a pixel top view and a structure sectional view, respectively, at the time of forming a drive circuit layer for explaining a correction method for the image display device according to the embodiment of the present invention.
また、図6は、本発明の画像表示装置の修正方法を示す動作フローチャートである。 FIG. 6 is an operation flowchart showing the correction method of the image display apparatus of the present invention.
まず、本発明の画像表示装置1の製造工程において、駆動回路層11Aのうち層間絶縁膜202が形成される前の段階において、全ての発光画素について、回路動作を検査する(図6記載のS10)。具体的には、例えば、アレイテスタ(Agilent社:HS100)、走査線13及び信号線12を用いて各発光画素11へ順次テスト電圧を出力して保持容量素子23に当該電圧を書き込む。その後、アレイテスタは、保持容量素子23に書き込まれた電圧を順次信号線12を介し読み込む。これにより、読み込んだ電圧が所定の電圧でない発光画素11Pを特定する。これにより、保持容量素子23のオープン/ショート不良、選択トランジスタ21のオープン不良などの不具合を有する発光画素11Pの画素特定プロセスが完了する。
First, in the manufacturing process of the
なお、この回路動作の検査工程は、層間絶縁膜202が形成される前の段階にて実行されなくてもよく、例えば、層間絶縁膜202の形成後や平坦化膜203の形成後の段階であってもよい。
Note that this circuit operation inspection step does not have to be performed at a stage before the interlayer insulating
次に、図5(a)に示されたように、ステップS10で特定された、回路動作異常と判定された発光画素11Pの有する選択トランジスタにレーザーを照射して抵抗体に変成する(図6記載のS20)。具体的には、図5(b)に記載されたように、発光画素11Pの有する選択トランジスタのチャネル層の表面にレーザーを照射する。レーザー照射条件としては、例えば、以下の条件が挙げられる。連続発振にて200W以上の発振能力を有するエキシマレーザーを光源として出射された波長308nm付近のレーザー光を、マイクロレンズアレイ等を用いて集光させる。この集光されたレーザー光ビームLは、約2mW/μm2程度の光強度を有する。このレーザー光ビームLを上記チャネル層の表面に30μ秒照射することにより、当該チャネル層が加熱され非晶質シリコンが再構成される。同時に、リン(P)ドープされた非晶質シリコンからなるドレイン211及びソース212から、当該チャネル層に向けてドーパントであるリン(P)が熱拡散する。このチャネル層の結晶再構成及びキャリア注入により、半導体であった当該チャネル層の抵抗値が低下し、固定抵抗体25へと変成する。固定抵抗体25は、例えば、抵抗値が1MΩ以下となる。
Next, as shown in FIG. 5A, the selection transistor included in the
次に、発光画素11Pの駆動トランジスタ22のゲート配線と付加回路26との電気接続を遮断する(図6記載のS30)。図5(a)では、切断箇所をBと図示している。駆動トランジスタ22のゲート配線と付加回路26との電気接続を遮断する手段としては、例えば、レーザー照射を適用することが可能である。使用するレーザー条件としては、例えば、YAG(Yttrium Aluminium Garnet)レーザーを光源としたレーザー発振器を用いて、例えば、波長532nm、パルス幅10ns、パワー0.5mWである。本条件の場合、上記電気接続の配線幅が、例えば、4μm、膜厚が150nmであれば、当該電気接続は遮断される。このとき、電気接続の配線材料としては、例えば、前述したMoとWとの合金/アルミニウム(Al)/MoとWとの合金の積層構造が挙げられる。
Next, the electrical connection between the gate wiring of the driving
最後に、固定抵抗体25、ドレイン電極213、ソース電極214、駆動トランジスタ22及び付加回路26を覆うように、層間絶縁膜202及び平坦化膜203を形成する。平坦化膜203の材料としては、例えば、シリコン酸化膜(SiOx)やシリコン窒化膜(SiN)であり、例えば、CVD法やスパッタリング法などにより形成される。その後形成された膜を、例えば、CMP法などにより膜表面を平坦化する。
Finally, an
なお、層間絶縁膜202と平坦化膜203との間に、保護膜を形成してもよい。保護膜は、駆動回路層11A内に形成された回路素子及び回路配線が外部の環境変化を受けて劣化してしまうことを防止する機能を有し、上記回路素子と、信号線12及びゲート配線などの回路配線とを覆うように形成する。
Note that a protective film may be formed between the interlayer insulating
以上の工程により、駆動回路形成時には異常動作する発光画素が修正され、駆動回路層11Aの形成が完了する。その後、駆動回路層11Aの上に、発光層11B及び透明封止膜110が順次形成される。
Through the above steps, the light emitting pixel that operates abnormally during the formation of the drive circuit is corrected, and the formation of the
この修正方法によれば、例えば、駆動回路形成時に選択トランジスタ21の不具合により動作異常と判断された発光画素、または駆動トランジスタ22のゲート配線に接続された付加回路のオープン不良/ショート不良により動作異常と判断された発光画素において、当該選択トランジスタのソース−ドレイン間が固定抵抗体となる。従って、上記動作異常であった発光画素11Pには、発光画素11Pに接続された信号線から、発光画素11Pの属する発光画素列に供給される複数の発光画素の信号電圧が順次リアルタイムで印加される。この場合、発光画素11Pは、1フレーム期間において、上記発光画素列の各発光輝度が時間平均された発光輝度で発光しているように見える。
According to this correction method, for example, abnormal operation due to an open failure / short failure of a light emitting pixel that is determined to be abnormal in operation due to a failure of the
よって、例えば、駆動回路の形成時に選択トランジスタに不具合が発生していることにより、または、付加回路のオープン不良/ショート不良により駆動トランジスタのゲート端子に正確な信号電圧が供給されない状態である発光画素の発光動作を、発光画素列の発光輝度が時間平均された発光輝度で発光することが可能となる。つまり、発光画素の滅点化が回避され、あらゆる表示画像において高い表示品質を確保することが可能となる。 Thus, for example, a light emitting pixel that is in a state where an accurate signal voltage is not supplied to the gate terminal of the drive transistor due to a failure in the selection transistor at the time of formation of the drive circuit or due to an open / short failure of the additional circuit In this light emitting operation, it is possible to emit light with a light emission luminance obtained by averaging the light emission luminances of the light emitting pixel columns. That is, it is possible to avoid the darkening of the light emitting pixels and to ensure high display quality in any display image.
なお、ステップS20での固定抵抗体25への変成、ステップS30でのゲート配線と付加回路26との接続配線の切断を、全て同じレーザー加工装置で実行することにより、本実施の形態における画像表示装置の修正工程を簡略化することが可能となる。
The image display in this embodiment is performed by performing the transformation to the fixed
また、ステップS30でのゲート配線と付加回路26との接続配線の切断工程は無くてもよい場合がある。例えば、付加回路26とゲート配線との電気接続が駆動回路形成時に既に遮断状態である場合、または、選択トランジスタ21の動作異常であって保持容量素子23を含む付加回路は正常動作している場合などが挙げられる。これらの場合には、選択トランジスタ21のチャネル層を固定抵抗体に変成することのみで、発光画素11Pの常時輝点化及び常時滅点化を回避することが可能となる。
Further, there may be a case where the step of cutting the connection wiring between the gate wiring and the
また、ステップS20での固定抵抗体25への変成工程と、ステップS30でのゲート配線と付加回路26との接続配線の切断工程とは、この順で実行しなくてもよい。
Further, the transformation process to the fixed
以上、本発明の画像表示装置及びその修正方法について、実施の形態に基づいて説明してきたが、本発明に係る画像表示装置及びその修正方法は、上記実施の形態に限定されるものではない。本実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る画像表示装置を内蔵した各種機器も本発明に含まれる。 As described above, the image display device and the correction method thereof according to the present invention have been described based on the embodiments. However, the image display device and the correction method according to the present invention are not limited to the above embodiments. Modifications obtained by various modifications conceived by those skilled in the art within the scope of the present invention without departing from the gist of the present invention and various devices incorporating the image display device according to the present invention are also included in the present invention.
例えば、本発明に係る画像表示装置は、図7に記載されたような薄型フラットTVに内蔵される。これにより、異常発光画素の輝点または滅点状態が回避され、あらゆる表示画像において高い表示品質が確保された薄型フラットTVが実現される。 For example, the image display apparatus according to the present invention is built in a thin flat TV as shown in FIG. As a result, a bright flat or dark spot state of abnormal light emitting pixels is avoided, and a thin flat TV that ensures high display quality in any display image is realized.
なお、上述した実施の形態では、選択トランジスタを固定抵抗体に変成して、発光画素の常時輝点化および常時滅点化を回避しているが、例えば、付加回路の有するスイッチングトランジスタを固定抵抗体に変成することにより、同様の効果が得られる場合がある。例えば、常時オープン状態であった付加回路のスイッチングトランジスタを固定抵抗体に変成して常時導通状態とすることにより、信号電圧に対応した付加回路からの電圧が駆動トランジスタのゲートに印加可能となり、輝点化、滅点化またはこれらに準ずる発光状態を改善することが可能となる。 In the above-described embodiment, the selection transistor is changed to a fixed resistor to avoid the constant bright spot and the constant dark spot of the light emitting pixel. For example, the switching transistor included in the additional circuit is fixed resistor. By transforming into a body, the same effect may be obtained. For example, by changing the switching transistor of the additional circuit, which was always open, to a fixed resistor and making it always conductive, the voltage from the additional circuit corresponding to the signal voltage can be applied to the gate of the driving transistor. It becomes possible to improve the light emission state in accordance with the doting, darkening, or the like.
本発明の画像表示装置及びその修正方法は、大画面及び高解像度が要望される、薄型テレビ、パーソナルコンピュータ等のディスプレイ及びその修正方法として有用である。 INDUSTRIAL APPLICABILITY The image display apparatus and the correction method thereof according to the present invention are useful as displays for thin televisions, personal computers, and the like and a correction method thereof that require a large screen and high resolution.
1 画像表示装置
10 表示パネル
11、11P 発光画素
11A 駆動回路層
11B 発光層
12 信号線
13 走査線
14 走査線駆動回路
15 信号線駆動回路
20 制御回路
21 選択トランジスタ
22 駆動トランジスタ
23 保持容量素子
24 有機EL素子
25 固定抵抗体
100 基板
103 陽極
104 正孔注入層
105 正孔輸送層
106 有機発光層
107 バンク層
108 電子注入層
109 透明陰極
110 透明封止膜
201 ゲート絶縁膜
202 層間絶縁膜
203 平坦化膜
211、221 ドレイン
212、222 ソース
213、223 ドレイン電極
214、224 ソース電極
215、225 ゲート電極
226 半導体層
DESCRIPTION OF
Claims (8)
前記複数の発光画素のそれぞれは、
前記信号線から発光画素の発光を決定する信号電圧がゲートに印加されることにより、前記信号電圧に応じたドレイン電流を発生する駆動トランジスタと、
前記信号線と前記駆動トランジスタのゲート端子との間に挿入された選択トランジスタと、
前記ドレイン電流が流れることにより発光する発光素子とを備え、
前記複数の発光画素のうち少なくとも一の発光画素において、
前記選択トランジスタのソース−ドレイン間は固定抵抗体に変成されており、前記信号線と前記駆動トランジスタのゲート端子とは前記固定抵抗体を介して常時導通している
画像表示装置。 An image display device comprising a plurality of light emitting pixels arranged in a matrix and a plurality of signal lines arranged corresponding to each light emitting pixel column,
Each of the plurality of light emitting pixels is
A drive transistor that generates a drain current according to the signal voltage by applying a signal voltage that determines light emission of the light emitting pixel from the signal line to the gate;
A selection transistor inserted between the signal line and the gate terminal of the driving transistor;
A light emitting element that emits light when the drain current flows;
In at least one light emitting pixel among the plurality of light emitting pixels,
An image display device in which a source and a drain of the selection transistor are transformed into a fixed resistor, and the signal line and the gate terminal of the driving transistor are always in conduction through the fixed resistor.
請求項1記載の画像表示装置。 The image display according to claim 1, wherein the fixed resistor is transformed by irradiating a laser on a channel layer made of a semiconductor formed between a source and a drain of the selection transistor of the one light emitting pixel. apparatus.
前記信号線からの前記信号電圧に対応した電圧を保持することが可能な付加回路を備え、
前記一の発光画素において、前記駆動トランジスタのゲート端子と前記選択トランジスタのソース及びドレインの一方とを電気接続するゲート配線と、前記付加回路との電気接続が遮断されている
請求項1または2に記載の画像表示装置。 Each of the plurality of light emitting pixels further includes:
An additional circuit capable of holding a voltage corresponding to the signal voltage from the signal line;
3. The electrical connection between the additional circuit and the gate wiring that electrically connects the gate terminal of the driving transistor and one of the source and the drain of the selection transistor is cut off in the one light emitting pixel. The image display device described.
請求項3記載の画像表示装置。 The image display device according to claim 3, wherein, in the one light emitting pixel, the electrical connection is interrupted by irradiating a laser to a connection portion between the gate wiring and the additional circuit.
前記駆動回路層の形成時に、
前記発光画素の有する前記駆動トランジスタのゲート端子に、前記発光画素に対応した前記信号電圧が正常に印加されるかを、全発光画素について検査する検査ステップと、
前記検査ステップで前記発光画素に対応した前記信号電圧が正常に印加されていないと判断された一の発光画素の前記選択トランジスタのソース−ドレイン間を固定抵抗体に変成する変成ステップを含む
画像表示装置の修正方法。 A drive transistor for converting a drain voltage corresponding to the signal voltage by applying a signal voltage for determining light emission from the signal line to the gate terminal, and a selection inserted between the signal line and the gate terminal of the drive transistor A method of correcting an image display device in which a plurality of light emitting pixels each including a driving circuit layer having a transistor and a light emitting layer having a light emitting element that emits light when a drain current flows is arranged in a matrix,
When forming the drive circuit layer,
An inspection step for inspecting all light emitting pixels to determine whether or not the signal voltage corresponding to the light emitting pixels is normally applied to the gate terminals of the drive transistors of the light emitting pixels;
The image display includes a transformation step of transforming the source and drain of the selection transistor of one light emitting pixel to a fixed resistor, in which it is determined that the signal voltage corresponding to the light emitting pixel is not normally applied in the inspection step. Device correction method.
請求項5記載の画像表示装置の修正方法。 6. The image display device correction according to claim 5, wherein in the transformation step, the channel layer made of a semiconductor formed between the source and drain of the selection transistor is irradiated with a laser to transform the channel layer into a fixed resistor. Method.
前記信号線からの前記信号電圧に対応した電圧を保持することが可能な付加回路と、前記駆動トランジスタのゲート端子と前記選択トランジスタのソース及びドレインの一方とを電気接続するゲート配線との電気接続を遮断する遮断ステップを含む
請求項5または6に記載の画像表示装置の修正方法。 Furthermore, when forming the drive circuit layer,
Electrical connection between an additional circuit capable of holding a voltage corresponding to the signal voltage from the signal line and a gate wiring electrically connecting the gate terminal of the drive transistor and one of the source and drain of the selection transistor The correction method of the image display apparatus of Claim 5 or 6 including the interruption | blocking step which interrupt | blocks.
請求項7記載の画像表示装置の修正方法。 The method for correcting an image display device according to claim 7, wherein in the blocking step, the wiring is cut by irradiating a laser to the wiring that electrically connects the gate wiring and the additional circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009114612A JP5363188B2 (en) | 2009-05-11 | 2009-05-11 | Image display device and correction method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009114612A JP5363188B2 (en) | 2009-05-11 | 2009-05-11 | Image display device and correction method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010262225A true JP2010262225A (en) | 2010-11-18 |
JP5363188B2 JP5363188B2 (en) | 2013-12-11 |
Family
ID=43360319
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009114612A Expired - Fee Related JP5363188B2 (en) | 2009-05-11 | 2009-05-11 | Image display device and correction method thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5363188B2 (en) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06289426A (en) * | 1993-04-06 | 1994-10-18 | Sharp Corp | Correcting method for active matrix display device |
JP2004006339A (en) * | 2002-04-26 | 2004-01-08 | Sanyo Electric Co Ltd | El panel dimming method and el panel |
JP2004334186A (en) * | 2003-04-14 | 2004-11-25 | Toppoly Optoelectronics Corp | Method and apparatus for testing driver circuit of amoled |
JP2008083529A (en) * | 2006-09-28 | 2008-04-10 | Seiko Epson Corp | Active matrix substrate, inspection method of active matrix substrate, and electro-optical device |
JP2008134345A (en) * | 2006-11-27 | 2008-06-12 | Toshiba Matsushita Display Technology Co Ltd | Repair method of active matrix display |
-
2009
- 2009-05-11 JP JP2009114612A patent/JP5363188B2/en not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06289426A (en) * | 1993-04-06 | 1994-10-18 | Sharp Corp | Correcting method for active matrix display device |
JP2004006339A (en) * | 2002-04-26 | 2004-01-08 | Sanyo Electric Co Ltd | El panel dimming method and el panel |
JP2004334186A (en) * | 2003-04-14 | 2004-11-25 | Toppoly Optoelectronics Corp | Method and apparatus for testing driver circuit of amoled |
JP2008083529A (en) * | 2006-09-28 | 2008-04-10 | Seiko Epson Corp | Active matrix substrate, inspection method of active matrix substrate, and electro-optical device |
JP2008134345A (en) * | 2006-11-27 | 2008-06-12 | Toshiba Matsushita Display Technology Co Ltd | Repair method of active matrix display |
Also Published As
Publication number | Publication date |
---|---|
JP5363188B2 (en) | 2013-12-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5426562B2 (en) | Image display device and correction method thereof | |
KR100713963B1 (en) | Pixel for an active matrix display | |
JP4706287B2 (en) | Organic EL device and electronic device | |
JP4507611B2 (en) | ORGANIC ELECTROLUMINESCENCE DEVICE AND ELECTRONIC DEVICE | |
US7830341B2 (en) | Organic electroluminescence display device | |
CN107978620B (en) | Ultra-high density display device with high aperture ratio | |
US9954202B2 (en) | Method for manufacturing electroluminescent display device | |
US20090243482A1 (en) | Display device | |
JP2003233329A (en) | Method for repairing display device | |
JP5441374B2 (en) | Semiconductor element manufacturing method, semiconductor element, light emitting device, display device, and driving substrate | |
US8736519B2 (en) | Pixel driving circuit with ground terminal voltage controller for an electro-luminance display device | |
JPWO2011155159A1 (en) | Manufacturing method of organic EL display device | |
JP2012008404A (en) | Organic el display device | |
JP4848767B2 (en) | Display device and manufacturing method thereof | |
JP2008527400A (en) | light source | |
JP2010249883A (en) | Image display device and correction method for the same | |
JP2008134345A (en) | Repair method of active matrix display | |
WO2010106801A1 (en) | Image display apparatus, manufacturing method thereof, and correction method therefor | |
JP5363188B2 (en) | Image display device and correction method thereof | |
JP6232593B2 (en) | Manufacturing method of display device | |
JP2010262074A (en) | Image display device and correcting method of the same | |
JP4483264B2 (en) | Display device and electronic device | |
JP2005159162A (en) | Display device and its manufacturing method | |
WO2015059844A1 (en) | Production method for organic el display device | |
KR20220090258A (en) | Organic light emitting diodes display |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120206 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130110 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130115 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130312 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130813 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130905 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |