JP2010258334A - Thin film transistor device, and method of manufacturing the same - Google Patents

Thin film transistor device, and method of manufacturing the same Download PDF

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Takeo Shiba
健夫 芝
Kazuki Watanabe
一希 渡邊
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a thin film transistor device that can form a circuit system in accordance with demands of users and customers in use sites, and to provide a method of manufacturing the thin film transistor device. <P>SOLUTION: The thin film transistor device is provided with a plurality of integrated circuit blocks 1 and 2 composed of TFTs, and matrix interconnects 3, 4, 5 and 6 intersecting one another in meshes so as to interconnect those integrated circuit blocks. The integrated circuit blocks are interconnected by printing a conductive material selectively on interconnect intersection portions of the matrix interconnects and so on in accordance with demands of users and customers in use sites, thereby constituting the circuit system. <P>COPYRIGHT: (C)2011,JPO&amp;INPIT

Description

本発明は、薄膜トランジスタ(Thin Film Transistor;以下、TFTと称する)装置およびその製造方法に関するものである。   The present invention relates to a thin film transistor (hereinafter referred to as TFT) device and a method for manufacturing the same.

従来技術として、塗布印刷やペースト材料を用いて回路を接続する装置および製造法の例があり、例えば特許文献1、特許文献2に示されている。
特許文献1の例では、容量やインダクターなどの受動素子をレーザーCVDや塗布印刷導電性膜で修正接続して、回路を形成することができる。
As a conventional technique, there is an example of an apparatus and a manufacturing method for connecting circuits using coating printing or paste material, which are disclosed in Patent Document 1 and Patent Document 2, for example.
In the example of Patent Document 1, it is possible to form a circuit by correcting and connecting passive elements such as capacitors and inductors by laser CVD or a coated printed conductive film.

また特許文献2の例では、プリント配線板の積層薄膜容量を、貫通接続孔に導電性ペーストを充填して接続することで、高密度大容量を形成する、いわゆる3次元実装をすることができる。   Further, in the example of Patent Document 2, so-called three-dimensional mounting that forms a high-density and large-capacity by filling the through-holes with a conductive paste and connecting the laminated thin film capacitors of the printed wiring board can be performed. .

特開平07−130954号公報Japanese Patent Laid-Open No. 07-130954 特開2004−228190号公報JP 2004-228190 A

これからの技術として、電子データに基づき、印刷機により電極配線を印刷して、回路システムを構成する方法を用いて、使用現場で印刷により回路を接続できる、薄膜基板よりなる電子機器の実現が期待される。   As a future technology, it is expected to realize an electronic device consisting of a thin-film substrate that can connect circuits by printing at the site of use by printing electrode wiring with a printer and configuring a circuit system based on electronic data. Is done.

応用例としては、自動券売機や自動販売機、販売店などの現場で、切符やカードや紙や商品ラベルなどの媒体に、文字や絵を印刷する時に、同時に電極配線材料の印刷製法により、電子回路システムや電子記憶情報を書き込んだり、電子記憶媒体や、インターネットなどを介した電子データに基づき、使用者が自ら紙やフィルム上に、印刷機を用いて電子回路システムを形成する、などである。   As an application example, when printing letters and pictures on tickets, cards, paper, product labels, etc. on the site of automatic ticket vending machines, vending machines, retail stores, etc. By writing electronic circuit systems and electronic storage information, or by forming electronic circuit systems using a printing machine on paper or film, based on electronic data via electronic storage media or the Internet. is there.

このように、これらの電子機器は、数cm角から数10cm角以上の比較的大きな面積を有する機器であり、あるいは、従来印刷で製造していたカード、ラベル、フィルム、紙などに付加して使用する機器であるため、単位面積当たりの製造コストを低減することが必要となる。   As described above, these electronic devices are devices having a relatively large area of several centimeters to several tens of centimeters, or added to cards, labels, films, papers, etc. that have been manufactured by conventional printing. Since the device is used, it is necessary to reduce the manufacturing cost per unit area.

このような機器を用いて、使用現場で使用者や顧客の要望に広く応えて回路システムを構成するためには、論理回路やメモリ回路を構成した基板を予め用意し、現場で印刷機等の簡便な製造方法で、要望に応じて選択的に配線を接続することが必要である。回路の配線接続技術としては、上記の特許文献の例があり、塗布印刷やペースト材料により配線の接続を行い、回路を形成する。   In order to construct a circuit system in response to the demands of users and customers at the site of use using such equipment, a board with a logic circuit and a memory circuit is prepared in advance. It is necessary to selectively connect the wiring according to demands by a simple manufacturing method. As a circuit wiring connection technique, there is an example of the above-mentioned patent document, and a circuit is formed by connecting wiring by coating printing or paste material.

しかし公知の技術は、いずれも受動素子の接続であり、また製造方法や製造基板がプリント配線基板であるため、論理回路やメモリ回路を含めた回路システムを、カードや紙や商品ラベルなどのような、非常に薄膜な基板媒体上に、使用現場で形成することは困難である。   However, all of the known technologies are connection of passive elements, and the manufacturing method and manufacturing board are printed wiring boards. Therefore, circuit systems including logic circuits and memory circuits can be used for cards, paper, product labels, etc. Further, it is difficult to form on a very thin substrate medium at the site of use.

本発明の目的は、複数の集積回路ブロックを有し、使用現場で配線を行うことにより回路システムを構築することのできる薄膜トランジスタ装置およびその製造方法を提供することにある。   An object of the present invention is to provide a thin film transistor device having a plurality of integrated circuit blocks and capable of constructing a circuit system by performing wiring at a use site, and a manufacturing method thereof.

上記目的を達成するための一形態として、薄膜トランジスタにより構成される集積回路が配置された第1の集積回路ブロックおよび第2の集積回路ブロックを含む集積回路ブロックと、前記第1の集積回路ブロックの複数の出力配線と前記第2の集積回路ブロックの複数の入力配線とが網目状に交差し、交差部の近傍において前記出力配線と前記入力配線が露出するマトリックス配線と、各々の前記出力配線と前記入力配線とを各々の前記交差部において電気的に分離する絶縁膜と、を備え、使用現場において、露出した前記入力配線および前記出力配線上に、導電性材料を用いて複数の前記交差部に選択的に接続配線を形成することにより、複数の前記出力配線と複数の前記入力配線が選択的に接続されることを特徴とする薄膜トランジスタ装置とする。   As one mode for achieving the above object, an integrated circuit block including a first integrated circuit block and a second integrated circuit block in which an integrated circuit constituted by a thin film transistor is arranged, and the first integrated circuit block A plurality of output wirings and a plurality of input wirings of the second integrated circuit block intersect in a mesh pattern, and the output wirings and the input wirings are exposed in the vicinity of the intersection, and each of the output wirings An insulating film that electrically isolates the input wiring at each of the intersections, and a plurality of the intersections using a conductive material on the input wiring and the output wiring exposed at a use site A plurality of the output wirings and the plurality of input wirings are selectively connected by selectively forming connection wirings on the thin film transistor. Apparatus to be.

また、薄膜トランジスタにより構成される集積回路が配置された第1の集積回路ブロックおよび第2の集積回路ブロックを含む複数の集積回路ブロックと、前記第1の集積回路ブロックの複数の出力配線と前記第2の集積回路ブロックの複数の入力配線とが網目状に交差し、交差部の近傍において前記出力配線と前記入力配線が露出するマトリックス配線と、各々の前記出力配線と前記入力配線とを各々の前記交差部において電気的に分離する絶縁膜と、少なくとも前記マトリックス配線を覆うように設けられた保護フィルムと、を備えることを特徴とする薄膜トランジスタ装置とする。   In addition, a plurality of integrated circuit blocks including a first integrated circuit block and a second integrated circuit block in which an integrated circuit composed of thin film transistors is arranged, a plurality of output wirings of the first integrated circuit block, and the first A plurality of input wirings of the two integrated circuit blocks are crossed in a mesh pattern, and the output wiring and the input wiring are exposed in the vicinity of the intersection, and the output wiring and the input wiring are connected to each other. A thin film transistor device comprising: an insulating film that is electrically separated at the intersection, and a protective film provided to cover at least the matrix wiring.

また、薄膜トランジスタにより構成される複数の集積回路ブロック部と、互いに直交して配置された前記集積回路ブロック部を接続する網目状に交差した交差部を有するマトリックス配線と、各々の前記交差部において互いに直交する配線間を電気的に分離する第1絶縁膜とを具備する薄膜トランジスタ装置の製造方法であって、基板上に、前記マトリックス配線を構成する複数の第1配線を形成する工程と、前記第1配線上に前記第1絶縁膜を形成する工程と、前記第1絶縁膜上に、前記マトリックス配線を構成し、前記第1配線と直交する第2配線を形成する工程と、前記交差部の近傍の前記第1絶縁膜を除去し、前記第1配線を露出する工程と、前記交差部の近傍において前記第1の配線および前記第2の配線が露出した状態の前記基板上に保護フィルムを貼り付けるか、保護する材料を前記基板上に塗布、乾燥して保護フィルムを形成する工程と、を有することを特徴とする薄膜トランジスタ装置の製造方法とする。   In addition, a plurality of integrated circuit block portions formed of thin film transistors, a matrix wiring having a mesh-shaped intersection that connects the integrated circuit block portions arranged orthogonal to each other, and each of the intersection portions A method of manufacturing a thin film transistor device including a first insulating film that electrically isolates orthogonal wirings, the step of forming a plurality of first wirings constituting the matrix wiring on a substrate, Forming the first insulating film on one wiring; forming the matrix wiring on the first insulating film; forming a second wiring orthogonal to the first wiring; and Removing the first insulating film in the vicinity and exposing the first wiring; and the base in a state where the first wiring and the second wiring are exposed in the vicinity of the intersection. Paste or protective film on, applying a protective to material on the substrate, a manufacturing method of a thin film transistor device characterized by having the steps of forming a protective film and dried.

複数の集積回路ブロックを有し、使用現場で配線を行うことにより回路システムを構築することのできる薄膜トランジスタ装置およびその製造方法を提供することができる。   It is possible to provide a thin film transistor device having a plurality of integrated circuit blocks and capable of constructing a circuit system by performing wiring at a use site and a manufacturing method thereof.

第1の実施例に係る薄膜トランジスタ装置の平面図である。1 is a plan view of a thin film transistor device according to a first embodiment. 第1の実施例に係る薄膜トランジスタ装置の要部断面構造図である。1 is a cross-sectional structural view of a main part of a thin film transistor device according to a first embodiment. 第1の実施例に係る薄膜トランジスタ装置の要部平面図である。It is a principal part top view of the thin-film transistor apparatus which concerns on a 1st Example. 第1の実施例に係る薄膜トランジスタ装置の回路図である。1 is a circuit diagram of a thin film transistor device according to a first embodiment. 第1の実施例に係る薄膜トランジスタ装置の製造工程を示す要部断面構造図である。It is principal part sectional drawing which shows the manufacturing process of the thin-film transistor device concerning a 1st Example. 第1の実施例に係る薄膜トランジスタ装置の製造工程を示す要部断面構造図である。It is principal part sectional drawing which shows the manufacturing process of the thin-film transistor device concerning a 1st Example. 第1の実施例に係る薄膜トランジスタ装置の製造工程を示す要部断面構造図である。It is principal part sectional drawing which shows the manufacturing process of the thin-film transistor device concerning a 1st Example. 第1の実施例に係る薄膜トランジスタ装置の製造工程を示す要部断面構造図である。It is principal part sectional drawing which shows the manufacturing process of the thin-film transistor device concerning a 1st Example. 第1の実施例に係る薄膜トランジスタ装置の製造工程を示す要部断面構造図である。It is principal part sectional drawing which shows the manufacturing process of the thin-film transistor device concerning a 1st Example. 第1の実施例に係る薄膜トランジスタ装置を用いて使用現場で行う製造工程を示す要部断面構造図である。It is principal part sectional structure drawing which shows the manufacturing process performed on a use site using the thin-film transistor apparatus which concerns on a 1st Example. 第2の実施例に係る薄膜トランジスタ装置の平面図である。It is a top view of the thin-film transistor apparatus which concerns on a 2nd Example. 第3の実施例に係る薄膜トランジスタ装置の要部断面構造図である。It is principal part sectional drawing of the thin-film transistor apparatus which concerns on a 3rd Example. 第4の実施例に係る薄膜トランジスタ装置の要部断面構造図である。It is principal part sectional drawing of the thin-film transistor apparatus which concerns on a 4th Example. 第5の実施例に係る薄膜トランジスタ装置の製造工程を示す要部断面構造図である。It is principal part sectional drawing which shows the manufacturing process of the thin-film transistor apparatus which concerns on a 5th Example. 第5の実施例に係る薄膜トランジスタ装置の製造工程を示す要部断面構造図である。It is principal part sectional drawing which shows the manufacturing process of the thin-film transistor apparatus which concerns on a 5th Example. 第5の実施例に係る薄膜トランジスタ装置の製造工程を示す要部断面構造図である。It is principal part sectional drawing which shows the manufacturing process of the thin-film transistor apparatus which concerns on a 5th Example. 第6の実施例に係る薄膜トランジスタ装置の平面図である。It is a top view of the thin-film transistor apparatus which concerns on a 6th Example. 第7の実施例に係る多機能集積回路装置の平面図である。It is a top view of the multifunctional integrated circuit device based on a 7th Example.

発明を実施するための形態の骨子を挙げれば、次の通りである。
TFTにより構成した複数の集積回路ブロックや、マトリックスメモリの水平方向と垂直方向の集積回路ブロックと、これらの集積回路ブロックを相互に接続するための、網目状に交差したマトリックス配線を具備した薄膜基板を予め用意する。
The gist of the form for carrying out the invention is as follows.
A thin film substrate having a plurality of integrated circuit blocks constituted by TFTs, horizontal and vertical integrated circuit blocks of a matrix memory, and matrix wiring crossed in a mesh pattern for mutually connecting these integrated circuit blocks Is prepared in advance.

相互の集積回路ブロック間の接続は、使用現場で使用者や顧客の要望に応じて、マトリックス配線の各々の配線交差部に、塗布法、滴下法、および印刷法の群から選ばれた方法、あるいは前記の群から選ばれた方法を組み合わせた方法により、導電性材料を選択的に設けることにより行い、所望の回路システムを構成する。   The connection between the mutual integrated circuit blocks is a method selected from the group of the coating method, the dropping method, and the printing method at each wiring intersection of the matrix wiring according to the request of the user or customer at the use site, Alternatively, a desired circuit system is configured by selectively providing a conductive material by a method combining methods selected from the above group.

用いる薄膜基板は、プラスチックフィルム、紙、薄膜金属基板、薄膜ガラス基板などの曲げても壊れない薄膜基板である。TFTは有機半導体、酸化物半導体、Si半導体などからなる、曲げても壊れない薄膜基板上に形成可能なTFTである。導電性材料は金属インクや有機導電性材料など、溶液から形成できる材料である。   The thin film substrate to be used is a thin film substrate that does not break even when bent, such as a plastic film, paper, a thin film metal substrate, and a thin film glass substrate. A TFT is a TFT that can be formed on a thin film substrate made of an organic semiconductor, an oxide semiconductor, a Si semiconductor, or the like that does not break even when bent. The conductive material is a material that can be formed from a solution, such as a metal ink or an organic conductive material.

また、溶液の導電性材料を接続部に設けることを容易にするため、接続部の開口部近傍(マトリックス配線交差部近傍)絶縁膜の最上層が撥液性であり、開口部内部の絶縁膜側面が親液性である構造をとる。ここで、近傍とは、接続配線形成用の導電性材料供給部(印刷ヘッド等)と接続部との位置合わせ精度の範囲以内をいう。   In addition, in order to make it easy to provide the conductive material of the solution at the connection part, the uppermost layer of the insulating film in the vicinity of the opening part of the connection part (near the matrix wiring intersection) is liquid repellent, and the insulating film inside the opening part The structure is lyophilic on the sides. Here, the vicinity means within the range of the alignment accuracy between the connection material forming conductive material supply section (print head or the like) and the connection section.

さらに、製造現場で予め用意した集積回路搭載薄膜基板上に、使用現場で塗布法、滴下法、および印刷法により電極配線を形成するまでの間は、網目状に交差したマトリックス配線接続部の、配線露出部を保護するため、この薄膜基板上に保護するフィルムを設ける。使用時にはこの保護フィルムを剥がして使用するが、その時の帯電による素子破壊が起こる場合があるので、網目状に交差したマトリックス配線に、静電気による破壊防止用のダイオードを接続する構造をとる。   Furthermore, on the integrated circuit mounting thin film substrate prepared in advance at the manufacturing site, until the electrode wiring is formed by the coating method, the dropping method, and the printing method at the usage site, the matrix wiring connecting portion intersecting in a mesh shape, In order to protect the wiring exposed portion, a protective film is provided on the thin film substrate. In use, the protective film is peeled off, and the device is destroyed due to charging at that time. Therefore, a structure is used in which a diode for preventing destruction due to static electricity is connected to the matrix wiring intersecting in a mesh pattern.

この薄膜トランジスタ装置の、網目状に交差したマトリックス配線を接続する製造方法の要旨は、次の通りである。
(1)第1の配線上に第1の親液性の絶縁膜を形成し、次に第2の配線を第1の配線と交差するように形成し、次に第2の配線上に第2の親液性の絶縁膜を形成する。
(2)第2の絶縁膜上面に、撥液性の第3の絶縁膜もしくは撥液性の自己組織化単分子膜(Self−Assembled−Monolayer、以下SAM膜と略記する)を設ける。
(3)第1の配線と第2の配線の交差部の絶縁膜を開口する。
(4)開口部の配線露出部を保護するフィルムを貼り付けるか、配線露出部を保護する材料を塗布、乾燥して、保護フィルムを薄膜トランジスタ装置基板上に設ける。
(5)薄膜トランジスタ装置を使用する現場で、保護フィルムを剥離してから、配線交差部の一部に、塗布法、滴下法、印刷法で導電性材料を設けて、第1の配線と第2の配線を選択的に接続する。
The gist of the manufacturing method of connecting the matrix wiring crossing in a mesh pattern of this thin film transistor device is as follows.
(1) A first lyophilic insulating film is formed on the first wiring, and then the second wiring is formed so as to intersect the first wiring, and then the second wiring is formed on the second wiring. 2 lyophilic insulating film is formed.
(2) A liquid-repellent third insulating film or a liquid-repellent self-assembled monolayer (Self-Assembled-Monolayer, hereinafter abbreviated as SAM film) is provided on the upper surface of the second insulating film.
(3) Open an insulating film at the intersection of the first wiring and the second wiring.
(4) A film that protects the exposed wiring portion of the opening is attached, or a material that protects the exposed wiring portion is applied and dried, and the protective film is provided on the thin film transistor device substrate.
(5) After the protective film is peeled off at the site where the thin film transistor device is used, a conductive material is provided at a part of the wiring intersection by a coating method, a dropping method, or a printing method, and the first wiring and the second wiring Connect the wires selectively.

上述したように、TFTにより構成される集積回路や、メモリ回路を設けた薄膜基板を予め用意し、印刷機等の簡便な製造方法で、選択的に配線を接続することにより、使用現場で使用者や顧客の要望に応じて、回路システムを、カード、フィルム、紙、商品ラベルなどの薄膜基板媒体に、製造コストを低減して形成することができる。
以下、実施例により詳細に説明する。
As described above, an integrated circuit composed of TFTs and a thin film substrate provided with a memory circuit are prepared in advance, and can be used at the site of use by selectively connecting wiring with a simple manufacturing method such as a printer. The circuit system can be formed on a thin-film substrate medium such as a card, a film, paper, or a product label at a reduced manufacturing cost according to the demands of a person or a customer.
Hereinafter, the embodiment will be described in detail.

第1の実施例について、図1〜図6を用いて説明する。本実施例は、集積回路ブロックが論理回路の組み合わせであり、その集積回路を構成するTFTが、フレキシブルな薄膜基板上に形成された有機半導体トランジスタであり、相互の集積回路ブロックを、塗布型導電性材料を用いた印刷製法により接続した例である。   A first embodiment will be described with reference to FIGS. In this embodiment, the integrated circuit block is a combination of logic circuits, and the TFTs constituting the integrated circuit are organic semiconductor transistors formed on a flexible thin film substrate. It is the example connected by the printing manufacturing method using a functional material.

まず、本実施例の全体構成に関して述べる。図1は、集積回路ブロック間の相互接続を説明する概略平面図であり、複数ある集積回路ブロックの一部を示している。集積回路ブロック1および2は、NAND回路、NOR回路、AND回路、OR回路などの論理回路、フリップフロップ回路、インバーター、などの組み合わせで構成される。集積回路ブロック1に並べられた複数の論理回路の入力配線4と、図には示されていない別の集積回路ブロックの、複数の論理回路の出力配線3が、網目状に交差したマトリックス配線を形成し、交差部の一部において、入力配線4と出力配線3が、絶縁膜の開口部に印刷製法により導電性材料を充填して形成される接続配線7により、使用者や顧客の要求に沿って、選択的に接続される。   First, the overall configuration of the present embodiment will be described. FIG. 1 is a schematic plan view for explaining interconnection between integrated circuit blocks, and shows a part of a plurality of integrated circuit blocks. The integrated circuit blocks 1 and 2 are composed of combinations of logic circuits such as NAND circuits, NOR circuits, AND circuits, OR circuits, flip-flop circuits, inverters, and the like. A matrix wiring in which input wirings 4 of a plurality of logic circuits arranged in the integrated circuit block 1 and output wirings 3 of a plurality of logic circuits of another integrated circuit block not shown in the figure intersect in a mesh pattern. At the part of the intersection, the input wiring 4 and the output wiring 3 are connected to the opening of the insulating film with a conductive material by a printing method, and the connection wiring 7 is formed to meet the needs of users and customers. And selectively connected.

同様に、集積回路ブロック2の入力配線6と、集積回路ブロック1の出力配線5が、マトリックス配線を形成し、交差部の一部において、入力配線6と出力配線5が、導電性材料を充填して形成される接続配線8により選択的に接続される。このようにして複数の集積回路ブロックが、相互に接続され、所望の論理回路を構成する。なお、符号50、51、52、53は配線接続検査用測定パッドを示す。これらパッドは簡単な回路の場合には省略することができる。   Similarly, the input wiring 6 of the integrated circuit block 2 and the output wiring 5 of the integrated circuit block 1 form a matrix wiring, and at a part of the intersection, the input wiring 6 and the output wiring 5 are filled with a conductive material. The connection wiring 8 formed in this way is selectively connected. In this way, a plurality of integrated circuit blocks are connected to each other to form a desired logic circuit. Reference numerals 50, 51, 52, and 53 denote measurement pads for wiring connection inspection. These pads can be omitted for simple circuits.

本実施例の集積回路は、単一チャネルTFTにより構成される集積回路や、両極性チャネルの相補型TFTによる集積回路などに適用できる。本実施例では、p型TFTによる集積回路を例に挙げた。   The integrated circuit of this embodiment can be applied to an integrated circuit constituted by single channel TFTs, an integrated circuit constituted by complementary TFTs of bipolar channels, and the like. In this embodiment, an integrated circuit using a p-type TFT is taken as an example.

図2は、この集積回路ブロックの論理回路を構成するTFTと、マトリックス配線交差接続部の断面構造を示す。図4は、論理回路の中から例として挙げた、2入力NAND回路の回路図であり、図3は、TFTにより構成した回路の平面図を示す。図3において、入力(IN1)および(IN2)は、TFTのゲート電極31である。出力(OUT)は、TFTのドレイン電極33であり、電源TFTのドレイン電極39に接続する。図2のTFTの断面図には、このTFTの一部が示されており、図2のゲート電極101が、図3の入力のゲート電極31に対応する。また、ドレイン電極104が符号33に、ソース電極103が符号32に、有機半導体106が符号34にそれぞれ対応する。   FIG. 2 shows a cross-sectional structure of the TFTs constituting the logic circuit of the integrated circuit block and matrix wiring cross-connecting portions. FIG. 4 is a circuit diagram of a two-input NAND circuit given as an example from among logic circuits, and FIG. 3 is a plan view of a circuit constituted by TFTs. In FIG. 3, inputs (IN1) and (IN2) are the gate electrodes 31 of the TFTs. The output (OUT) is the drain electrode 33 of the TFT and is connected to the drain electrode 39 of the power TFT. A part of the TFT is shown in the sectional view of the TFT in FIG. 2, and the gate electrode 101 in FIG. 2 corresponds to the input gate electrode 31 in FIG. Further, the drain electrode 104 corresponds to the reference numeral 33, the source electrode 103 corresponds to the reference numeral 32, and the organic semiconductor 106 corresponds to the reference numeral 34.

図1の集積回路ブロックには、この論理回路が複数並べられており、TFTのゲート電極101が、集積回路ブロックの入力配線に、ドレイン電極104が、集積回路ブロックの出力配線にそれぞれ対応し、ゲート絶縁膜102が、入力配線と出力配線を分離する絶縁膜となる。図2に示された、マトリックス配線交差接続部は、ゲート電極101が、別の集積回路ブロックの論理回路を構成するTFTの、ドレイン電極105と交差する様子を表している。接続部周辺の絶縁膜102および107が開口されており、印刷法により導電性材料がこの開口部に充填されて形成される接続配線109により、ゲート電極101と、ドレイン電極105を接続する。   In the integrated circuit block of FIG. 1, a plurality of logic circuits are arranged, the TFT gate electrode 101 corresponds to the input wiring of the integrated circuit block, the drain electrode 104 corresponds to the output wiring of the integrated circuit block, The gate insulating film 102 becomes an insulating film that separates the input wiring and the output wiring. The matrix wiring cross-connection portion shown in FIG. 2 represents a state in which the gate electrode 101 intersects the drain electrode 105 of the TFT constituting the logic circuit of another integrated circuit block. The insulating films 102 and 107 around the connection portion are opened, and the gate electrode 101 and the drain electrode 105 are connected by a connection wiring 109 formed by filling the opening with a conductive material by a printing method.

このようにして、異なる集積回路ブロック間で、入力配線と出力配線の相互接続が、選択的に行われる。ここで、図2で示される符号100は薄膜基板、符号108は撥液性膜、図3で示される符号35はソース配線、符号36は出力ドレイン配線、符号37はゲート電極、符号38はドレイン電極、符号40はドレイン配線、符号41は配線接続開口部を示す。   In this manner, the interconnection of the input wiring and the output wiring is selectively performed between different integrated circuit blocks. Here, reference numeral 100 shown in FIG. 2 is a thin film substrate, reference numeral 108 is a liquid repellent film, reference numeral 35 shown in FIG. 3 is a source wiring, reference numeral 36 is an output drain wiring, reference numeral 37 is a gate electrode, and reference numeral 38 is a drain. Reference numeral 40 denotes a drain wiring, and reference numeral 41 denotes a wiring connection opening.

[基本的な製造工程]
第1の実施例におけるTFTは、ゲート電極が半導体層より下にある、ボトムゲート構造の有機半導体トランジスタの例である。本例では、ゲート電極、ソース/ドレイン電極、半導体層、配線接続用導電性材料を、例として塗布または滴下または印刷製法により加工する。このため、フレキシブルな薄膜基板上に、直接TFTを簡便な方法で形成することができる。
[Basic manufacturing process]
The TFT in the first embodiment is an example of an organic semiconductor transistor having a bottom gate structure in which a gate electrode is below the semiconductor layer. In this example, the gate electrode, the source / drain electrode, the semiconductor layer, and the conductive material for wiring connection are processed by, for example, coating, dropping, or printing. For this reason, a TFT can be directly formed on a flexible thin film substrate by a simple method.

この薄膜トランジスタ装置の製造工程を、図2に示した装置の断面構造を例にとり、図5a〜図5e、図6の断面構造図を用いて説明する。このTFTは、塗布印刷製法を用い、全てのプロセス温度が200℃以下であるため、耐熱性の低い薄型基板上に直接TFTを形成することが可能である。   The manufacturing process of this thin film transistor device will be described with reference to the cross-sectional structure diagrams of FIGS. 5a to 5e and FIG. 6, taking the cross-sectional structure of the device shown in FIG. 2 as an example. Since this TFT uses a coating printing method and all process temperatures are 200 ° C. or less, it is possible to directly form a TFT on a thin substrate with low heat resistance.

先ず、ボトムゲート構造TFTの製造工程を説明する。図5aに示すように、面積が例えば概ね20cm×30cm程度で、膜厚が例えば100μm以下の薄いプラスチックフィルム、紙、などのフレキシブルな薄膜基板100の上に、印刷製法により、膜厚が50nm〜100nm程度のゲート電極配線101を設けた後に、膜厚が100nm〜500nm程度の、塗布型のゲート絶縁膜102を塗布する。   First, the manufacturing process of the bottom gate structure TFT will be described. As shown in FIG. 5a, on a flexible thin film substrate 100 such as a thin plastic film or paper having an area of approximately 20 cm × 30 cm and a film thickness of, for example, 100 μm or less, a film thickness of 50 nm to After the gate electrode wiring 101 having a thickness of about 100 nm is provided, a coating type gate insulating film 102 having a thickness of about 100 nm to 500 nm is applied.

次に図5bに示すように、例えばAuやAgやCu材料の金属インクを用いて、例えば反転オフセット印刷、インクジェットのような、高精度の印刷パターニング技術により、膜厚が10nm〜100nm程度のソースおよびドレイン電極配線103、104、105を、選択的に塗布する。この時、ソースおよびドレイン電極の幅と間隔は、図3のソース電極32、ドレイン電極33、ソース電極39は例えば5μm程度、あるいはそれ以下であり、長い配線となるソース配線35、出力ドレイン配線36、ドレイン配線40は、例えば20μm以上である。この電極配線は、例えばマスクを必要としないダイレクト露光装置を用いたホトリソグラフィ技術により、CuやAlなどのほかの配線材料をパターニングすることも可能である。   Next, as shown in FIG. 5b, a source having a film thickness of about 10 nm to 100 nm by using a metal ink of, for example, Au, Ag, or Cu material and a high-precision printing patterning technique such as reverse offset printing or inkjet. The drain electrode wirings 103, 104, and 105 are selectively applied. At this time, the width and interval of the source and drain electrodes are about 5 μm or less for the source electrode 32, the drain electrode 33, and the source electrode 39 in FIG. The drain wiring 40 is, for example, 20 μm or more. For this electrode wiring, for example, other wiring materials such as Cu and Al can be patterned by a photolithography technique using a direct exposure apparatus that does not require a mask.

次に、例えばインクジェットやフレキソのような印刷製法により、塗布型低分子有機半導体膜106を選択的に塗布する。ここで、半導体層のパターニングの方法としては、塗布法や滴下法により半導体膜を形成した後に、パターニングすることや、マスク蒸着により選択的に半導体膜を形成することも可能である。こうして、ボトムゲート構造TFTの主要な部分を形成する。   Next, the coating type low molecular organic semiconductor film 106 is selectively applied by a printing method such as inkjet or flexo. Here, as a method for patterning the semiconductor layer, it is possible to form a semiconductor film by a coating method or a dropping method, and then pattern the semiconductor film or selectively form a semiconductor film by mask vapor deposition. In this way, the main part of the bottom gate TFT is formed.

この後図5cに示すように、膜厚が1μm程度の親液性の保護絶縁膜107と、膜厚が20nm以下の撥液性の絶縁膜、もしくは撥液基を有するSAM膜108を塗布する。なお、ここで撥液性、親液性とは、接続配線形成用の導電性材料の溶液に対する性質を言う。   Thereafter, as shown in FIG. 5c, a lyophilic protective insulating film 107 having a thickness of about 1 μm and a lyophobic insulating film having a thickness of 20 nm or less, or a SAM film 108 having a lyophobic group are applied. . Here, the liquid repellency and the lyophilic property refer to properties of the conductive material for forming the connection wiring with respect to the solution.

次に図5dに示すように、ゲート電極配線101とドレイン電極配線105の交差部周辺の絶縁膜102、107、108を、選択エッチングやレーザー加工により開口する。こうして、配線接続部のゲート電極配線101とドレイン電極配線105を、一部露出する。   Next, as shown in FIG. 5d, the insulating films 102, 107, and 108 around the intersection of the gate electrode wiring 101 and the drain electrode wiring 105 are opened by selective etching or laser processing. Thus, a part of the gate electrode wiring 101 and the drain electrode wiring 105 in the wiring connecting portion is exposed.

次に、使用現場で配線の接続を行うまでの間、一部露出したゲート電極配線101とドレイン電極配線105を、塵、埃、キズなどから保護するため、図5eに示すように、保護フィルム110を貼り付ける。この保護フィルムは、膜厚が概ね100μmか、それ以下の、ポリエチレン、ポリプロピレン、ポリエステル、ポリイミド、ポリ塩化ビニルなどの材料からなる薄膜に、ゴム系やアクリル系の接着剤の層を設けたフィルムであり、使用時に剥離が容易なように、適度な粘着力を持たせる。   Next, in order to protect the partially exposed gate electrode wiring 101 and drain electrode wiring 105 from dust, dirt, scratches and the like until the wiring is connected at the site of use, as shown in FIG. 110 is pasted. This protective film is a film in which a rubber or acrylic adhesive layer is provided on a thin film made of a material such as polyethylene, polypropylene, polyester, polyimide, polyvinyl chloride or the like having a film thickness of approximately 100 μm or less. Yes, it should have a suitable adhesive strength so that it can be easily peeled off during use.

この保護フィルムを貼り付ける領域は、薄膜基板全面でもよいが、使用現場で選択的に相互接続を行うマトリックス配線領域を含む一部でも、本実施例の効果を得られる。また、この保護フィルムは、塗布型絶縁膜材料を直接塗布、乾燥して形成することも可能である。但し、薄膜トランジスタ装置を清浄な室内で梱包し、使用現場へ短時間で運搬して接続配線を形成する場合には、上記保護フィルムは設けなくてもよい。   The area to which the protective film is applied may be the entire surface of the thin film substrate, but the effect of this embodiment can be obtained even in a part including the matrix wiring area that is selectively interconnected at the site of use. The protective film can also be formed by directly applying and drying a coating type insulating film material. However, when the thin film transistor device is packed in a clean room and transported to a use site in a short time to form the connection wiring, the protective film may not be provided.

このようにして予め用意された集積回路搭載薄膜基板に、使用現場で任意の回路を形成する。まず図6に示すように、保護フィルム110を剥離する。この剥離は、次の作業において、印刷機に基板をセットする前に手動で剥がしても良いが、印刷機に剥離装置を装備して、自動で行ってもよい。   In this way, an arbitrary circuit is formed on the integrated circuit mounting thin film substrate prepared in advance at the site of use. First, as shown in FIG. 6, the protective film 110 is peeled off. In the next operation, the peeling may be performed manually before setting the substrate on the printing press, or may be performed automatically by installing a peeling device on the printing press.

次に、使用者の要求に応じた回路システム構成のために、必要な論理回路の接続を行う。例えばインクジェットのような印刷機111を、開口部に位置合せを行って、塗布型導電性材料109’を、必要な箇所にのみ選択的に充填する。この時、開口部の水平方向の幅は50μm前後であり、印刷機111の印刷ヘッドの開口部への位置合せに、30μm程度のずれが生じても、開口部内部のゲート絶縁膜102と、保護絶縁膜107の側面は親液性であり、最上層の膜108が撥液性であるため、開口部にのみ塗布型導電性材料109’を充填することができる。   Next, necessary logic circuits are connected for the circuit system configuration according to the user's request. For example, a printing machine 111 such as an ink jet is aligned with the opening, and the coating-type conductive material 109 ′ is selectively filled only in necessary portions. At this time, the horizontal width of the opening is about 50 μm, and even if a misalignment of about 30 μm occurs in the alignment of the printing head of the printing machine 111 with the gate insulating film 102 inside the opening, Since the side surface of the protective insulating film 107 is lyophilic and the uppermost film 108 is liquid repellent, only the opening can be filled with the coating conductive material 109 ′.

このように、選択的にこの開口部に金属インクや、塗布型導電性有機材料を充填し、室温又は100℃以下の温度にて乾燥して接続配線109を形成し、回路の形成に必要なゲート電極配線とドレイン電極配線の接続を行う。例えば図3で、ゲート電極配線37と、ドレイン電極配線40の接続は、この製造工程で開口部41を設け、導電性材料を充填して接続配線109を形成することにより行う。   In this way, the opening is selectively filled with metal ink or a coating type conductive organic material, and dried at room temperature or a temperature of 100 ° C. or lower to form the connection wiring 109, which is necessary for forming a circuit. The gate electrode wiring and the drain electrode wiring are connected. For example, in FIG. 3, the gate electrode wiring 37 and the drain electrode wiring 40 are connected by providing the opening 41 in this manufacturing process and filling the conductive material to form the connection wiring 109.

なお、印刷機111の印刷ヘッドと開口部41との位置合わせの方法としては、配線の位置精度が概ね数十μm程度であるため、通常の印刷機への紙の供給の要領で、基板の位置合わせにより印刷ヘッドと開口部の位置合わせを行うが、さらに確実に行う必要がある場合には、配線の形成時に、予め合わせマークをパターニングしておいて、印刷機にこの合わせパターンの認識と位置合わせ機構を設けて、導電性材料の印刷時により精度良く開口部に位置合わせを行うことも可能である。   As a method of aligning the print head of the printing machine 111 and the opening 41, the positional accuracy of the wiring is about several tens of μm. Therefore, in the procedure of supplying paper to a normal printing machine, Alignment of the print head and the opening is performed by alignment, but if it is necessary to do it more reliably, the alignment mark is patterned in advance when the wiring is formed, and the printer recognizes the alignment pattern. It is also possible to provide an alignment mechanism so as to align the opening with higher accuracy when printing the conductive material.

この時、導電性材料109’を充填しない開口部はそのままでも良いが、導電性材料の印刷を行った後で、開口部全体を覆う保護フィルムを貼り付けても良い。さらには、導電性材料109’を充填しない開口部に、例えばインクジェットのような印刷機により、塗布型有機高分子絶縁膜を充填することも可能である。この場合、インクジェットのヘッドを、導電性材料用と絶縁膜材料用に複数本用意し、インクジェット印刷機で複数色を塗布する要領で接続部と非接続部を塗り分ければよい。   At this time, the opening not filled with the conductive material 109 ′ may be left as it is, but after the conductive material is printed, a protective film covering the entire opening may be attached. Furthermore, it is also possible to fill the coating-type organic polymer insulating film into the opening not filled with the conductive material 109 ′ by a printing machine such as an ink jet. In this case, a plurality of inkjet heads may be prepared for the conductive material and the insulating film material, and the connection portion and the non-connection portion may be separately applied in the manner of applying a plurality of colors with an inkjet printer.

こうして、図2に示すように、ゲート電極配線101とドレイン電極配線105の接続を接続配線109により行い、図1に示すように、導電性材料を用いて形成された接続配線7、8により、選択的に入力配線と出力配線を接続することができる。   In this way, as shown in FIG. 2, the gate electrode wiring 101 and the drain electrode wiring 105 are connected by the connection wiring 109, and as shown in FIG. 1, by the connection wirings 7 and 8 formed using the conductive material, Input wiring and output wiring can be selectively connected.

さらに使用現場で、この配線の接続状態を検査するために、予め配線形成時に、測定パッドを設けておき、これに探針を当てて、接続状態を電気的に測定する。例えば出力配線3と入力配線4を、導電性材料を用いて形成した接続配線7により接続した時に、測定パッド50と51に探針を当てて、導通状態を検査する。同様に、出力配線5と入力配線6を、導電性材料を用いて形成した接続配線8により接続した時に、測定パッド52と53に探針を当てて、導通状態を検査する。導通がない場合は、再度導電性材料を充填する。このようにして、入力配線と出力配線の接続を、確実に行うことができる。   Further, in order to inspect the connection state of the wiring at the site of use, a measurement pad is provided in advance at the time of wiring formation, and a probe is applied to this to measure the connection state electrically. For example, when the output wiring 3 and the input wiring 4 are connected by the connection wiring 7 formed using a conductive material, a probe is applied to the measurement pads 50 and 51 to inspect the conduction state. Similarly, when the output wiring 5 and the input wiring 6 are connected by the connection wiring 8 formed using a conductive material, a probe is applied to the measurement pads 52 and 53 to inspect the conduction state. If there is no continuity, the conductive material is filled again. In this way, the input wiring and the output wiring can be reliably connected.

本実施例で使用した薄膜基板100は、例えば、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリカーボネート、ポリイミド、ポリエーテルスルホンなどのプラスチック基板や、紙、が実施可能であるが、本実施例に限ったものではなく、金属薄膜、ガラス基板や、印刷が可能なあらゆるものに、本実施例のTFTを形成することができる。   The thin film substrate 100 used in the present embodiment can be implemented by, for example, a plastic substrate such as polyethylene terephthalate, polyethylene naphthalate, polycarbonate, polyimide, polyethersulfone, or paper, but is not limited to this embodiment. However, the TFT of this embodiment can be formed on a metal thin film, a glass substrate, or anything that can be printed.

ゲート電極101、ソース/ドレイン電極配線103、104、105用の電極配線材料は、Agインク、Auインク、Cuインクなどの金属インクや、PEDOT(ポリエチレンダイオキシチオフェン)のような導電性有機材料、透明導電体材料、Al電極配線材料などが可能である。ゲート絶縁膜102や保護絶縁膜107用の塗布型絶縁膜は、エポキシ、ベンゾシクロブテン、ポリメチルメタクリレート、ポリビニルアルコール、ポリイミド、ポリパーフルオロアルキニルビイルエーテル、ポリアクリレートなどの有機高分子絶縁膜や、塗布型SiO膜などが可能である。 The electrode wiring materials for the gate electrode 101 and the source / drain electrode wirings 103, 104, 105 are metal inks such as Ag ink, Au ink, Cu ink, conductive organic materials such as PEDOT (polyethylene dioxythiophene), transparent Conductor materials, Al electrode wiring materials, and the like are possible. Coating type insulating films for the gate insulating film 102 and the protective insulating film 107 are organic polymer insulating films such as epoxy, benzocyclobutene, polymethyl methacrylate, polyvinyl alcohol, polyimide, polyperfluoroalkynyl biyl ether, polyacrylate, A coating-type SiO 2 film or the like is possible.

半導体層106用の塗布型有機半導体材料は、p型半導体として、ペンタセン、その誘導体、トリイソプロピルシリルエチニルペンタセン、トリエチルシリルエチニルアントラダイチオフェン、テトラベンゾポルフィリンなどのような低分子有機材料、P3HT(ポリ3ヘキシルチオフェン)、F8T2(フルオレンチオフェン共重合体)などのような高分子有機材料であり、n型半導体として、ヘキサデカフルオロ銅フタロシアニンやペリレンジイミド誘導体などが可能である。   Coating type organic semiconductor materials for the semiconductor layer 106 include p-type semiconductors such as pentacene, derivatives thereof, low molecular organic materials such as triisopropylsilylethynylpentacene, triethylsilylethynylanthradithiophene, tetrabenzoporphyrin, P3HT (poly 3 hexylthiophene), F8T2 (fluorenethiophene copolymer), and the like, and n-type semiconductors include hexadecafluorocopper phthalocyanine and perylene diimide derivatives.

更には、例えば塗布型酸化物半導体や、塗布型Siなども可能である。接続配線109用の導電性材料は、Agインク、Auインク、Cuインクなどの金属インクや、PEDOT(ポリエチレンダイオキシチオフェン)のような導電性有機材料が可能である。   Furthermore, for example, a coating type oxide semiconductor, coating type Si, or the like is also possible. The conductive material for the connection wiring 109 can be a metal ink such as Ag ink, Au ink, or Cu ink, or a conductive organic material such as PEDOT (polyethylene dioxythiophene).

その電極や半導体層の製法としては、例えばインクジェット印刷法、フレキソ印刷法、オフセット印刷法、グラビア印刷法、電子写真法、ディスペンサ法などの通常の印刷製法や、他にはメッキ法、蒸着法、スパッタ法などが可能である。   Examples of the production method of the electrode and the semiconductor layer include an inkjet printing method, a flexographic printing method, an offset printing method, a gravure printing method, an electrophotographic method, and a normal printing production method such as a dispenser method. Sputtering can be used.

本実施例によれば、複数の集積回路ブロックを有し、使用現場で配線を行うことにより回路システムを構築することのできる薄膜トランジスタ装置およびその製造方法を提供することができる。また、前記薄膜トランジスタ装置の表面に保護フィルムを形成し、使用現場で剥離することにより、接続配線形成までの間、一部露出したゲート電極配線やドレイン電極配線を塵、埃、傷などから保護することができる。また、配線の接続状態を検査するための測定パッドを設けておくことにより、使用現場で形成した接続配線の導通状態を検査することができる。また、前記薄膜トランジスタ装置に設けた親液性保護絶縁膜上面に撥液性を有する材料膜を形成することにより、使用現場で接続配線用導電材料が接続開口部からずれた位置に供給されても、開口部内へ引き込まれ、良好な接続配線を形成することができる。   According to the present embodiment, it is possible to provide a thin film transistor device having a plurality of integrated circuit blocks and capable of constructing a circuit system by performing wiring at a use site, and a manufacturing method thereof. In addition, a protective film is formed on the surface of the thin film transistor device and peeled off at the site of use to protect partially exposed gate electrode wiring and drain electrode wiring from dust, dust, scratches, etc. until connection wiring formation. be able to. Further, by providing a measurement pad for inspecting the connection state of the wiring, it is possible to inspect the conduction state of the connection wiring formed at the use site. Further, by forming a liquid repellent material film on the upper surface of the lyophilic protective insulating film provided in the thin film transistor device, even if the conductive material for connection wiring is supplied to a position shifted from the connection opening at the site of use. Then, it can be drawn into the opening and a good connection wiring can be formed.

第2の実施例について図7を用いて説明する。なお、発明を実施するための形態の欄や実施例1に記載され、本実施例に未記載の事項はそれらと同様である。   A second embodiment will be described with reference to FIG. In addition, it describes in the column of the form for inventing and Example 1, and the matter which is not described in a present Example is the same as those.

図7は、本実施例に係る記憶装置(薄膜トランジスタ装置)周辺の集積回路相互の接続を説明する概略平面図であり、水平方向の周辺回路10と、垂直方向の周辺回路11と、マトリックス配線の一部を示している。水平方向の周辺回路10のブロックは、各記憶ビットのデータ線選択回路、読み出し回路、バッファ回路などから構成され、垂直方向の周辺回路11のブロックは、各ワード線選択回路、バッファ回路などから構成され、集積回路12のブロックは、デコーダー回路、クロック発生回路などから構成される。データ線である水平方向に並んだ配線13と、ワード線である垂直方向に並んだ配線14が、網目状に交差したマトリックス配線を形成し、各交差部の一部で水平方向に並んだ配線13と垂直方向に並んだ配線14が、絶縁膜の開口部に導電性材料が充填され手形成された接続配線15により、選択的に接続される。この接続の有無により、1ビットの記憶が行われる。   FIG. 7 is a schematic plan view for explaining the connection between the integrated circuits around the memory device (thin film transistor device) according to the present embodiment. The horizontal peripheral circuit 10, the vertical peripheral circuit 11, and the matrix wiring are shown in FIG. Some are shown. A block of the peripheral circuit 10 in the horizontal direction is constituted by a data line selection circuit, a read circuit, a buffer circuit, etc. for each storage bit, and a block of the peripheral circuit 11 in the vertical direction is constituted by each word line selection circuit, a buffer circuit, etc. The block of the integrated circuit 12 includes a decoder circuit, a clock generation circuit, and the like. Wirings 13 arranged in the horizontal direction as data lines and wirings 14 arranged in the vertical direction as word lines form a matrix wiring intersecting in a mesh pattern, and wirings arranged in a horizontal direction at a part of each intersection. Wirings 14 arranged in a direction perpendicular to 13 are selectively connected by connection wirings 15 formed by manually filling conductive material in the openings of the insulating film. One bit is stored depending on the presence or absence of this connection.

この接続状態の検査も実施例1と同様に、測定パッド(配線13、14の端部なので、図7には図示されていない)に探針を当てることにより、電気的に測定する。別の方法として、導電性材料を充填後、記憶装置の読取装置により情報を読み取って検査することも可能である。この場合には測定パッドは不要である。このようにして導通状態を検査し、導通がない場合は、再度導電性材料を充填することにより、配線の接続を確実に行うことができる。   Similarly to the first embodiment, the connection state is also electrically measured by applying a probe to a measurement pad (not shown in FIG. 7 because it is the end of the wirings 13 and 14). As another method, after filling with a conductive material, information can be read and inspected by a reading device of a memory device. In this case, no measurement pad is required. In this way, when the continuity state is inspected and there is no continuity, the wiring can be reliably connected by filling the conductive material again.

この記憶装置の周辺回路、集積回路を構成するTFTと、配線接続部の断面構造や、その製造方法は、実施例1と同じである。本実施例でも、予め用意された周辺回路、および集積回路、およびマトリックス配線搭載薄膜基板上で、塗布型導電性材料を用いた印刷製法により、水平方向に並んだ配線と垂直方向に並んだ配線の接続を選択的に行うため、使用者や顧客の要求に応じた任意の記憶ビットの書き込みを、使用現場で印刷製法により行うことができる。   The cross-sectional structure of the TFT constituting the peripheral circuit and integrated circuit of this memory device, the wiring connection portion, and the manufacturing method thereof are the same as in the first embodiment. Also in this embodiment, the wiring arranged in the horizontal direction and the wiring arranged in the vertical direction on the peripheral circuit, the integrated circuit, and the matrix wiring mounting thin film substrate prepared in advance by the printing method using the coating type conductive material. Therefore, it is possible to write an arbitrary storage bit according to a request from the user or customer by a printing method at the use site.

本実施例によれば、実施例1と同様の効果を得ることができる。また、薄膜トランジスタ装置として、記憶装置を提供できる。   According to the present embodiment, the same effect as in the first embodiment can be obtained. Further, a memory device can be provided as the thin film transistor device.

第3の実施例について図8を用いて説明する。なお、発明を実施するための形態の欄や実施例1、実施例2に記載され、本実施例に未記載の事項はそれらと同様である。   A third embodiment will be described with reference to FIG. In addition, it describes in the column of the form for inventing, Example 1, and Example 2, and the matter which is not described in a present Example is the same as them.

図8は、実施例3に係る集積回路を構成するTFTと、マトリックス配線交差接続部の断面構造を示す。   FIG. 8 shows a cross-sectional structure of TFTs constituting the integrated circuit according to the third embodiment and matrix wiring cross-connecting portions.

本実施例3では、ゲート電極が半導体層より上にある、トップゲート構造の半導体トランジスタを例にとった。図8により、製造方法の概略を説明する。先ず、フレキシブルな薄膜基板120の上に、膜厚が10nm〜100nm程度のソースおよびドレイン電極配線121、122を設ける。   In Example 3, a semiconductor transistor having a top gate structure in which the gate electrode is above the semiconductor layer is taken as an example. The outline of the manufacturing method will be described with reference to FIG. First, source and drain electrode wirings 121 and 122 having a thickness of about 10 nm to 100 nm are provided on a flexible thin film substrate 120.

次に、半導体膜123を選択的に設けた後、膜厚が100nm〜500nm程度の親液性のゲート絶縁膜124を形成する。次に、膜厚が50nm〜100nm程度のゲート電極配線125、126を形成する。こうして、トップゲート構造TFTの主要な部分を形成する。この後、膜厚が20nm以下の撥液性の絶縁膜、もしくは撥液基を有するSAM膜127を塗布する。なお、絶縁膜と導電膜の両者に対して同時に濡れ性が得られないSAM膜を用いる場合には、少なくとも絶縁膜の開口部周辺上に形成すればよい。   Next, after the semiconductor film 123 is selectively provided, a lyophilic gate insulating film 124 with a thickness of about 100 nm to 500 nm is formed. Next, gate electrode wirings 125 and 126 having a film thickness of about 50 nm to 100 nm are formed. Thus, the main part of the top gate structure TFT is formed. Thereafter, a liquid repellent insulating film having a film thickness of 20 nm or less or a SAM film 127 having a liquid repellent group is applied. Note that in the case of using a SAM film that does not provide wettability to both the insulating film and the conductive film, it may be formed at least on the periphery of the opening of the insulating film.

次に、ドレイン電極配線122とゲート電極配線126の交差部周辺の絶縁膜124、127を、選択エッチングやレーザー加工により開口する。こうして、配線接続部のドレイン電極配線122とゲート電極配線126を、一部露出する。   Next, the insulating films 124 and 127 around the intersection of the drain electrode wiring 122 and the gate electrode wiring 126 are opened by selective etching or laser processing. In this way, the drain electrode wiring 122 and the gate electrode wiring 126 in the wiring connection part are partially exposed.

このようにして予め用意された集積回路搭載薄膜基板に、使用現場で使用者の要求に応じた任意のシステム構成のために、必要な回路の接続を行う。そのために、必要な箇所の開口部にのみ、導電性材料を選択的に充填して接続配線128を形成する。こうして、図8に示すように、ドレイン電極配線122とゲート電極配線126の接続を行い、図1や図7に示すように、選択的にマトリックス配線を相互に接続することができる。   In this manner, necessary circuits are connected to the integrated circuit-mounted thin film substrate prepared in advance for an arbitrary system configuration in accordance with the user's request at the site of use. For this purpose, the connection wiring 128 is formed by selectively filling the conductive material only in the opening portions where necessary. Thus, the drain electrode wiring 122 and the gate electrode wiring 126 are connected as shown in FIG. 8, and the matrix wirings can be selectively connected to each other as shown in FIGS.

本実施例によれば、実施例1と同様の効果を得ることができる。また、トップゲート構造の半導体トランジスタを有する薄膜トランジスタ装置およびその製造方法を提供することができる。   According to the present embodiment, the same effect as in the first embodiment can be obtained. In addition, a thin film transistor device including a top-gate semiconductor transistor and a method for manufacturing the same can be provided.

第4の実施例について図9を用いて説明する。なお、発明を実施するための形態の欄や実施例1、実施例2に記載され、本実施例に未記載の事項はそれらと同様である。   A fourth embodiment will be described with reference to FIG. In addition, it describes in the column of the form for inventing, Example 1, and Example 2, and the matter which is not described in a present Example is the same as them.

図9は、実施例4に係る集積回路を構成するTFTと、マトリックス配線交差接続部の断面構造を示す。   FIG. 9 shows a cross-sectional structure of a TFT constituting the integrated circuit according to the fourth embodiment and a matrix wiring cross-connecting portion.

実施例4は、実施例1と同様にゲート電極が半導体層より下にある、ボトムゲート構造の半導体トランジスタの例である。図9により、製造方法の概略を説明する。先ず、フレキシブルな薄膜基板140の上に、膜厚が50nm〜100nm程度のゲート電極配線141を設けた後、膜厚が100nm〜500nm程度のゲート絶縁膜142を形成する。   Example 4 is an example of a bottom-gate semiconductor transistor in which the gate electrode is below the semiconductor layer as in Example 1. The outline of the manufacturing method will be described with reference to FIG. First, a gate electrode wiring 141 having a thickness of about 50 nm to 100 nm is provided on a flexible thin film substrate 140, and then a gate insulating film 142 having a thickness of about 100 nm to 500 nm is formed.

次に、膜厚が10nm〜100nm程度のソースおよびドレイン電極配線143、144、145を形成した後、半導体膜146を選択的に設ける。こうして、ボトムゲート構造TFTの主要な部分を形成する。次に、膜厚が1μm程度の親液性の保護絶縁膜147を形成した後、絶縁膜142、147の開口と配線148をパターニングして、回路を形成する。   Next, after forming source and drain electrode wirings 143, 144, and 145 having a thickness of about 10 nm to 100 nm, a semiconductor film 146 is selectively provided. In this way, the main part of the bottom gate TFT is formed. Next, after forming a lyophilic protective insulating film 147 having a thickness of about 1 μm, the openings of the insulating films 142 and 147 and the wiring 148 are patterned to form a circuit.

次に、膜厚が20nm以下の撥液性の絶縁膜、もしくは撥液基を有するSAM膜149を設ける。なお、絶縁膜と導電膜の両者に対して同時に濡れ性が得られないSAM膜を用いる場合には、少なくとも絶縁膜の開口部周辺上に形成すればよい。次に、ゲート電極配線141とドレイン電極配線145の交差部周辺の絶縁膜142、147、149を、選択エッチングやレーザー加工により開口する。こうして、配線接続部のゲート電極配線141とドレイン電極配線145を、一部露出する。   Next, a liquid repellent insulating film having a thickness of 20 nm or less or a SAM film 149 having a liquid repellent group is provided. Note that in the case of using a SAM film that does not provide wettability to both the insulating film and the conductive film, it may be formed at least on the periphery of the opening of the insulating film. Next, the insulating films 142, 147, and 149 around the intersection of the gate electrode wiring 141 and the drain electrode wiring 145 are opened by selective etching or laser processing. In this way, the gate electrode wiring 141 and the drain electrode wiring 145 in the wiring connection part are partially exposed.

このようにして予め用意された集積回路搭載薄膜基板に、使用現場で使用者や顧客の要求に応じた任意のシステム構成のために、必要な回路の接続を行う。そのために、必要な箇所の開口部にのみ、導電性材料を選択的に充填し、接続配線150を形成する。こうして、図9に示すように、ゲート電極配線141とドレイン電極配線145の接続を行い、図1や図7に示すように、選択的にマトリックス配線を相互に接続することができる。   In this way, necessary circuits are connected to the integrated circuit-mounted thin film substrate prepared in advance for an arbitrary system configuration in accordance with the demands of users and customers at the site of use. For this purpose, only a necessary portion of the opening is selectively filled with a conductive material, and the connection wiring 150 is formed. In this way, the gate electrode wiring 141 and the drain electrode wiring 145 are connected as shown in FIG. 9, and the matrix wirings can be selectively connected to each other as shown in FIGS.

本実施例においても、実施例1と同様の効果を得ることができる。   Also in this embodiment, the same effect as that of Embodiment 1 can be obtained.

第5の実施例について図10a〜図10cを用いて説明する。なお、発明を実施するための形態の欄や実施例1、実施例2に記載され、本実施例に未記載の事項はそれらと同様である。   A fifth embodiment will be described with reference to FIGS. 10a to 10c. In addition, it describes in the column of the form for inventing, Example 1, and Example 2, and the matter which is not described in a present Example is the same as them.

図10a〜図10cは、実施例5に係る薄膜トランジスタ装置の製造工程を示す図で、集積回路を構成するTFTと、マトリックス配線交差接続部の断面構造を示す。   10A to 10C are diagrams showing a manufacturing process of the thin film transistor device according to the fifth embodiment, and show a cross-sectional structure of a TFT constituting an integrated circuit and a matrix wiring cross-connecting portion.

実施例5も、ボトムゲート構造の半導体トランジスタの例である。図10a〜図10cにより、製造方法の概略を説明する。先ず、フレキシブルな薄膜基板160の上に、膜厚が50nm〜100nm程度のゲート電極配線161を設けた後、例えばインクジェットのような印刷機を用いて、塗布型ゲート絶縁膜162を、全面ではなくゲート電極配線とソースドレイン電極配線の交差部にみの、膜厚が100nm〜500nm程度になるように選択的に滴下する。この時、回路構成上、ゲート電極配線とソースドレイン電極配線を接続する必要がある箇所には、ゲート絶縁膜162を滴下しない。   Example 5 is also an example of a semiconductor transistor having a bottom gate structure. The outline of the manufacturing method will be described with reference to FIGS. First, after a gate electrode wiring 161 having a film thickness of about 50 nm to 100 nm is provided on a flexible thin film substrate 160, a coating type gate insulating film 162 is not formed on the entire surface by using a printing machine such as an inkjet. The film is selectively dropped so that the film thickness is about 100 nm to 500 nm only at the intersection of the gate electrode wiring and the source / drain electrode wiring. At this time, the gate insulating film 162 is not dropped in a portion where it is necessary to connect the gate electrode wiring and the source / drain electrode wiring in the circuit configuration.

次に、膜厚が10nm〜100nm程度のソースおよびドレイン電極配線163、164、165を形成した後、半導体膜166を選択的に設ける。こうして、ボトムゲート構造TFTの主要な部分を形成する(図10a)。   Next, after forming source and drain electrode wirings 163, 164, and 165 having a thickness of about 10 nm to 100 nm, a semiconductor film 166 is selectively provided. Thus, the main part of the bottom gate structure TFT is formed (FIG. 10a).

次に、膜厚が1μm程度の保護絶縁膜167を形成した後、マトリックス配線領域全体を囲うように、絶縁膜162、167を、エッチングやレーザー加工により開口する。こうして、マトリックス配線領域のゲート電極配線161とドレイン電極配線165を、一部露出する(図10b)。   Next, after forming a protective insulating film 167 having a thickness of about 1 μm, the insulating films 162 and 167 are opened by etching or laser processing so as to surround the entire matrix wiring region. Thus, the gate electrode wiring 161 and the drain electrode wiring 165 in the matrix wiring region are partially exposed (FIG. 10b).

このようにして予め用意された集積回路搭載薄膜基板に、使用現場で使用者や顧客の要求に応じた任意のシステム構成のために、必要な回路の接続を行う。そのために、必要な箇所にのみ、例えばインクジェットのような印刷機により、塗布型導電性材料を選択的に滴下して接続配線168を形成する(図10c)。こうして、ゲート電極配線161とドレイン電極配線165の接続を行い、図1や図7に示すように、選択的にマトリックス配線を相互に接続することができる。   In this way, necessary circuits are connected to the integrated circuit-mounted thin film substrate prepared in advance for an arbitrary system configuration in accordance with the demands of users and customers at the site of use. For that purpose, the connection type wiring material 168 is formed by selectively dropping the coating type conductive material only at a necessary portion by a printing machine such as an ink jet (FIG. 10C). In this manner, the gate electrode wiring 161 and the drain electrode wiring 165 are connected, and the matrix wirings can be selectively connected to each other as shown in FIGS.

本実施例においても、実施例1と同様の効果を得ることができる。さらに、保護絶縁膜上に撥液性膜を形成する必要がなく、製造工程が簡略化される。   Also in this embodiment, the same effect as that of Embodiment 1 can be obtained. Furthermore, it is not necessary to form a liquid repellent film on the protective insulating film, and the manufacturing process is simplified.

第6の実施例について図11を用いて説明する。なお、発明を実施するための形態の欄や実施例1〜実施例5のいずれかに記載され、本実施例に未記載の事項はそれらと同様である。   A sixth embodiment will be described with reference to FIG. In addition, it describes in the column of the form for inventing or any of Example 1- Example 5, and the matter which is not described in a present Example is the same as them.

第6の実施例は、保護フィルムの剥離帯電による素子破壊防止のための静電破壊防止ダイオードを、マトリックス配線に接続する例である。図11は、このダイオード接続を図7で示される記憶装置に適用したときの概略平面図である。   The sixth embodiment is an example in which an electrostatic breakdown preventing diode for preventing element breakdown due to peeling charging of the protective film is connected to the matrix wiring. FIG. 11 is a schematic plan view when this diode connection is applied to the memory device shown in FIG.

本実施例では、使用現場で配線の接続を行うまでの間、一部露出したゲート電極配線とドレイン電極配線を、塵、埃、キズなどから保護するフィルムを、例えば塗布型ポリイミド材料のような、塗布型有機絶縁膜材料の、塗布と乾燥により形成した。   In this embodiment, a film that protects the partially exposed gate electrode wiring and drain electrode wiring from dust, dirt, scratches, etc. until the wiring is connected at the site of use, such as a coating type polyimide material. The coating type organic insulating film material was formed by coating and drying.

薄膜トランジスタ装置を使用する現場で、この保護フィルムを剥離してから、配線交差部に導電性材料を選択的に設けて、マトリックス配線の相互間接続を行うが、この保護フィルム剥離工程での剥離帯電による素子破壊を防止するため、静電破壊防止ダイオード20および22を、それぞれデータ線である水平方向に並んだ配線13と、ワード線である垂直方向に並んだ配線14に接続した。このダイオードは、回路を構成するTFTのゲート電極とドレイン電極を接続する、いわゆるTFTのダイオード接続により形成した。符号21,23はグラウンド線を示す。   At the site where the thin film transistor device is used, the protective film is peeled off, and then a conductive material is selectively provided at the wiring intersections to connect the matrix wirings. In order to prevent element destruction due to the above, the electrostatic breakdown preventing diodes 20 and 22 are connected to the wiring 13 arranged in the horizontal direction as data lines and the wiring 14 arranged in the vertical direction as word lines, respectively. This diode was formed by so-called TFT diode connection in which the gate electrode and drain electrode of the TFT constituting the circuit were connected. Reference numerals 21 and 23 denote ground lines.

なお、保護フィルムを剥離する際、イオナイザーを稼動させてもよい。これにより、静電気を速やかに除電することができ、また帯電による塵埃の付着も低減できる。   In addition, when peeling a protective film, you may operate an ionizer. As a result, static electricity can be quickly eliminated, and dust adhesion due to charging can be reduced.

本実施例によれば、実施例1と同様の効果が得られる。さらに、静電破壊防止ダイオードを設けることにより、薄膜トランジスタ装置から保護フィルムを剥がす際に静電気が発生しても素子の破壊を防止することができる薄膜トランジスタ装置を提供できる。   According to the present embodiment, the same effect as in the first embodiment can be obtained. Furthermore, by providing an electrostatic breakdown prevention diode, a thin film transistor device can be provided that can prevent element breakdown even when static electricity is generated when the protective film is peeled off from the thin film transistor device.

第7の実施例について図12を用いて説明する。なお、発明を実施するための形態の欄や実施例1〜実施例6のいずれかに記載され、本実施例に未記載の事項はそれらと同様である。   A seventh embodiment will be described with reference to FIG. In addition, it describes in the column of the form for inventing and any of Example 1- Example 6, and the matter which is not described in a present Example is the same as them.

第7の実施例は、フレキシブルな薄膜基板に、多機能集積回路を設けた装置の例である。集積回路以外にも、表示装置や電池を具備し、RF−ID(adio requency IDentification;無線認識装置)と呼ばれる機能や、表示機能をあわせ持つ。この装置は、薄型軽量で曲がっても壊れない電子カードや、券や、商品などに貼り付けられる電子ラベルや、タグや、電子ペーパーなどに応用される。 The seventh embodiment is an example of an apparatus in which a multifunctional integrated circuit is provided on a flexible thin film substrate. Besides the integrated circuit also includes a display device and batteries, RF-ID; functions and called (R adio F requency ID entification wireless identification device), having both a display function. This device is applied to an electronic card that is thin and light and does not break even when bent, an electronic label attached to a ticket, a product, a tag, an electronic paper, or the like.

図12は、本実施例に係る多機能集積回路装置を、ブロック図で示した平面図である。各機能は、フレキシブルな薄膜基板200上に設けられており、例えば電子カードに応用される例では、面積が概ね5cm×10cm程度であり、膜厚が1mm前後の薄膜基板を用い、品物に貼り付ける電子ラベルの例では、面積が概ね10cm×15cm程度であり、膜厚が100μm以下の薄膜基板を用いる。   FIG. 12 is a plan view showing the multi-function integrated circuit device according to this embodiment in a block diagram. Each function is provided on a flexible thin film substrate 200. For example, in an example applied to an electronic card, an area is approximately 5 cm × 10 cm, and a thin film substrate having a film thickness of about 1 mm is used and attached to an article. In the example of the attached electronic label, a thin film substrate having an area of about 10 cm × 15 cm and a film thickness of 100 μm or less is used.

搭載機能としては、アンテナと容量よりなる共振回路201、ダイオードと容量よりなる整流・平滑回路202、TFTとダイオードと容量よりなる変調回路203、デジタル回路204、電池205、表示部206などである。デジタル回路204には、発振器、コード発生器、メモリ、演算回路などが含まれ、使用現場で印刷などの製法で相互接続するマトリックス配線は、このデジタル回路204のブロックに含まれる。電池205は、薄型でフレキシブルな太陽電池や充電可能な2次電池などで構成される。   The mounting functions include a resonance circuit 201 composed of an antenna and a capacitor, a rectification / smoothing circuit 202 composed of a diode and a capacitor, a modulation circuit 203 composed of a TFT, a diode and a capacitor, a digital circuit 204, a battery 205, and a display unit 206. The digital circuit 204 includes an oscillator, a code generator, a memory, an arithmetic circuit, and the like, and matrix wiring interconnected by a manufacturing method such as printing at a use site is included in the block of the digital circuit 204. The battery 205 includes a thin and flexible solar battery, a rechargeable secondary battery, and the like.

これらの各機能のブロックは、機能を実現する上で支障がない程度に、表示部206の下に配置することも可能である。表示部206は、例えば、薄型でフレキシブルなメモリ性反射表示装置や有機EL表示装置や液晶表示装置などの電子表示装置を設けたり、従来からの通常の印刷によるカード、券、ラベルなどの文字や絵柄の表示を行ったりする領域である。   These functional blocks can be arranged below the display unit 206 to the extent that there is no problem in realizing the functions. The display unit 206 includes, for example, an electronic display device such as a thin and flexible memory reflective display device, an organic EL display device, and a liquid crystal display device. This is an area where a picture is displayed.

これらの集積回路、および電池や表示装置などの機能装置を駆動する回路や配線は、これまでの実施例で説明したTFTと、それを構成する電極配線と、TFT容量と、TFTダイオードなどで構成され、使用する現場で必要に応じて、例えばインクジェットのような印刷製法により、デジタル回路204に含まれるマトリックス配線の相互接続を行う。   These integrated circuits and circuits and wirings for driving functional devices such as batteries and display devices are composed of the TFTs described in the above embodiments, electrode wirings constituting the TFTs, TFT capacitors, TFT diodes, and the like. If necessary, the matrix wirings included in the digital circuit 204 are interconnected by a printing method such as inkjet, as required at the site of use.

また、電池や表示装置などの機能装置は、塗布材料やラミネートフィルムで形成する。従って、本実施例の高機能フレキシブル集積回路装置は、フレキシブルな薄膜基板上に、印刷製法やラミネートフィルムの貼り付けなどの製法により、簡便に低コストで形成可能である。また、このような装置と製法を用いることにより、任意の回路形成やメモリへの書き込みも、使用現場で可能になる。   In addition, functional devices such as batteries and display devices are formed of a coating material or a laminate film. Therefore, the highly functional flexible integrated circuit device of this embodiment can be easily and inexpensively formed on a flexible thin film substrate by a manufacturing method such as a printing method or a laminate film. Further, by using such an apparatus and manufacturing method, it is possible to form an arbitrary circuit and write to a memory at the site of use.

以上に述べたような実施例においては、本発明の主旨を損なわない範囲で、基板面積、材料、パターニング寸法、仕様、製造条件、製造方法などいくつもの変更が可能である。また本装置の応用も、これらの実施例に限ったものではない。例えば、面積が概ね50cm×50cm程度の大面積センサーアレイや、面積が概ね1m×1m程度のガラス基板上の大画面アクティブマトリックス画像表示装置に対し、使用現場で配線することも可能である。また、これらの実施例ではTFTの製造方法として、塗布印刷法を例にとったが、これに限ったものではなく、例えばマスク蒸着やスパッタなどの真空成膜や、ホトリソグラフィ/エッチングなどのパターニング法を一部取り入れて組み合わせて、TFTや電極、配線を形成することもできる。   In the embodiments described above, various modifications such as the substrate area, material, patterning dimensions, specifications, manufacturing conditions, and manufacturing method can be made without departing from the spirit of the present invention. Also, the application of this apparatus is not limited to these embodiments. For example, a large area sensor array having an area of approximately 50 cm × 50 cm or a large screen active matrix image display device on a glass substrate having an area of approximately 1 m × 1 m can be wired at the site of use. In these embodiments, the coating printing method is used as an example of the TFT manufacturing method. However, the present invention is not limited to this. For example, vacuum film formation such as mask vapor deposition and sputtering, and patterning such as photolithography / etching. TFTs, electrodes, and wiring can also be formed by combining some methods.

以上、詳細に説明したが、本実施例によれば、特に、TFT集積回路基板と、フレキシブルな多機能集積回路装置、わけても薄型軽量性、耐衝撃性、フレキシブル性に優れ、簡便で製造コストを低減できる導電性材料の印刷製法により集積回路の接続が可能な、薄膜トランジスタ集積回路基板、多機能集積回路装置、およびその製造方法を提供することが出来る。さらに、これらの電子装置を数々の使用現場で応用することにより、薄型の多機能集積回路装置に、使用者や顧客の要望に応じて、その場で集積回路の形成や記憶装置の情報書き込みを行うことが可能になる。   As described above in detail, according to this embodiment, in particular, a TFT integrated circuit substrate and a flexible multi-function integrated circuit device, in particular, excellent in thin and light weight, impact resistance and flexibility, are simple and low in production cost. It is possible to provide a thin film transistor integrated circuit substrate, a multi-function integrated circuit device, and a manufacturing method thereof, which can be connected to an integrated circuit by a printing method of a conductive material that can be reduced. In addition, by applying these electronic devices at various usage sites, on-site formation of integrated circuits and writing of information on storage devices can be performed on thin multi-function integrated circuit devices according to the demands of users and customers. It becomes possible to do.

1、2…集積回路ブロック、3…出力配線、4…入力配線、5…出力配線、6…入力配線、7、8…接続配線、10…周辺回路、11…周辺回路、12…集積回路、13…配線、14…配線、15…接続配線、20…ダイオード、21…グラウンド線、22…ダイオード、23…グラウンド線、31…入力ゲート電極、32…ソース電極、33…ドレイン電極、34…半導体層、35…ソース配線、36…出力ドレイン配線、37…ゲート電極、38…ドレイン電極、39…ソース電極、40…ドレイン配線、41…配線接続開口部、50、51、52、53…配線接続検査用測定パッド、100…薄膜基板、101…ゲート電極、102…ゲート絶縁膜、103、104、105…ソース/ドレイン電極配線、106…半導体層、107…保護絶縁膜、108…撥液性膜、109’…導電性材料、109…接続配線、110…保護フィルム、111…印刷機、120…薄膜基板、121、122…ソース/ドレイン電極配線、123…半導体層、124…ゲート絶縁膜、125、126…ゲート電極、127…撥液性膜、128…接続配線、140…薄膜基板、141…ゲート電極、142…ゲート絶縁膜、143、144、145…ソース/ドレイン電極配線、146…半導体層、147…保護絶縁膜、148…配線、149…撥液性膜、150…接続配線、160…薄膜基板、161…ゲート電極、162…ゲート絶縁膜、163、164、165…ソース/ドレイン電極配線、166…半導体層、167…保護絶縁膜、168…接続配線、200…薄膜基板、201…共振回路、202…整流・平滑回路、203…変調回路、204…デジタル回路、205…電池、206…表示部。 DESCRIPTION OF SYMBOLS 1, 2 ... Integrated circuit block, 3 ... Output wiring, 4 ... Input wiring, 5 ... Output wiring, 6 ... Input wiring, 7, 8 ... Connection wiring, 10 ... Peripheral circuit, 11 ... Peripheral circuit, 12 ... Integrated circuit, DESCRIPTION OF SYMBOLS 13 ... Wiring, 14 ... Wiring, 15 ... Connection wiring, 20 ... Diode, 21 ... Ground line, 22 ... Diode, 23 ... Ground line, 31 ... Input gate electrode, 32 ... Source electrode, 33 ... Drain electrode, 34 ... Semiconductor Layer ... 35 ... Source wiring, 36 ... Output drain wiring, 37 ... Gate electrode, 38 ... Drain electrode, 39 ... Source electrode, 40 ... Drain wiring, 41 ... Wiring connection opening, 50, 51, 52, 53 ... Wiring connection Measurement pad for inspection, 100 ... thin film substrate, 101 ... gate electrode, 102 ... gate insulating film, 103, 104, 105 ... source / drain electrode wiring, 106 ... semiconductor layer, 107 ... Protective insulating film 108 ... Liquid repellent film 109 '... Conductive material 109 ... Connection wiring 110 ... Protective film 111 ... Printing machine 120 ... Thin film substrate 121, 122 ... Source / drain electrode wiring 123 ... Semiconductor layer 124 ... Gate insulating film 125, 126 ... Gate electrode 127 ... Liquid repellent film 128 ... Connection wiring 140 ... Thin film substrate 141 ... Gate electrode 142 142 Gate insulating film 143 Source / drain electrode wiring, 146... Semiconductor layer, 147... Protective insulating film, 148... Wiring, 149 .. liquid repellent film, 150. 164, 165 ... source / drain electrode wiring, 166 ... semiconductor layer, 167 ... protective insulating film, 168 ... connection wiring, 200 ... thin film substrate, 201 ... resonance Road, 202 ... rectifying and smoothing circuit, 203 ... modulation circuit, 204 ... digital circuit, 205 ... battery, 206 ... display unit.

Claims (16)

薄膜トランジスタにより構成される集積回路が配置された第1の集積回路ブロックおよび第2の集積回路ブロックを含む集積回路ブロックと、
前記第1の集積回路ブロックの複数の出力配線と前記第2の集積回路ブロックの複数の入力配線とが網目状に交差し、交差部の近傍において前記出力配線と前記入力配線が露出するマトリックス配線と、
各々の前記出力配線と前記入力配線とを各々の前記交差部において電気的に分離する絶縁膜と、を備え、
使用現場において、露出した前記入力配線および前記出力配線上に、導電性材料を用いて複数の前記交差部に選択的に接続配線を形成することにより、複数の前記出力配線と複数の前記入力配線が選択的に接続されることを特徴とする薄膜トランジスタ装置。
An integrated circuit block including a first integrated circuit block and a second integrated circuit block in which an integrated circuit composed of thin film transistors is disposed;
Matrix wiring in which a plurality of output wirings of the first integrated circuit block and a plurality of input wirings of the second integrated circuit block cross like a mesh, and the output wiring and the input wiring are exposed in the vicinity of the intersection. When,
An insulating film that electrically separates each of the output wiring and the input wiring at each of the intersections;
On the use site, a plurality of the output wirings and the plurality of input wirings are formed on the exposed input wirings and the output wirings by selectively forming connection wirings at the plurality of intersections using a conductive material. Are selectively connected to each other.
請求項1記載の薄膜トランジスタ装置において、
前記第1の集積回路ブロックは、記憶装置の水平方向の読み出し回路ブロックであり、前記第2の集積回路ブロックは、垂直方向の走査回路ブロックであることを特徴とする薄膜トランジスタ装置。
The thin film transistor device according to claim 1.
The thin film transistor device, wherein the first integrated circuit block is a horizontal readout circuit block of a storage device, and the second integrated circuit block is a vertical scanning circuit block.
薄膜トランジスタにより構成される集積回路が配置された第1の集積回路ブロックおよび第2の集積回路ブロックを含む複数の集積回路ブロックと、
前記第1の集積回路ブロックの複数の出力配線と前記第2の集積回路ブロックの複数の入力配線とが網目状に交差し、交差部の近傍において前記出力配線と前記入力配線が露出するマトリックス配線と、
各々の前記出力配線と前記入力配線とを各々の前記交差部において電気的に分離する絶縁膜と、
少なくとも前記マトリックス配線を覆うように設けられた保護フィルムと、を備えることを特徴とする薄膜トランジスタ装置。
A plurality of integrated circuit blocks including a first integrated circuit block and a second integrated circuit block in which an integrated circuit composed of thin film transistors is disposed;
Matrix wiring in which a plurality of output wirings of the first integrated circuit block and a plurality of input wirings of the second integrated circuit block cross like a mesh, and the output wiring and the input wiring are exposed in the vicinity of the intersection. When,
An insulating film that electrically isolates each of the output wiring and the input wiring at each of the intersections;
A thin film transistor device comprising: a protective film provided to cover at least the matrix wiring.
請求項1又は2に記載の薄膜トランジスタ装置において、
前記接続配線は、導電性材料を、塗布法、滴下法、および印刷法の群から選ばれた方法、あるいは前記の群から選ばれた方法を組み合わせた方法で形成されることを特徴とする薄膜トランジスタ装置。
The thin film transistor device according to claim 1 or 2,
The connection wiring is formed of a conductive material formed by a method selected from the group consisting of a coating method, a dropping method, and a printing method, or a method combining the methods selected from the above group. apparatus.
請求項4記載の薄膜半導体装置において、
前記導電性材料は、金属材料、もしくは有機導電性材料であることを特徴とする薄膜トランジスタ装置。
The thin film semiconductor device according to claim 4,
The thin film transistor device, wherein the conductive material is a metal material or an organic conductive material.
請求項1乃至3のいずれか1項に記載の薄膜トランジスタ装置において、
前記マトリックス配線の領域は、各々の前記交差部において、前記出力配線および前記入力配線が露出するような開口部を有する絶縁膜で覆われており、
前記絶縁膜は、前記導電性材料の溶液に対して親液性を有する下層と、撥液性の上層絶縁膜もしくは撥液性の自己組織化単分子膜とを有することを特徴とする薄膜トランジスタ装置。
The thin film transistor device according to claim 1,
The region of the matrix wiring is covered with an insulating film having an opening that exposes the output wiring and the input wiring at each of the intersections.
The thin film transistor device, wherein the insulating film has a lower layer having lyophilicity with respect to the solution of the conductive material and a liquid repellent upper insulating film or a liquid repellent self-assembled monolayer .
請求項1乃至3のいずれか1項に記載の薄膜トランジスタ装置において、
前記薄膜トランジスタを構成する半導体は、有機半導体、酸化物半導体、もしくはSi半導体であることを特徴とする薄膜トランジスタ装置。
The thin film transistor device according to claim 1,
A semiconductor device constituting the thin film transistor is an organic semiconductor, an oxide semiconductor, or a Si semiconductor.
請求項1乃至3のいずれか1項に記載の薄膜トランジスタ装置において、
前記薄膜トランジスタ装置は、プラスチックフィルム、紙、薄膜金属基板、もしくは薄膜ガラス基板上に設けられていることを特徴とする薄膜トランジスタ装置。
The thin film transistor device according to claim 1,
The thin film transistor device is provided on a plastic film, paper, a thin film metal substrate, or a thin film glass substrate.
請求項1乃至3のいずれか1項に記載の薄膜トランジスタ装置において、
前記マトリックス配線は、静電気による破壊防止用のダイオードにそれぞれ接続されていることを特徴とする薄膜トランジスタ装置。
The thin film transistor device according to claim 1,
2. The thin film transistor device according to claim 1, wherein the matrix wiring is connected to a diode for preventing breakdown due to static electricity.
請求項3記載の薄膜トランジスタ装置において、
前記薄膜トランジスタ装置は、
使用現場において前記保護フィルムを剥離後、露出した前記入力配線および前記出力配線上に、導電性材料を用いて複数の前記交差部に選択的に接続配線を形成することにより、複数の前記出力配線と、複数の前記入力配線が選択的に接続されることを特徴とする薄膜トランジスタ装置。
The thin film transistor device according to claim 3.
The thin film transistor device comprises:
A plurality of the output wirings are formed by selectively forming connection wirings at the plurality of intersections using a conductive material on the exposed input wirings and the output wirings after peeling the protective film at a use site. And a plurality of the input wirings are selectively connected to each other.
請求項1乃至3のいずれか1項に記載の薄膜トランジスタ装置において、
前記薄膜トランジスタは、トップゲート構造を有することを特徴とする薄膜トランジスタ装置。
The thin film transistor device according to claim 1,
The thin film transistor has a top gate structure.
請求項1乃至3のいずれか1項に記載の薄膜トランジスタ装置において、
前記薄膜トランジスタは、ボトムゲート構造を有することを特徴とする薄膜トランジスタ装置。
The thin film transistor device according to claim 1,
The thin film transistor has a bottom gate structure.
薄膜トランジスタにより構成される複数の集積回路ブロック部と、互いに直交して配置された前記集積回路ブロック部を接続する網目状に交差したマトリックス配線と、各々の前記交差部において互いに直交する配線間を電気的に分離する第1絶縁膜とを具備する薄膜トランジスタ装置の製造方法であって、
基板上に、前記マトリックス配線を構成する複数の第1配線を形成する工程と、
前記第1配線上に前記第1絶縁膜を形成する工程と、
前記第1絶縁膜上に、前記マトリックス配線を構成し、前記第1配線と直交する第2配線を形成する工程と、
前記交差部の近傍の前記第1絶縁膜を除去し、前記第1配線を露出する工程と、
前記交差部の近傍において前記第1の配線および前記第2の配線が露出した状態の前記基板上に保護フィルムを貼り付けるか、保護する材料を前記基板上に塗布、乾燥して保護フィルムを形成する工程と、を有することを特徴とする薄膜トランジスタ装置の製造方法。
Electrical connection between a plurality of integrated circuit block parts constituted by thin film transistors, a matrix wiring crossing the mesh circuit connecting the integrated circuit block parts arranged orthogonal to each other, and wirings orthogonal to each other at each of the intersecting parts. A method of manufacturing a thin film transistor device comprising a first insulating film that is isolated in a process,
Forming a plurality of first wirings constituting the matrix wiring on a substrate;
Forming the first insulating film on the first wiring;
Forming the matrix wiring on the first insulating film and forming a second wiring orthogonal to the first wiring;
Removing the first insulating film in the vicinity of the intersection and exposing the first wiring;
In the vicinity of the intersection, a protective film is applied to the substrate with the first wiring and the second wiring exposed, or a protective material is applied to the substrate and dried to form a protective film And a process for manufacturing the thin film transistor device.
請求項13記載の薄膜トランジスタ装置の製造方法において、
前記第2配線を形成する工程の後、
前記第1絶縁膜および前記第2配線を有する前記基板上に第2絶縁膜を形成工程と、
前記第2絶縁膜の前記交差部の近傍に開口部を形成し、前記第2配線を露出する工程と、を更に有することを特徴とする薄膜トランジスタ装置の製造方法。
In the manufacturing method of the thin-film transistor device according to claim 13,
After the step of forming the second wiring,
Forming a second insulating film on the substrate having the first insulating film and the second wiring;
And a step of forming an opening in the vicinity of the intersecting portion of the second insulating film to expose the second wiring.
請求項13又は14に記載の薄膜トランジスタ装置の製造方法において、
前記保護フィルムを設ける前記交差部の近傍の絶縁膜の最上層膜は、撥液性の第3絶縁膜もしくは撥液性の自己組織化単分子膜であり、前記第1絶縁膜、前記第2絶縁膜は親液性であることを特徴とする薄膜トランジスタ装置の製造方法。
In the manufacturing method of the thin-film transistor device according to claim 13 or 14,
The uppermost layer of the insulating film in the vicinity of the intersection where the protective film is provided is a liquid repellent third insulating film or a liquid repellent self-assembled monolayer, and the first insulating film, the second insulating film A method of manufacturing a thin film transistor device, wherein the insulating film is lyophilic.
請求項13記載の薄膜トランジスタ装置の製造方法において、
前記薄膜トランジスタ装置は、
使用現場において前記保護フィルムを剥離後、露出した前記入力配線および前記出力配線上に、導電性材料を用いて複数の前記交差部に選択的に接続配線を形成することにより、複数の前記出力配線と、複数の前記入力配線が選択的に接続されることを特徴とする薄膜トランジスタ装置の製造方法。
In the manufacturing method of the thin-film transistor device according to claim 13,
The thin film transistor device comprises:
A plurality of the output wirings are formed by selectively forming connection wirings at the plurality of intersections using a conductive material on the exposed input wirings and the output wirings after peeling the protective film at a use site. And a method of manufacturing a thin film transistor device, wherein the plurality of input wirings are selectively connected.
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