JP2010252627A - スイッチング電源装置 - Google Patents
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Abstract
【解決手段】CR積分回路11のキャパシタCiには、インダクタLoに印加される電圧の積分値に応じた電圧が発生する。キャパシタCiに生じるリップル電圧は、インダクタLoに流れるリップル電流と相似な波形を持つ。このキャパシタCiの電圧が電圧電流変換回路12において電流Iqに変換され、コンパレータ2における出力フィードバック電圧VFBの伝達経路上に設けられた誤差増幅器に注入される。誤差増幅器には、インダクタLoに流れるリップル電流に応じたリップル電圧が印加され、このリップル電圧と出力フィードバック電圧VFBとの合成電圧が参照電圧Vrefと比較される。
【選択図】図1
Description
図17の例において、MOSトランジスタMH,ML、インダクタLo及びキャパシタCoは降圧型コンバータを構成する。降圧型コンバータは、ハイサイドのMOSトランジスタMHとローサイドのMOSトランジスタMLを交互にオンさせることで、入力電圧Vinより低い出力電圧Voを発生する。インダクタLoにおいて連続的に電流が流れる場合、ハイサイドのMOSトランジスタMHのデューティ比(スイッチング周期に対するオン時間の比)にほぼ比例した出力電圧Voが得られる。
上記の構成により、出力電圧Voutと参照電圧Vrefとの誤差が増大すると、その誤差を減少させるようにMOSトランジスタMHのデューティ比が調節される。
抵抗R31及びR32の直列回路は出力電圧Voutを分圧し、出力フィードバック電圧VFBとしてコンパレータ102に入力する。コンパレータ102は、出力フィードバック電圧VFBと参照電圧Vrefとを比較し、出力フィードバック電圧VFBが参照電圧Vrefより低くなると「1」、参照電圧Vrefより高くなると「0」を出力する。制御回路106は、コンパレータ102の出力が「0」から「1」へ変化したときに一定時間だけMOSトランジスタMHをオン、MOSトランジスタMLをオフさせる制御信号を生成する。
Vfrp=Vorp×(r31/(r31+r32))…(1)
メモリやCPU等のLSIの動作電圧は低消費電力化のために年々低くなっており、電源システムに要求される出力電圧は1Vを下回るまでになりつつある。そのような状況で、電源電圧のリップル成分を大きくすることはLSIの動作マージンを減少させることに繋がるので、システムの信頼性の観点から好ましくない。
鍋島隆他3名、「CR積分回路を用いたヒステリシスPWM制御による降圧形コンバータの制御特性」、電子情報通信学会論文誌、社団法人電子情報通信学会、2006年5月、Vol.J89−B、No.5、p.664−672
図19に示すスイッチング電源装置では、抵抗R35とキャパシタC35の直列回路によるCR積分回路がインダクタLoと並列に接続されている。キャパシタC35には、インダクタLoに流れるリップル電流と相似なリップル電圧が生じる。抵抗R35とキャパシタC35の接続ノードがキャパシタC34を介して抵抗R31及びR32の接続ノードと接続されるため、キャパシタC35に生じるリップル電圧が出力フィードバック電圧VFBに重畳される。
出力電圧Voutのリップル電圧が比較的小さい場合でも(図20(B))、出力フィードバック電圧VFBにおいて十分な振幅のリップル電圧Vrpが得られる(図20(C))。出力フィードバック電圧VFBのボトムが参照電圧Vrefより低くなると、MOSトランジスタMHのゲート−ソース電圧Vgsが一定時間ハイレベルになる(図20(A))。
一般に、図19に示すスイッチング電源装置では、抵抗R35やキャパシタC34,C35をディスクリート部品として基板に実装しなくてはならないため、基板面積の増大や部品実装コストの上昇といった不利益がある。
また、上記リップル電圧を入力して当該リップル電圧に応じた電流信号を出力する電圧電流変換回路を更に含み、上記比較回路が、上記電流信号を電圧信号に変換するための第1の抵抗素子と、上記フィードバック電圧と上記電圧信号との加算電圧を上記基準電圧と比較するための差動回路とを含んでもよい。
図1は、本発明の第1の実施形態に係るスイッチング電源装置の構成の一例を示す図である。
図1に示すスイッチング電源装置は、リップル信号生成回路1と、コンパレータ2と、制御回路3と、駆動回路4と、電圧フィードバック用の抵抗Rf1,Rf2と、n型のMOSトランジスタML及びMHと、インダクタLoと、キャパシタCoを有する。リップル信号生成回路1は、キャパシタCi及び抵抗Riの直列回路からなるCR積分回路11と、電圧電流変換回路12を有する。
キャパシタCoは、本発明における第1キャパシタの一実施形態である。
インダクタLoは、本発明におけるインダクタの一実施形態である。
MOSトランジスタML及びMHは、本発明におけるスイッチング回路の一実施形態である。
リップル信号生成回路1は、本発明におけるリップル信号生成回路の一実施形態である。
コンパレータ2は、本発明における比較回路の一実施形態である。
制御回路3は、本発明における制御回路の一実施形態である。
CR積分回路11は、本発明における積分回路の一実施形態である。
キャパシタCiは、本発明における第2キャパシタの一実施形態である。
電圧電流変換回路12は、本発明における電圧電流変換回路の一実施形態である。
ノードNoutには、負荷RLが接続される。負荷RLは、例えば、ノードNoutに発生する電圧Voutを受けて動作するLSI等の電子回路を表す。
MOSトランジスタML及びMHによるスイッチングの1サイクル期間がCR積分回路11の時定数に比べて十分に短い場合、この1サイクル期間におけるキャパシタCiの電圧の変化(すなわちキャパシタCiのリップル電圧の振幅)はインダクタLoに印加される方形波状の電圧の振幅に比べて十分に小さく無視できる。この場合、抵抗Riに流れる電流は、インダクタLoに印加される電圧にほぼ比例する。キャパシタCiは、抵抗Riに流れる電流によって充放電されるため、キャパシタCiに発生する電圧は、インダクタLoに印加される電圧の積分値にほぼ比例する。ここで、インダクタLoに流れる電流はインダクタLoに印加される電圧の積分値に比例することから、キャパシタCiに生じるリップル電圧の波形は、インダクタLoに流れるリップル電流の波形と相似になる。
Iq=(Vci−Vout)×gm=Vid×gm…(2)
図2に示す電圧電流変換回路12は、p型のMOSトランジスタM1〜M6と、n型のMOSトランジスタM7〜M10と、npnトランジスタQ1,Q2と、抵抗R1,R2と、電流源CS1を有する。
電流源CS1は、ノードNmと基準電位Gの間に接続される。
MOSトランジスタM1〜M6の各ソースは、電源ラインVddに接続される。MOSトランジスタM1のゲートとドレインが共通に接続され、MOSトランジスタM3,M4のゲートがMOSトランジスタM1のゲートに接続される。MOSトランジスタM2のゲートとドレインが共通に接続され、MOSトランジスタM5,M6のゲートがMOSトランジスタM2のゲートに接続される。MOSトランジスタM3のドレインは、MOSトランジスタM7のドレインに接続される。MOSトランジスタM4のドレインは、MOSトランジスタM8のドレインに接続される。
MOSトランジスタM7〜M10の各ソースは、基準電位Gに接続される。MOSトランジスタM7のゲートとドレインが共通に接続され、MOSトランジスタM9のゲートがMOSトランジスタM7のゲートに接続される。MOSトランジスタM8のゲートとドレインが共通に接続され、MOSトランジスタM10のゲートがMOSトランジスタM8のゲートに接続される。MOSトランジスタM9のドレインとMOSトランジスタM5のドレインは、ノードN1に共通接続される。MOSトランジスタM10のドレインとMOSトランジスタM6のドレインは、ノードN4に共通接続される。
ここで、MOSトランジスタM9,M10のドレイン電流とMOSトランジスタM1のドレイン電流が等しく、かつ、MOSトランジスタM5,M6のドレイン電流とMOSトランジスタM2のドレイン電流が等しいとすると、ノードN1,N2からそれぞれ電圧差Vidに応じた電流Iqが出力される。
図2に示す電圧電流変換回路12の相互コンダクタンスgmは概ね次式で表わされる。
gm=1/[r1+(0.026×2/Ics2)]…(3)
以上が、電圧電流変換回路12の説明である。
図1に示すコンパレータ2は、pnpトランジスタQ3,Q4と、npnトランジスタQ5,Q6と、抵抗R3,R4と、電流源CS2〜CS6と、出力増幅回路21とを有する。
pnpトランジスタQ3及び電流源CS3を含む回路は、本発明における第1バッファ回路の一実施形態である。
pnpトランジスタQ4及び電流源CS4を含む回路は、本発明における第2バッファ回路の一実施形態である。
npnトランジスタQ5,Q6及び電流源CS2,CS5,CS6を含む回路は、本発明における増幅段の一実施形態である。
抵抗R3は、本発明における第1抵抗の一実施形態である。
npnトランジスタQ5,Q6のエミッタは共通に接続されており、そのエミッタと基準電位Gの間に電流源CS2が接続される。npnトランジスタQ5のコレクタは電流源CS5を介して電源ラインVddに接続され、そのベースは抵抗R3を介してpnpトランジスタQ3のエミッタに接続される。npnトランジスタQ6のコレクタは電流源CS6を介して電源ラインVddに接続され、そのベースは抵抗R4を介してpnpトランジスタQ4のエミッタに接続される。
なお図3において、ノードN1はpnpトランジスタQ3のエミッタを示し、ノードN2はpnpトランジスタQ4のエミッタを示し、ノードN3はnpnトランジスタQ5のベースを示し、ノードN4はnpnトランジスタQ6のベースを示す。
電流Iqの注入を考慮しない場合、この差動増幅回路では、電圧Vn1及びVn2の電圧差、すなわち出力フィードバック電圧VFBと参照電圧Vrefとの電圧差が増幅される。
ノードN2に電流Iqを注入することで、上述した2つのバッファ回路には等価な電流Iqが注入される。これにより、pnpトランジスタQ3,Q4のエミッタ電流の直流的なバランスが向上し、両者のベース−エミッタ電圧のアンバランスが小さくなるので、入力オフセット電圧が低減するという効果が得られる。
以上が、コンパレータ2の説明である。
MOSトランジスタMHは、例えば図4(A)に示すようなゲート−ソース電圧Vgsを受けて周期的にオンし、MOSトランジスタMLはMOSトランジスタMHのオンの期間に同期してオフする。MOSトランジスタML及びMHが交互にオンすることにより、インダクタLoの電圧波形は方形波状になる。
リップル電圧Vrcは概ね次式で表わされる。
Vrc=(VL/r3)×(1/c2)×(Vout/Vin)×(1/fs)…(4)
図5(A),(B)に示すように、出力フィードバック電圧VFBは、バッファ回路(Q3,CS3)の出力において、pnpトランジスタQ3のベース−エミッタ電圧Vbeだけ高電位側にレベルシフトされた電圧Vn1となる。また参照電圧Vrefは、バッファ回路(Q4,CS4)の出力において、pnpトランジスタQ4のベース−エミッタ電圧Vbeだけ高電位側にレベルシフトされた電圧Vn2となる。
pnpトランジスタQ3及びQ4のベース−エミッタ電圧が等しい場合(Vbe)、電圧Vn1とVn2の電位差は、出力フィードバック電圧VFBと参照電圧Vrefの電位差と等しくなる。電圧Vn1,Vn2は、抵抗R3,R4を介して差動増幅回路(Q5,Q6,CS2,CS5,CS6)に入力される。
従って、差動増幅回路(Q5,Q6,CS2,CS5,CS6)には、電流Iqによるリップル信号を重畳された電圧Vn3と、リップル信号を重畳されていない電圧Vn4とが入力される。
従って、図1に示すスイッチング電源装置によれば、キャパシタCi及び抵抗Riの素子値が半導体チップ上に形成可能な値となるように、CR積分回路11の時定数を小さく設定することが可能である。これにより、キャパシタCiと抵抗Riを半導体チップ上に集積することが可能となり、ディスクリート部品を削減することができる。
ディスクリート部品を削減できるので、従来に比べて回路面積を小さくすることが可能になるとともに、部品実装に係るコストを削減できる。また、部品の実装設計が容易になり、設計工数を短縮できる。
図1に示すスイッチング電源装置によれば、キャパシタCoにESRの小さいセラミックコンデンサを使用できるので、アルミニウム電解コンデンサ等を使用する場合に比べて部品コストを削減できるとともに回路面積を小さくすることができる。
また、セラミックコンデンサは故障時において一般にオープン状態となるので、キャパシタCoにセラミックコンデンサを用いれば、故障時にショート状態となるタイプのキャパシタを用いる場合に比べて信頼性を向上できる。
次に、本発明の第2の実施形態について説明する。
図6に示すスイッチング電源装置は、図1に示すスイッチング電源装置におけるリップル信号生成回路1を次に述べるリップル信号生成回路1Aに置き換えたものであり、他の構成要素については図1に示すスイッチング電源装置と同じである。
分圧回路13は、本発明における分圧回路の一実施形態である。
次に、本発明の第3の実施形態について説明する。
図7に示すスイッチング電源装置は、図1に示すスイッチング電源装置におけるリップル信号生成回路1を次に述べるリップル信号生成回路1Bに置き換えたものであり、他の構成要素については図1に示すスイッチング電源装置と同じである。
分圧回路13Bは、本発明における第1分圧回路の一実施形態である。
分圧回路14は、本発明における第2分圧回路の一実施形態である。
ここで、分圧回路13B,14の分圧比を「γ」とすると、CR積分回路11BのキャパシタCoの電圧を分圧回路13Bによって分圧した電圧Vpnは、インダクタLoのみに並列接続されたCR積分回路11(図6)の電圧を分圧比γにより分圧した電圧に比べて「γ×Vout」だけ高くなる。従って、図7に示すように、分圧回路14によって得られる電圧「γ×Vout」と分圧回路13Bによって得られる電圧Vpnとの差(Vdp−Vdn)は、CR積分回路11の電圧を分圧比γにより分圧した電圧(図6参照)と等価になる。
また、図7に示すスイッチング電源装置では、電圧電流変換回路12の入力同相電圧がほぼ「γ×Vout」になっており、図6に示すスイッチング電源装置における電流電圧変換回路12の入力同相電圧「Vout」に比べて低くなる。これにより、電圧電流変換回路12の動作に使用する電源電圧を「Vout」より低くすることが可能となり、昨今の低電圧化したICに集積する上で有利である。
次に、本発明の第4の実施形態について説明する。
図8に示すスイッチング電源装置は、図1に示すスイッチング電源装置におけるリップル信号生成回路1を次に述べるリップル信号生成回路1Cに置き換えたものであり、他の構成要素については図1に示すスイッチング電源装置と同じである。
信号合成回路15は、本発明における第1信号合成回路の一実施形態である。
図9に示すリップル信号生成回路1Cは、増幅器151〜153と抵抗R9〜R14を有する。
増幅器151の非反転入力端子はノードNciに接続され、その出力端子は反転入力端子に接続される。増幅器152の非反転入力端子はノードNfbに接続され、その出力端子は反転入力端子に接続される。増幅器153の反転入力端子は、抵抗R9を介して増幅器151の出力端子に接続されるとともに、抵抗R10を介して増幅器152の出力端子に接続される。増幅器153の出力端子は、抵抗R11を介してその反転入力端子に接続される。増幅器153の非反転入力端子は、抵抗R12を介してノードNoutに接続されるとともに、抵抗R13及びR14の並列回路を介して参照電圧Vrefに接続される。増幅器153において合成信号Vci_fbが出力される。
コンパレータ2は、この合成信号Vci_fbと参照電圧Vrefとを比較し、その比較結果に応じて信号Scpを生成する。
Vb=α・Vout+β・Vref…(5)
他方、本実施形態において、制御回路3は、合成信号Vci_fbが参照電圧Vrefより大きいことを示す信号Scpをコンパレータ2から入力すると、MOSトランジスタMHを一定時間オンさせる(図10(A))。MOSトランジスタMHがオンすると、インダクタLoに流れる電流が増大し、これに合わせてキャパシタCiの電圧(Vci−Vout)が上昇するため、合成信号Vci_fbは低下する(図10(B))。上記一定時間の後に制御回路3がMOSトランジスタMHをオフさせると(図10(A))、インダクタLoに流れる電流が減少し、キャパシタCiの電圧(Vci−Vout)も低下するため、合成信号Vci_fbは上昇する(図10(B))。従って、定常状態では、図10(B)に示すように、合成信号Vci_fbのピークと参照電圧Vrefとがほぼ等しくなる。
次に、本発明の第5の実施形態について説明する。
図12に示すコンパレータ2Dは、npnトランジスタQ7〜Q10と電流源CS7〜CS10と、抵抗R15〜R18と、出力増幅回路21を有する。
npnトランジスタQ7,Q8、抵抗R15,R16及び電流源CS9を含む回路は、本発明の第1増幅段の一実施形態である。
npnトランジスタQ9,Q10、抵抗R17,R18及び電流源CS10を含む回路は、本発明の第2増幅段の一実施形態である。
電流源CS7は、本発明の第1負荷回路の一実施形態である。
電流源CS8は、本発明の第2負荷回路の一実施形態である。
出力増幅回路21は、本発明の第3増幅段の一実施形態である。
npnトランジスタQ9のエミッタは抵抗R17を介してノードNm2に接続され、そのコレクタは電流合成ノードNS1に接続され、そのベースはノードNoutに接続される。npnトランジスタQ10のエミッタは抵抗R18を介してノードNm2に接続され、そのコレクタは電流合成ノードNS2に接続され、そのベースにはリップル信号Vci_xが入力される。電流源CS10は、ノードNm2と基準電位Gの間に接続される。
電流源CS7は電流合成ノードNS1と電源ラインVddの間に接続され、電流源SC8は電流合成ノードNS2と電源ラインVddの間に接続される。
また、npnトランジスタQ9,Q10、抵抗R17,R18及び電流源CS10も差動電圧を差動電流に変換する差動増幅回路を構成しており、リップル信号Vci_Xと出力電圧Voutとの差(すなわちキャパシタCiの電圧)に応じて、npnトランジスタQ9及びQ10のコレクタ電流の差(Iq10−Iq9)を発生する。
そして、電流Iq7と電流Iq9が電流合成ノードNS1において合成されて電流源CS7に流れ、電流Iq8と電流Iq10が電流合成ノードNS2において合成されて電流源CS8に流れる。
従って、電流源CS7及びCS8に生じる電圧の差(すなわち電流合成ノードNS1及びNS2の電圧)は、差動電流(Iq8−Iq7)によって生じる成分と、差動電流(Iq10−Iq9)によって生じる成分とを合成したものになる。例えば、出力フィードバック電圧VFBが参照電圧Vrefに対して上昇する場合や、リップル信号Vci_Xが出力電圧Voutに対して上昇する場合には、電流合成ノードNS2の電流(Iq8+Iq10)が増大するため、電流合成ノードNS2の電圧が電流合成ノードNS1の電圧に対して低下する。逆に、出力フィードバック電圧VFBが参照電圧Vrefに対して低下する場合や、リップル信号Vci_Xが出力電圧Voutに対して低下する場合には、電流合成ノードNS2の電流(Iq8+Iq10)が減少するため、電流合成ノードNS2の電圧が電流合成ノードNS1の電圧に対して上昇する。
この電流合成ノードNS1及びNS2の電圧を、更に出力増幅回路21において増幅することにより、ハイレベル又はローレベルを有するロジック信号Scpが生成される。
従って、図11に示すスイッチング電源装置においてもリップルモード方式の動作が可能である。
次に、本発明の第6の実施形態について説明する。
信号合成回路17は、本発明における第2信号合成回路の一実施形態である。
図14に示すリップル信号生成回路1Eは、電圧電流変換回路171と抵抗R19を有する。
電圧電流変換回路171は、キャパシタCiに生じる電圧(Vci−Vout)を電流Irpに変換する。電圧Vciが電圧Voutより低い場合に正の電流(吐き出し電流)を発生し、電圧Vciが電圧Voutより高い場合に負の電流(引き込み電流)を発生する。電圧電流変換回路171は、例えば図2に示す電圧電流変換回路12と同様な構成を有する。
抵抗R19は、一方の端子が電圧電流変換回路171の電流出力端子に接続され、他方の端子に参照電圧Vrefが印加される。電圧電流変換回路171の電流出力端子と抵抗R19との接続ノードにおいて合成信号Vref_ciが発生する。
コンパレータ2は、この合成信号Vref_ciと出力フィードバック電圧VFBとの比較結果に応じてロジック信号Scpを生成する。
Vci_fb=r19×Irp+Vref…(6)
このようにして、図15(B)に示すように、出力フィードバック電圧VFBは合成信号Vref_ciのピークとほぼ等しくなる。
図16に示すリップル信号生成回路1Eは、増幅器172〜174と抵抗R20〜R24を有する。
増幅器172の反転入力端子は、抵抗R20を介してノードNoutに接続される。増幅器172の出力端子は、抵抗R21を介してその反転入力端子に接続される。増幅器174の非反転入力端子は、ノードNciに接続される。増幅器174の反転入力端子は、その出力端子に接続される。増幅器173の反転入力端子は、抵抗R22を介して増幅器172の出力端子に接続されるとともに、抵抗R23を介して増幅器174の出力端子に接続される。増幅器173の出力端子は、抵抗R24を介してその反転入力端子に接続される。増幅器172及び173の非反転入力端子には参照電圧Vrefが印加される。
増幅器172及び抵抗R20,R21は、電圧Voutを所定のゲインで位相を反転させて増幅する反転増幅回路を構成する。
また、増幅器173及び抵抗R22〜R24は、前段の反転増幅回路(172,R20,R21)の出力電圧及びバッファ回路(174)の出力電圧Vciをそれぞれ所定のゲインで位相を反転させて増幅し、加算する反転増幅回路を構成する。それぞれの反転増幅回路のゲインを適切に設定することにより、増幅器173から出力される合成信号Vci_fbには、キャパシタCiの電圧(Vci−Vout)に比例した成分が生じる。また、2つの反転増幅回路は何れも参照電圧Vrefを基準に増幅を行うため、キャパシタCiの電圧(Vci−Vout)がゼロの場合、合成信号Vci_fbは参照電圧Vrefと等しくなる。
従って、図16に示す回路構成でも、図14に示すリップル信号生成回路1Eと同等な合成信号Vci_fbを生成することができる。
あるいは、リップル成分と参照電圧を比較するコンパレータにヒステリシス特性を持たせてPWM信号を生成するヒステリシスPWM制御方式にも本発明は適用可能である。
すなわち、本発明は、様々なリップルモード方式のスイッチング電源装置に広く適用可能である。
例えば、図9に示すスイッチング電源装置では、キャパシタCiと並列に分圧回路13(図6)を設けて、その分圧回路13の出力電圧を信号合成回路15に入力してもよい。あるいは、CR積分回路11をCR積分回路11B(図7)に置換し、そのキャパシタCiと並列に分圧回路13B(図7)を設けて、分圧回路13Bの出力電圧を信号合成回路15に入力してもよい。
図11に示すスイッチング電源装置では、キャパシタCiと並列に分圧回路13(図6)を設けて、その分圧回路13の出力電圧を振幅変換回路16に入力してもよい。あるいは、CR積分回路11をCR積分回路11B(図7)に置換し、そのキャパシタCiと並列に分圧回路13B(図7)を設けるとともに、出力フィードバック電圧VFBを分圧する分圧回路14を設けて、分圧回路13B及び14の出力電圧の差を振幅変換回路16に入力してもよい。
図13に示すスイッチング電源装置では、キャパシタCiと並列に分圧回路13(図6)を設けて、その分圧回路13の出力電圧を信号合成回路17に入力してもよい。あるいは、CR積分回路11をCR積分回路11B(図7)に置換し、そのキャパシタCiと並列に分圧回路13B(図7)を設けるとともに、出力フィードバック電圧VFBを分圧する分圧回路14を設けて、分圧回路13B及び14の出力電圧の差を信号合成回路17に入力してもよい。
2,2D…コンパレータ、
3…制御回路、
4…駆動回路、
11,11B…CR積分回路、
12,171…電圧電流変換回路、
13,13B,14…分圧回路、
15,17…信号合成回路、
16…振幅変換回路、
21…出力増幅回路、
151〜153,172,173…増幅器、
Lo…インダクタ、
Ci,Co…キャパシタ、
CS1〜CS10…電流源、
MH,ML…MOSトランジスタ、
M1〜M10…MOSトランジスタ、
Q1,Q2,Q5〜Q10…npnトランジスタ、
Q3,Q4…pnpトランジスタ、
R1〜R24…抵抗、
Rf1,Rf2…抵抗、
Vref…参照電圧、
VFB…出力フィードバック電圧
Claims (5)
- 入力電圧を受ける入力端子と、
出力電圧を出力する出力端子と、
上記入力端子と第1のノードとの間に接続される第1のスイッチングトランジスタと、
上記第1のノードと基準電位との間に接続され、上記第1のスイッチングトランジスタと相補的に動作する第2のスイッチングトランジスタと、
上記第1のノードと上記出力端子との間に接続されるインダクタンス素子と、
上記出力端子と基準電位との間に接続される出力キャパシタンス素子と、
上記出力端子に接続され、上記出力電圧に応じたフィードバック電圧を生成する分圧回路と、
上記出力電圧に含まれており、上記スイッチングトランジスタのスイッチング動作に対応するリップル電圧を検出するリップル電圧検出回路と、
上記フィードバック電圧と上記リップル電圧との加算電圧を基準電圧と比較して比較結果を出力する比較回路と、
上記比較結果に応じて上記第1及び第2のスイッチングトランジスタをオン・オフ制御する制御回路と、
を含み、
上記リップル電圧検出回路が上記インダクタンス素子に接続される積分回路を含み、
上記第1のスイッチングトランジスタのオン時間が、上記出力電圧と上記入力電圧との比と、上記第1及び第2のスイッチングトランジスタのスイッチング周期との積で定義される、
スイッチング電源装置。 - 請求項1に記載のスイッチング電源装置であって、
上記積分回路が、上記第1のノードと上記出力端子との間に直列に接続される抵抗素子とキャパシタンス素子とを含む、スイッチング電源装置。 - 請求項1又は2に記載のスイッチング電源装置であって、
上記リップル電圧を入力して当該リップル電圧に応じた電流信号を出力する電圧電流変換回路を更に含み、
上記比較回路が、上記電流信号を電圧信号に変換するための第1の抵抗素子と、上記フィードバック電圧と上記電圧信号との加算電圧を上記基準電圧と比較するための差動回路とを含む、
スイッチング電源装置。 - 請求項3に記載のスイッチング電源装置であって、
上記比較回路が、上記フィードバック電圧を入力する第1のバッファ回路と、上記基準電圧を入力する第2のバッファ回路と、上記第2のバッファ回路の出力に結合された第2の抵抗素子とを更に含み、
上記フィードバック電圧が、上記第1のバッファ回路と上記第1の抵抗素子とを介して上記差動回路の第1の入力に供給され、上記基準電圧が、上記第2のバッファ回路と上記第2の抵抗素子とを介して上記差動回路の第2の入力に供給され、
上記差動回路の第1の入力と上記第1の抵抗素子との接続中点に上記電圧電流変換回路から第1の電流が供給され、上記第2のバッファ回路の出力と上記第2の抵抗素子との接続中点に上記電圧電流変換回路から第2の電流が供給される、
スイッチング電源装置。 - 請求項4に記載のスイッチング電源装置であって、
上記電圧電流変換回路が、
上記キャパシタンス素子の一方の端子の電圧を入力する第1のトランジスタと、上記キャパシタンス素子の他方の端子の電圧を入力する第2のトランジスタとを含む差動増幅回路と、
上記第1のトランジスタに流れる電流に対応する上記第1の電流を出力する第1の電流源回路と、
上記第2のトランジスタに流れる電流に対応する上記第2の電流を出力する第2の電流源回路と、
を含む、
スイッチング電源装置。
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Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010136497A (ja) * | 2008-12-03 | 2010-06-17 | Ricoh Co Ltd | ヒステリシススイッチングレギュレータ及びその動作制御方法 |
JP2013038782A (ja) * | 2011-08-03 | 2013-02-21 | Yue Mei Qiu | パルス幅変調制御回路及びその制御方法 |
CN102957319A (zh) * | 2011-08-29 | 2013-03-06 | 邱月美 | 电源转换器脉宽调变控制电路及其控制方法 |
JP2013051776A (ja) * | 2011-08-30 | 2013-03-14 | Ricoh Co Ltd | Dc−dcコンバータ回路 |
JP2013055795A (ja) * | 2011-09-05 | 2013-03-21 | Ricoh Co Ltd | Dc−dcコンバータ回路の制御回路及びdc−dcコンバータ回路 |
JP2016027783A (ja) * | 2014-07-04 | 2016-02-18 | ローム株式会社 | スイッチング電源回路 |
US9837905B2 (en) | 2015-10-23 | 2017-12-05 | Torex Semiconductor Ltd. | Switching power supply circuit having a switching element and a free-wheeling element and adapted to turn on or off at least the switching element |
JP2018519784A (ja) * | 2015-06-29 | 2018-07-19 | コーニンクレッカ フィリップス エヌ ヴェKoninklijke Philips N.V. | スイッチモード電力変換器用のインダクタ電流の平均値の推定 |
JP2020018059A (ja) * | 2018-07-24 | 2020-01-30 | ローム株式会社 | スイッチング電源回路 |
US11095217B2 (en) | 2017-05-11 | 2021-08-17 | Rohm Co., Ltd. | Ripple injection circuit and electronic device equipped with this circuit |
CN116131580A (zh) * | 2023-03-03 | 2023-05-16 | 西安航天民芯科技有限公司 | 一种片内纹波采样电路 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07194127A (ja) * | 1993-12-28 | 1995-07-28 | Sony Corp | 整流装置 |
JP2005525774A (ja) * | 2002-01-29 | 2005-08-25 | インターシル アメリカズ インク | 合成リプルレギュレータ |
JP2008072891A (ja) * | 2006-09-11 | 2008-03-27 | Micrel Inc | 任意の等価直列抵抗を伴う出力キャパシタの利用を可能にするための固定オン時間制御利用電圧調整器におけるリプル発生 |
-
2010
- 2010-07-01 JP JP2010150745A patent/JP5131321B2/ja active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07194127A (ja) * | 1993-12-28 | 1995-07-28 | Sony Corp | 整流装置 |
JP2005525774A (ja) * | 2002-01-29 | 2005-08-25 | インターシル アメリカズ インク | 合成リプルレギュレータ |
JP2008072891A (ja) * | 2006-09-11 | 2008-03-27 | Micrel Inc | 任意の等価直列抵抗を伴う出力キャパシタの利用を可能にするための固定オン時間制御利用電圧調整器におけるリプル発生 |
Cited By (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010136497A (ja) * | 2008-12-03 | 2010-06-17 | Ricoh Co Ltd | ヒステリシススイッチングレギュレータ及びその動作制御方法 |
JP2013038782A (ja) * | 2011-08-03 | 2013-02-21 | Yue Mei Qiu | パルス幅変調制御回路及びその制御方法 |
TWI465012B (ja) * | 2011-08-03 | 2014-12-11 | ||
CN102957319A (zh) * | 2011-08-29 | 2013-03-06 | 邱月美 | 电源转换器脉宽调变控制电路及其控制方法 |
CN102957319B (zh) * | 2011-08-29 | 2015-01-14 | 邱月美 | 电源转换器脉宽调变控制电路及其控制方法 |
JP2013051776A (ja) * | 2011-08-30 | 2013-03-14 | Ricoh Co Ltd | Dc−dcコンバータ回路 |
JP2013055795A (ja) * | 2011-09-05 | 2013-03-21 | Ricoh Co Ltd | Dc−dcコンバータ回路の制御回路及びdc−dcコンバータ回路 |
US9509216B2 (en) | 2014-07-04 | 2016-11-29 | Rohm Co., Ltd. | Switching power supply circuit |
JP2016027783A (ja) * | 2014-07-04 | 2016-02-18 | ローム株式会社 | スイッチング電源回路 |
JP2018519784A (ja) * | 2015-06-29 | 2018-07-19 | コーニンクレッカ フィリップス エヌ ヴェKoninklijke Philips N.V. | スイッチモード電力変換器用のインダクタ電流の平均値の推定 |
US9837905B2 (en) | 2015-10-23 | 2017-12-05 | Torex Semiconductor Ltd. | Switching power supply circuit having a switching element and a free-wheeling element and adapted to turn on or off at least the switching element |
US11095217B2 (en) | 2017-05-11 | 2021-08-17 | Rohm Co., Ltd. | Ripple injection circuit and electronic device equipped with this circuit |
JP2020018059A (ja) * | 2018-07-24 | 2020-01-30 | ローム株式会社 | スイッチング電源回路 |
JP7122898B2 (ja) | 2018-07-24 | 2022-08-22 | ローム株式会社 | スイッチング電源回路 |
CN116131580A (zh) * | 2023-03-03 | 2023-05-16 | 西安航天民芯科技有限公司 | 一种片内纹波采样电路 |
CN116131580B (zh) * | 2023-03-03 | 2023-09-19 | 西安航天民芯科技有限公司 | 一种片内纹波采样电路 |
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Publication number | Publication date |
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