CN116131580A - 一种片内纹波采样电路 - Google Patents

Abstract

本发明公开了一种片内纹波采样电路，该电路包括：电压相减电路、电压相加电路和目标采样电路。该电压相减电路，用于向目标采样电路输入第一纹波采样电压V_S1和第二纹波采样电压V_S2；并将第一纹波采样电压V_S1和第二纹波采样电压V_S2转换为电流后相减输出至电压相加电路；其中，第一纹波采样电压V_S1包含电感L的直流信息和交流信息，第二纹波采样电压V_S2只包含电感L的直流信息。该电压相加电路，用于将反馈电压V_FB转换为电流，并与电压相减电路的输出电流叠加，随后将叠加结果转换为电压以增加输入到开关比较器的纹波电压V_RAMP。该目标采样电路，并联在电感L的两端，用于过滤第一纹波采样电压V_S1的交流信息，使得第二纹波采样电压V_S2仅包含直流信息。

Description

一种片内纹波采样电路

技术领域

本发明涉及电源管理领域，尤其涉及一种片内纹波采样电路。

背景技术

在BUCK型开关电源的DC-DC转换器(以下简称BUCK型DC-DC转换器)中，通常采用传统的纹波控制技术，通过串联较大阻值的等效串联电阻R_ESR的输出电容获得电感电流信息。为了适应电子产品小型化、轻量化、高性能的发展方向，电容器的微小型化成为一种新的发展趋势。

但是，这种微小型电容具有较小阻值的等效串联电阻，无法提供足够的时间常数，从而产生电源次谐波振荡，导致输出电压稳定性较差。

发明内容

本发明实施例提供一种片内纹波采样电路，以解决BUCK型DC-DC转换器电路使用小阻值的等效串联电阻R_ESR易产生电源次谐波振荡，导致输出电压稳定性差的问题。

为了解决上述技术问题，本发明实施例是这样实现的：

本申请实施例提供一种片内纹波采样电路，该片内纹波采样电路应用于使用小阻值等效串联电阻R_ESR的BUCK型DC-DC转换器中，该片内纹波采样电路包括：电压相减电路、电压相加电路和目标采样电路。该片内纹波采样电路元器件包括：第一PMOS管M₁至第十四PMOS管M₁₄、第十五NMOS管M₁₅至第十八NMOS管M₁₈、第一电阻R₁至第六电阻R₆、电阻R_S和电阻R_S2、第一电容C_S和第二电容C_S2、电感L。该电压相减电路，用于向目标采样电路输入第一纹波采样电压V_S1和第二纹波采样电压V_S2；并将第一纹波采样电压V_S1和第二纹波采样电压V_S2转换为电流后相减输出至电压相加电路；其中，第一纹波采样电压V_S1包含电感L的直流信息和交流信息，第二纹波采样电压V_S2只包含电感L的直流信息。该电压相加电路，用于将反馈电压V_FB转换为电流，并与电压相减电路的输出电流叠加，随后将叠加结果转换为电压以增加输入到开关比较器的纹波电压V_RAMP。该目标采样电路，并联在电感L的两端，用于过滤第一纹波采样电压V_S1的交流信息，使得第二纹波采样电压V_S2仅包含直流信息。

可选的，电压相加电路包括：第一PMOS管M₁至第四PMOS管M₄、第九PMOS管M₉至第十二PMOS管M₁₂、第一电阻R₁至第五电阻R₅。第一PMOS管M₁至第八PMOS管M₈的栅极连接，第一PMOS管M₁至第八PMOS管M₈的源极依次连接至电源端VDD；第一PMOS管M₁的栅极和漏极连接；第二PMOS管M₂的漏极分别和第九PMOS管M₉以及第十PMOS管M₁₀的源极连接；第九PMOS管M₉的漏极和第一电阻R₁以及第十二PMOS管M₁₂的栅极连接；第十PMOS管M₁₀的漏极和第二电阻R₂以及第十一PMOS管M₁₁的栅极连接；第三PMOS管M₃的漏极和第五电阻R₅以及第十一PMOS管M₁₁的源极连接；第四PMOS管M₄的漏极和第五电阻R₅的另一端以及第十二PMOS管M₁₂的源极连接；第十一PMOS管M₁₁的漏极和第三电阻R₃连接；第十二PMOS管M₁₂的漏极和第四电阻R₄连接，又通过A节点和电压相减电路的B节点连接。第一电阻R₁、第二电阻R₂、第三电阻R₃、第四电阻R₄的另一端接模拟地AGND。其中，A节点位于第十二PMOS管M₁₂的漏极和第四电阻R₄之间，B节点连接第十三PMOS管M₁₃的漏极和第十五NMOS管M₁₅的漏极，且B节点处接纹波电压V_RAMP；第九PMOS管M₉的栅极接反馈电压V_FB，第十PMOS管M₁₀的栅极接基准电压V_REF。

可选的，电压相减电路包括：第五PMOS管M₅至第八PMOS管M₈、第十三PMOS管M₁₃、第十四PMOS管M₁₄、第十五NMOS管M₁₅至第十八NMOS管M₁₈、第六电阻R₆。第一PMOS管M₁至第八PMOS管M₈的栅极连接，第一PMOS管M₁至第八PMOS管M₈的源极依次连接至电源端VDD。第五PMOS管M₅的漏极和第六电阻R₆以及第十三PMOS管M₁₃的源极连接；第六PMOS管M₆的漏极和第六电阻R₆以及第十四PMOS管M₁₄的源极连接；其中，第五PMOS管M₅的漏极与第六PMOS管M₆的漏极之间连接第六电阻R₆；第七PMOS管M₇的漏极和第十四PMOS管M₁₄的栅极以及第十七NMOS管M₁₇的漏极连接；第八PMOS管M₈的漏极和第十三PMOS管M₁₃的栅极以及第十八NMOS管M₁₈的漏极连接。第十六NMOS管M₁₆的栅极与其漏极，第十五NMOS管M₁₅的栅极，以及第十四NMOS管M₁₄的漏极连接；第十五NMOS管M₁₅的源极、第十六NMOS管M₁₆的源极、第十七NMOS管M₁₇的源极、第十八NMOS管M₁₈的源极连接后接模拟地AGND。其中，目标采样电路输入第一纹波采样电压V_S1和第二纹波采样电压V_S2；分别通过第十八NMOS管M₁₈的栅极和第十七NMOS管M₁₇的栅极输入目标采样电路。

可选的，目标采样电路包括：电阻R_S、电阻R_S2，第一电容C_S、第二电容C_S2，电感L；电感L两端的节点电压为V_SW，输出电压为V_OUT。电阻R_S和第一电容C_S串联后，再与电感L并联；电阻R_S2与第二电容C_S2串联后，在C节点与第一电容C_S并联。其中，C节点位于电阻R_S和第一电容C_S之间，在C节点至第二电阻R_S2间由第十八NMOS管M₁₈输入第一纹波采样电压V_S1；在电阻R_S2至第二电容C_S2之间由第十七NMOS管M₁₇输入第二纹波采样电压V_S2。

可选的，目标采样电路，采用两对RC滤波器；第一对RC滤波器与电感L并联，包括：电阻R_S和第一电容C_S，用于控制纹波电压的上升斜率和下降斜率。第二对RC滤波器与第一电容C_S并联，包括：第二电阻R_S2和第二电容C_S2，用于过滤第一纹波采样电压V_S1的交流分量，使得第二纹波采样电压V_S2与第一纹波采样电压V_S1的差值代表了电感L的交流分量。

可选的，纹波电压V_RAMP的计算公式为：

V_RAMP＝V_S1-V_S2+V_FB

其中，V_S1为第一纹波采样电压，V_S2为第二纹波采样电压，V_FB为反馈电压。

可选的，第一PMOS管M₁和第二PMOS管M₂尺寸相同，第三PMOS管M₃和第四PMOS管M₄尺寸相同，第五PMOS管M₅和第六PMOS管M₆尺寸相同，第七PMOS管M₇和第八PMOS管M₈尺寸相同。

可选的，第九PMOS管M₉和第十PMOS管M₁₀尺寸相同，第十一PMOS管M₁₁和第十二PMOS管M₁₂尺寸相同，第十三PMOS管M₁₃和第十四PMOS管M₁₄尺寸相同，第十七NMOS管M₁₇和第十八NMOS管M₁₈的尺寸相同；第一电阻R₁和第二电阻R₂阻值相同，第三电阻R₃和第四电阻R₄阻值相同。

本发明的有益效果：

本发明实施例提供一种片内纹波采样电路，通过对电感电流采样，得到包含电感L的直流信息和交流信息的第一纹波采样电压V_S1，以及只包含电感L的直流信息的第二纹波采样电压V_S2，在不影响正常输出电压纹波的基础上，通过电压相加电路将仅包括电感L交流信息的电压(即第一纹波采样电压V_S1与第二纹波采样电压V_S2的差值)与反馈电压V_FB叠加得到纹波电压，从而极大地增加了输入功率管开关比较器的纹波电压，进而有效改善了采样电路的次谐波震荡，提高了系统输出电压的稳定性。

附图说明

图1为一种片内纹波采样电路示意图；

图2为一种片内纹波采样电路的工作波形图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本文中术语“和/或”，是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。本文中符号“/”表示关联对象是或者的关系，例如A/B表示A或者B。

本发明的说明书和权利要求书中的术语“第一”和“第二”等是用于区别不同的对象，而不是用于描述对象的特定顺序。例如，第一电阻和第二电阻等是用于区别不同的阈值，而不是用于描述阈值的特定顺序。

在本发明实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本发明实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。

在本发明实施例的描述中，除非另有说明，“多个”的含义是指两个或者两个以上，例如，多个元件是指两个或者两个以上的元件等。

本发明实施例提供的一种片内纹波采样电路，适用于以下场景中：

场景1、使用小阻值等效串联电阻R_ESR的BUCK型DC-DC转换器；

场景2、使用陶瓷电容器的BUCK型DC-DC转换器。

如图1所示，本发明实施例提供一种片内纹波采样电路，该片内纹波采样电路应用于使用小阻值等效串联电阻R_ESR的BUCK型DC-DC转换器中，该片内纹波采样电路包括：电压相减电路、电压相加电路和目标采样电路。

该片内纹波采样电路元器件包括：第一PMOS管M₁至第十四PMOS管M₁₄、第十五NMOS管M₁₅至第十八NMOS管M₁₈、第一电阻R₁至第六电阻R₆、电阻R_S和电阻R_S2、第一电容C_S和第二电容C_S2、电感L。该电压相减电路，用于向目标采样电路输入第一纹波采样电压V_S1和第二纹波采样电压V_S2；并将第一纹波采样电压V_S1和第二纹波采样电压V_S2转换为电流后相减输出至电压相加电路；其中，第一纹波采样电压V_S1包含电感L的直流信息和交流信息，第二纹波采样电压V_S2只包含电感L的直流信息。该电压相加电路，用于将反馈电压V_FB转换为电流，并与电压相减电路的输出电流叠加，随后将叠加结果转换为电压以增加输入到开关比较器的纹波电压V_RAMP。该目标采样电路，并联在电感L的两端，用于过滤第一纹波采样电压V_S1的交流信息，使得第二纹波采样电压V_S2仅包含直流信息。

可选的，如图1所示，电压相加电路包括：第一PMOS管M₁至第四PMOS管M₄、第九PMOS管M₉至第十二PMOS管M₁₂、第一电阻R₁至第五电阻R₅。第一PMOS管M₁至第八PMOS管M₈的栅极连接，第一PMOS管M₁至第八PMOS管M₈的源极依次连接至电源端VDD；第一PMOS管M₁的栅极和漏极连接；第二PMOS管M₂的漏极分别和第九PMOS管M₉以及第十PMOS管M₁₀的源极连接；第九PMOS管M₉的漏极和第一电阻R₁以及第十二PMOS管M₁₂的栅极连接；第十PMOS管M₁₀的漏极和第二电阻R₂以及第十一PMOS管M₁₁的栅极连接；第三PMOS管M₃的漏极和第五电阻R₅以及第十一PMOS管M₁₁的源极连接；第四PMOS管M₄的漏极和第五电阻R₅的另一端以及第十二PMOS管M₁₂的源极连接；第十一PMOS管M₁₁的漏极和第三电阻R₃连接；第十二PMOS管M₁₂的漏极和第四电阻R₄连接，又通过A节点和电压相减电路的B节点连接。第一电阻R₁、第二电阻R₂、第三电阻R₃、第四电阻R₄的另一端接模拟地AGND。其中，A节点位于第十二PMOS管M₁₂的漏极和第四电阻R₄之间，B节点连接第十三PMOS管M₁₃的漏极和第十五NMOS管M₁₅的漏极，且B节点处接纹波电压V_RAMP；第九PMOS管M₉的栅极接反馈电压V_FB，第十PMOS管M₁₀的栅极接基准电压V_REF。

可选的，第一PMOS管M₁和第二PMOS管M₂尺寸相同，第三PMOS管M₃和第四PMOS管M₄尺寸相同，第五PMOS管M₅和第六PMOS管M₆尺寸相同，第七PMOS管M₇和第八PMOS管M₈尺寸相同。

可选的，第九PMOS管M₉和第十PMOS管M₁₀尺寸相同，第十一PMOS管M₁₁和第十二PMOS管M₁₂尺寸相同，第十三PMOS管M₁₃和第十四PMOS管M₁₄尺寸相同，第十七NMOS管M₁₇和第十八NMOS管M₁₈的尺寸相同；第一电阻R₁和第二电阻R₂阻值相同，第三电阻R₃和第四电阻R₄阻值相同。

可选的，如图1所示，电压相减电路包括：第五PMOS管M₅至第八PMOS管M₈、第十三PMOS管M₁₃、第十四PMOS管M₁₄、第十五NMOS管M₁₅至第十八NMOS管M₁₈、第六电阻R₆。第一PMOS管M₁至第八PMOS管M₈的栅极连接，第一PMOS管M₁至第八PMOS管M₈的源极依次连接至电源端VDD。第五PMOS管M₅的漏极和第六电阻R₆以及第十三PMOS管M₁₃的源极连接；第六PMOS管M₆的漏极和第六电阻R₆以及第十四PMOS管M₁₄的源极连接；其中，第五PMOS管M₅的漏极与第六PMOS管M₆的漏极之间连接第六电阻R₆；第七PMOS管M₇的漏极和第十四PMOS管M₁₄的栅极以及第十七NMOS管M₁₇的漏极连接；第八PMOS管M₈的漏极和第十三PMOS管M₁₃的栅极以及第十八NMOS管M₁₈的漏极连接。第十六NMOS管M₁₆的栅极与其漏极，第十五NMOS管M₁₅的栅极，以及第十四NMOS管M₁₄的漏极连接；第十五NMOS管M₁₅的源极、第十六NMOS管M₁₆的源极、第十七NMOS管M₁₇的源极、第十八NMOS管M₁₈的源极连接后接模拟地AGND。其中，目标采样电路输入第一纹波采样电压V_S1和第二纹波采样电压V_S2；分别通过第十八NMOS管M₁₈的栅极和第十七NMOS管M₁₇的栅极输入目标采样电路。

可选的，如图1所示，目标采样电路包括：电阻R_S、电阻R_S2、第一电容C_S、第二电容C_S2、电感L；电感L两端的节点电压为V_SW，输出电压为V_OUT。电阻R_S和第一电容C_S串联后，再与电感L并联；电阻R_S2与第二电容C_S2串联后，在C节点与第一电容C_S并联。其中，C节点位于电阻R_S和第一电容C_S之间，在C节点至第二电阻R_S2间由第十八NMOS管M₁₈输入第一纹波采样电压V_S1；在电阻R_S2至第二电容C_S2之间由第十七NMOS管M₁₇输入第二纹波采样电压V_S2。

可选的，如图1所示，目标采样电路，采用两对RC滤波器；第一对RC滤波器与电感L并联，包括：电阻R_S和第一电容C_S，用于控制纹波电压的上升斜率和下降斜率。第二对RC滤波器与第一电容C_S并联，包括：第二电阻R_S2和第二电容C_S2，用于过滤第一纹波采样电压V_S1的交流分量，使得第二纹波采样电压V_S2与第一纹波采样电压V_S1的差值代表了电感L的交流分量。

需要说明的是，电压相减电路将第一纹波采样电压V_S1电压和第二纹波采样电压V_S2电压转换成电流后相减；电压相加电路首先将反馈电压转换为电流，然后将电压相减(V_S1-V_S2)电路的输出电流与V_FB转换成的电流相加，最后将相加后得到的电流通过电阻转变为电压，即得到纹波电压V_RAMP＝V_S1-V_S2+V_FB；目标采样电路并联在电感L两端，产生包含电感直流交流信息的第一纹波采样电压V_S1和只包含电感电流直流信息第二纹波采样电压V_S2的。

本发明电路图的具体工作原理为:

如图1所示，第一PMOS管M₁至第八PMOS管M₈均为对基准电流I_REF1镜像的电流。V_FB和V_REF通过控制第九PMOS管M₉和第十PMOS管M₁₀管的栅压来控制通过第一电阻R₁的第一电流I₁和通过第二电阻R₂第二电流I₂，进而控制图1中示出的第一电压V₁和第二电压V₂；该第一电压V₁和第二电压V₂又通过控制第十一PMOS管M₁₁和第十一PMOS管M₁₂的栅极电压来控制第三电流I₃(即通过第十二PMOS管M₁₂的漏极的电流)和第四电流I4(即通过第十三PMOS管M₁₃的漏极的电流)，进而控制新的基准电压VD和用来与之比较的纹波电压V_RAMP。

同理，如图1所示，第一纹波采样电压V_S1和第二纹波采样电压V_S2通过控制第十七NMOS管M₁₇和第十七NMOS管M₁₈的栅压来控制第五电流I₅和第六电流I₆，因为第七PMOS管M₇和第八PMOS管M₈的电流大小固定(即均为对基准电流I_REF1镜像的电流)，因此，第一电流I₁和第二电流I₂可以决定第三电压V₃和第四电压V₄的大小；而第三电压V₃和第四电压V₄又可以通过控制第十三PMOS管M₁₃和第十四PMOS管M₁₄的栅极电压进而控制第七电流I₇(即第十六NMOS管M₁₆的漏极电流)和第九电流I₉(即第十三PMOS管M₁₃的漏极电流)。

由于第十五NMOS管M₁₅和第十六NMOS管M₁₆管尺寸相同，所以第七电流I₇和第八I₈电流相等。故图1中A节点和B节点间的第十电流I₁₀可以表示为：

I₁₀＝I₉-I₈＝I₉-I₇

第十电流I₁₀和第四电流I₄都通过第四电阻R₄来调节纹波电压V_RAMP，故选择阻值相同的第三电阻R₃和第四电阻R₄，相对较大的第三电流I₃和第四电流I₄，以及相对较小的第七电流I₇和第九电流I₉，可以达到电压相加与相减效果。具体可以根据实际使用需求进行计算确定。

可选的，根据上述电路原理分析可以得到，纹波电压V_RAMP的计算公式为：

V_RAMP＝V_S1-V_S2+V_FB

其中，V_S1为第一纹波采样电压，V_S2为第二纹波采样电压，V_FB为反馈电压。

可选的，如图1所示的目标采样电路，目标采样电路采用两对RC滤波器。第一对RC滤波器与电感L并联，在导通周期和关断周期内，输入电压V_SW分别短路到输入电压V_IN和地。在导通周期和关断周期内，当对电容C_S充电或者放电时，纹波电压的上升斜率m_SEN,r和下降斜率m_SEN,f可以表示为：

假设开关导通电阻足够小，时间常数可以表示为：

T_SEN＝R_S·C_S

其中，T_SEN为时间常数，V_IN为输入电压，V_OUT为输出电压，R_S为电阻R_S的阻值，C_S为电容C_S的电容值。

第二对RC滤波器用来过滤第一纹波采样电压V_S1的交流分量，使得第二纹波采样电压V_S2仅包含V_S1的直流分量，因此V_S1和V_S2之间的差值用于表征通过电感L电流的交流分量。

示例性的，如图2示出了一种片内纹波采样电路的工作波形图，其中，V_FB为反馈电压，V_REF为基准电压，V_S1为第一采样电压，V_S2为第二采样电压，PWM为上管开启控制信号，SW为功率管开关信号，I_L为电感电流。可将V_S1、V_S2、V_FB和V_REF四个信号进行相加相减处理，共同控制开关占空比。其中，V_FB和V_REF控制比较的直流部分，V_S1和V_S2控制纹波部分，在启动或输出电压突变时由直流部分控制比较器输出，在稳定工作时由纹波控制比较器输出。从图2中可以看出在启动阶段PWM信号始终为逻辑1，此时允许上管常导通使输出电压迅速上升，但一般转换器会通过软起动功能来控制输出电压的增长速度；在稳定工作阶段V_FB和V_REF电压基本保持不变，当上管导通时电感电流上升，V_S1-V_S2也随之上升，此时PWM为逻辑0，当固定导通时间结束下管导通时，电感电流下降，V_S1-V_S2随之下降，在下降到与V_REF相交时PWM输出翻转，从而触发固定导通时间。从图2中可以看出该模块在不改变输出电压纹波的基础上，将V_S1-V_S2叠加至V_FB，极大地增加了输入到开关控制比较器的纹波大小(即增加了纹波电压V_RAMP的值)，从而提高了系统的稳定性。

可以理解的是，本发明公开了一种片内纹波采样电路，其包含电压相加电路、电压相减电路和目标采样电路三部分；本发明利用两对RC滤波电路来采集电感电流信息，并通过电压相加和电压相减电路剔除掉直流信息，将交流信息保留，在不增加输出电压纹波的基础上极大地增加了输入到PWM比较器中的纹波大小，保证了DC-DC转换器的稳定工作，从而提高了系统的稳定性。

本发明实施例提供一种片内纹波采样电路，通过对电感电流采样，得到包含电感L的直流信息和交流信息的第一纹波采样电压V_S1，以及只包含电感L的直流信息的第二纹波采样电压V_S2，在不影响正常输出电压纹波的基础上，通过电压相加电路将仅包括电感L交流信息的电压(即第一纹波采样电压V_S1与第二纹波采样电压V_S2的差值)与反馈电压V_FB叠加得到纹波电压，从而极大地增加了输入功率管开关比较器的纹波电压，进而有效改善了采样电路的次谐波震荡，提高了系统输出电压的稳定性。

以上给出的实施例是实现本发明较优的例子，本发明不限于上述实施例。本领域的技术人员根据本发明技术方案的技术特征所做出的任何非本质的添加、替换，均属于本发明的保护范围。

Claims (8)

1.一种片内纹波采样电路，其特征在于，所述片内纹波采样电路应用于使用小阻值等效串联电阻R_ESR的BUCK型DC-DC转换器中，所述片内纹波采样电路包括：电压相减电路、电压相加电路和目标采样电路；

所述片内纹波采样电路元器件包括：第一PMOS管M₁至第十四PMOS管M₁₄、第十五NMOS管M₁₅至第十八NMOS管M₁₈、第一电阻R₁至第六电阻R₆、电阻R_S和电阻R_S2、第一电容C_S和第二电容C_S2、电感L；

所述电压相减电路，用于向所述目标采样电路输入第一纹波采样电压V_S1和第二纹波采样电压V_S2；并将所述第一纹波采样电压V_S1和所述第二纹波采样电压V_S2转换为电流后相减输出至所述电压相加电路；其中，所述第一纹波采样电压V_S1包含所述电感L的直流信息和交流信息，所述第二纹波采样电压V_S2只包含所述电感L的直流信息；

所述电压相加电路，用于将反馈电压V_FB转换为电流，并与所述电压相减电路的输出电流叠加，随后将叠加结果转换为电压以增加输入到开关比较器的纹波电压V_RAMP；

所述目标采样电路，并联在所述电感L的两端，用于过滤所述第一纹波采样电压V_S1的交流信息，使得所述第二纹波采样电压V_S2仅包含直流信息。

2.根据权利要求1所述的片内纹波采样电路，其特征在于，所述电压相加电路包括：所述第一PMOS管M₁至所述第四PMOS管M₄、所述第九PMOS管M₉至所述第十二PMOS管M₁₂、所述第一电阻R₁至所述第五电阻R₅；

所述第一PMOS管M₁至所述第八PMOS管M₈的栅极连接，所述第一PMOS管M₁至所述第八PMOS管M₈的源极依次连接至电源端VDD；所述第一PMOS管M₁的栅极和漏极连接；所述第二PMOS管M₂的漏极分别和所述第九PMOS管M₉的源极以及所述第十PMOS管M₁₀的源极连接；所述第九PMOS管M₉的漏极和所述第一电阻R₁以及所述第十二PMOS管M₁₂的栅极连接；所述第十PMOS管M₁₀的漏极和所述第二电阻R₂以及所述第十一PMOS管M₁₁的栅极连接；所述第三PMOS管M₃的漏极和所述第五电阻R₅以及所述第十一PMOS管M₁₁的源极连接；所述第四PMOS管M₄的漏极和所述第五电阻R₅的另一端以及所述第十二PMOS管M₁₂的源极连接；所述第十一PMOS管M₁₁的漏极和所述第三电阻R₃连接；所述第十二PMOS管M₁₂的漏极和所述第四电阻R4连接，又通过A节点和所述电压相减电路的B节点连接；

所述第一电阻R₁、所述第二电阻R₂、所述第三电阻R₃、所述第四电阻R₄的另一端接模拟地AGND；

其中，所述A节点位于所述第十二PMOS管M₁₂的漏极和所述第四电阻R₄之间，所述B节点连接所述第十三PMOS管M₁₃的漏极和所述第十五NMOS管M₁₅的漏极，且所述B节点处接所述纹波电压V_RAMP；所述第九PMOS管M9的栅极接所述反馈电压V_FB，所述第十PMOS管M₁₀的栅极接基准电压V_REF。

3.根据权利要求1所述的片内纹波采样电路，其特征在于，所述电压相减电路包括：所述第五PMOS管M₅至所述第八PMOS管M₈、所述第十三PMOS管M₁₃、所述第十四PMOS管M₁₄、第十五NMOS管M₁₅至第十八NMOS管M₁₈、所述第六电阻R₆；

所述第一PMOS管M₁至所述第八PMOS管M₈的栅极连接，所述第一PMOS管M₁至所述第八PMOS管M₈的源极依次连接至电源端VDD；

所述第五PMOS管M₅的漏极和所述第六电阻R₆以及所述第十三PMOS管M₁₃的源极连接；所述第六PMOS管M₆的漏极和所述第六电阻R₆以及所述第十四PMOS管M₁₄的源极连接；其中，所述第五PMOS管M₅的漏极与所述第六PMOS管M₆的漏极之间连接所述第六电阻R₆；所述第七PMOS管M₇的漏极和所述第十四PMOS管M₁₄的栅极以及所述第十七NMOS管M₁₇的漏极连接；所述第八PMOS管M₈的漏极和第十三PMOS管M₁₃的栅极以及所述第十八NMOS管M₁₈的漏极连接；

所述第十六NMOS管M₁₆的栅极与其漏极、所述第十五NMOS管M₁₅的栅极、以及所述第十四NMOS管M₁₄的漏极连接；所述第十五NMOS管M₁₅的源极、所述第十六NMOS管M₁₆的源极、所述第十七NMOS管M₁₇的源极、所述第十八NMOS管M₁₈的源极连接后接模拟地AGND；

其中，所述目标采样电路输入所述第一纹波采样电压V_S1和所述第二纹波采样电压V_S2；分别通过所述第十八NMOS管M18的栅极和所述第十七NMOS管M17的栅极输入所述目标采样电路。

4.根据权利要求1所述的片内纹波采样电路，其特征在于，所述目标采样电路包括：所述电阻R_S、所述电阻R_S2，所述第一电容C_S、所述第二电容C_S2、所述电感L；所述电感L两端的节点电压为V_SW，输出电压为V_OUT；

所述电阻R_S和所述第一电容C_S串联后，再与所述电感L并联；

所述电阻R_S2与所述第二电容C_S2串联后，在C节点与所述第一电容C_S并联；

其中，所述C节点位于所述电阻R_S和所述第一电容C_S之间，在所述C节点至所述第二电阻R_S2间由所述第十八NMOS管M₁₈输入所述第一纹波采样电压V_S1；在所述电阻R_S2至所述第二电容C_S2之间由所述第十七NMOS管M₁₇输入所述第二纹波采样电压V_S2。

5.根据权利要求4所述的片内纹波采样电路，其特征在于，所述目标采样电路，采用两对RC滤波器；第一对RC滤波器与所述电感L并联，包括：所述电阻R_S和所述第一电容C_S，用于控制所述纹波电压V_RAMP的上升斜率和下降斜率；

第二对RC滤波器与所述第一电容C_S并联，包括：第二电阻R_S2和所述第二电容C_S2，用于过滤所述第一纹波采样电压V_S1的交流分量，使得所述第二纹波采样电压V_S2与所述第一纹波采样电压V_S1的差值代表所述电感L的交流分量。

6.根据权利要求1所述的片内纹波采样电路，其特征在于，所述纹波电压V_RAMP的计算公式为：

V_RAMP＝V_S1-V_S2+V_FB

其中，V_S1为所述第一纹波采样电压，V_S2为所述第二纹波采样电压，V_FB为所述反馈电压。

7.根据权利要求1所述的片内纹波采样电路，其特征在于，所述第一PMOS管M₁和所述第二PMOS管M₂尺寸相同，所述第三PMOS管M₃和所述第四PMOS管M₄尺寸相同，所述第五PMOS管M₅和所述第六PMOS管M₆尺寸相同，所述第七PMOS管M₇和所述第八PMOS管M₈尺寸相同。

8.根据权利要求1所述的片内纹波采样电路，其特征在于，所述第九PMOS管M₉和所述第十PMOS管M₁₀尺寸相同，所述第十一PMOS管M₁₁和所述第十二PMOS管M₁₂尺寸相同，所述第十三PMOS管M₁₃和所述第十四PMOS管M₁₄尺寸相同，所述第十七NMOS管M₁₇和所述第十八NMOS管M₁₈的尺寸相同；

所述第一电阻R₁和所述第二电阻R₂阻值相同，所述第三电阻R₃和所述第四电阻R₄阻值相同。

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