JP2010245434A - はんだ接合方法およびはんだ接合構造体 - Google Patents

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Abstract

【課題】接合性が安定であって、かつ信頼性の高い接合部を形成するはんだ接合方法を提供する。
【解決手段】バンプ電極5を有する電子部品4と電子回路基板1とをはんだ接合する方法であって、電子回路基板1の電極部2に、導電性フィラー、フラックス、第1の熱硬化性樹脂、およびこの樹脂を硬化させる硬化剤を含む導電性ペーストを供給して、導電性ペースト層3を形成する工程と、電子部品4に、第2の熱硬化性樹脂、およびこの樹脂を硬化させる硬化剤を含む絶縁性樹脂ペーストを供給して、絶縁性樹脂ペースト層6を形成する工程と、電子部品4を電子回路基板1上に搭載する工程と、加熱によって導電性フィラーを溶融させ、電子部品4を電子回路基板1の電極部2にはんだ接合するとともに、ペースト層3、6の第1および第2の熱硬化性樹脂を硬化させる工程とを備える。
【選択図】図1

Description

本発明は、はんだ接合方法およびはんだ接合構造体に関し、さらに詳しくはBGA型パッケージ部品等の電子部品を電子回路基板上にはんだ接合する方法、およびそれによるはんだ接合構造体に関するものである。
電子部品を電子回路基板上に搭載し、接続する方法として、はんだ接合が広く用いられている。これまではんだ接合部の信頼性を高めるためや、基板上にフラックス残渣を残さないようにするために、電子部品として電極にはんだバンプが備わったBGA型パッケージ部品を用い、この電子部品と電子回路基板との間にフラックス成分を有する熱硬化性樹脂を供給し、リフロー加熱させることで、はんだ接合と樹脂の硬化とを同時に行うという方法が知られている(例えば、特許文献1参照)。
特開平4−280443号公報
しかしながら、このような接合方法では、リフロー加熱時に、熱硬化性樹脂の熱だれ(加熱時に軟化し流動性を示す現象)によって、樹脂がはんだバンプと電子回路基板の電極との間に入り込みやすいことが明らかとなった。このような現象が生じると、はんだ接合部の接合性が安定せず、接続不良となる。
本発明はこのような問題に鑑みてなされたもので、はんだ接合性が安定であり、かつ接合部の高い信頼性を確保することができるはんだ接合方法と、それによるはんだ接合構造体とを提供することを目的とする。
本発明の電子部品のはんだ接合方法は、
突起電極を有する電子部品とを電子回路基板とはんだで接合する方法であって、
電子回路基板の電極部に、導電性フィラー、フラックス、第1の熱硬化性樹脂、およびこの第1の熱硬化性樹脂を硬化させる硬化剤を含む導電性ペーストを供給する工程と、
電子部品に、第2の熱硬化性樹脂、およびこの第2の熱硬化性樹脂を硬化させる硬化剤を含む絶縁性樹脂ペーストを供給する工程と、
電子部品を電子回路基板上に搭載する工程と、加熱によって導電性フィラーを溶融させるとともに、第1および第2の熱硬化性樹脂を硬化させる工程
とを有し、前記電子部品の突起電極および前記導電性フィラーの少なくとも一方が低融点合金を含むことを特徴とする。
上述の方法において、電子部品の突起電極および導電性フィラーの少なくとも一方に含まれる低融点合金は、Snと、Bi、In、Ag、ZnおよびCuからなる群から選ばれる2種もしくはそれ以上の元素の組合せからなる金属組成を有することが好ましい。
また、上述の方法において、フラックスは主成分が有機酸またはロジンであり、その導電性ペーストにおける含有比率が1〜15質量%の範囲内であることが好ましい。
さらにまた、上述の方法において、第1の熱硬化性樹脂は主成分がエポキシ樹脂であり、その導電性ペーストにおける含有比率が5〜50質量%の範囲内であることが好ましい。
上述の方法において、導電性ペーストにおける、アルコール、エーテル、ケトン、アセタールまたはエステル化合物の含有比率が2質量%以下であることが好ましい。
上述の方法において、第2の熱硬化性樹脂は主成分がエポキシ樹脂であることが好ましい。
上述の方法において、絶縁性樹脂ペーストのフラックス含有比率が20質量%以下であることが好ましい。
上述の方法において、第1の熱硬化性樹脂の粘度が第2の熱硬化性樹脂の粘度以下であることが好ましい。
本発明のはんだ接合構造体は、突起電極を有する電子部品と電子回路基板とを、上述の接合方法を用いてはんだ接合し、少なくともはんだ接合部の周囲を硬化樹脂が覆っていることを特徴とする。
また、上述のはんだ接合構造体において、はんだ接合部の電子回路基板電極側に硬化樹脂がフィレットを形成し、さらに硬化樹脂をそれとは別種の硬化樹脂が覆っていることが好ましい。
本発明の方法によれば、導電性ペーストを電子回路基板の電極部に供給することで、導電性ペーストのタック力によってBGA型パッケージ部品などの電子部品が基板上に固定される。このため、加熱時に、絶縁性樹脂ペーストの熱だれによる電子部品の位置ずれや電子部品の電極と基板の電極部との間への絶縁性樹脂ペーストの入り込みが発生せず、優れたはんだ接合性が得られる。
さらに、導電性ペーストに関しては、熱硬化性樹脂中に、フラックス成分などの粉体成分を分散させることで、アルコール、エーテル、ケトン、アセタール、またはエステル化合物などの溶剤の配合比率を導電性ペーストに対して、2質量%以下に抑えることができる。このように溶剤の配合量を低減することによって、溶剤の気化による樹脂中のボイド発生が少なくなり、信頼性の高い接合部を備えたはんだ接合構造体を得ることができる。
また、本発明によるはんだ接合構造体においては、はんだ接合部がそれを囲むよう硬化樹脂で覆われた構造とすることによって、衝撃が加えられたときにそれによる応力が緩和される。このため、接合部の耐衝撃特性が向上し、接合部が外部から加えられる衝撃によって損傷を受けるというおそれが軽減される。
さらに、はんだ接合部の電子回路基板電極側が硬化樹脂でフィレット状に覆われ、さらにそれとは別種の硬化樹脂で覆われた構造とすることによって、衝撃が加えられたときには、一方の硬化樹脂に亀裂が生じても他方の硬化樹脂がそのブロック体として働くため、1種の樹脂のみで接合部の周囲を覆う場合に比べて、より高い耐衝撃特性を得ることができる。
また、絶縁性樹脂ペーストを電子部品側に供給することによって、導電性ペーストが供給されている電子回路基板上に供給する場合に比べて、導電性ペーストおよび絶縁性樹脂ペーストに含まれている熱硬化性樹脂が硬化した後のはんだボール残り量をいちじるしく減少させることができる。
絶縁性樹脂ペーストを電子回路基板上に供給した場合には、絶縁性樹脂ペーストを供給する際には、それによって導電性ペーストが押し流され、さらに供給後においては、樹脂だれにより導電性ペーストが押し流されてそれに含まれている導電性フィラーが絶縁性樹脂ペーストに取り込まれる。このため、加熱後に、多量のはんだボールが残存してしまう。
これに対して、絶縁性樹脂ペーストを電子部品側に供給した後、導電性ペーストが供給されている電子回路基板上に電子部品を搭載する本発明の方法によれば、搭載後には絶縁性樹脂ペーストが電子回路基板と電子部品とに働く表面張力によってその位置が保持される。このため、上述のように導電性ペーストを押し流すという現象の発生が抑制され、リフロー加熱後のはんだボール残りが少なくなると考えられる。
本発明のはんだ接合方法の実施の形態を説明するための断面図である。 本発明の実施の形態の方法によるはんだ接合構造体の一例を示す断面図である。 本発明の実施の形態の方法によるはんだ接合構造体の他の例を示す断面図である。
以下本発明の実施の形態として、電子部品としてBGA型パッケージ部品を使用し、それを電子回路基板上に実装する方法と、それによるはんだ接合構造体について説明する。
図1に示すように、電子回路基板1における配線パターンの電極部2上にスクリーン印刷法を用いて導電性ペーストを供給し、所定の厚さの導電性ペースト層3を形成する。導電性ペーストの供給方法としては、スクリーン印刷法に限られるものでなく、ディップ法なども使用することができる。
BGA型パッケージの電子部品4として、突起電極としてのバンプ電極5を複数個備えた部品を準備する。この電子部品4のバンプ電極5形成面側に、絶縁性樹脂ペーストを供給して、絶縁性樹脂ペースト層6を形成する。絶縁性樹脂ペーストの供給量は、バンプ電極5の頂部が絶縁性樹脂ペースト層6から露出する量とするのが望ましい。絶縁性樹脂ペースト層6を形成するための代表的な方法として、平面基台上に形成した所定の厚さの絶縁性樹脂ペースト膜に電子部品4のバンプ電極5の形成面側を押し付けて、この面上に絶縁性樹脂ペーストを転写する方法、または、スキージもしくはディスペンサーなどを使用して絶縁性樹脂ペーストを塗布する方法をあげることができる。無論、本発明においてはこれらの塗布方法に限られるものではない。
次に、電子回路基板1に対して電子部品4をその電極形成面側を対向させ、電子回路基板1の電極部2と、それに対応する電子部品4のバンプ電極5との位置合わせを行った後に、電子部品4を電子回路基板1上に搭載する。次いで、リフロー炉などの加熱炉で全体をはんだの融点以上の温度で加熱する。この加熱によって、導電性ペースト層3中の導電性フィラーが溶融してはんだ付けが行われる。バンプ電極5がはんだボールである場合には、その少なくとも一部分が溶融し、はんだ接合に寄与する。そして、はんだ付け時に、導電性ペースト層3およびに絶縁性樹脂ペースト層6にそれぞれ含まれていた熱硬化性樹脂が硬化する。
この実施の形態において使用する導電性ペーストには、導電性フィラー、フラックス、熱硬化性樹脂たとえばビスフェノール型エポキシ樹脂、およびその硬化剤を含むペースト材料を使用するのが望ましい。さらに、必要に応じてアルコール、エーテル、ケトン、アセタールまたはエステル化合物などの溶剤成分や、さらには粘度調整やチクソ性付与のための添加剤を追加配合してもよい。
導電性フィラーには、Snと、Bi、In、Ag、ZnおよびCuからなる群から選ばれる2種以上の元素の組合せからなる組成の金属成分を含む低融点合金粒子を使用することができる。このような合金粒子に代えて、これら成分から選択した2種以上の金属の粒子を所定比率で混合した材料や、主成分粒子に副成分をめっきすることで所定の組成とした材料を使用することもできる。代表的な組成の合金として、Sn−3.0%Ag−0.5%Cu、Sn−4.0%Ag−0.5%Cu、Sn−3.0%Ag−3.0%Bi、Sn−3.4%Ag−4.8%Bi、Sn−2.0%Ag−0.5%Cu−7.5%Bi、Sn−3.0%Ag−0.5%Cu−10.0%In、Sn−3.0%Ag−15.0%Zn、およびSn−3.0%Ag−9.0%Znなどの低融点合金をあげることができる。
導電性ペーストにおけるフラックスの含有比率は1〜15質量%の範囲内であることが望ましい。その含有比率が1質量%よりも少なくなると、電子回路基板1の電極部2や後述する電子部品のバンプ電極の表面に形成される酸化膜を十分に除去することが困難となり、はんだ接合部の接合性が低下する。また、それが15質量%よりも多くなると、絶縁性樹脂硬化物が脆くなり、クラックを発生するおそれが生じる。
熱硬化性樹脂の含有比率は、導電性ペーストにおいて5〜50質量%の範囲内であることが望ましい。その含有比率が5質量%より少なくなると、フラックスなどの粉体成分を分散するのに十分でなく、また、50質量%より多くなると、導電性フィラーの溶融時の凝集性が低下する。
溶剤成分については、導電ペーストに必要に応じて加える成分であり、その配合比率は導電性ペーストにおいて2質量%以下とする。
また、絶縁性樹脂ペーストには、熱硬化性樹脂とその硬化剤とを含むペースト材料を使用することが望ましい。必要に応じて金属酸化膜の除去作用を有する有機酸またはロジンよりなるフラックスを、さらには粘度調整・チクソ性付与添加剤を配合してもよい。
フラックスの含有比率は、絶縁性樹脂ペーストにおいて20質量%以下であることが望ましい。フラックスを20質量%より多く含ませると、それによって硬化後の樹脂が脆くなり、クラックを生じやすくなるので、好ましくない。
さらに、絶縁性樹脂ペーストに使用する熱硬化性樹脂には、導電性ペーストに使用する熱硬化性樹脂の粘度と同等ないしそれより低い樹脂を使用することできる。より好ましくは、絶縁性樹脂ペーストに使用する熱硬化性樹脂には、導電性ペーストに使用する熱硬化性樹脂の粘度より低い樹脂を使用する。
なお、電子部品4のバンプ電極5を上述した導電性フリットと同種の低融点合金で形成することも可能であり、バンプ電極および導電性フリットの少なくとも一方をこの低融点合金で形成することによって、電子部品4のバンプ電極4と電子回路基板1の電極部2との良好な接続を得ることができる。
図2および図3に上述の接合方法によるBGA型パッケージ部品と電子回路基板との接合構造の代表例を示す。
図2に示すはんだ接合構造体は、導電性ペーストと絶縁性樹脂ペーストにそれぞれ含まれていた熱硬化性樹脂に粘度が等しいか、あってもその差異が実質的になく、また相溶性のよい樹脂材料を使用したときの例である。
この構造体においては、BGA型パッケージの電子部品4の電極5と電子回路基板1の電極部2とがはんだによって接合しており、そのはんだ接合部7の周囲を硬化樹脂体8が覆い封止している。硬化樹脂体8は導電性ペーストと絶縁性樹脂ペーストにそれぞれ含まれていた熱硬化性樹脂の混合物の硬化物で形成されている。
図3に示すはんだ接合構造体では、絶縁性樹脂ペーストに含まれている熱硬化性樹脂の粘度が導電性ペーストに含まれている熱硬化性樹脂の粘度よりも低い場合や、これら熱硬化性樹脂に非相溶性または相溶性のよくない材料を使用した場合のものである。この構造体においては、導電性ペーストに含まれる熱硬化性樹脂が硬化して、はんだ接合部7の基板電極部2側の周囲を、フィレットを形成するように覆い、さらにこの硬化樹脂体9の周囲を絶縁性樹脂ペースト由来の硬化樹脂体10が覆う形態となる。
実施例で使用した電子部品、電子回路基板、導電性ペーストおよび絶縁性樹脂ペーストは次のとおりである。
電子部品には、電極にSn−3.0%Ag−0.5%Cuの組成のはんだバンプを備えたBGA型パッケージの半導体装置を用いた。そのパッケージサイズは11mm平方で、ランド径が直径0.3mm、ピッチが0.5mm、総バンプ数が441である。
電子部品のための絶縁性樹脂ペーストには、熱硬化性樹脂としてビスフェノールF型エポキシ樹脂(86質量部)、硬化剤としてイミダゾール系硬化剤(7質量部)、フラックスとしてグルタル酸(7質量部)で構成されたものを用いた。
また、電子回路基板には厚さ0.8mmのガラスエポキシ基板を用いた。
電子回路基板のための導電性ペーストには、導電性フィラーがSnAgCu粒子、フラックス成分がグルタル酸、熱硬化性樹脂がビスフェノールF型エポキシ樹脂、その硬化剤がイミダゾール系硬化剤、粘度調整・チクソ性付与添加剤がヒマシ油系チクソ剤、溶剤成分がブチルカルビトールであるペーストを用いた。実施例1、2における導電性ペーストの組成は下記表1のとおりとした。
バンプや導電性フィラーには、上述のSnAgCu系のはんだ材料に代えて、たとえばSnAgBi系、SnAgCuBi系、SnAgCuIn系、SnAgZn系、SnZnBi系、SnCu系、SnAgInBi系またはSnZnAl系のはんだ材料を使用することも可能である。
比較例1では、実施例における導電性ペーストから導電性フィラーを除いた、下記表1に記載の組成の樹脂ペーストを使用し、また、電子部品、絶縁性樹脂ペースト、および電子回路基板については実施例と同じものを使用した。
上述の電子部品と電子回路基板との接合は次の手順で行った。
まず、電子回路基板の電極部上に、導電性ペーストをスクリーン印刷法で所定の厚さとなるよう選択的に供給した。一方、電子部品のバンプ取付け面側を絶縁性樹脂ペースト膜に押し付けて、バンプ取付け面全面に絶縁性樹脂ペーストを転写した後、スキージを用いて転写された絶縁性樹脂ペースト層をBGAバンプの高さ(約0.3mm)と等しい均一な厚さとし、バンプ頂部がこのペースト層から露出するように形成した。なお、このとき転写された絶縁性樹脂ペーストの質量は8mgであった。
次いで、絶縁性樹脂ペーストが供給されたBGA型パッケージ部品を、電子回路基板と位置合わせをした後に、電子回路基板上の所定位置に搭載した。次に、それらを、最高到達温度が245℃である温度プロファイルのリフロー炉内に搬送して、加熱し、はんだ付けと熱硬化性樹脂の硬化とを行ってから、外部に搬出した。
実施例1および2、ならびに比較例1における接合条件は全て同じとした。
接合部の評価は以下のように行った。すなわち、接合性については、接合部の電気抵抗を測定し、導通しているものは○(良)、導通が不安定または導通していないものは×(不良)として評価した。また、硬化樹脂におけるボイド量については、接合させた後、接合部の平面的な断面を観察し、電子部品の電極と電子回路基板の電極部との間をまたぐボイドが一つもないものを○(良)、一つでもあれば×(不良)として評価した。
Figure 2010245434
表1の結果から明らかなように、実施例1および2によれば電子部品と電子回路基板との接合性、ボイド量がともに「良」であったのに対して、比較例では接合性、ボイド量がともに不良であった。
すなわち、実施例1、2によるはんだ接合構造体では、そのはんだ接合部によって電子部品と電子回路基板とが確実に導通し、かつ、それを被覆する硬化樹脂に電極間をまたぐボイドの発生が認められなかった。そして、導電性フィラーを含む導電性ペーストを接合材料として用いることによって、そのタック力により電子部品が電子回路基板上に安定して保持され、また、接合すべき箇所への樹脂のかみこみもなく、接合性が安定することが確認できた。
一方、比較例1によるはんだ接合体では、電子部品と電子回路基板との間で非導通状態が発生し、また、はんだ接合部を被覆する硬化樹脂に電極間をまたぐボイドの発生が認められた。そして、フラックスを含む熱硬化性樹脂のみを使用して電子部品を電子回路基板に搭載しているので、リフロー炉への搬送など、その搬送時に位置ずれが発生し、またリフロー炉での加熱時に電極間に樹脂がかみこむことによって、接合性が安定しないことが認められた。
次に、絶縁性樹脂ペーストの供給方法を変えて、リフロー加熱後のはんだボール残りの量について調べた。
上述の実施例1、2のはんだ接合方法と比較するため、導電性ペースト、絶縁性樹脂ペースト、電子回路基板、および電子部品については実施例1と同じものを用い、絶縁性樹脂ペーストの供給方法のみを変えてはんだ接合をした。
この供給方法としては、電子回路基板の電極部上に導電性ペーストをスクリーン印刷法で塗布し、次いで絶縁性樹脂ペーストをエアー式のディスペンサーを使用して、電子回路基板の電極上に8mg塗布した。絶縁性樹脂ペーストが全電極部を覆ったことを確認した後、BGA型パッケージの電子部品を電子回路基板に対して位置合わせして電子回路基板に搭載し、最高到達温度が245℃となるように温度プロファイルを設定したリフロー炉で加熱し、はんだ付けと熱硬化性樹脂の硬化とを行って、比較例2を作製した。
硬化後のはんだボール残りについて、実施例1と比較例2とによるはんだ接合構造体で比較した。その結果、実施例1によるはんだボール残り量は、比較例2によるそれの約58%であった。
このように、比較例2の方法によると、絶縁性樹脂ペーストを電子回路基板上に供給した場合にリフロー加熱後のはんだボール残り量が多くなるのは、次のような理由によるものと考えられる。すなわち、絶縁性樹脂ペースト供給時にそれによって導電性ペーストが押し流されたり、形成された絶縁性樹脂ペースト層が樹脂だれすることによって導電性ペーストが押し流されたりして、導電性ペーストの導電性フィラーが絶縁性樹脂ペーストに取り込まれるためではないかと推測される。
これに対して、実施例1の方法によれば、絶縁性樹脂ペーストを電子部品側に供給してはんだ接合を行っており、比較例2におけるような上述の現象の発生が効果的に抑制されたために、はんだボール残り量がいちじるしく少なくなったと考えられる。
本発明のはんだ接合方法は、電子部品と電子回路基板とのはんだ付けとはんだ接合部の封止のための熱硬化性樹脂の硬化とを同時に行うものであり、かつ接合性および接合部の信頼性に優れるものであることから、各種の電気機器や電子機器の分野において広く使用することができる。
1 電子回路基板
2 電極部
3 導電性ペースト層
4 電子部品
5 突起電極としてのバンプ電極
6 絶縁性樹脂ペースト層
7 はんだ接合部
8、9、10 硬化樹脂体

Claims (10)

  1. 突起電極を有する電子部品と電子回路基板とをはんだで接合するはんだ接合方法であって、
    前記電子回路基板の電極部上に、導電性フィラー、フラックス、第1の熱硬化性樹脂、および前記第1の熱硬化性樹脂を硬化させる硬化剤を含む導電性ペーストを供給する工程と、
    前記電子部品に、第2の熱硬化性樹脂、および前記第2の熱硬化性樹脂を硬化させる硬化剤を含む絶縁性樹脂ペーストを供給する工程と、
    前記電子部品を前記電子回路基板上に搭載する工程と、
    加熱によって前記導電性フィラーを溶融させるとともに、前記第1および第2の熱硬化性樹脂を硬化させる工程
    とを有し、前記電子部品の突起電極および前記導電性フィラーの少なくとも一方が低融点合金を含むことを特徴とするはんだ接合方法。
  2. 前記導電性フィラーが、Snと、Bi、In、Ag、ZnおよびCuからなる群から選ばれる2種以上の元素の組合せからなる金属組成を有することを特徴とする請求項1に記載のはんだ接合方法。
  3. 前記フラックスは主成分が有機酸またはロジンであり、前記導電性ペーストにおける前記フラックスの含有比率が1〜15質量%の範囲内であることを特徴とする請求項1に記載のはんだ接合方法。
  4. 前記第1の熱硬化性樹脂は主成分がエポキシ樹脂であり、前記導電性ペーストにおける前記第1の熱硬化性樹脂の含有比率が5〜50質量%の範囲内であることを特徴とする請求項1に記載のはんだ接合方法。
  5. 前記導電性ペーストにおいて、アルコール、エーテル、ケトン、アセタールまたはエステル化合物の含有比率が2質量%以下であることを特徴とする請求項1に記載のはんだ接合方法。
  6. 前記第2の熱硬化性樹脂は、主成分がエポキシ樹脂であることを特徴とする請求項1に記載のはんだ接合方法。
  7. 前記絶縁性樹脂ペーストがさらにフラックスを20質量%以下含むことを特徴とする請求項1に記載のはんだ接合方法。
  8. 前記第1の熱硬化性樹脂の粘度が前記第2の熱硬化性樹脂の粘度以下であることを特徴とする請求項1に記載のはんだ接合方法。
  9. 突起電極を有する電子部品と電子回路基板とが、請求項1に記載の接合方法によってはんだ接合され、少なくともはんだ接合部の周囲が硬化樹脂で覆われていることを特徴とするはんだ接合構造体。
  10. 前記はんだ接合部の前記電子回路基板電極側に硬化樹脂がフィレットを形成し、さらに前記硬化樹脂がそれとは別種の硬化樹脂で覆われていることを特徴とする請求項9に記載のはんだ接合構造体。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012104557A (ja) * 2010-11-08 2012-05-31 Ngk Spark Plug Co Ltd 電子部品付き配線基板及びその製造方法
JP2016029724A (ja) * 2015-09-14 2016-03-03 三菱電機株式会社 電子回路および電子部品
US10453780B2 (en) 2012-11-19 2019-10-22 Mitsubishi Electric Corporation Electronic circuit, production method thereof, and electronic component

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000188469A (ja) * 1998-12-22 2000-07-04 Nec Corp 半導体装置実装構造
JP2001053112A (ja) * 1999-08-17 2001-02-23 Mitsubishi Electric Corp 回路基体の接続方法および複合回路基体
JP2001093925A (ja) * 1999-09-27 2001-04-06 Denso Corp Lsiパッケージの実装方法
JP2003218508A (ja) * 2002-01-22 2003-07-31 Matsushita Electric Ind Co Ltd 電子部品実装用の接着剤および電子部品実装構造
JP2004260094A (ja) * 2003-02-27 2004-09-16 Sekisui Chem Co Ltd 導電性微粒子及び導電接続構造体
JP2006186011A (ja) * 2004-12-27 2006-07-13 Matsushita Electric Ind Co Ltd 電子部品実装方法および電子部品実装構造
JP2007005707A (ja) * 2005-06-27 2007-01-11 Sony Corp 部品接合方法および部品接合用治具

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000188469A (ja) * 1998-12-22 2000-07-04 Nec Corp 半導体装置実装構造
JP2001053112A (ja) * 1999-08-17 2001-02-23 Mitsubishi Electric Corp 回路基体の接続方法および複合回路基体
JP2001093925A (ja) * 1999-09-27 2001-04-06 Denso Corp Lsiパッケージの実装方法
JP2003218508A (ja) * 2002-01-22 2003-07-31 Matsushita Electric Ind Co Ltd 電子部品実装用の接着剤および電子部品実装構造
JP2004260094A (ja) * 2003-02-27 2004-09-16 Sekisui Chem Co Ltd 導電性微粒子及び導電接続構造体
JP2006186011A (ja) * 2004-12-27 2006-07-13 Matsushita Electric Ind Co Ltd 電子部品実装方法および電子部品実装構造
JP2007005707A (ja) * 2005-06-27 2007-01-11 Sony Corp 部品接合方法および部品接合用治具

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012104557A (ja) * 2010-11-08 2012-05-31 Ngk Spark Plug Co Ltd 電子部品付き配線基板及びその製造方法
US10453780B2 (en) 2012-11-19 2019-10-22 Mitsubishi Electric Corporation Electronic circuit, production method thereof, and electronic component
JP2016029724A (ja) * 2015-09-14 2016-03-03 三菱電機株式会社 電子回路および電子部品

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