JP2010243384A5 - - Google Patents

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JP2010243384A5
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Description

図1は実開平7−72221における従来の半導体評価装置のピンエレクトロニクス概
略回路である。 7の波形発生回路から1の被測定デバイスの評価用パタン信号を発生
させ、 被測定デバイスへ入力している。 図1の回路はある特定ピンのみを示している
が、 デバイスの評価には極めて多くのピンが必要であり、通常128ピンから千ピンのも
のまで存在する。 実際に評価を行う場合は、 多くのピンから被測定デバイスへ同時に
信号が与えられることが普通である。 その際に各ピンからの出力される1の被測定デ
バイスの評価用パタン信号の夫々のタイミングが合わない場合は被測定デバイスの正
確な評価ができない場合が多い。 そのために、 図1で示した9のスキュー回路1が半
導体評価装置に実装されている。 この回路は7の波形発生回路から発生された1の被
測定デバイスの評価用パタン信号を遅らせる機能を有している。 通常半導体評価装置
に内蔵されている専用プログラムでこの機能を動作させて、 タイミングの補正を行って
いる。従い半導体評価装置の各ピンから出力される評価用パタン信号が同一のタイミン
グで被測定デバイスへ入力できることになる。
図1の回路はある特定ピンのみを示しているが、 デバイスの評価には極めて多くのピ
ンが必要であり、 128ピンから千ピンのものまで存在する。 判定する際に3の判定信
号のタイミングがずれていると被測定デバイスの正確な評価が出来ない。
そのために
判定信号にも10のスキュー回路2が搭載されている。
しかしながら、周囲の環境に変化が発生した場合、たとえば周囲温度が変化した場合、
もしくは半導体評価装置を連続稼動した場合には図1で示した6のピンエレクトロニクス
用LS I1自身の温度変化を招き、折角合わせた各信号のタイミングがずれてしまい正
確なデバイス評価が出来ない事も発生する。
そこで特開2002-296321では、半導体評価装置のロードボードにDLL回路を搭載 (特開
2002-296321の図7)することによって、ロードボードを用いることで、セットアップ時間、ホ
ールド時間の測定値よりLSIテスタのピン間スキューに起因する誤差を排除することが
可能となり、高価な高精度測定装置を用いることなく、高精度のセットアップ時間及びホ
ールド時間の測定を、通常のLSIテスタで容易におこなうことができ、半導体デバイスの
一層の品質向上を図ることができるという効果が得られるようにしている。
実開平7−72221 特開2002−296321
被測定デバイスのタイミングを測定するのは、あくまで半導体評価装置のピンエレクトロ
ニクスで測定しているので、ピンエレクトロニクス⇒ロードボード(パフォーマンスボード)⇒
被測定デバイス⇒ロードボード(パフォーマンスボード)⇒ピンエレクトロニクスという経路
が形成されるので、周囲の環境の変化などにタイミング精度が影響された場合ロードボ
ード(パフォーマンスボード)上のDLLではピンエレクトロニクスまでの経路が補正されない
ので、精度的に不十分な補正しか出来ないことになる。

Claims (1)

  1. 半導体評価装置において、DLL(遅延・ロック・ループ)機能を半導体評価装置から被測
    定デバイスへ与える試験用パタン信号と被測定デバイスから出力された信号を半導体
    評価装置で判定するために発生させる判定信号の各タイミングの安定動作に利用する
    ためにピンエレクトロニクスに実装したことを特徴とするピンエレクトロニクスのスキュー
    安定回路構成。
JP2009093653A 2009-04-08 2009-04-08 Fpgaのdll機能を利用した半導体評価装置のスキュー安定回路。 Pending JP2010243384A (ja)

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