JP2010239185A - 受信装置及び信号受信方法 - Google Patents

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Abstract

【課題】雑音の大なる環境下で、広い受信ダイナミックレンジを確保し、安定した高速の引き込みを、安価なコストで実現することのできるA/D−GSW回路を含む受信装置を提供することである。
【解決手段】PWR計算手段と、対数変換手段と、非線形変換手段と、セレクタ手段と、により、正確な対数軸のレベル信号を得ると共に、リミッタ手段と、5MF手段と、により、不要な雑音成分を除去し、また、ゲイン設定信号とPWR信号を用いて、回線上の受信レベルを算出する手段(正規化手段)を設け、かつ、ROMによる変換手段を設け、さらに、レベル調整を中間レベル設定、祖調整、微調整の三段階でゲインを設定できる手段を設けることで、安定した高速高精度のA/D−GSW回路の引き込みを行うことができる。
【選択図】図3

Description

本発明は、電力線通信システムに適用可能な受信装置及び受信方法に係り、詳しくは、アナログ/デジタル変換回路に入力する受信アナログ信号レベルを調整するゲインスイッチ(A/D−GSW)を有する受信装置及び信号受信方法に関する。
設備端末数の大なる電力線では、分岐に伴う分岐ロスが大きく、また、個々の設備端末から発する雑音も設備端末数により増大するため、雑音が大なる環境となっている。このような雑音の大なる、ロスの大きい環境では、雑音耐力のある、受信ダイナミックレンジの広い、安定した高速通信が可能な、安価なPLCモデムが要求されている。(例えば、非特許文献1参照)。
安価なPLCモデム実現に効果的な技術として、A/D−GSW回路(アナログ/デジタル変換回路とアナログゲインを離散的に変更可能なゲインスイッチ回路より構成される自動利得制御回路等)、あるいは、AGC回路(自動利得制御回路)等がある。(例えば、特許文献1〜4、非特許文献1参照)
例えば、特許文献1では、A/D変換器の前段に可変ゲインアンプを搭載しているため、この可変ゲインアンプのゲインを受信レベルに応じて調整することにより、広い受信ダイナミックレンジを得ることができ、安価なPLCモデムを実現可能となる。しかしながら、特許文献1の自動利得制御回路では、引き込み特性が、定常状態のみのゆっくりとした追従特性となっているため、高速の引き込みは困難となっている。
図1に従来技術の回路例を示す。図1では、A/D−GSW入力信号がアナログゲインを可変可能なGSW回路1に入力され、適正レベルに調整される。この後、この信号は、A/D変換器2により、アナログからデジタルに変換される。デジタルに変換された信号は、PWR計算回路3により受信レベルが計算され、この後、基準値(REF)との差分が計算され、誤差算出回路4に入力される。誤差算出回路4では、誤差成分が積分され、一定のDC信号を得る。このDC信号は、制御信号生成回路5に入力され、外部トリガ信号の元に、GSW回路1の制御信号が生成される。
図2に、図1の制御信号生成回路5の詳細ブロック図を示す。制御信号生成回路5は、変換ROM6及びレジスタ7を有する。前述した誤差算出出力信号は、変換ROM6に入力され、所望の制御信号を得る。制御系は、時間軸でコントロールされており、外部トリガが入力されると、レジスタ7に蓄積された最新の制御情報が、GSW回路1に出力される。
図14は、図1および図2の従来技術を用いた場合のA/D−GSW回路の引き込み特性を示したものである。従来技術では、逐次比較型のフィードバック構成が一般的であるため、引き込み時のタイムチャートは、図14に示すように、段階的に誤差が収束していく引き込みタイムチャートとなる。受信ダイナミックレンジには余裕があるものの、引き込み時間には多大な時間がかかるのが欠点である。このため、高速の引き込みは困難となっている。
これを改善した例として、例えば、特許文献2に記載される技術がある。特許文献2に記載される技術では、ダイナミックレンジを超えるレベルか否かの検出回路があり、超えた場合には、強制的に許容レンジに入るようにし、収束速度の向上を図っている。しかし、許容レンジに入った後は、やはり、定常状態におけるゆっくりとした制御となっているため、従来技術よりは改善されているものの、高速の引き込みは困難となっている。
特許文献2に記載される技術では、許容レンジを超えた部分に関しては、越えたか否かの判断のみであるため、超えた場合の後の制御誤差が大きいことが欠点である。この欠点を改善する案が、例えば、特許文献3に記載されている。特許文献3に記載される技術では、クリッピング度合い、アンダーフロー度合いをアナログ的に検出しており、多少のクリッピング、多少のアンダーフローに対しても追従が可能となっている。しかしながら、例えば、クリッピングに関しては、クリップした波形のみを対象に評価しているため、インパルス性雑音やスイッチング雑音など、雑音の大なる環境下では、十分な精度を得ることは困難となっている。
また、全体のフレーム同期を必要としている自動利得制御回路は、例えば、特許文献4に記載されている。特許文献4に記載される自動利得制御回路では、同期確立前は、ピーク値に着目し制御を行い、同期確立後は、基準値に従い制御を行うことで、追従精度の高精度化を実現している。しかしながら、同期確立前はピーク値を使用した制御となっているため、インパルス性雑音やスイッチング雑音等に対して弱いのが欠点である。
特開2007−281633号公報 特開2005−214849号公報 特開2004−134917号公報 特開2002−367287号公報
電気学会・高速電力線通信システムとEMC調査委員会編、「高速電力線通信システム(PLC)とEMC」、第1版第1刷、株式会社オーム社、平成19年11月20日
本発明が解決しようとしている課題として、大きく以下の2点ある。
第一の課題は、雑音の大なる環境下で、広い受信ダイナミックレンジを確保し、安定した高速の引き込みを、安価なコストで実現することである。第2は、フレーム同期外れ状態でも安定したフレーム同期確立を実現可能なA/D−GSW回路を実現することである。
電力線には、多種多様な設備機器が接続されているため、これらの設備機器から発するインパルス性雑音やスイッチング雑音等、多種多様の雑音が存在している。このため、電力線は、雑音の大なる環境となっている。
また、伝送路のロス特性、インピーダンス特性は、設置する端末数および設備端末の稼動状況に応じて変化する構造となっているため、電力線伝送路のロス特性およびインピーダンス特性は、時々刻々変化する伝送路となっている。
さらに、電力線には多数のPLCモデムが設置されることが予想され、システム的に多元接続を行う必要がある。これらの多元接続は、一般的に、時分割多重技術を用いて実現している例が多く、この場合には、PLCモデムに、瞬時の高精度引き込み特性が要求されてくる。
例えば、MHz帯で14ビットの高精度A/D変換器を使用した場合、部品コストは数千円となるが、ビット数を12ビットに低減すれば、千円前後の部品コストに低減ができる。もちろん、今後の技術進展ならびに手配数量等により部品コストは大きく変わるが、低ビットのA/D変換器を使用すれば安価に実現できることは言うまでもない。一方、受信ダイナミックレンジを考慮した場合、ビット数をnとすると、トータルS/N比Tは約T=1.8+6nであり、14ビットの場合、約86dB、12ビットの場合、約74dBとなる。しかしながら、受信ダイナミックレンジを考慮した場合、信号のピークファクタおよび信号の必要ビット数を考慮する必要があり、例えば、最小PAR=12dB、信号の必要ビット数を例えば6ビットとすると、残ダイナミックレンジDは、14ビットの場合、D=86−12−36=38dB、12ビットの場合、D=74−12−36=26dBとなる。この状態で引き込みを祖調整、微調整の2段階で瞬時に行うことを考えると、受信ダイナミックレンジは、14ビット版で38*2=76dB、12ビット版で26*2=52dBとなる。要求仕様は中継機ありの場合でもmin.70dBは必要なため、計算上は14ビット品が必須となるが、これを如何にして12ビット版で実現するかが大きな課題である。
ところで、PLCモデムの接続方式としては、無線LANのようにCSMA−CA(キャリアセンスマルチプルアクセス、コリジョンアボイダンス方式)と、親機が子機を順番にポーリングし接続するポーリング方式とがある。無線LANのCSMA−CA方式はキャリアセンスに基づき多元接続が実施されるため、高速応答が可能であるが、逆にキャリアセンスできないような環境、例えば、雑音が大なる環境では、動作が不安定となる。また、分岐ロスが大きく、他機が送信したにもかかわらず、その結果が見えないために起こる「隠れ端末」が存在する場合にもキャリアの衝突が発生するため、安定したシステムの提供は不可能である。一方、ポーリング方式は、接続をユーザデータに依存して実施しているため、低速応答となるが、雑音の大なる環境下でも安定した接続が可能である。「隠れ端末」の問題もない。
産業用途では、一般に設備端末の数が多く、雑音の大なる環境が多いため、安定したシステム構築の場合には、ポーリング方式が望ましい。 ポーリング方式で多元接続を実施する場合、モデム間でフレーム同期を確立し、タイムスロットを固定した信号のやりとりを行うことで、雑音帯域幅を減少でき、さらなる特性改善が可能となる。具体的には、例えば、親機がフレーム同期用のBC(ビーコン)信号を定期送信する。子機はこのBC信号を受信し、親機とフレーム同期を確立する。フレーム同期を確立した子機は、予め決められたタイムスロットに従い、各種処理を実行する。 この各種処理の中に、A/D−GSWの機能も含まれている。これらの機能はフレーム同期が確立した状況下で安定稼動するため、フレーム同期が確立していない条件下では、動作が不安定となる。 逆に言えば、フレーム同期が確立していない条件下でフレーム同期確立が前提の処理を行うと矛盾した処理内容となり、安定したシステム構築が困難となる。
電力線の雑音環境に戻るが、電力線には、多数のインパルス性雑音やスイッチング雑音が含まれている。このような環境下で安定したゲイン調整を実施するためには、ある程度時間長の長い冗長性のある調整用信号系列を送信し、これらの信号系列から何らかの手段で雑音成分を取り除き高精度の引き込みを実現する必要があるが、多元接続を実施しているため、これらの信号は時分割で送信せざるを得ない。受信側で、フレーム同期が確立していれば、これらの時分割信号を正しくキャッチし信号処理が行えるため、安定したA/D−GSWの引き込みが実現できるが、フレーム同期確立前の段階では、時間軸上のどこにA/D−GSWの信号があるか不明であり、従って適正な処理は行えず、結果、安定した受信信号をA/D−GSWの後段回路に渡すことが困難となり、安定したフレーム同期の確立が困難となる。従って、如何にして、フレーム同期確立前に先頭のA/D−GSW回路の引き込み動作を完了させるかが、第2の大きな課題である。
以上、本発明では、雑音の大なる環境下で、広い受信ダイナミックレンジを確保し、安定した高速の引き込みを、安価なコストで実現する方法を提供することが第1の目的であり、フレーム同期外れ状態でも安定したフレーム同期確立を実現可能なA/D−GSW回路を実現する方法を提供することが第2の目的である。
本発明に係る受信装置は、アナログゲインを調整するアナログゲインスイッチ(GSW)手段と、アナログ信号をデジタル信号に変換するアナログデジタル(A/D)変換手段と、該A/D変換後のパワー(PWR)を算出するパワー(PWR)計算手段と、該PWR計算結果が飽和状態となった信号に対しても、その飽和前の信号レベルを推定算出する線形/非線形変換手段と、前記アナログGSW手段へ設定したゲイン情報と該線形/非線形手段により得られたPWR信号を元に、A/D−GSW入力レベルを逆算推定するレベル正規化補正手段と、該レベル正規化補正手段より得られたゲインライン信号(GAIN_line信号)と外部からのトリガ信号(START_TRIG信号)を用いて、適正なアナログゲインスイッチ(GSW)のアナログゲイン(Gain)信号を得る各種制御信号生成手段とを有し、前記A/D変換器の出力レベルが飽和した状態においても、正確かつ高速のA/D−GSWの引き込みを行うことができるようにして、A/D変換手段−アナログGSW手段(A/D−GSW回路)の受信ダイナミックレンジを拡大したことを特徴としている。
このような構成によれば、受信信号がサチッた状態においても正確な受信レベルが推定可能であり、また、アナログGSWへの制御は、アナログGain設定情報そのものとPWR信号の両方を用いているため、制御範囲が、A/D変換器のビット数に制限されることなく、幅広い受信ダイナミックレンジを制御可能となる。また、レベル正規化補正回路により、常に、受信レベルを正確に把握しているため、瞬時のA/D−GSW回路の引き込みが可能となる。
本発明に係る受信装置において、A/D変換出力レベルを調整するデジタルゲインスイッチ(GSW)手段と、さらに、該デジタルゲインスイッチ(GSW)手段に対する制御信号を出力する各種制御信号生成手段を備えるように構成することができる。
このような構成によれば、デジタルゲインスイッチ(GSW)手段により、A/D−GSWの出力信号をより適正化可能となるため、後段の回路のビット幅が縮小可能となり、装置の低コスト化が実現可能となる。
また、本発明に係る受信装置において、前記線形/非線形変換手段は、対数変換手段を有する構成とすることができる。
このような構成によれば、対数変換手段により、後段のビット数を必要最小限に抑えることができるばかりでなく、乗算器/除算器を必要とする箇所は全て対数軸での加算/減算器に置き換えることが可能となるため、装置のよりいっそうの低コスト化が実現可能となる。
また、本発明に係る受信装置において、前記対数変換されたPWR信号にレベル制限用のリミッタ手段と、多数の信号から中央値を得るMF手段を備えるように構成することができる。
このような構成によれば、リミッタ手段により、制御系の安定化が図れると共に、MF手段により、インパルス性雑音やスイッチング雑音環境下でも安定したA/D−GSW回路の引き込みを実現することが可能となる。
更に、本発明に係る受信装置において、前記PWR計算手段は、遅延素子手段と、DC成分算出手段と、減算手段とを備え、該減算手段の後段に、絶対値手段を設けるように構成することができる。
このような構成によれば、A/D変換出力に存在しているDC成分に影響されることなく、安定したA/D−GSWの制御が可能となる。
また、本発明に係る受信装置において、中間値、粗調整結果値及び微調整結果値の三段階の値をアナログゲインスイッチ(GSW)手段に出力可能な各種制御信号生成手段を備えるように構成することができる。
このような構成によれば、各種制御生成手段により、A/D−GSWの制御を三段階で制御できるため、受信ダイナミックレンジの拡大と共に、正確な瞬時の引き込みが可能となる。
本発明に係る受信装置において、粗調整および微調整のPWR計算区間は、第1に先頭に過渡応答除去区間を設け、アナログゲイン(Gain)の設定値変更時の過渡応答を除去するとともに、第2に過渡応答除去後、A/D変換出力信号に含まれているDC成分除去のためにDC成分除去区間を設け、第3に複数のガード区間とPWR計算区間を設け、インパルス性雑音やスイッチング雑音に対する耐力を向上させると共に、第4に粗調整および微調整区間のPWR計算区間時間長は同一時間長とし、粗調整区間のガード時間長のみ、微調整区間のガード時間長より短めに設定するように構成することができる。
このような構成によれば、第1の手段により過渡応答の除去が可能であり、第2の手段によりDC成分の除去が可能であり、第3の手段により時間長の適正配分と共に引き込み時間の短縮化が可能、第4の手段により回路の共通化が図れ装置の低コスト化が可能となる。
本発明に係る受信装置は、アナログ信号のゲインを調整するアナログゲインスイッチ(GSW)手段と、アナログ信号をデジタル信号に変換するアナログデジタル(A/D)変換手段と、該A/D変換により得られるデジタル信号のパワー(PWR)を計算するパワー(PWR)計算手段と、前記アナログゲイン(Gain)のゲイン設定情報と前記PWR信号より、A/D−GSW入力信号レベルを逆算推定するレベル正規化補正手段と、予め定められた区間の中での最大受信レベルを抽出する最大(max)レベル抽出手段と、さらに、各種制御信号生成手段とを有し、位相同期確立前は、前記最大(max)レベル抽出手段により得られた最大受信レベルを元に、マスタフレーム単位でゲインを適応制御し、位相同期確立後は、スタートトリガ信号(START_TRIG)に同期した処理を実行する構成となる。
このような構成によれば、最大(max)レベル抽出手段と各種制御信号生成手段により、位相同期確立前は、該最大(max)レベル抽出手段により得られた最大受信レベルを元に、マスタフレーム単位でゲインを適応制御可能であり、位相同期確立後は、START_TRIGに同期した処理を実行することが可能であるため、同期処理を必要とするA/D−GSW回路においても、位相同期確立前に安定した引き込みを行うことが可能となる。
本発明に係る受信装置において、デジタルゲインを調整するデジタルゲインスイッチ(GSW)手段および、デジタルGSW手段に対するゲイン制御信号を生成する各種制御信号生成手段を備えるように構成することができる。
このような構成によれば、A/D−GSWの後段の回路のビット数を必要最小限とすることができるため、装置の低コスト化を実現可能である。
また、本発明に係る受信装置において、PWR計算結果の後段に、対数変換手段と、非線形変換手段と、セレクタ手段とを備えるように構成することができる。
このような構成によれば、対数変換手段により、本回路以降の回路を全て対数処理することができるため、ビット数を必要最小限とすることができるばかりでなく、線形処理で乗算/除算が必要であった箇所は全て加算/減算処理に置き換えることが可能となるため、装置の低コスト化を実現可能である。
また、本発明に係る受信装置において、信号レベルを制限するリミッタ手段および複数の信号から中央値を抽出するMF手段を備える構成とすることができる。
このような構成によれば、リミッタ手段およびMF手段により、インパルス性雑音や、スイッチング雑音環境下でも安定した受信レベル抽出が行えるため、A/D−GSWの安定した引き込みを実現可能である。
本発明に係る信号受信方法は、アナログゲインを調整するアナログゲインスイッチ(GSW)ステップと、アナログ信号をデジタル信号に変換するアナログデジタル(A/D)変換ステップと、A/D変換後のパワー(PWR)を算出するPWR計算ステップと、該PWR計算結果が飽和状態となった信号に対しても、その飽和前の信号レベルを推定算出する線形/非線形変換ステップと、前記アナログGSWステップへ設定したゲイン情報と該線形/非線形ステップにより得られたPWR信号を元に、A/D−GSW入力レベルを逆算推定するレベル正規化補正するステップと、該レベル正規化補正ステップより得られたゲインライン(GAIN_line)信号と外部からのトリガ信号(START_TRIG信号)を用いて、適正なアナログゲインスイッチ(GSW)のアナログゲイン(Gain)信号を得る各種制御信号生成ステップとを有する構成となる。
この方法によれば、受信信号が飽和した状態においても正確な受信レベルが推定可能であり、また、アナログGSWへの制御は、アナログGain設定情報そのものとPWR信号の両方を用いているため、制御範囲が、A/D変換器のビット数に制限されることなく、幅広い受信ダイナミックレンジを制御可能となる。また、レベル正規化補正ステップにより、常に、受信レベルを正確に把握しているため、瞬時のA/D−GSW回路の引き込みが実現可能な方法を提供可能となる。
本発明に係る信号受信方法において、A/D変換出力レベルを調整するデジタルゲインスイッチ(GSW)ステップと、さらに、該デジタルゲインスイッチ(GSW)ステップに対する制御信号を出力する各種制御信号生成ステップとを備えるように構成することができる。
このような方法によれば、デジタルGSWステップにより、A/D−GSWの出力信号をより適正化可能となるため、後段の回路のビット幅が縮小可能となり、装置の低コスト化が実現可能な方法を提供可能となる。
また、本発明係る信号受信方法において、前記線形/非線形変換ステップは、対数変換ステップを有するように構成することができる。
このような方法によれば、対数変換ステップにより、後段のビット数を必要最小限に抑えることができるばかりでなく、乗算器/除算器を必要とする箇所は全て対数軸での加算/減算器に置き換えることが可能となるため、装置のよりいっそうの低コスト化が実現可能な方法を提供可能となる。
また、本発明に係る信号受信方法において、前記対数変換されたPWR信号にレベル制限用のリミッタステップと、多数の信号から中央値を得るMFステップを有するように構成することができる。
このような方法によれば、リミッタステップにより、制御系の安定化が図れると共に、MFステップにより、インパルス性雑音やスイッチング雑音環境下でも安定したA/D−GSW回路の引き込みを実現することが可能な方法を提供可能となる。
更に、本発明に係る信号受信方法において、前記PWR計算ステップは、遅延素子ステップと、DC成分算出ステップと、減算ステップとを有し、該減算ステップの後に、絶対値ステップを設けるように構成することができる。
この方法によれば、A/D変換出力に存在しているDC成分に影響されることなく、安定したA/D−GSWの制御が可能な方法を提供可能となる。
また、本発明に係る信号受信方法において、中間値、粗調整結果値及び微調整結果値の三段階の値をアナログスイッチ(GSW)ステップに提供する各種制御信号生成ステップを備える構成とすることができる。
このような方法によれば、各種制御生成ステップにより、A/D−GSWの制御を三段階で制御できるため、受信ダイナミックレンジの拡大と共に、正確な瞬時の引き込みが可能な方法を提供可能となる。
また、本発明に係る信号受信方法において、粗調整および微調整のPWR計算区間は、第1に先頭に過渡応答除去区間を設け、アナログゲイン(Gain)の設定値変更時の過渡応答を除去するとともに、第2に過渡応答除去後、A/D変換出力信号に含まれているDC成分除去のためにDC成分除去区間を設け、第3に複数のガード区間とPWR計算区間を設け、インパルス性雑音やスイッチング雑音に対する耐力を向上させると共に、第4に粗調整および微調整区間のPWR計算区間時間長は同一時間長とし、粗調整区間のガード時間長のみ、微調整区間のガード時間長より短めに設定するように構成することができる。
このような方法によれば、第1の手段により過渡応答の除去が可能であり、第2の手段によりDC成分の除去が可能であり、第3の手段により時間長の適正配分と共に引き込み時間の短縮化が可能、第4の手段により回路の共通化が図れ装置の低コスト化が可能な方法を提供可能となる。
本発明に係る信号受信方法は、アナログ信号のゲインを調整するアナログゲインスイッチ(GSW)ステップと、アナログ信号をデジタル信号に変換するアナログデジタル(A/D)変換ステップと、A/D変換後のデジタル信号のパワー(PWR)を計算可能なパワー(PWR)計算ステップと、前記アナログゲイン(Gain)のゲイン設定情報と前記PWR信号より、A/D−GSW入力信号レベルを逆算推定するレベル正規化補正ステップと、予め定められた区間の中での最大受信レベルを抽出する最大(max)レベル抽出ステップと、さらに、各種制御信号生成ステップとを有し、位相同期確立前は、前記最大(max)レベル抽出ステップにより得られた最大受信レベルを元に、マスタフレーム単位でゲインを適応制御し、位相同期確立後は、スタートトリガ信号(START_TRIG)に同期した処理を実行するように構成される。
このような方法によれば、最大(max)レベル抽出ステップと各種制御信号生成ステップにより、位相同期確立前は、該最大(max)レベル抽出ステップにより得られた最大受信レベルを元に、マスタフレーム単位でゲインを適応制御可能であり、位相同期確立後は、START_TRIGに同期した処理を実行することが可能であるため、同期処理を必要とするA/D−GSW回路においても、位相同期確立前に安定した引き込みを行うことが可能な方法を提供可能となる。
本発明に係る信号受信方法において、デジタルゲインを調整するデジタルゲインスイッチ(GSW)ステップおよび、デジタルゲインスイッチ(GSW)ステップに対するゲイン制御信号を生成する各種制御信号生成ステップを有するように構成することができる。
このような方法によれば、A/D−GSWの後段の回路のビット数を必要最小限とすることができるため、装置の低コスト化を実現可能な方法を提供可能である。
また、本発明に係る信号受信方法において、PWR計算結果の後段に、対数変換ステップと、非線形変換ステップと、セレクタステップとを備えるように構成することができる。
このような方法によれば、対数変換ステップにより、本回路以降の回路を全て対数処理することができるため、ビット数を必要最小限とすることができるばかりでなく、線形処理で乗算/除算が必要であった箇所は全て加算/減算処理に置き換えることが可能となるため、装置の低コスト化を実現可能な方法を提供可能である。
また、本発明に係る信号受信方法において、信号レベルを制限するリミッタステップおよび複数の信号から中央値を抽出可能なMFステップを備えるように構成することができる。
このような方法によれば、リミッタステップおよびMFステップにより、インパルス性雑音や、スイッチング雑音環境下でも安定した受信レベル抽出が行えるため、A/D−GSWの安定した引き込みを実現可能な方法を提供可能である。
本発明に係る受信装置及び信号受信方法によれば、低ビットのA/D変換器および乗算機は1個のみで、雑音の大なる環境下においても、広い受信ダイナミックレンジを有した、瞬時引き込みが可能な、高精度な、安価なA/D−GSW回路を実現することが可能となる。また、本発明によれば、フレーム同期を必要とする信号系列を用いた場合においても、フレーム同期外れ状態でも、同期確立前にA/D−GSWの安定した引き込みを実現することが可能となる。
A/D−GSW回路の従来技術の構成を示す図である。 A/D−GSW回路の従来技術の構成の中で、制御信号生成回路の内部構成を示す図である。 本発明の実施の形態に係るA/D−GSW回路の基本ブロック図である。 PWR回路の構成を示す図である。 対数変換回路のビット配分構成を示す図である。 対数変換回路の内、6dB内の変換テーブルの内容を示す図である。 非線形変換回路のテーブル内容を示す図である。 セレクタ回路の構成を示す図である。 リミッタ・5MF回路の構成を示す図である。 レベル正規化補正回路の構成を示す図である。 最大(max)レベル抽出回路の構成を示す図である。 各種信号生成回路の構成を示す図である。 受信ダイナミックレンジの従来技術と本発明の実施の形態との比較を表す表を示す図である。 従来技術の引き込み過程を示すタイムチャートである。 本発明の実施の形態に係るA/D−GSW回路における引き込み過程を示すタイムチャートである。 同期確立を示すタイムチャートである。 中間値セット、祖調整、微調整の時間配分を示す構成図である。 最大(max)レベル抽出を示すタイムチャートである。 本発明の実施の形態に係るA/D−GSW回路の第1の変形例を示す基本ブロック図である。 本発明の実施の形態に係るA/D−GSW回路の第2の変形例を示す基本ブロック図である。 本発明の実施の形態に係るA/D−GSW回路の第3の変形例を示す基本ブロック図である。 本発明の実施の形態に係るA/D−GSW回路の第4の変形例を示す基本ブロック図である。 本発明の実施の形態に係るA/D−GSW回路の第5の変形例を示す基本ブロック図である。 本発明の実施の形態に係るA/D−GSW回路の第6の変形例を示す基本ブロック図である。 本発明の実施の形態に係るA/D−GSW回路の第7の変形例を示す基本ブロック図である。
本発明の実施の形態について、図面を参照して具体的に説明する。図3は、本発明の実施の形態に係る受信装置に用いられるA/D−GSW回路10の基本ブロック図である。まず、外部より入力されたA/D−GSW入力信号は、アナログゲインスイッチ(GSW)回路11に入力され、入力レベルが適正ゲインに変更され、A/D変換回路12に入る。A/D変換回路12では、入力されたアナログ信号がデジタルに変換され、この後、デジタルゲインスイッチ(GSW)回路13に入り、ここで、さらにデジタルゲインが適正処理され、最終的なA/D−GSW出力レベルを得る。
図3に示されるA/D−GSW回路10におけるフィードバック制御系の構成であるが、A/D変換によりデジタルに変換されたデジタル信号は、パワー計算回路(PWR回路)14に入力され、A/D変換出力の出力レベルが算出される。この後、リニアな信号は、対数変換回路15により、dB(デシベル)情報に変換される。A/D変換器12の入力レベルが高い場合には、信号がA/D変換器12においてクリップされ、歪みが発生する。この歪んだ信号をそのまま対数変換回路15に入力した場合には、誤差が大となるため、この信号は、非線形変換回路16に入力され、ここで、信号が飽和していない状態のレベルを推定算出し、dB情報として後段のセレクタ回路17に提供する。
セレクタ回路17では、対数変換のレベルが例えば、20dB以下の場合には、信号が飽和していることが想定されるため、非線形変換回路16の出力をセレクタ17の選択結果として出力する。 このことで、広範囲の正確なdB情報を得る。
このdB情報には、まだ、インパルス性雑音やスイッチング雑音成分が含まれているため、これらの雑音除去のため、リミッタ回路・5MF回路18を経由して雑音成分の除去を図る。
雑音成分が取り除かれたPWR信号は、アナログのGain信号と共に、レベル正規化補正回路19に入力される。このレベル正規化補正回路19では、A/D変換器12の出力レベルが、アナログGSWのゲイン分だけ差し引かれ、A/D−GSWの入力信号レベルが計算される。これが、GAIN_line信号である。GAIN_line信号は、A/D−GSWの引き込み過程に依存しない入力信号が基本的に、常に得られるため、このGAIN_line信号を用いて、瞬時に適正なアナログとデジタルのGSW制御信号を得ることができる。
このGAIN_line信号は、通常状態では、ダイレクトに各種制御信号生成回路21に入力され、所望の制御信号を得、最終引き込みが完了する。
一方、本実施の形態に係るA/D−GSW回路10は、インパルス性雑音やスイッチング雑音など、雑音の大なる環境に耐えることが望まれている。このため、図17に示す特殊な制御タイムチャートで構成されているため、引き込み過程は原則、同期確立済みが条件となっている。しかしながら、モデムの電源OFF/ON直後には、子機モデムは親機モデムとまだ、同期がとれていないため、同期制御は期待できない。この対策のため、同期確立が未の状態でも安定した引き込みが実現できるように、図3に示すA/D−GSW回路10は、最大(max)レベル抽出回路20を備えている。
最大(max)レベル抽出回路20では、子機モデムが同期か確立前の段階(SYNC3=OFF)状態では、MFRM(マスタフレーム)信号に基づき、最大受信レベルが計算され、この最大受信レベルに従い、A/D−GSWのゲインをゆっくりと適応制御する。位相同期確立後は、どこに同期信号が存在しているか、把握できるため、所定の場所でSTART_TRIG信号に基づき同期制御を実施する。これにより、位相同期確立前の段階でも安定したA/D−GSW回路10の引き込みを実現する。
図4は、PWR回路14の詳細ブロック図である。このPWR回路14では、入力信号は、まず、DC成分算出回路141に入力され、A/D変換出力に存在しているDC成分が算出される。この回路は、単純な加算積分回路で実現されているが、加算結果は、後で、平均値を求める必要があるため、回路の小型化のため、2のべき乗で計算することが望ましい。2のべき乗で計算しておけば、単純なビットシフトで割り算が可能なからである。
算出されたDC成分は、遅延素子142を通過した受信信号から後段の減算回路で差し引かれ、DC成分が除去される。この後、絶対値または二乗回路143によりPWRが計算され、これを後段のΣ回路(積分回路)144により積分され、所望のPWR信号を得る。タイミング生成回路145では、上記に必要な各種制御信号を生成している。
図5は対数変換回路15の一実施例である。対数変換回路15はビット長が短ければ、単純なROMで変換を実施してもよいが、ビット長が長い場合には、個々に閾値を意識した単純な論理回路で構成することが望ましい。本発明では、対数変換前の信号のビット長が計20ビットと長いため、論理回路で対数変換を実現している。
本発明ではA/D変換器12に12ビットの精度のA/D変換器を使用しており、PWR算出に320サンプルの信号を使用しているため、12ビット+9ビット(512とおり)で計21ビットとなるが、符合ビットは不要なため、計20ビットが対数変換回路15に入力されるビット数となる。入力された20ビットの上位13ビットは、ゼロの数を数えて、6dB単位の対数変換情報を得る。図5に示すように、途中から数字「1」が出現するが、この数字「1」以下の6ビットの情報を抽出し、6dB内の詳細なdB情報を得る。この6ビットに関しては、相対値が6dBの範囲に固定されるため、ROMで変換する。このROMの変換内容は、図6に示すとおりである。また、非線形変換回路16の変換内容は図7に示すとおりである。
図8は、図3に示すA/D−GSW回路10におけるセレクタ17の詳細ブロック図であり、図8では、内部に20dB以下の検出回路171があり、対数変換回路15の線形性が得られない20dB以下の場合には、内部セレクタ172で非線形変換出力を選択し、所望のPWR信号(セレクタ出力信号)を得る。
図9は、図3に示すA/D−GSW回路10におけるリミッタ・5MF回路18の詳細ブロック図である。図9に示すリミッタ回路181では、所定の範囲内を超えたレベルが入力された場合には、予め定められたリミッタ値(上限値と下限値)に制限される。また、5MF回路182では、5個のPWR信号が入力され、この中から中央値が選択出力される。この中央値選択により、PWR信号に含まれているインパルス性雑音やスイッチング雑音が除去される。
図10は図3に示すA/D−GSW回路10におけるレベル正規化補正回路19の詳細ブロック図である。図10では、入力されたPWR信号とアナログGain信号がdB加算され、所望のGain_line信号を得る。Gain_line信号は、A/D変換の入力レベルであるPWR信号が、アナログGain情報により、ゲインが、A/D−GSW回路10の入力側に差し戻された形となっているため、A/D−GSW回路10が引き込みを完了していない段階でも正確なA/D−GSW入力レベルを算出可能である。このレベルを制御系が把握することにより、瞬時に所望の最終的なGSW制御信号を得ることが可能である。
図13は、本発明の具体的な段階毎の引き込み範囲を示している。理論値欄のGain_line信号は理想的なGain_line信号そのものを示すと共にA/D−GSW回路10の入力レベルを現している。この入力レベルに対し、最終的に、理論値欄の制御ゲイン(アナログGSW用アナログdBとデジタルGSW用のデジタルdB)を得る。
図13では実現案が3案示されている。案1は14ビットのA/D変換器12を使用した場合である。14ビットのA/D変換器12を使用した場合のピークS/Nは6dB*14ビット+1.8dBであり、約86dBとなる。このダイナミックレンジから信号のピークファクタを最低限12dB、さらに、信号の有効ビット数6ビット分、36dB分を差し引くと、残りは38dBとなり、この値が、A/Dが追従可能なダイナミックレンジとなる。このため、アナログGSW回路ではまず、38dBの範囲が瞬時に粗調整され、次の段階でアナログとデジタルGSWが38dB調整され、最終的な所望の76dBの受信ダイナミックレンジを得る。この案1の場合の欠点は、14ビットのA/D変換器12を使用しているため、装置コストが高価であるという点である。
案2は、対策のため、A/D変換器12を14ビットから12ビットに変えたものである。案2の場合にはA/D変換器12が12ビットであるため、ピークS/Nは12dB低下し、約74dBとなる。この74dBからピークファクタ12dBと有効ビット数36dBを差し引くと、残ダイナミックレンジは、26dBとなる。26dBの制御範囲時に案1と同様に制御した結果が案2であり、結果的には計52dBの受信ダイナミックレンジとなり、所望の70dBのダイナミックレンジを得ることができない。
案3は、本発明の一実施例であり、12ビットA/D変換器12の受信可能範囲は、26dBで変わらないが、本発明では非線形変換回路16を追加したため、上位に12dBのレンジ拡大が可能となった。このため、−26dB、+12dBの範囲が制御可能となる。A/D−GSW回路10の引き込みの第1段階でゲインを中間値(GAIN_line=24dB点)にセットする。このことで、第1段階で−26dB〜+12dBの範囲までみえてくる。この状態で粗調整回路を動作させ、−26dB〜+12dBの範囲の粗調整結果を得る、第1段階の最後で粗調整結果をセットする。次に第2段階の微調整に入る。微調整回路段階では、粗調整の結果の引き込み点からそれぞれ、−26dB〜+12dBまで同様に受信レベルを把握可能であり、図13に示す許容範囲を得ることができる。結果として、所望の受信ダイナミックレンジ計76dBを得る。案3の場合、デジタルGSWの引き込みも瞬時に完了するため、A/D−GSW後段の回路の低コスト化にも貢献可能となる。
図15は、案3における引き込み過程のタイムチャートを示したものである。図15に示すように、図14では、引き込みにかなりの長期間を要していたが、2区間のみで、瞬時の引き込みが可能となっている。実施例では、この2区間を従来の1区間レベルの時間長で実現した。
図17は、案3における引き込み過程の詳細タイムチャートを示したものである。図17では、受信信号が到来する時点は、完全同期処理であるため、予め、時間軸のどこで、信号が到達するか、把握済みであり、この時間信号はSTART_TRIGで表される。外部よりSTART_TRIGが入力されると、図17に示す所定の詳細タイムチャートが決定起動される。処理としては、図17に示すように、粗調整計算区間と微調整計算区間の2区間で構成される。それぞれ、過渡応答区間、DC成分除去区間、および複数のガード区間とPWR算出区間とから構成されている。START_TRIGが入力されると、まず、アナログGSWに中間値がセットされ、第1段階での粗調整計算回路が動作開始する。最初に信号の過渡応答区間が起動し、実施例では80MHzで56サンプル区間=約0.7μs区間、過渡応答区間として、受信信号は破棄される。次に、DC成分除去区間がある。この区間は、A/D変換出力点で存在するDC成分を計算により除去する区間である。DC成分除去では平均値を算出する必要があるため、割り算処理の容易化のため、取り込みサンプル数は2のべき乗に設定してある。実施例では、64サンプルとしてあり、6ビットのビットシフト操作で容易に割り算結果を得られるように構成してある。次に、PWR計算用の区間が計5箇所、320サンプル単位で存在している。この5箇所のレベルを計算し、5MFを経由することで、インパルス性雑音やスイッチング雑音を取り除き、より安定した引き込みの実現を図っている。複数のガード区間は雑音が、隣接したPWR計算結果に干渉しないようにガードを設けたものである。この粗調整計算区間で最初のレベル計算が行われ、この区間の最後で計算結果がアナログGSW回路の制御値として反映される。最後にある算出区間は、計算上の処理遅延時間である。粗調整計算区間が完了すると、微調整計算区間が起動され、微調整のための計算が開始される。処理内容は、粗調整区間とほぼ同じであるが、ガード時間長のみ粗調整区間より十分な長さとなっており、微調整段階での精度を確保している。微調整計算区間終了時点で最終の微調整結果が、アナログGSW回路11とデジタルGSW回路13に反映される。
図11は、図3に示すA/D−GSW回路10における最大(max)レベル抽出回路20の詳細ブロック図である。Gain_line信号とタイミング生成回路202からのタイミング信号とが最大(max)レベル抽出回路201に入力され、ここでは、1マスタフレームの時間長(約10ms〜50ms)間での最大受信レベルが抽出される。ただし、この抽出は、位相同期が確立されていない段階で行われる。位相同期が確立された後は、Gain_line信号のみで所定のタイムチャートに従い処理される。
図12は、図3に示すA/D−GSW回路10における各種信号生成回路21の詳細ブロック図である。図12において、中間値と最大(max)レベル抽出結果とGain_line信号がタイミング生成回路214からのタイミング信号に基づいて動作するセレクタ211に入力され、制御内容に応じて個々の信号が選択される。この選択結果は、dB信号であるが、最終的な所望の制御信号とは異なった値であるため、変換ROM212を用いて、所望の値に変換される。この変換ROM212には、種々の補正内容も含まれている。例えば、図17の実施例の場合、PWRを算出するサンプル数は、2のべき乗ではなく、320サンプルとなっており、dBに変換すると、約50.1dBとなっており、綺麗な1dB単位の数字となっていないが、この補正もこの変換ROM212で行う。変換ROM212の出力は、タイミング生成回路214からのタイミング信号に基づいて動作するレジスタ213に入力され、所望のタイミングでレジスタ213に格納される。レジスタ213の出力は、それぞれ、アナログGSW回路11、デジタルGSW回路13に接続される。この変換ROM212の制御内容は、図13のテーブル内容に従う。
図16は、位相同期確立信号=SYNC3の概略の動作を示すタイムチャートである。図16に示すように、子機のモデムの電源をOFF/ON後、A/D−GSWには親機からの定期的な同期信号が入力される。子機の電源OFF/ONの直後では、子機は親機と同期確立が未であるため、SYNC3=OFF状態となっている。この状態では、最大(max)レベル抽出回路20が動作し、マスタフレーム(MFRM)単位で最大受信レベルが抽出され、その最大受信レベルが基準値となるよう、受信レベルの調整が行われる。位相同期確立後は、SYNC3=ONとなり、通常のSTART_TRIGに同期した処理が実行される。
図18は、電源をOFF/ONした特定の子機以外が既に通信中の場合の最大受信レベル抽出結果例を示すタイムチャート例である。図18に示すように、最大レベルはMFRM単位で抽出され、GSWはMFRM単位で制御される。
図19は、本発明の実施の形態に係るA/D−GSW回路の第1の変形例を示す基本ブロック図である。このA/D−GSW回路101は、本質的な処理を実現する構成内容となっており、図3に示すA/D−GSW回路10における対数変換回路15、非線形変換回路16、セレクタ17及びリミッタ・5MF回路18に代えて、線形/非線形回路22が設けられている。
図20は、本発明の実施の形態に係るA/D−GSW回路の第2の変形例を示す基本ブロック図である。このA/D−GSW回路102は、図19に示す構成をベースにデジタルGSW回路13を追加した構成となっている。デジタルGSW回路13を追加することで、受信ダイナミックレンジの拡大を実現している。
図21は、本発明の実施の形態に係るA/D−GSW回路の第3の変形例を示す基本ブロック図である。このA/D−GSW回路103では、図20に示すA/D−GSW回路102における線形/非線形回路部分22が具体的に対数変換回路15、非線形変換回路16及びセレクタ17にて構成され、特に、対数処理が導入されたものとなっている。この対数処理導入により、高価な乗算器/除算器が不要な構成となっており、安価な装置が実現可能となっている。
図22は、本発明の実施の形態に係るA/D−GSW回路の第4の変形例を示す基本ブロック図である。このA/D−GSW回路104は、図21に示すA/D−GSW回路103をベースにリミッタ・5MF回路18を追加することで、雑音耐力の向上を図ったものとなっている。
図23は、本発明の実施の形態に係るA/D−GSW回路の第5の変形例を示す基本ブロック図である。このA/D−GSW回路105は、図3に示すA/D−GSW回路10の構成から対数変換回路15、非線形変換回路16、セレクタ17、リミッタ・5MF回路18及びデジタルGSW13を除いた構成となって、特に、位相同期が確定していない段階での安定した引き込みを提供することのできるものである。
図24は、本発明の実施の形態に係るA/D−GSW回路の第6の変形例を示す基本ブロック図である。このA/D−GSW回路106は、図23に示すA/D−GSW回路105をベースにデジタルGSW回路13を追加し、受信ダイナミックレンジの拡大を実現したものである。
図25は、本発明の実施の形態に係るA/D−GSW回路の第1の変形例を示す基本ブロック図である。このA/D−GSW回路107は、図24に示すA/D−GSW回路106をベースに対数変換回路15、非線形変換回路16及びセレクタ回路17を追加した構成となっている。対数変換回路15の導入で装置の低コスト化を実現すると共に、非線形回路16とセレクタ回路17の導入で受信ダイナミックレンジの拡大を図ったものである。詳細内容は前述したとおりである。
以上、説明したように、本発明のA/D−GSW回路を含む受信装置および信号受信方法では、A/D−GSWのゲインを広い受信ダイナミックレンジの範囲内で、瞬時に高速高精度の引き込みが安価で実現可能であり、また、フレーム同期外れ状態でも安定した同期確立が可能であり、無線、有線を問わず、PLC等の受信装置及び信号受信方法として有用である。
10、101〜107 A/D−GSW回路
11 アナログゲインスイッチ(GSW)
12 アナログデジタル(A/D)変換器
13 デジタルゲインスイッチ(GSW)
14 パワー計算(PWR)回路
15 対数変換回路
16 非線形変換回路
17 セレクタ回路
18 リミッタ・5MF回路
19 レベル正規化補正回路
20 最大(max)レベル抽出回路
21 各種制御信号生成回路

Claims (22)

  1. アナログゲインを調整するアナログゲインスイッチ(GSW)手段と、アナログ信号をデジタル信号に変換するアナログデジタル(A/D)変換手段と、該A/D変換後のパワー(PWR)を算出するパワー(PWR)計算手段と、該PWR計算結果が飽和状態となった信号に対しても、その飽和前の信号レベルを推定算出する線形/非線形変換手段と、前記アナログGSW手段へ設定したゲイン情報と該線形/非線形手段により得られたPWR信号を元に、A/D−GSW入力レベルを逆算推定するレベル正規化補正手段と、該レベル正規化補正手段より得られたゲインライン信号(GAIN_line信号)と外部からのトリガ信号(START_TRIG信号)を用いて、適正なアナログゲインスイッチ(GSW)のアナログゲイン(Gain)信号を得る各種制御信号生成手段とを有し、前記A/D変換器の出力レベルが飽和した状態においても、正確かつ高速のA/D−GSWの引き込みを行うことができるようにして、A/D変換手段−アナログGSW手段(A/D−GSW回路)の受信ダイナミックレンジを拡大したことを特徴とする受信装置。
  2. A/D変換出力レベルを調整するデジタルゲインスイッチ(GSW)手段と、さらに、該デジタルゲインスイッチ(GSW)手段に対する制御信号を出力する各種制御信号生成手段を備え、さらなるA/D−GSW回路の受信ダイナミックレンジを拡大したことを特徴とする請求項1記載の受信装置。
  3. 前記線形/非線形変換手段は、対数変換手段を有し、該線形/非線形変換手段以降の信号処理を全て、dB単位で行うことで、乗算/除算回路を全て加算減算回路で構築することで、必要とするビット数も最小化たことを特長とする請求項1または2記載の受信装置。
  4. 前記対数変換されたPWR信号にレベル制限用のリミッタ手段と、多数の信号から中央値を得るMF手段を備え、安定した、かつ、雑音耐力のある、A/D−GSWを実現したことを特徴とする請求項3記載の受信装置。
  5. 前記PWR計算手段は、遅延素子手段と、DC成分算出手段と、減算手段とを備え、該減算手段の後段に、絶対値手段を設けることで、A/D変換出力信号に存在するDC成分を除去し、正確なA/D−GSWの制御を実現したことを特徴とする請求項1乃至4のいずれかに記載の受信装置。
  6. 中間値、粗調整結果値及び微調整結果値の三段階の値をアナログゲインスイッチ(GSW)手段に出力可能な各種制御信号生成手段を備え、A/D−GSWの引き込みの高速化と受信ダイナミックレンジの拡大、さらに、装置のコスト低減を実現したことを特徴とする請求項1乃至5のいずれかに記載の受信装置
  7. 粗調整および微調整のPWR計算区間は、第1に先頭に過渡応答除去区間を設け、アナログゲイン(Gain)の設定値変更時の過渡応答を除去するとともに、第2に過渡応答除去後、A/D変換出力信号に含まれているDC成分除去のためにDC成分除去区間を設け、第3に複数のガード区間とPWR計算区間を設け、インパルス性雑音やスイッチング雑音に対する耐力を向上させると共に、第4に粗調整および微調整区間のPWR計算区間時間長は同一時間長とし、粗調整区間のガード時間長のみ、微調整区間のガード時間長より短めに設定することで、粗調整区間/微調整区間の精度を適正配分とし、全体の引き込み時間長の短縮を図ると共に、PWR計算回路の共通化を図り、装置のコストダウンを実現すると共に、高速かつ、広い受信ダイナミックレンジを実現したことを特徴とする請求項1乃至6のいずれかに記載の受信装置。
  8. アナログ信号のゲインを調整するアナログゲインスイッチ(GSW)手段と、アナログ信号をデジタル信号に変換するアナログデジタル(A/D)変換手段と、該A/D変換により得られるデジタル信号のパワー(PWR)を計算するパワー(PWR)計算手段と、前記アナログゲイン(Gain)のゲイン設定情報と前記PWR信号より、A/D−GSW入力信号レベルを逆算推定するレベル正規化補正手段と、予め定められた区間の中での最大受信レベルを抽出する最大(max)レベル抽出手段と、さらに、各種制御信号生成手段とを有し、位相同期確立前は、前記最大(max)レベル抽出手段により得られた最大受信レベルを元に、マスタフレーム単位でゲインを適応制御し、位相同期確立後は、スタートトリガ信号(START_TRIG)に同期した処理を実行することで、同期処理が必要なA/D−GSW手段においても、位相同期確立前でも安定したA/D−GSWの引き込みを実現可能としたことを特徴とする受信装置。
  9. デジタルゲインを調整するデジタルゲインスイッチ(GSW)手段および、デジタルGSW手段に対するゲイン制御信号を生成する各種制御信号生成手段を備え、さらなる受信ダイナミックレンジを拡大したことを特徴とする請求項8記載の受信装置。
  10. PWR計算結果の後段に、対数変換手段と、非線形変換手段と、セレクタ手段とを備え、線形信号を対数信号に変換することで、後段の処理を全て乗算/除算の不要な加算減算のみの処理とし、かつ、ビット数を低減することで、低コストの装置を実現したことを特徴とする請求項9記載の受信装置。
  11. 信号レベルを制限するリミッタ手段および複数の信号から中央値を抽出するMF手段を備え、インパルス性雑音やスイッチング雑音等に対する雑音耐力を向上させたことを特徴とする請求項10記載の受信装置。
  12. アナログゲインを調整するアナログゲインスイッチ(GSW)ステップと、アナログ信号をデジタル信号に変換するアナログデジタル(A/D)変換ステップと、A/D変換後のパワー(PWR)を算出するPWR計算ステップと、該PWR計算結果が飽和状態となった信号に対しても、その飽和前の信号レベルを推定算出する線形/非線形変換ステップと、前記アナログGSWステップへ設定したゲイン情報と該線形/非線形ステップにより得られたPWR信号を元に、A/D−GSW入力レベルを逆算推定するレベル正規化補正するステップと、該レベル正規化補正ステップより得られたゲインライン(GAIN_line)信号と外部からのトリガ信号(START_TRIG信号)を用いて、適正なアナログゲインスイッチ(GSW)のアナログゲイン(Gain)信号を得る各種制御信号生成ステップとを有し、A/D変換器の出力レベルが飽和した状態においても、正確かつ高速のA/D−GSWの引き込みを行うことができるようにし、A/D変換−アナログゲインスイッチ(A/D−GSW回路)の受信ダイナミックレンジを拡大したことを特徴とする信号受信方法。
  13. A/D変換出力レベルを調整するデジタルゲインスイッチ(GSW)ステップと、さらに、該デジタルゲインスイッチ(GSW)ステップに対する制御信号を出力する各種制御信号生成ステップとを備え、さらなるA/D−GSW回路の受信ダイナミックレンジを拡大したことを特徴とする請求奥12記載の信号受信方法。
  14. 前記線形/非線形変換ステップは、対数変換ステップを有し、該線形/非線形変換ステップの実行以降の信号処理を全て、dB単位で行うことで、乗算/除算回路を全て加算減算回路で構築することで、必要とするビット数を最小化たことを特徴とする請求項12または13記載の信号受信方法。
  15. 前記対数変換されたPWR信号にレベル制限用のリミッタステップと、多数の信号から中央値を得るMFステップを有し、安定した、かつ、雑音耐力のある、A/D−GSWを実現したことを特徴とする請求項14記載の信号受信方法。
  16. 前記PWR計算ステップは、遅延素子ステップと、DC成分算出ステップと、減算ステップとを有し、該減算ステップの後に、絶対値ステップを設けることで、A/D変換出力信号に存在するDC成分を除去し、正確なA/D−GSWの制御を実現したことを特徴とする請求項12乃至15いずれかに記載の信号受信方法。
  17. 中間値、粗調整結果値及び微調整結果値の三段階の値をアナログスイッチ(GSW)ステップに提供する各種制御信号生成ステップを備え、A/D−GSWの引き込みの高速化と受信ダイナミックレンジの拡大を実現したことを特徴とする請求項12乃至16のいずれかに記載の信号受信方法。
  18. 粗調整および微調整のPWR計算区間は、第1に先頭に過渡応答除去区間を設け、アナログゲイン(Gain)の設定値変更時の過渡応答を除去するとともに、第2に過渡応答除去後、A/D変換出力信号に含まれているDC成分除去のためにDC成分除去区間を設け、第3に複数のガード区間とPWR計算区間を設け、インパルス性雑音やスイッチング雑音に対する耐力を向上させると共に、第4に粗調整および微調整区間のPWR計算区間時間長は同一時間長とし、粗調整区間のガード時間長のみ、微調整区間のガード時間長より短めに設定することで、粗調整区間/微調整区間の精度を適正配分とし、全体の引き込み時間長の短縮を図ると共に、PWR計算回路の共通化を図り、装置のコストダウンを実現すると共に、高速かつ、広い受信ダイナミックレンジを実現したことを特徴とする請求項12乃至17のいずれかに記載の信号受信方法。
  19. アナログ信号のゲインを調整するアナログゲインスイッチ(GSW)ステップと、アナログ信号をデジタル信号に変換するアナログデジタル(A/D)変換ステップと、A/D変換後のデジタル信号のパワー(PWR)を計算可能なパワー(PWR)計算ステップと、前記アナログゲイン(Gain)のゲイン設定情報と前記PWR信号より、A/D−GSW入力信号レベルを逆算推定するレベル正規化補正ステップと、予め定められた区間の中での最大受信レベルを抽出する最大(max)レベル抽出ステップと、さらに、各種制御信号生成ステップとを有し、位相同期確立前は、前記最大(max)レベル抽出ステップにより得られた最大受信レベルを元に、マスタフレーム単位でゲインを適応制御し、位相同期確立後は、スタートトリガ信号(START_TRIG)に同期した処理を実行することで、同期処理が必要なA/D−GSWステップにおいても、位相同期確立前でも安定したA/D−GSWの引き込みを実現可能としたことを特徴とする信号受信方法。
  20. デジタルゲインを調整するデジタルゲインスイッチ(GSW)ステップおよび、デジタルゲインスイッチ(GSW)ステップに対するゲイン制御信号を生成する各種制御信号生成ステップを有し、さらなる受信ダイナミックレンジを拡大したことを特徴とする請求項19記載の信号受信方法。
  21. PWR計算結果の後段に、対数変換ステップと、非線形変換ステップと、セレクタステップとを備え、線形信号を対数信号に変換することで、後段の処理を全て乗算/除算の不要な加算減算のみの処理とし、かつ、ビット数を低減することで、低コストの装置を実現したことを特徴とする請求項20記載の信号受信方法。
  22. 信号レベルを制限するリミッタステップおよび複数の信号から中央値を抽出可能なMFステップを備え、インパルス性雑音やスイッチング雑音等に対する雑音耐力を向上させたことを特徴とする請求項21記載の信号受信方法。
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