JP2023004961A

JP2023004961A - 通信装置及びそのｃｆｒ処理方法

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Publication number: JP2023004961A
Application number: JP2022101487A
Authority: JP
Inventors: ウォンクォン，ナク; Nag Won Kwon; ユン，ヒチョル; Hee Cheol Yun; シン，ヒョンス; Hyun Soo Shin
Original assignee: Solid Inc
Current assignee: Solid Inc
Priority date: 2021-06-24
Filing date: 2022-06-24
Publication date: 2023-01-17
Also published as: US11916717B2; EP4109834A1; KR20230000189A; US20220417071A1

Abstract

【課題】通信装置でのＰＡＰＲ（ＰｅａｋｔｏＡｖｅｒａｇｅＰｏｗｅｒＲａｔｉｏ）低減方法、さらに詳細には、中継器のような通信装置でＰＡＰＲを低減させるために信号をＣＦＲ（ＣｒｅｓｔＦａｃｔｏｒＲｅｄｕｃｔｉｏｎ）処理する方法を提供する。【解決手段】オリジナル信号をＣＦＲ処理して第１処理信号を生成する第１ＣＦＲモジュールと、第１処理信号をＣＦＲ処理して第２処理信号を生成する第２ＣＦＲモジュールと、を備える通信装置。第１処理信号は、第１サンプリング・レートを用いて生成され、第２処理信号は、第２サンプリング・レートを用いて生成される。本発明によれば、低いサンプリング・レートの通信装置でも、入力された信号のピーク成分を効果的に除去することができる。【選択図】図１

Description

本発明は、通信装置でのＰＡＰＲ（ＰｅａｋｔｏＡｖｅｒａｇｅＰｏｗｅｒＲａｔｉｏ）低減方法に係り、さらに詳細には、中継器のような通信装置でＰＡＰＲを低減させるために信号をＣＦＲ（ＣｒｅｓｔＦａｃｔｏｒＲｅｄｕｃｔｉｏｎ）処理する方法に関する。

中継器は、信号を受信してさらに高いレベルまたはさらに高い電力で前記信号を再送信する電子装置である。中継器で用いられる信号は度々高いＰＡＰＲ（ＰｅａｋｔｏＡｖｅｒａｇｅＰｏｗｅｒＲａｔｉｏ）を持つ。これは、中継器で具現される電力増幅器の効率性を制限する問題点を引き起こす。よって、電力増幅器の効率性を高めるために様々なＰＡＰＲ低減方法が提案されている。

ＣＦＲ（ＣｒｅｓｔＦａｃｔｏｒＲｅｄｕｃｔｉｏｎ）がその方法のうち一つである。ＣＦＲは、入力された信号をサンプリングし、サンプリングされた信号のピークを検出した後、そのピーク値を予め設定されたしきい値と比べる。ピーク値がしきい値を超過すれば、その超過分ほどピーク値を低減させることで、全体的に信号のピーク値を設定されたしきい値の以下にすることができる。

従来のＣＦＲ方式による場合、入力された信号のピーク（ｍａｇｎｉｔｕｄｅｐｅａｋ）位置がサンプリング・タイミングに一致しなければ、正確なピーク値を推正することができなくなる。この場合、信号のピーク部分が十分に除去されずにしきい値を超過するピーク成分が残るという問題点がある。

通常的に、このような問題点を解決するために、１次ＣＦＲ処理された信号をもう一度あるいは一度以上も同じ構成のＣＦＲブロックに通過させて、残存するピーク信号の大きさを縮める多段階ＣＦＲ（ｍｕｌｔｉｓｔａｇｅＣＦＲ）方式が用いられる。しかし、この方式も、サンプリング位置とピーク位置とが一致しない場合には効果的ではない。勿論、サンプリング・レートを高めてサンプリング位置とピーク位置とを一致させることができるが、サンプリング・レートを高める場合、ＦＰＧＡの処理速度の制限によって具現が不可能になるか、またはＦＰＧＡのロジッグ容量の過度な増加によって高仕様のＦＰＧＡを使わねばならないという問題が発生する。

前述した問題点を解決するために、本発明は、低いサンプリング・レートによっても信号のピーク成分を効果的に除去することができる通信装置及びそのＣＦＲ処理方法を提供しようとする。

本発明の技術的思想が解決しようとする技術的課題は、以上で言及した課題に制限されず、言及していない他の課題は、下記の記載から当業者に明確に理解される。

本発明の一側面によれば、オリジナル信号をＣＦＲ処理して第１処理信号を生成する第１ＣＦＲモジュールと、前記第１処理信号をＣＦＲ処理して第２処理信号を生成する第２ＣＦＲモジュールと、を備えるが、前記第１処理信号は、第１サンプリング・レートを用いて生成され、前記第２処理信号は、第２サンプリング・レートを用いて生成される、通信装置が開示される。

実施形態によって、前記第２ＣＲＦモジュールは、前記第１処理信号を、前記第１ＣＦＲモジュールとは異なる時点を基準としてＣＦＲ処理して前記第２処理信号を生成するが、前記第１サンプリング・レートと前記第２サンプリング・レートとが相等しく設定される。

実施形態によって、前記通信装置は、前記第１処理信号を予め設定されている時間ほどシフトして出力するサンプルシフタをさらに備えるが、前記第２ＣＲＦモジュールは、前記サンプルシフタから入力された信号をＣＦＲ処理して前記第２処理信号を生成する。

実施形態によって、前記予め設定されている時間は、前記第１サンプリング・レート未満に相応する。

実施形態によって、前記予め設定されている時間は、前記第１サンプリング・レートの半分に相応する。

本発明の他の側面によれば、複数のＣＦＲモジュールを備える通信装置でオリジナル信号をＣＦＲ処理する方法において、前記オリジナル信号をＣＦＲ処理して第１処理信号を生成するステップと、前記第１処理信号をＣＦＲ処理して第２処理信号を生成するステップと、を含むが、前記第１処理信号は、第１サンプリング・レートを用いて生成され、前記第２処理信号は、第２サンプリング・レートを用いて生成される、ＣＦＲ処理方法が開示される。

実施形態によって、前記第２処理信号を生成するステップは、前記第１処理信号を、前記第１ＣＦＲモジュールとは異なる時点を基準としてＣＦＲ処理して前記第２処理信号を生成するステップを含むが、前記第１サンプリング・レートと前記第２サンプリング・レートとが相等しく設定される。

実施形態によって、前記ＣＦＲ処理方法は、前記第１処理信号を予め設定されている時間ほどシフトして出力するステップをさらに含むが、前記第２処理信号を生成するステップは、シフトされた前記第１処理信号をＣＦＲ処理して前記第２処理信号を生成する。

本発明による通信装置及びそのＣＦＲ処理方法は、低いサンプリング・レートによっても信号のうちしきい値を超過するピーク成分を効果的に除去することができる。

また、本発明による通信装置及びそのＣＦＲ処理方法は、低いクロックで動作するＦＰＧＡＬＯＧＩＣでもＰＡＰＲを効果的に低減させることができる。

本発明の技術的思想による実施形態が得られる効果は、以上で言及した効果に制限されず、言及していないさらに他の効果は、下記の記載から当業者に明確に理解されるであろう。

一般的なＣＦＲモジュールの機能構成図である。本発明の一実施形態によるＣＦＲ処理部のブロック構成図である。本発明の一実施形態によるＣＦＲ処理部のブロック構成図である。本発明の一実施形態によるサンプルシフタの構成についての例示図である。サンプルシフタなしに複数のＣＦＲモジュールを用いて信号のピークを除去した結果を示すグラフである。本発明の一実施形態によるＣＦＲ処理部が処理した信号処理結果を示すグラフである。オリジナル信号、１次ＣＦＲ処理信号、２次ＣＦＲ処理信号、及び本発明によって処理された信号の振幅を比べたグラフである。本発明の一実施形態によるＣＦＲ処理方法についてのフローチャートである。

本発明の技術的思想は、多様な変更を加えられ、かつ多様な実施形態を持つことができるところ、特定の実施形態を図面に例示し、これを詳細に説明する。しかし、これは、本発明の技術的思想を特定の実施形態によって限定しようとするものではなく、本発明の技術的思想の範囲に含まれるすべての変更、均等物ないし代替物を含むと理解されねばならない。

本発明の技術的思想を説明するに当って、係る公知技術についての具体的な説明が本発明の趣旨を不要に不明にすると判断される場合、その詳細な説明を省略する。また、本明細書の説明過程で用いられる数字（例えば、第１、第２など）は、一つの構成要素を他の構成要素から区分するための識別記号に過ぎない。

また、本明細書において、一構成要素が他の構成要素と「連結される」か、または「接続する」などと言及された時には、前記一構成要素が前記他の構成要素と直接連結されるか、または直接接続することもあるが、特に逆の記載が存在しない以上、中間にさらに他の構成要素を介して連結されるか、または接続することもあると理解されねばならない。

また、本明細書に記載の「～部」、「～器」、「～子」などの用語は、少なくとも一つの機能や動作を処理する単位を意味し、これは、プロセッサ、マイクロプロセッサ、マイクロコントローラ、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）、ＧＰＵ（ＧｒａｐｈｉｃｓＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）、ＡＰＵ（ＡｃｃｅｌｅｒａｔｅＰｒｏｃｅｓｓｏｒＵｎｉｔ）、ＤＳＰ（ＤｒｉｖｅＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）、ＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）などのハードウェアやソフトウェア、またはハードウェア及びソフトウェアの結合で具現される。

そして、本明細書における構成部の区分は、各構成部が担当する主機能別に区分したことに過ぎないということを明らかにする。すなわち、以下で説明する二つ以上の構成部が一つの構成部に合わせられるか、または一つの構成部がさらに細分化した機能別に二つ以上に分化して備えられてもよい。そして、以下で説明する構成部それぞれは、自分の担当する主機能以外にも他の構成部が担当する機能のうち一部または全部の機能をさらに行ってもよく、構成部それぞれが担当する主機能のうち一部の機能が他の構成部によって専担されて行われてもよいということは言うまでもない。

以下、本発明の技術的思想による多様な実施形態を順次に詳細に説明する。

図１は、一般的なＣＦＲモジュールの機能構成図である。

図１を参照すれば、ＣＦＲモジュール１００は、入力された信号（以下、「オリジナル信号」と称する）のうち既定のしきい値より大きい成分（ピーク）の大きさを低減させるための構成であって、ピーク検出器１１０、相殺パルス生成器１２０、及び遅延器１３０を備える。

ピーク検出器１１０は、オリジナル信号の大きさ（ｍａｇｎｉｔｕｄｅ）を受けてピークを検出する。例えば、ピーク検出器は、サンプル間の信号の大きさの変化値を計算し、その値の符号が正から負に変わる地点をピークと定める。ピーク検出器は、検出されたピークの大きさが所定のしきい値より大きい場合、ピークとしきい値との間の差値を獲得する。

相殺パルス生成器１２０は、ピーク検出器１１０で検出されたピーク及びオリジナル信号に対応する相殺パルスを生成して減算器１４０に出力する。

遅延器１３０は、ピーク検出器１１０及び相殺パルス生成器１２０が前記動作を行う間にかかる遅延時間に対応してオリジナル信号（ピーク検出器１１０に入力された一部を除いた残り）を遅延させることで、オリジナル信号と相殺パルスとを同期化させる。

減算器１４０は、遅延器１３０から入力されたオリジナル信号及び相殺パルス生成器１２０から入力された相殺パルスを結合して、「信号の大きさがしきい値以上である部分が除去された信号」（以下、「処理信号」と称する）を出力する。

前述したＣＦＲモジュール１００の動作は、既に公開された技術であるため、これについてのさらに具体的な説明は省略する。また、前述したＣＦＲモジュール１００の動作は例示であるだけで、本発明の権利範囲が該動作に制限されないということは明らかである。また、以下では、ＣＦＲモジュール１００でオリジナル信号のピークを除去して処理信号を出力する動作を「ＣＦＲ処理動作」と略称する。

一方、本願発明はＣＦＲ処理動作を複数回行う構成を含むが、特に各ＣＦＲ処理動作の間に特有の「サンプルシフト動作」（これについての具体的な動作は後述する）が行われる。以下、図２及び図３を参照して本願発明の一実施形態によるオリジナル信号のＣＦＲ処理について説明する。

図２及び図３は、本発明の一実施形態によるＣＦＲ処理部のブロック構成図である。

図２を参照すれば、本発明の一実施形態による通信装置２００は、第１ＣＦＲモジュール２１０、サンプルシフタ２２０、及び第２ＣＦＲモジュール２３０を備える。

第１ＣＦＲモジュール２１０は、オリジナル信号が入力されれば、予め設定されている第１サンプリング・レートを用いてオリジナル信号のピークを検出し、検出されたピークに相応するパルスを生成して、オリジナル信号のピークを１次的に除去する。

サンプルシフタ２２０は、入力された信号を、予め設定されている時間ほどシフトまたは位相遅延処理する。第１ＣＦＲモジュール２１０から出力された信号は、サンプルシフタ２２０を通じてシフトまたは位相遅延された後、第２ＣＦＲモジュール２３０に入力される。

第２ＣＦＲモジュール２３０は、サンプルシフタ２２０からシフトまたは位相遅延された信号が入力されれば、予め設定されている第２サンプリング・レートを用いてピークを検出し、検出されたピークに相応するパルスを生成して、オリジナル信号のピークを２次的に除去する。

第２ＣＦＲモジュール２３０の動作は、第１ＣＦＲモジュール２１０の動作と類似しているが、サンプリング・タイミングが相異なる。第２ＣＦＲモジュール２３０に入力される信号は、サンプルシフタ２２０から入力された信号であるからである。よって、第１サンプリング・レートと第２サンプリング・レートとが相等しくても第１ＣＦＲモジュール２１０及び第２ＣＦＲモジュール２３０でサンプリングされるオリジナル信号の位置は相異なることもある。

図３には、本発明の一実施形態による通信装置２００の第１ＣＦＲモジュール２１０、サンプルシフタ２２０、及び第２ＣＦＲモジュール２３０の具体的な構成が例示される。

すなわち、第１ＣＦＲモジュール２１０は、第１ピーク検出器３１０、第１相殺パルス生成器３２０、及び第１遅延器３３０を備える。

第１ＣＦＲモジュール２１０は、入力されたオリジナル信号を第１サンプリング・レートによってサンプリングした後でピークを検出し、相殺パルスを生成してピークを制御した後で第１処理信号を出力する。

サンプルシフタ２２０には第１処理信号が入力される。サンプルシフタ２２０は、第１処理信号を、予め設定されている時間ほどシフトまたは位相遅延処理して出力する。ここで予め設定されている時間は、第１サンプリング・レートの周期より短い時間であって、例えば、第１サンプリング・レートの周期の半分に相応する。サンプルシフタ２２０は、複数のタップで構成されたＦＩＲフィルタを使って具現され、ＦＩＲフィルタタップの数は、オリジナル信号の帯域幅とサンプリング・レートとの割合によって変わる。また、ＦＩＲフィルタ係数は、フィルタの周波数特性を全体信号の帯域で平坦化して、オリジナル信号がスペクトル上で歪曲されずに相互対称的な値を持つように設定される。よって、オリジナル信号の帯域幅が大きいほどさらに広い周波数帯域で周波数特性が維持されねばならないため、より多くのタップを持つＦＩＲフィルターが必要になる。

サンプルシフタ２２０の機能を具現するための構成の例示は図４に図示されている。サンプルシフタ２２０の構成は図４の例示以外にも様々であるため、サンプルシフタ２２０についてのいずれか一つの構成が本発明の権利範囲を制限することはできないということは明らかである。

第２ＣＦＲモジュール２３０は、第２ピーク検出器３４０、第２相殺パルス生成器３５０、及び第２遅延器３６０を備える。

第２ＣＦＲモジュール２３０には、サンプルシフタ２２０で処理された信号が入力される。第２ＣＦＲモジュール２３０は、入力された信号を第２サンプリング・レートによってサンプリングした後でピークを検出し、相殺パルスを生成してピークを制御した後で第２処理信号を出力する。

ここで、第２ＣＦＲモジュール２３０に入力される信号は、サンプルシフタ２２０でシフトまたは位相遅延処理された信号である。よって、第１サンプリング・レートと第２サンプリング・レートとが相等しくても、第２ピーク検出器３４０でサンプリングされるオリジナル信号の位置は、第１ピーク検出器３１０でサンプリングされるオリジナル信号の位置とは異なることもある。

このような構成によって、本願発明による通信装置２００は、オリジナル信号のピーク成分を低いサンプリング・レートによっても効果的に除去することができる。以下、図４ないし図６を参照して本願発明によってピーク成分が除去された結果について説明する。

図５は、サンプルシフタなしに複数のＣＦＲモジュールを用いて信号のピークを除去した結果を示すグラフであり、図６は、本発明の一実施形態によるＣＦＲ処理部が処理した信号処理結果を示すグラフである。

図５を参照すれば、サンプルシフタ２２０なしに第１ＣＦＲモジュール２１０及び第２ＣＦＲモジュール２３０だけでオリジナル信号（Ｏｒｉｇｉｎａｌ）のピーク成分を除去した場合が例示される。図５に図示されたように、サンプルシフタ２２０がなければ、第１ＣＦＲモジュール２１０から検出されたピーク部分と第２ＣＦＲモジュール２３０から検出されたピーク部分とは極めて類似していて、第１ＣＦＲモジュール２１０で除去されていない残余ピークが第２ＣＦＲモジュール２３０で完全に除去されないこともある。よって、第１ＣＦＲモジュール２１０及び第２ＣＦＲモジュール２３０でピーク除去処理された後にも、予め設定されているしきい値（Ｔｈｅｓｈｏｌｄ）を超過する成分は残っていることもある。

一方、図６を参照すれば、第１ＣＦＲモジュール２１０、サンプルシフタ２２０、及び第２ＣＦＲモジュール２３０を用いてオリジナル信号のピーク成分を除去した場合が例示される。サンプルシフタ２２０は、第１処理信号を、予め設定されている時間（ｔ_{ｓｈｉｆｔ}）ほどシフトまたは位相遅延処理する。例えば、第１サンプリング・レートと第２サンプリング・レートとが相等しい場合、予め設定されている時間（ｔ_{ｓｈｉｆｔ}）は第１サンプルレートの半分に相応する値である。よって、第１ＣＦＲモジュール２１０から検出されたピーク部分と第２ＣＦＲモジュール２３０から検出されたピーク部分とは全く相異なる。これによって、第１処理信号（１^ｓｔｐｒｏｃｅｓｓｅｄｓｉｇｎａｌ）で除去されない残余ピーク部分は、第２ＣＦＲモジュール２３０を通じて完全に除去されていることが分かる。図５とは異なり、図６の第２処理信号（２^ｎｄｐｒｏｃｅｓｓｅｄｓｉｇｎａｌ）は、しきい値を超過する成分がないということが分かる。

図７は、オリジナル信号、１次ＣＦＲ処理信号、２次ＣＦＲ処理信号、及び本発明によって処理された信号の振幅を比べたグラフである。

図７を参照すれば、オリジナル信号のしきい値の超過成分は第１処理信号で相当除去されたということが分かるが、依然としてしきい値を超過する成分が存在するということが分かる。

また、本願発明特有のサンプルシフタ２２０なしに、１次ＣＦＲ処理以後に直ぐ２次ＣＦＲ処理を行った場合、第２処理信号には依然としてしきい値を超過する成分が存在するということが分かる。

一方、本願発明特有のサンプルシフタ２２０で１次処理信号をシフトまたは位相遅延処理した後で２次ＣＦＲ処理を行った場合、第２処理信号にはしきい値を超過する成分がほぼ除去されたということが分かる。

図８は、本発明の一実施形態によるＣＦＲ処理方法についてのフローチャートである。

以下、図８を参照して本発明の一実施形態によるＣＦＲ処理方法について説明する。以下で説明されるそれぞれのステップは、図２及び図３を参照して説明した通信装置２００のそれぞれの構成、第１ＣＦＲモジュール２１０、サンプルシフタ２２０、及び第２ＣＦＲモジュール２３０で行われる動作でありうるが、理解及び説明の便宜のために通信装置２００で行われると通称して説明する。

ステップＳ７１０で、通信装置２００は、オリジナル信号を予め設定されている第１サンプリング・レートによってサンプリングした後、サンプリングされた信号の大きさとしきい値とを比べた後でピーク部分を検出し、検出されたピーク部分を除去するためのＣＦＲ処理動作を行う。該ステップを通じて１次ＣＦＲ処理された信号を第１処理信号と称する。

ステップＳ７２０で、通信装置２００は、第１処理信号を予め設定されている時間（ｔ_{ｓｈｉｆｔ}）ほどシフトまたは位相遅延処理する。ここで、予め設定されている時間（ｔ_{ｓｈｉｆｔ}）は、第１サンプリング・レートの半分に相応する値である。また、第１処理信号をシフトまたは位相遅延処理するための具体的な構成は様々であるため、これについての具体的な説明は省略する。

ステップＳ７３０で、通信装置２００は、シフトまたは位相遅延処理された第１処理信号を予め設定されている第２サンプリング・レートによってサンプリングした後、サンプリングされた信号の大きさとしきい値とを比べた後でピーク部分を検出し、検出されたピーク部分を除去するための２次ＣＦＲ処理動作を行う。該ステップを通じて２次ＣＦＲ処理された信号を第２処理信号と称する。

ここで、第２サンプリング・レートは第１サンプリング・レートと等しい値である。シフトまたは位相遅延された第１処理信号が入力されたため、第１サンプリング・レートと等しい値でサンプリングしても、サンプリングされた位置が相異なる。よって、本発明によれば、第１サンプリング・レート及び／または第２サンプリング・レートが低くても信号のピーク成分を効果的に除去することができ、ＦＰＧＡＬＯＧＩＣを低いクロックで具現することができる。

以上、本発明の望ましい実施形態を参照して説明したが、当業者であれば、下記の特許請求の範囲に記載の本発明の思想及び領域から逸脱しない範囲内で、本発明を多様に修正及び変更できるということを理解できるであろう。

Claims

オリジナル信号をＣＦＲ処理して第１処理信号を生成する第１ＣＦＲモジュールと、
前記第１処理信号をＣＦＲ処理して第２処理信号を生成する第２ＣＦＲモジュールと、を備えるが、
前記第１処理信号は、第１サンプリング・レートを用いて生成され、
前記第２処理信号は、第２サンプリング・レートを用いて生成される、通信装置。
前記第２ＣＲＦモジュールは、
前記第１処理信号を、前記第１ＣＦＲモジュールとは異なる時点を基準としてＣＦＲ処理して前記第２処理信号を生成するが、
前記第１サンプリング・レートと前記第２サンプリング・レートとが相等しく設定される、請求項１に記載の通信装置。
前記第１処理信号を予め設定されている時間ほどシフトして出力するサンプルシフタをさらに備えるが、
前記第２ＣＲＦモジュールは、前記サンプルシフタから入力された信号をＣＦＲ処理して前記第２処理信号を生成する、請求項２に記載の通信装置。
前記予め設定されている時間は、前記第１サンプリング・レート未満に相応する、請求項３に記載の通信装置。
前記予め設定されている時間は、前記第１サンプリング・レートの半分に相応する、請求項４に記載の通信装置。
複数のＣＦＲモジュールを備える通信装置でオリジナル信号をＣＦＲ処理する方法において、
前記オリジナル信号をＣＦＲ処理して第１処理信号を生成するステップと、
前記第１処理信号をＣＦＲ処理して第２処理信号を生成するステップと、を含むが、
前記第１処理信号は、第１サンプリング・レートを用いて生成され、
前記第２処理信号は、第２サンプリング・レートを用いて生成される、ＣＦＲ処理方法。
前記第２処理信号を生成するステップは、
前記第１処理信号を、前記第１ＣＦＲモジュールとは異なる時点を基準としてＣＦＲ処理して前記第２処理信号を生成するステップを含むが、
前記第１サンプリング・レートと前記第２サンプリング・レートとが相等しく設定される、請求項６に記載のＣＦＲ処理方法。
前記第１処理信号を予め設定されている時間ほどシフトして出力するステップをさらに含むが、
前記第２処理信号を生成するステップは、
シフトされた前記第１処理信号をＣＦＲ処理して前記第２処理信号を生成する、請求項７に記載のＣＦＲ処理方法。
前記予め設定されている時間は、前記第１サンプリング・レート未満に相応する、請求項８に記載のＣＦＲ処理方法。
前記予め設定されている時間は、前記第１サンプリング・レートの半分に相応する、請求項９に記載のＣＦＲ処理方法。