JP2010230691A - 振動型ジャイロセンサ - Google Patents

Abstract

【課題】小型化、特性向上、コスト低減を図って２軸の振動検出を可能とする。
【解決手段】振動型ジャイロセンサ１は、複数個のランド４を有する配線パターン５が形成された支持基板２と、この支持基板２の表面に実装された振動素子２０とを備え、１個の支持基板２上に、それぞれ異なる軸方向の振動を検出する少なくとも２個の振動素子２０Ｘ，２０Ｙが実装されている。振動子部２３の軸線方向を異にして２個の振動素子２０Ｘ，２０Ｙを支持基板２に実装することで、それぞれの振動素子２０によって２軸方向の検出信号を各々独立して得ることが可能となる。これにより、それぞれの振動素子２０が効率よくかつ低コストで製作されるとともに、安定した動作を行うことで信頼性の向上が図れるようになる。
【選択図】図１

Description

本発明は、例えば、ビデオカメラの手振れ検知やバーチャルリアリティ装置における動作検知、カーナビゲーションシステムにおける方向検知などに用いられる角速度センサに関し、更に詳しくは、片持ち梁振動子を有する振動素子を備えた振動型ジャイロセンサに関する。

従来より、民生用の角速度センサとしては、片持ち梁の振動子を所定の共振周波数で振動させておき、角速度の影響によって生じるコリオリ力を圧電素子などで検出することによって角速度を検出する、いわゆる振動型のジャイロセンサが広く用いられている。

振動型ジャイロセンサは、単純な機構、短い起動時間、安価で製造可能といった利点を有しており、例えば、ビデオカメラ、バーチャルリアリティ装置、カーナビゲーションシステムなどの電子機器に搭載され、それぞれ手振れ検知、動作検知、方向検知などをする際のセンサとして活用されている。

従来の振動型ジャイロセンサは、振動素子が適宜の圧電材料を機械加工によって切り出し所定の形状に整形して製作されていた。振動型ジャイロセンサとしては、搭載される本体機器の小型軽量化、多機能高性能化に伴って、更なる小型化や高性能化が要求されているが、機械加工による加工精度の限界によって小型で高精度の振動素子を作製することが困難であった。

そこで、近年、半導体プロセスに適用される薄膜技術を用いて、シリコン基板上に圧電薄膜層を挟んで一対の電極層を積層形成することによって、片持ち梁形状の振動素子を備えたものが提案されている（例えば特許文献１参照）。かかる振動型ジャイロセンサは、小型薄型化が図られることによって、他用途のセンサ等と組み合わせて複合化や高機能化が図られる。

特開平７−１１３６４３号公報 特開平７−１９０７８３号公報

ところで、ビデオカメラ等の手振れ補正機構には、少なくともＸ軸方向とＹ軸方向の回転角をそれぞれ検出する必要があり、従来それぞれの軸方向の回転角を検出する２個のジャイロセンサが備えられていた。したがって、従来の手振れ補正機構は、ジャイロセンサ自体の小型化が図られても、全体としての小型化に限界があった。

振動型ジャイロセンサにおいては、上述した半導体技術を用いてシリコンウェーハ上に２軸の振動子を有する振動素子を形成することによって１パッケージ化を図ることも考慮される（上記特許文献２参照）。しかしながら、２軸一体型の振動素子は、シリコンウェーハ上における１個当たりの振動素子を形成するために大きなスペースを必要とし、材料歩留まりが悪いといった問題がある。また、２軸一体型の振動素子は、小型化に伴って２軸の振動子間におけるクロストーク特性の問題も生じる。

従来の振動型ジャイロセンサにおいては、上述した問題の対応を図ることによって構造が複雑となり、小型・薄型化の実現がますます困難となっている。すなわち、手振れ補正機構に備えられて２軸対応を図るために２個の振動子を備えた場合に小型化の実現がますます困難となり、上述した２軸一体型の振動素子を備えた１パッケージ化でも所望の小型化の実現が困難であった。

本発明は上述の問題に鑑みてなされ、小型化や特性向上或いはコスト低減を図って２軸の振動検出を可能とする振動型ジャイロセンサを提供することを課題とする。

上記課題を解決するに当たり、本発明の一形態に係る振動型ジャイロセンサは、
第１の面と、前記第１の面の裏側の第２の面とを有する１個の支持基板と、
複数個のランドを有する、前記第１の面に形成された配線パターンと、
前記ランドに接続される複数の端子部が形成された基部を有し、それぞれ異なる軸方向の振動を検出する少なくとも２個の振動素子と、
前記配線パターンと電気的に接続され、前記支持基板を相対する外部の基板のランドへ表面実装するための、前記第２の面に形成された複数個の外部接続端子とを備える。

上記振動型ジャイロセンサは、振動子部の軸線方向を異にして２個の振動素子を支持基板に実装することで、それぞれの振動素子によって２軸方向の検出信号を各々独立して得ることが可能となる。これにより、それぞれの振動素子が効率よくかつ低コストで製作されるとともに、安定した動作を行うことで信頼性の向上が図れるようになる。

上記振動型ジャイロセンサを構成する各々の振動素子は、支持基板上のランドに接続される複数の端子部が形成された実装面を有する基部と、この基部の側周部から片持ち梁状に一体に突設され上記基部の実装面と同一面を構成する基板対向面を有する振動子部とを有し、上記振動子部の基板対向面には、第１電極層と、この第１電極層の上に積層された圧電層と、この圧電層の上に積層された第２電極層とがそれぞれ形成されている。そして、２個の振動素子が、各々の振動子部を互いに９０°異なる軸線上に配置して実装されている。

本発明の振動型ジャイロセンサにおいては、駆動検出回路部から各振動素子に対して所定周波数の交流電界を印加することによって、振動子部に固有振動を生じさせる。そして、手振れ等により生じるコリオリ力によって振動子部が変位し、この変位を圧電層が検出して一対の検出電極から互いに逆極性の検出信号を出力する。この検出信号を駆動検出回路部によって処理して角速度信号として出力する。

このとき、各振動素子の動作周波数をそれぞれ１ｋＨｚ以上離すことにより、軸間クロストークを低減することができる。

本発明の振動型ジャイロセンサによれば、１個の支持基板に互いに異なる軸方向の振動を検出する少なくとも２個の振動素子を実装することで、構造の簡易化と小型化を図り、２軸方向の検出動作を高精度に行うことが可能である。また、各振動素子の生産効率の向上が図られるとともに高精度に製作されることから、コストの低減と高精度化が図られるようになる。

本発明の第１の実施の形態による振動型ジャイロセンサのカバー部材を取り外して見たときの全体斜視図である。 振動型ジャイロセンサの振動素子の要部断面図である。 振動型ジャイロセンサを制御基板へ実装したときの状態を示す振動素子の要部断面図である。 振動素子の底面図である。 振動型ジャイロセンサの底面図である。 負荷緩衝溝部の構成の変形例を示す支持基板の平面図である。 振動型ジャイロセンサの回路構成図である。 振動素子の底面側から見た全体斜視図である。 振動素子の振動子部の斜視図である。 振動型ジャイロセンサの製造方法を説明する主要工程フロー図である。 振動素子の製造工程に用いるシリコン基板の平面図である。 同シリコン基板の断面図である。 フォトレジスト層に振動素子形成部位をパターニングしたシリコン基板の平面図である。 同シリコン基板の断面図である。 シリコン酸化膜に振動素子形成部位をパターニングしたシリコン基板の平面図である。 同シリコン基板の断面図である。 振動子部の厚みを規定するダイヤフラム部を構成するエッチング凹部を形成したシリコン基板の平面図である。 同シリコン基板の断面図である。 エッチング凹部の拡大断面図である。 ダイヤフラム部に第１電極層と圧電膜層と第２電極層とを積層形成した状態の要部断面図である。 第２電極層に駆動電極層と検出電極とをパターニングした状状態の要部平面図である。 同要部断面図である。 圧電膜層に圧電薄膜層をパターニングした状態の要部平面図である。 同要部断面図である。 第１電極層に基準電極層をパターニングした状態の要部平面図である。 同要部断面図である。 平坦化層を形成した状態の要部平面図である。 同要部断面図である。 基部形成領域にリードを形成した状態の要部平面図である。 同要部断面図である。 絶縁保護層形成用のフォトレジスト層を形成した状態の要部平面図である。 絶縁保護層の第１アルミナ層を形成した状態の要部断面図である。 絶縁保護層の酸化シリコン層を形成した状態の要部断面図である。 絶縁保護層の第２アルミナ層及びエッチングストップ層を形成した状態の要部断面図である。 振動子部の外形を形成する外形溝を形成した状態の要部平面図である。 同振動子部の長手方向と垂直な方向から見た要部断面図である。 同振動子部の長手方向から見た要部断面図である。 めっきバンプの形成方法を説明する振動素子の側断面図である。 振動素子の調整工程の説明図である。 シリコン基板からの素子の取り数の比較図である。 振動素子の配置状態による２軸間干渉の特性図である。 実装工程における振動素子の角度ずれのヒストグラムであり、Ａは位置合わせ用マークを認識して実装した場合、Ｂは外形認識により実装した場合を示す。 ２個の振動素子の動作周波数を変えて周波数差による干渉信号の大きさを測定した結果を示す特性図である。 レーザー加工位置と共振周波数及び離調度との関係を示す特性図である。 離調度調整用のレーザー加工位置と共振周波数調整用のレーザー加工位置を模式的に示す振動子部の平面図である。 本発明の第２の実施の形態において説明する従来の振動型ジャイロセンサの要部平面図である。 本発明の第２の実施の形態による振動型ジャイロセンサの要部平面図である。 本発明の第２の実施の形態において説明する実施例の測定結果を示す特性図である。 本発明の第３の実施の形態において説明する振動素子と駆動検出回路部との関係を示す模式図である。 上記振動素子の一作用を説明する図である。 圧電体の圧電特性とオフセット電位との関係の一例を示す図である。 圧電体のヒステリシスループを示す図である。

以下、本発明の実施の形態として図面に示した振動型ジャイロセンサについて、詳細に説明する。
なお、本発明はこれに限定されることなく、本発明の技術的思想に基づいて種々の変形が可能である。また、本明細書においては、以下に説明するように構成部材の各部位について具体的な寸法値を挙げて説明しているが、各寸法値は中心基準値である。各部位は、この中心基準値に限定された寸法値で形成されることに限定されず、一般的な公差範囲の寸法値をもって形成されることは勿論である。また、振動型ジャイロセンサは、かかる寸法値の形状に限定されず、特性仕様に応じて各部が適宜形成される。

（第１の実施の形態）
［振動型ジャイロセンサの概略構成］
振動型ジャイロセンサ１は、図１に示すように支持基板２と、この支持基板２の第１主面２−１上に組み付けられて部品実装空間部３を構成するカバー部材１５とにより外観部材を構成し、例えばビデオカメラに搭載されて手振れ補正機構を構成する。また、振動型ジャイロセンサ１は、例えばバーチャルリアリティ装置に用いられて動作検知器を構成し、或いはカーナビゲーション装置に用いられて方向検知器を構成する。

振動型ジャイロセンサ１は、支持基板２に例えばセラミック基板やガラス基板等が用いられている。支持基板２の第１主面２−１上には複数個のランド４等を有する所定の配線パターン５が形成されて部品実装領域６が構成されている。部品実装領域６には、詳細を後述する互いに異なる軸方向の振動を検出するように搭載される第１，第２の一対の振動素子２０Ｘ，２０Ｙ（以下、個別に説明する場合を除いて振動素子２０と総称する。）、ＩＣ回路素子７、更には外付け用の多数個のセラミックコンデンサや適宜の電子部品８が混載されている。

支持基板２の部品実装領域６には、ＩＣ回路素子７や電子部品８とともに振動素子２０が適宜の実装機を用いてそれぞれフリップチップ法等の表面実装法によって実装されている。同一形状に形成された一対の振動素子２０Ｘ，２０Ｙは、支持基板２の第１主面２−１の相対するコーナ部位２Ｃ−１、２Ｃ−２に位置して互いに軸線を異にして実装されている。振動素子２０は、図２に示すように、金バンプ２６を介してランド４に接続される複数の端子部２５が形成された実装面を有する基部２２と、この基部２２の一側周部から片持ち梁状に一体に突設された振動子部２３とを有する。なお、振動素子２０の構成の詳細は後述する。

図１に示すように、一方の第１振動素子２０Ｘは、支持基板２のコーナ部位２Ｃ−１において部品実装領域６に構成した浮島状の第１振動素子実装領域１３Ａに基部２２が固定され、この基部２２から一体に突設された振動子部２３が支持基板２の側縁に沿って隣り合うコーナ部位２Ｃ−３に向けられる。他方の第２振動素子２０Ｙは、支持基板２のコーナ部位２Ｃ−２において部品実装領域６に構成した浮島状の第２振動素子実装領域１３Ｂに基部２２が固定され、この基部２２から一体に突設された振動子部２３が支持基板２の側縁に沿って隣り合うコーナ部位２Ｃ−３に向けられる。

すなわち、第１振動素子２０Ｘ及び第２振動素子２０Ｙは、各々の振動子部２３をコーナ部位２Ｃ−３に向けて互いに９０°の角度を付されて支持基板２にそれぞれ実装されている。なお、振動型ジャイロセンサ１は、一対の振動素子２０Ｘ，２０Ｙにより直交する２軸の振動検出を行うようにするが、本体機器の仕様に応じて適宜の角度差をもって振動素子２０Ｘ，２０Ｙを支持基板２に実装するようにしてもよいことは勿論である。

振動型ジャイロセンサ１は、振動素子２０の振動子部２３を共振させた状態において、振動子部２３に加えられた長手方向の周りの角速度を検出する。振動型ジャイロセンサ１においては、第１振動素子２０Ｘと第２振動素子２０Ｙとを支持基板２に角度を異にして搭載することによって、Ｘ軸方向とＹ軸方向の角速度を同時に検出し、例えばビデオカメラの手振れによる振動状態に基づく制御信号を出力して手振れ補正機構を構成する。

次に、支持基板２の構成の詳細について説明する。

［負荷緩衝構造］
振動型ジャイロセンサ１は、支持基板２を薄厚とすることによって小型、薄型化が図られていることから、外部から加えられる振動や衝撃等の外部負荷によって支持基板２に歪みや応力が発生することがある。そこで、本実施の形態では、支持基板２に外部負荷の緩衝構造が設けられることによって、歪みや応力が生じた場合でも支持基板２に搭載した振動素子２０への影響が低減されるように構成されている。

支持基板２には、図１から図３に示すように第１主面２−１の各コーナ部位２Ｃ−１，２Ｃ−２に第１負荷緩衝溝部１２Ａ，１２Ｂ（以下、個別に説明する場合を除いて第１負荷緩衝溝部１２と総称する。）が形成されている。上述の振動素子実装領域１３Ａ，１３Ｂ（以下、個別に説明する場合を除いて振動素子実装領域１３と総称する。）は第１負荷緩衝溝部１２によって囲まれた領域に構成されており、各振動素子実装領域１３に振動素子２０が実装される。

また、支持基板２には、図３に示すように、本体機器等の外部の制御基板１００に実装される第２主面２−２側に第２負荷緩衝溝部１４が形成されている。この第２負荷緩衝溝部１４は、図５に示すように第２負荷緩衝溝部１４Ａと第２負荷緩衝溝部１４Ｂとからなり、以下個別に説明する場合を除いて第２負荷緩衝溝部１４と総称する。第２負荷緩衝溝部１４によって囲まれた領域は、図５に示すように端子形成領域１１５Ａ，１１５Ｂ（以下、個別に説明する場合を除いて端子形成領域１１５と総称する。）として構成されている。

第１負荷緩衝溝部１２は、図４に示すように振動素子２０の基部２２の外形寸法よりも大きな振動素子実装領域１３を構成する全体枠状の有底溝によって構成されている。第１負荷緩衝溝部１２は、例えばダイサー等による機械的溝加工やウェットエッチング法による化学的溝加工或いはレーザ等によるドライエッチング法により形成される。第１負荷緩衝溝部１２は、支持基板２の機械的強度を損なわない範囲で溝の深さを１００μｍ以上にして形成される。

第２負荷緩衝溝部１４Ａ，１４Ｂは、図５に示すように、それぞれ支持基板２の外周側縁部に沿って平行に形成されている。これら第２負荷緩衝溝部１４Ａ，１４Ｂと外周側縁部との間の領域には、端子形成領域１１５Ａ，１１５Ｂとしてそれぞれに外部接続用端子部として複数個の実装端子部１１６Ａ，１１６Ｂ（以下、個別に説明する場合を除いて実装端子部１１６と総称する。）が適宜に配列して形成されている。支持基板２は、各実装端子部１１６にそれぞれ設けたバンプ１１７を介して実装端子部（外部接続端子部）１１６が相対する制御基板１００側のランドと接続されることによって、制御基板１００に実装される。

第２負荷緩衝溝部１４も、第１負荷緩衝溝部１２と同様に、例えばダイサー等による機械的溝加工やウェットエッチング法による化学的溝加工或いはレーザ等によるドライエッチング法等によって支持基板２の第２主面２−２に所定の深さをもって形成される。第２負荷緩衝溝部１４は、支持基板２の第２主面２−２において浮島状の端子形成領域１１５を構成し、この端子形成領域１１５に外周側縁部に沿って複数個の実装端子部１１６が配列して形成されるようにする。なお、第２負荷緩衝溝部１４は、外周側縁部に沿った直線溝に限定されず、例えば実装端子部１１６を囲む枠状や両端を外周側縁部に開放された略コ字状に形成するようにしてもよい。

なお、支持基板２には、第１主面２−１と第２主面２−２とを貫通して多数個のビアが形成されており、これらビアを介して第１主面２−１側の配線パターン５と第２主面２−２側の実装端子部１１６とが適宜接続される。

振動型ジャイロセンサ１は、本体機器に衝撃等が加えられると、制御基板１００を介して支持基板２に歪みや応力が発生する。本実施の形態では、上述したように第１負荷緩衝溝部１２によって囲まれて浮島状態とされた振動素子実装領域１３上に振動素子２０を実装したことで、外部負荷により支持基板２に生じた歪みや応力が第１負荷緩衝溝部１２によって吸収される。したがって、第１負荷緩衝溝部１２は一種のダンパー作用を奏することで振動素子実装領域１３上に実装した振動素子２０に対する外部負荷の影響を低減し、振動素子２０が安定した状態で検出動作を行うようにする。

一方、振動型ジャイロセンサ１においては、上述したように第２負荷緩衝溝部１４を設けて浮島状態とした端子形成領域１１５に設けられた実装端子部１１６が制御基板１００との固定部を構成する。本実施の形態では、制御基板１００を介して伝達される外部負荷が第２負荷緩衝溝部１４によって吸収される。したがって、第２負荷緩衝溝部１４は一種のダンパー作用を奏することで振動素子実装領域１３上に実装した振動素子２０に対する外部負荷の影響を低減し、振動素子２０が安定した状態で検出動作を行うようにする。

なお、第１負荷緩衝溝部１２は、全周に亘って連続した断面コ字状の溝部によって構成されるが、これに限定されない。第１負荷緩衝溝部１２は、所定の特性を満たすことを条件に、例えば多数個の溝部を全体として枠状に配列して構成するようにしてもよい。また、第２負荷緩衝溝部１４も、連続した溝部によって構成される必要はなく、例えば多数個の溝部を配列して構成するようにしてもよい。更に、支持基板２の第１主面２−１に第１負荷緩衝溝部１２を形成するとともに第２主面２−２に第２負荷緩衝溝部１４を形成して表裏主面の負荷緩衝構造を構成するようにしたが、所定の特性を有することを条件に第１負荷緩衝溝部１２のみ又は第２負荷緩衝溝部１４のみによって負荷緩衝構造を構成するようにしてもよい。

なお、上述したように支持基板２の第１主面２−１に振動素子実装領域１３を囲む枠状の第１負荷緩衝溝部１２を形成したが、この第１負荷緩衝溝部１２の構成はこれに限定されるものではない。図６に示した振動型ジャイロセンサ１７０は、支持基板１７１に枠状の第１負荷緩衝溝部１７２Ｘ，１７２Ｙを形成しているが、さらにこの第１負荷緩衝溝部１７２内に十字状の区割り溝１７３Ａ，１７３Ｂを形成して４つの個別実装領域１７４Ａ〜１７４Ｄを構成している。

すなわち、振動型ジャイロセンサ１７０は、各個別実装領域１７４がそれぞれ振動素子２０の基部２２に形成した端子部２５と対応して個別に区割りされており、図示しないがそれぞれに実装端子部が設けられている。振動型ジャイロセンサ１７０においては、かかる構造によって、金バンプ２６を介して相対する実装端子部に各端子部２５を固定されて支持基板１７１に実装される振動素子２０が、全体を第１負荷緩衝溝部１７２によって囲まれた第１浮島内において各固定部毎に区割り溝１７３によって区割りされた第２浮島内に個別に固定されて実装される。したがって、振動型ジャイロセンサ１７０においては、振動素子２０が、外部負荷により発生する支持基板１７１の歪みや応力の影響をより確実に低減されて安定した角速度の検出動作が行われるようにする。

［間隔構成凹部］
次に、支持基板２には、振動素子２０Ｘ，２０Ｙに対応して部品実装領域６に、振動子部２３をその厚さ方向に自由振動させる空間部を構成する凹部１１Ａ，１１Ｂ（以下、個別に説明する場合を除いて間隔構成凹部１１と総称する。）が形成されている。間隔構成凹部１１は、支持基板２の第１主面２−１に対して例えばエッチング加工や溝切り加工を施すことで所定の深さと開口寸法を有する矩形の有底溝状に形成される。

振動型ジャイロセンサ１は、基部２２と片持ち梁状の振動子部２３とが一体に形成された振動素子２０が、金バンプ２６を介して支持基板２の第１主面２−１上に実装される。振動素子２０は、金バンプ２６の厚みにより振動子部２３と支持基板２の第１主面２−１との対向間隔が規定されて全体の薄型化が図られているが、金バンプ２６の加工限界によって充分な間隔を保持し得ない場合がある。

振動素子２０は、振動子部２３の振動動作に伴って支持基板２の第１主面２−１との間に空気流を生じさせる。この空気流は、支持基板２の第１主面２−１に当たって振動子部２３を押し上げるダンピング効果を発生させる。本実施の形態では、支持基板２の第１主面２−１に間隔構成凹部１１を形成することにより、図２に示すように支持基板２と振動子部２３との間に充分な間隔ｍを保持して振動素子２０に作用するダンピング効果の影響を低減する。

振動型ジャイロセンサ１は、支持基板２の第１主面２−１上に振動素子２０を実装した状態において振動子部２３が間隔構成凹部１１と対向して延在されることで、薄型化を保持しながら図２に示すように振動子部２３と支持基板２との間に充分な間隔が保持されるようになる。これにより、振動子部２３が厚み方向に振動動作した際にダンピング効果の作用が低減され、振動素子２０の安定した検出動作が確保される。

間隔構成凹部１１は、振動素子２０の振動子部２３の寸法に合わせて最適化されて支持基板２に形成される。本実施の形態では、振動素子２０が後述する寸法値で形成されるとともに振動子部２３の最大振幅量をｐとした場合、間隔構成凹部１１の開口寸法は２．１ｍｍ×０．３２ｍｍとされ、深さ寸法ｋ（図２参照）は、ｋ≧ｐ／２＋０．０５（ｍｍ）に形成される。支持基板２にかかる構成の間隔構成凹部１１が形成されることによって、高さ寸法が抑制されて薄型化が図られるとともに、振動素子２０に対するダンピング効果の影響が低減されて高Ｑ値化が保持され高感度で安定した手振れ等の検出動作が行えるようになる。

続いて、振動素子２０の構成の詳細について説明する。

［金バンプ］
振動素子２０は、後述するようにシリコン基板２１の第２主面２１−２によって構成される基部２２の第２主面（２２−２）が支持基板２に対する固定面（実装面）を構成して上述した振動素子実装領域１３上に実装される。図４に示すように基部２２の実装面２２−２には、第１端子部２５Ａ〜第４端子部２５Ｄ（以下、個別に説明する場合を除いて端子部２５と総称する。）が形成されるとともに、これら端子部２５上にそれぞれ金属凸部として第１金バンプ２６Ａ〜第４金バンプ２６Ｄ（以下、個別に説明する場合を除いて金バンプ２６と総称する。）が形成されている。

振動素子２０の各端子部２５は、それぞれ支持基板２側の配線パターン５に形成した各ランド４に対応して形成されている。各端子部２５は、対応するランド４と位置合わせされて支持基板２に組み合わされる。そして、この状態で振動素子２０を支持基板２に押し当てながら超音波を印加し、金バンプ２６を介して各端子部２５とランド４とを溶着接合させる。これにより振動素子２０は支持基板２上に実装される。このように振動素子２０を所定高さの金バンプ２６を介して実装することにより、振動子部２３がその第２主面（基板対向面）２３−２を支持基板２の第１主面２−１に対して所定の高さ位置に保持された状態で所定の振動動作を行えるようにする。

本実施の形態においては、表面実装法で振動素子２０を支持基板２へ実装することによって実装工程の効率化を図っている。表面実装法における接続子としては、上述した金バンプ２６に限定されることはなく、半導体プロセスにおいて一般に採用される半田ボールや銅バンプ等の各種の他の金属凸部を用いることもできる。本実施の形態では、本体機器の製造工程においてリフロー半田処理等が施されて、支持基板２の実装端子部１１６がバンプ１１７を介して制御基板１００の各ランドと接続固定されることから、耐熱性が大きくかつ作業性の高い金バンプ２６が接続子として採用している。

振動型ジャイロセンサにおいては、支持基板に対する振動素子の固定構造によって機械品質係数Ｑ（Q factor）が決定される。本実施の形態では、振動素子２０が基部２２を金バンプ２６を介して支持基板２の第１主面２−１から浮かした状態で実装されることによって、例えば接着層を介して基部全面を支持基板に接合した場合と比較して振動子部２３の先端部の減衰割合が大きくなり良好なＱ値が得られる。また、基部２２を支持基板２の第１主面２−１に対して１箇所で固定するよりも複数箇所で固定する構造の方が良好なＱ値特性が得られることから、基部２２を支持基板２に対して四隅の位置を固定することによって良好なＱ値特性を得るようにしている。

なお、各金バンプ２６は振動子部２３の長手方向の中心軸線に対して幅寸法ｔ６（図９参照）の範囲内の領域において全体の重心を位置させるようにして設けることができる。このように金バンプ２６を配置することによって、厚み方向に振動動作する振動子部２３は左右のバランスを崩すことなく安定した状態で振動動作することが可能となる。
また、各金バンプ２６を基部２２から突出される振動子部２３の基端部位から振動子部２３の幅寸法ｔ６の２倍を半径とする領域の外側領域に位置して形成することにより、金バンプ２６による振動子部２３の振動動作を吸収する作用を低減して高Ｑ値を保持することが可能となる。
さらに、少なくとも１個の金バンプ２６が、振動子部２３の基端部から基部２２の厚み寸法ｔ１（図８参照）の２倍の範囲の領域内に形成されることで、振動子部２３の振動動作が基部２２に伝達されて共振周波数のズレを生じさせることが防止されるようになる。

なおまた、金バンプ２６はいわゆる２段バンプによって形成されるようにしてもよい。更に、基部２２の第２主面上に電気的接続を行わない、いわゆるダミーの第５の金バンプを形成するようにしてもよい。この場合は勿論、支持基板２側には、この第５金バンプが溶着固定されるダミー端子部が形成される。

［素子形状］
さて、本実施の形態の振動素子２０は、図８に示すように、振動子部２３が、基部２２の第２主面（実装面）２２−２と同一面を構成する第２主面（基板対向面）２３−２を有し、一端部を基部２２に一体化されて片持ち梁状に突設されている。振動子部２３は、その上面２３−１が図２に示すように基部２２の第１主面（上面）２２−１から段落ちされることによって所定の厚みとされる。振動子部２３は、所定の長さと断面積を有して基部２２の一側周部と一体に形成された断面矩形の片持ち梁によって構成される。

振動素子２０の基部２２は、図８に示すように、厚み寸法ｔ１を３００μｍ、振動子部２３の先端部までの長さ寸法ｔ２を３ｍｍ、幅寸法ｔ３を１ｍｍの大きさをもって形成される。振動素子２０の振動子部２３は、図９に示すように、厚み寸法ｔ４を１００μｍ、長さ寸法ｔ５を２．５ｍｍ、幅寸法ｔ６を１００μｍに形成される。振動素子２０は、詳細を後述するように駆動検出回路部５０から印加される所定周波数の駆動電圧により振動動作するが、上述した形状から４０ｋＨｚの共振周波数で振動する。なお、振動素子２０は、かかる構成に限定されるものではなく、使用する周波数や目標とする全体形状に応じて種々設定される。

なお、基部２２と振動子部２３の各部が次の条件を満足して振動素子２０を形成することができる。すなわち、基部２２は、その幅寸法ｔ３を振動子部２３の幅寸法ｔ６の２倍よりも大きな幅寸法とされるとともに、重心位置を振動子部２３の長手方向の中心軸線に対して振動子部２３の幅寸法ｔ６の２倍の領域内に位置して形成される。かかる構成によって振動子部２３が左右のバランスを崩すことなく良好な状態で振動動作が行われるようになる。また、基部２２の厚み寸法ｔ１を振動子部２３の厚み寸法ｔ４の１．５倍で形成することによって、基部２２の機械的強度が保持されて振動子部２３の振動動作による振動動作の発生を抑制でき、共振周波数のズレが生じないようになる。

［圧電膜・各種電極層］
振動素子２０には、後述する振動素子製造工程により、図４に示すように振動子部２３の第２主面（基板対向面）２３−２上に長さ方向の略全長に亘って、基準電極層（第１電極層）２７と、圧電薄膜層２８と、駆動電極層（第２電極層）２９とが積層形成されている。振動子部２３の第２主面（基板対向面）２３−２上には、駆動電極層２９を挟んで一対の検出電極３０Ｒ、３０Ｌ（以下、個別に説明する場合を除いて検出電極３０と総称する。）が形成されており、これら駆動電極層２９と検出電極３０とにより第２電極層が構成されている。

振動子部２３の第２主面（基板対向面）２３−２には、第１層として基準電極層２７が形成され、この基準電極層２７上にほぼ同長の圧電薄膜層２８が積層形成される。圧電薄膜層２８上には、これとほぼ同長でかつ幅狭の駆動電極層２９が幅方向の中央部に位置して積層形成されるとともに、この駆動電極層２９を挟んで圧電薄膜層２８上に一対の検出電極３０Ｒ，３０Ｌが積層形成される。

［リード・端子部］
振動素子２０には、図４に示すように基部２２の第２主面（実装面）２２−２上に、基準電極層２７と第１端子部２５Ａとを接続する第１リード３１Ａが形成されるとともに、駆動電極層２９と第３端子部２５Ｃとを接続する第３リード３１Ｃが形成されている。同様に、基部２２の実装面２２−２上には、第１検出電極３０Ｒと第２端子部２５Ｂとを接続する第２リード３１Ｂが形成されるとともに、第２検出電極３０Ｌと第４端子部２５Ｄとを接続する第４リード３１Ｄが形成されている。なお、各リード３１Ａ〜３１Ｄについては、以下、個別に説明する場合を除いてリード３１と総称する。

第１リード３１Ａは、振動子部２３に形成した基準電極層２７の基端部から基部２２側に一体に延長され、図４に示すように基部２２の第２主面（実装面）２２−２上に振動子部２３を一体に形成した側の一方コーナ部に位置して形成された第１端子部２５Ａと一体化される。駆動電極層２９と検出電極３０は、それぞれの基端部が振動子部２３から基部２２までやや幅広の部位で一体に延長され、これら幅広部位が平坦化層２４によって被覆される。

第２リード３１Ｂは、一端部が平坦化層２４を乗り越えるようにして形成され、基部２２の一側部に沿って第１端子部２５Ａと対向する後方側のコーナ部へと導かれることにより、このコーナ部に形成された第２端子部２５Ｂと接続される。第３リード３１Ｃは、一端部が平坦化層２４を乗り越えるようにして形成され、基部２２の略中央部を横切って後方側へと導かれるとともに後端側に沿って第２端子部２５Ｂと対向するコーナ部へと導かれることにより、このコーナ部に形成された第３端子部２５Ｃと接続される。第４リード３１Ｄも、一端部が平坦化層２４を乗り越えるようにして形成され、基部２２の他側部に沿って第３端子部２５Ｃと対向する前方側の他方コーナ部へと導かれることにより、このコーナ部に形成された第４端子部２５Ｄと接続される。

なお、振動素子２０には、上述した構成にかかわらず、端子部２５が基部２２の第２主面（実装面）２２−２上に最適化される適宜の位置でかつ適宜の個数をもって形成される。また、振動素子２０は、各電極層のリード３１と端子部２５との接続パターンが上述した構成に限定されるものではないことは勿論であり、端子部２５の位置や個数に応じて基部２２の第２主面上に適宜に形成される。

［絶縁保護層］
振動素子２０には、図２及び図４に示すように、第２主面２１−２側において基部２２と振動子部２３を被覆する絶縁保護層４５が形成されている。絶縁保護層４５は、第１層の第１アルミナ（酸化アルミニウム：Ａｌ₂Ｏ₃）層４６と、第２層の酸化シリコン（ＳｉＯ₂）層４７と、第３層の第２アルミナ層４８とからなる３層構造によって構成される。

絶縁保護層４５には、図２に示すように、各端子部２５の形成領域に対応して端子開口部４９が形成されており、これらの端子開口部４９を介して各端子部２５が外方に臨んでいる。振動素子２０は、図２に示すように端子開口部４９から突出されるようにして各端子部２５に金バンプ２６が形成される。

絶縁保護層４５は、図４に示すように、基部２２と振動子部２３の各々の外周縁と、基準電極層２７や端子部２５の最外周部位との間においてシリコン基板２１の第２主面２１−２が枠状に露出されるようにして形成される。絶縁保護層４５は、外周部位に第２主面２１−２の露出部位を残すことによって、後述する振動素子２０の切り出し工程に際して外周部位から剥離が生じることが防止されている。なお、絶縁保護層４５は、幅寸法ｔ６が１００μｍとされた振動子部２３において、例えば９８μｍの幅寸法をもって形成される。

絶縁保護層４５は、第１アルミナ層４６が例えば５０ｎｍの厚み寸法をもって形成される。第１アルミナ層４６は、基部２２や振動子部２３の主面との密着性を向上させる下地密着層として作用し、振動動作する振動子部２３上に絶縁保護層４５が強固に成膜形成されるようにして剥離等の発生が防止されるようにする。

酸化シリコン層４７は、空気中の水分等を遮断して各電極層等への付着を防止するとともに、各電極層の酸化抑制、各電極層の電気的絶縁或いは薄膜の各電極層や圧電薄膜層２８の機械的保護を図る機能を奏する。最上層の第２アルミナ層４８は、シリコン基板２１に後述する外形溝形成工程を施して振動子部２３を形成する際に形成されるレジスト層との密着性を向上させる作用を奏し、エッチング剤による酸化シリコン層４７の損傷を防止する。

酸化シリコン層４７は、第２電極層４２の少なくとも２倍の厚みで、１μｍ以下の厚みで形成されている。また、酸化シリコン層４７は、０．４Ｐａ以下のアルゴンガス雰囲気中でスパッタ法によって第１アルミナ層４６上に成膜される。絶縁保護層４５は、酸化シリコン層４７を上述した膜厚とすることによって、十分な絶縁保護機能を奏するとともに成膜時のバリ発生が防止される。また、酸化シリコン層４７は、上述したスパッタ条件で成膜することによって、高膜密度で形成される。

［位置合わせ用マーク］
振動型ジャイロセンサ１においては、同一形状の第１振動素子２０Ｘと第２振動素子２０Ｙとを支持基板２に対して精密に位置決めして実装するために、支持基板２が各ランド４の位置を実装機側に認識される。振動素子２０には、実装機によって認識された各ランド４に対して位置決めされて実装されるようにするために、基部２２の第１主面（上面）２２−１に位置合わせ用マーク３２Ａ，３２Ｂ（以下、位置合わせ用マーク３２と総称する。）が設けられている。

位置合わせ用マーク３２は、図１及び図４に示すように、基部２２の第１主面（上面）２２−１上に幅方向に離間して形成された金属箔等からなる一対の矩形部によって構成される。振動素子２０は、実装機によって位置合わせ用マーク３２が読み取られ、支持基板２に対する位置や姿勢の実装データが生成された後、この実装データと上述したランド４のデータとに基づいて、支持基板２に対して精密に位置決めされて実装される。

振動素子２０は、位置合わせ用マーク３２を基部２２の第１主面上に形成したが、かかる構成に限定されるものではない。位置合わせ用マーク３２は、基部２２の第２主面（実装面）２２−２に、例えば配線工程と同一工程で導体部からなる位置合わせ用マークを端子部２５やリード３１を避けた適宜の位置に形成するようにしてもよい。位置合わせ用マーク３２は、詳細を後述するように振動素子２０の電極層や振動子部２３を形成する外形溝形成工程において用いられる誘導結合型プラズマ装置による反応性イオンエッチング処理に際して用いられる基準マーカに合わせて、位置決めされて形成されることが好ましい。位置合わせ用マーク３２は、ステッパー露光装置を用いることによって、振動子部２３に対して０．１μｍ以下の精度で形成することが可能である。

位置合わせ用マーク３２は、適宜の方法によって形成される。例えば基部２２の第２主面（実装面）２２−２に後述するようにチタン層と白金層とからなる第１電極層４０のパターニングによって形成した場合に、実装工程に際して読み取りが行われて画像処理を施す際に良好なコントラストが得られて実装精度の向上が図られるようになる。

［カバー］
続いて、支持基板２の第１主面２−１を外部から遮蔽するカバー１５の詳細について説明する。

振動型ジャイロセンサ１は、手振れ等により生じるコリオリ力による振動素子２０の変位を、詳細を後述するようにこの振動素子２０に形成した圧電薄膜層２８と検出電極３０とにより検出して検出信号を出力する。そして、圧電薄膜層２８に光が照射されると焦電効果により電圧が発生し、この焦電圧が検出動作に影響を及ぼして検出特性が低下する。

振動型ジャイロセンサ１においては、支持基板２とカバー部材１５とによる部品実装空間部３の遮光対応が図られ、外部光の影響による特性低下の防止が図られている。支持基板２には、図１に示すように部品実装領域６を縁ち取るようにして外周部位が全周に亘って第１主面２−１から段落ちされて垂直壁からなる遮光段部９を構成することでカバー固定部１０が形成されている。そして、支持基板２に対して金属薄板によって形成したカバー部材１５を、カバー固定部１０上に樹脂接着によって全周に亘って接合することによって、部品実装空間部３を密閉して防塵、防湿するとともに遮光空間部として構成する。

カバー部材１５は、図１に示すように支持基板２の部品実装領域６を被覆するに足る外形寸法を有する主面部１６と、この主面部１６の外周部に全周に亘って一体に折曲形成された外周壁部１７とからなる全体箱状に形成されている。カバー部材１５は、外周壁部１７が、支持基板２に組み付けられた状態において振動素子２０の振動子部２３が振動動作を可能とする部品実装空間部３を構成する高さ寸法をもって形成されている。カバー部材１５には、外周壁部１７の開口縁に全周に亘って、支持基板２に形成したカバー固定部１０よりもやや小幅とされた外周フランジ部１８が一体に折曲形成されている。なお、図示せずとも外周フランジ部１８はアース凸部を形成し、振動型ジャイロセンサ１が制御基板１００に実装された際に制御基板１００上のグランド端子に接続される。

カバー部材１５は、金属薄板によって形成されることで振動型ジャイロセンサ１の小型軽量化を保持しているが、赤外波長の外部光に対する遮光性が低下して充分な遮光機能を奏し得ないこともある。そこで本実施の形態では、主面部１６と外周壁部１７の表面全体に例えば赤外波長の光を吸収する赤外線吸収塗料を塗布して遮光層１９を形成し、部品実装空間部３内への赤外波長の外部光の放射を遮蔽して振動素子２０が安定した動作を行うようにする。なお、遮光層１９は、赤外線吸収塗料溶液中にディップして表裏主面に形成したり、黒色クロムめっき処理や黒染め処理或いは黒色陽極酸化処理を施して形成してもよい。

上述のように、振動型ジャイロセンサ１においては、支持基板２に対してカバー部材１５が、外周フランジ部１８をカバー固定部１０上に重ね合わせて接着剤によって接合されることによって組み付けられ、密閉かつ遮光された部品実装空間部３を構成する。ところが、重ね合わされたカバー固定部１０と外周フランジ部１８との間の隙間に介在する接着剤層を透過して外部光が部品実装空間部３内に進入する場合がある。そこで本実施の形態においては、上述したように支持基板２が主面２−１に対して遮光段部９を介してカバー固定部１０を段落ち形成したことにより、接着剤層を透過した外部光が遮光段部９によって遮光されるようにしている。

本実施の形態においては、支持基板２に対してカバー部材１５も他の構成部材と同様に表面実装法によって組み付けるようにすることで、組立工程の合理化が図られている。振動型ジャイロセンサ１においては、カバー部材１５を支持基板２の段落ちされたカバー固定部１０上に固定することから薄型化が図られるとともに、接着剤の部品実装領域６への流れ込みも防止される。また、部品実装空間部３が防塵、防湿空間部として構成されるとともに遮光空間部として構成されることで、振動素子２０における焦電効果の発生を抑制して安定した手振れ等の検出動作を行うことを可能とする。

［回路構成］
次に、振動型ジャイロセンサ１を駆動する回路構成について図７を参照して説明する。

振動型ジャイロセンサ１は、第１振動素子２０Ｘと第２振動素子２０Ｙとにそれぞれ接続されＩＣ回路素子７や電子部品８等によって構成された第１駆動検出回路部５０Ｘと第２駆動検出回路部５０Ｙとを備えている。これら第１駆動検出回路部５０Ｘと第２駆動検出回路部５０Ｙとは互いに同一の回路構成とされることから、以下、駆動検出回路部５０と総称して説明する。駆動検出回路部５０は、インピーダンス変換回路５１と、加算回路５２と、発振回路５３と、差動増幅回路５４と、同期検波回路５５と、直流増幅回路５６等を備えている。

駆動検出回路部５０は、図７に示すように振動素子２０の第１検出電極３０Ｒと第２検出電極３０Ｌに対してインピーダンス変換回路５１と差動増幅回路５４とが接続される。インピーダンス変換回路５１には加算回路５２が接続され、この加算回路５２に接続された発振回路５３が駆動電極層２９と接続される。差動増幅回路５４と発振回路５３とには同期検波回路５５が接続され、この同期検波回路５５に直流増幅回路５６が接続される。なお、振動素子２０の基準電極層２７は、支持基板２側の基準電位５７と接続される。

駆動検出回路部５０は、振動素子２０とインピーダンス変換回路５１と加算回路５２と発振回路５３とによって自励発振回路を構成する。そして、発振回路５３から駆動電極層２９に対して所定周波数の発振出力Ｖｇｏを印加することによって振動素子２０の振動子部２３に固有振動を生じさせる。振動素子２０の第１検出電極３０Ｒからの出力Ｖｇｒと第２検出電極３０Ｌからの出力Ｖｇｌとはインピーダンス変換回路５１に供給され、これらの入力に基づいてインピーダンス変換回路５１から加算回路５２に対してそれぞれ出力ＶｚｒとＶｚｌとを出力する。加算回路５２は、これらの入力に基づいて発振回路５３に対して加算出力Ｖｓａを出力する。

振動素子２０の第１検出電極３０Ｒからの出力Ｖｇｒと第２検出電極３０Ｌからの出力Ｖｇｌとは差動増幅回路５４に供給される。駆動検出回路部５０は、後述するように振動素子２０が手振れを検出するとこれら出力Ｖｇｒと出力Ｖｇｌとに差異が生じることから、差動増幅回路５４によって所定の出力Ｖｄａが得られる。差動増幅回路５４からの出力Ｖｄａは、同期検波回路５５に供給される。同期検波回路５５は出力Ｖｄａを同期検波することで直流信号Ｖｓｄに変換して直流増幅回路５６に供給し、所定の直流増幅を行った直流信号Ｖｓｄを出力する。

同期検波回路５５は、差動増幅回路５４の出力Ｖｄａを、発振回路５３から駆動信号に同期して出力されるクロック信号Ｖｃｋのタイミングで全波整流した後で積分して直流信号Ｖｓｄを得る。駆動検出回路部５０は、上述したようにこの直流信号Ｖｓｄを直流増幅回路５６において増幅して出力することにより、手振れにより生じる角速度信号の検出が行われる。

駆動検出回路部５０は、インピーダンス変換回路５１がハイ・インピーダンス入力Ｚ２の状態でロー・インピーダンス出力Ｚ３を得るようになっており、第１検出電極３０Ｒと第２検出電極３０Ｌ間のインピーダンスＺ１と加算回路５２の入力間のインピーダンスＺ４とを分離する作用を奏する。インピーダンス変換回路５１を設けることによって、これら第１検出電極３０Ｒと第２検出電極３０Ｌとから大きな出力差異を得ることが可能となる。

駆動検出回路部５０においては、上述したインピーダンス変換回路５１が入力と出力とのインピーダンス変換機能を奏するだけで信号の大きさに影響を与えることはない。したがって、第１検出電極３０Ｒからの出力Ｖｇｒとインピーダンス変換回路５１の一方側の出力Ｖｚｒ、及び第２検出電極３０Ｌからの出力Ｖｇｌとインピーダンス変換回路５１の他方側の出力Ｖｚｌとはそれぞれ同一の大きさである。駆動検出回路部５０においては、振動素子２０によって手振れ検出が行われて第１検出電極３０Ｒからの出力Ｖｇｒと第２検出電極３０Ｌからの出力Ｖｇｌとに差があっても、加算回路５２からの出力Ｖｓａに保持される。

駆動検出回路部５０においては、例えばスイッチング動作等によってノイズが重畳されることがあっても、発振回路５３の出力Ｖｇｏに重畳されたノイズ成分が振動素子２０におけるバンドフィルタと同等の働きによって共振周波数以外の成分が除去されることで、差動増幅回路５４からノイズ成分が除去された高精度の出力Ｖｄａを得ることが可能となる。なお、振動型ジャイロセンサ１は、上述した駆動検出回路部５０に限定されるものではなく、固有振動する振動子部２３の手振れ動作による変位を圧電薄膜層２８と一対の検出電極３０とによって検出し、適宜の処理を行って検出出力を得るように構成されればよい。

振動型ジャイロセンサ１においては、上述したようにＸ軸方向の角速度を検出する第１振動素子２０ＸとＹ軸方向の角速度を検出する第２振動素子２０Ｙとを備えている。第１振動素子２０Ｘに接続された第１駆動検出回路部５０ＸからはＸ軸方向の検出出力ＶｓｄＸが得られるとともに、第２振動素子２０Ｙに接続された第２駆動検出回路部５０ＹからはＹ軸方向の検出出力ＶｓｄＹが得られる。振動型ジャイロセンサ１においては、第１振動素子２０Ｘと第２振動素子２０Ｙとが、それぞれ数ｋＨｚから数百ｋＨｚの範囲で動作周波数の設定が可能である。そして、第１振動素子２０Ｘの動作周波数ｆｘと第２振動素子２０Ｙの動作周波数ｆｙとの周波数差（ｆｘ−ｆｙ）を１ｋＨｚ以上とすることで、クロストークが低減されて精密な振動検出が行われるようになる。

なお必要に応じて、上述した駆動検出回路部５０には、加算回路５２の出力に含まれる振動素子２０Ｘ，２０Ｙの動作周波数ｆｘ，ｆｙの検出信号を選択的に増幅して発振回路５３へ供給するフィルタ増幅回路が設けられる。

［振動型ジャイロセンサの製造方法］
以下、本実施の形態の振動型ジャイロセンサ１の製造方法について説明する。図１０は振動型ジャイロセンサ１の製造方法を説明する主要工程フロー図である。

振動型ジャイロセンサ１においては、上述した振動素子２０が、例えば図１１及び図１２に示すように、主面２１−１の方位面が（１００）面、側面２１−３の方位面が（１１０）面となるように切り出されたシリコン基板２１を基材にして多数個が一括して形成された後に、切断工程を経て１個ずつに切り分けられる。

［基板準備工程］
シリコン基板２１は、外形寸法が、工程に用いられる設備仕様に応じて切り出し寸法が適宜決定され、例えば３００×３００（ｍｍ）とされる。シリコン基板２１は図１１に示すように平面視矩形状の基板に限らず、平面視円形のウェーハ形状でもよい。シリコン基板２１は、作業性やコスト等によって厚み寸法を決定されるが、少なくとも振動素子２０の基部２２の厚み寸法よりも大きな厚みであればよい。シリコン基板２１は、上述したように基部２２の厚みが３００μｍであるとともに振動子部２３の厚みが１００μｍであることから、３００μｍ以上の基板が用いられる。

シリコン基板２１には、熱酸化処理が施されて、図１２に示すように第１主面２１−１上及び第２主面２１−２上にそれぞれシリコン酸化膜（ＳｉＯ2膜）３３Ａ，３３Ｂ（以下、個別に説明する場合を除いてシリコン酸化膜３３と総称する。）が全面に亘って形成されている。シリコン酸化膜３３は、後述するようにシリコン基板２１に結晶異方性エッチング処理を施す際に保護膜として機能する。シリコン酸化膜３３は、保護膜機能を奏すればよく適宜の厚みをもって形成されるが、例えば０．３μｍ程度の厚み寸法で形成される。

［エッチング凹部形成工程］
振動素子製造工程は、半導体プロセスの薄膜工程と同様の工程からなり、シリコン基板２１の第１主面２１−１側から各振動素子２０の振動子部２３を形成する部位を所定の厚み寸法とする上述したエッチング凹部３７を形成するエッチング凹部形成工程を有する。

エッチング凹部形成工程は、図１３〜図１９に示すように、シリコン基板２１の第１主面２１−１に、フォトレジスト層３４を形成するフォトレジスト層形成工程と、エッチング凹部３７の形成部位に対応してフォトレジスト層３４にフォトレジスト層開口部３５を形成するフォトレジストパターニング工程と、フォトレジスト層開口部３５に臨むシリコン酸化膜３３Ａを除去してシリコン酸化膜開口部３６を形成する第１エッチング処理工程と、シリコン酸化膜開口部３６内にエッチング凹部３７を形成する第２エッチング処理工程等を有する。

フォトレジスト層形成工程は、シリコン基板２１の第１主面２１−１に形成したシリコン酸化膜３３Ａ上に全面に亘ってフォトレジスト材を塗布してフォトレジスト層３４を形成する。フォトレジスト層形成工程は、フォトレジスト材として例えば東京応化社製の感光性フォトレジスト材「ＯＦＰＲ−８６００」が用いられ、このフォトレジスト材を塗布した後にマイクロ波で加熱して水分を除去するプレベーキング処理を施してシリコン酸化膜３３Ａ上にフォトレジスト層３４を形成する。

フォトレジストパターニング工程は、フォトレジスト層３４上に各シリコン酸化膜開口部３６を形成する部位を開口部としたマスキング処理を施し、フォトレジスト層３４に対して露光、現像処理を施す。フォトレジストパターニング工程は、各シリコン酸化膜開口部３６の対応部位のフォトレジスト層３４を除去して、図１３及び図１４に示すようにシリコン酸化膜３３Ａを外方に臨ませる多数個のフォトレジスト層開口部３５を一括して形成する。なお、シリコン基板２１には、図１３に示すように３×５個のフォトレジスト層開口部３５が形成されることで、後述する各工程を経て１５個の振動素子２０が一括して製造されるようにする。

第１エッチング処理工程は、フォトレジスト層開口部３５を介して外部に臨むシリコン酸化膜３３Ａを除去する工程である。第１エッチング処理は、シリコン基板２１の界面の平滑性を保持するために、シリコン酸化膜３３Ａのみを除去する湿式エッチング法を採用するが、この方法に限定されるものではなく例えばイオンエッチング法等の適宜のエッチング処理であってもよい。

第１エッチング処理には、エッチング液として例えばフッ化アンモニウム溶液を用い、シリコン酸化膜３３Ａを除去してシリコン酸化膜開口部３６を形成する。これにより、図１５及び図１６に示すように、シリコン基板２１の第１主面２１−１を外部に臨ませる。なお、第１エッチング処理は、長時間に亘ってエッチングを行った場合にシリコン酸化膜開口部３６の側面からエッチングが進行するいわゆるサイドエッチング現象が生じることから、シリコン酸化膜３３Ａがエッチングされた時点で終了するようにエッチング時間を正確に管理することが好ましい。

第２エッチング処理は、シリコン酸化膜開口部３６を介して外部に臨むシリコン基板２１の第１主面２１−１にエッチング凹部３７を形成する工程である。第２エッチング処理工程は、シリコン基板２１の結晶方向にエッチング速度が依存する性質を利用した結晶異方性の湿式エッチング処理によって、シリコン基板２１を振動子部２３の厚みまでエッチングする。

第２エッチング処理工程には、エッチング液として例えばＴＭＡＨ（水酸化テトラメチルアンモニウム）やＫＯＨ（水酸化カリウム）或いはＥＤＰ（エチレンジアミン−ピロカテコール−水）溶液が用いられる。第２エッチング処理は、具体的にはエッチング液として表裏面のシリコン酸化膜３３Ａ，３３Ｂのエッチングレートの選択比がより大きくなるＴＭＡＨ２０％溶液を用い、このエッチング液を攪拌しながら温度を８０℃に保ち、６時間のエッチングを行って図１７及び図１８に示すエッチング凹部３７を形成する。

第２エッチング処理工程においては、基材として用いるシリコン基板２１の第１主面２１−１や第２主面２１−２に対して側面２１−３の対エッチング性が小さい特性を利用して、（１００）面に対して約５５°の角度の面方位となる（１１０）面が出現するエッチングが行われる。これにより、開口部から底面に向かって約５５°の傾斜角度をもって次第に開口寸法が小さくなり、内周壁に約５５°の傾斜角度のエッチング斜面１３３を有するエッチング凹部３７が形成される。

エッチング凹部３７は、後述する外形切り抜き工程が施されて振動子部２３を形成するダイヤフラム部３８を構成する。エッチング凹部３７は、図１７に示すように長さ寸法ｔ８、幅寸法ｔ９の開口寸法を有し、図１９に示すように深さ寸法ｔ１０をもって形成される。エッチング凹部３７は、図１９に示すように、第１主面２１−１から第２主面２１−２側に向かって次第に開口寸法が小さくなる断面が台形の空間部によって構成される。

エッチング凹部３７は、内周壁が上述したように内方下がりに５５°の傾斜角度θを付されて形成される。ダイヤフラム部３８は、後述するように、振動子部２３の幅寸法ｔ６と長さ寸法ｔ５及びその外周部を切り抜くようにしてシリコン基板２１に形成する外形溝３９の幅寸法ｔ７（図３６及び図３７参照）とによって規定する。外形溝３９の幅寸法ｔ７は、（深さ寸法ｔ１０×１／ｔａｎ５５°）で求められる。

したがって、エッチング凹部３７は、ダイヤフラム部３８の幅を規定する開口幅寸法ｔ９が、（深さ寸法ｔ１０×１／ｔａｎ５５°）×２＋ｔ６（振動子部２３の幅寸法）＋２×ｔ７（外形溝３９の幅寸法）から求められる。エッチング凹部３７は、開口部位の幅寸法ｔ９が、ｔ１０＝２００μｍ、ｔ６＝１００μｍ、ｔ７＝２００μｍとすると、ｔ９＝７８０μｍとなる。

また、エッチング凹部３７は、上述した第２エッチング処理を施すことによって長さ方向についても幅方向と同様にその内周壁がそれぞれ傾斜角度が５５°の傾斜面として構成される。したがって、エッチング凹部３７は、ダイヤフラム部３８の長さを規定する長さ寸法ｔ８が、（深さ寸法ｔ１０×１／ｔａｎ５５°）×２＋ｔ５（振動子部２３の長さ寸法）＋ｔ７（外形溝３９の幅寸法）から求められる。エッチング凹部３７は、長さ寸法ｔ８が、ｔ１０＝２００μｍ、ｔ５＝２．５ｍｍ、ｔ７＝２００μｍとすると、ｔ８＝２９８０μｍとなる。

［電極形成工程（成膜）］
上述したエッチング凹部形成工程により、シリコン基板２１にエッチング凹部３７の底面と第２主面２１−２との間に、所定の厚みを有する矩形のダイヤフラム部３８が構成される。ダイヤフラム部３８は、振動素子２０の振動子部２３を構成する。エッチング凹部形成工程の後、ダイヤフラム部３８の第２主面２１−２側を加工面として電極形成工程が施される。

電極形成工程は、例えばマグネトロンスパッタ装置によって、エッチング凹部３７の形成部位と対向する第２主面２１−２上に、シリコン酸化膜３３Ｂを介して各電極層を形成する。電極形成工程は、図２０に示すようにシリコン酸化膜３３Ｂを介して基準電極層２７を構成する第１電極層４０を形成する第１電極層形成工程と、圧電薄膜層２８を構成する圧電膜層４１を形成する圧電膜層形成工程と、駆動電極層２９及び検出電極３０を構成する第２電極層４２を形成する第２電極層形成工程とを有する。

なお、振動素子製造工程においては、振動子部２３に対する上述した第１電極層４０の形成工程と第２電極層４２の形成工程に合わせて、基部２２の形成部位に各リード３１や端子部２５を形成するための導体層の形成工程も同時に行われるようにする。

第１電極層形成工程は、図２０に示すように、振動子部２３の構成部位に対応するシリコン酸化膜３３Ｂ上に全面に亘ってチタンをスパッタリングしてチタン薄膜層を形成する工程と、このチタン薄膜層上にプラチナ（白金）をスパッタリングしてプラチナ層を形成して２層構成の第１電極層４０を積層形成する工程とからなる。チタン薄膜層形成工程は、例えばガス圧０．５Ｐａ、ＲＦ（高周波）パワー１ｋＷのスパッタ条件でシリコン酸化膜３３Ｂ上に膜厚が５０ｎｍ以下（例えば５ｎｍ〜２０ｎｍ）のチタン薄膜層を成膜する。プラチナ層形成工程は、例えばガス厚０．５Ｐａ、ＲＦパワー０．５ｋＷのスパッタ条件でチタン薄膜層上に膜厚が２００ｎｍ程度のプラチナ薄膜層を成膜する。

第１電極層４０は、チタン薄膜層がシリコン酸化膜３３Ｂとの密着性を向上させる作用を奏するとともに、プラチナ層が良好な電極として作用する。第１電極層形成工程は、上述した第１電極層４０の形成と同時にダイヤフラム部３８から基部２２の形成領域へと延長して第１リード３１Ａと第１端子部２５Ａとを構成する導体層も形成する。

圧電膜層形成工程は、上述した第１電極層４０上に全面に亘って、例えばチタン酸ジルコン酸鉛（ＰＺＴ）をスパッタリングして所定の厚みの圧電膜層４１を積層形成する。圧電膜層形成工程は、Ｐｂ_(1+x)（Ｚｒ_0.53Ｔｉ_0.47）Ｏ_3-y酸化物をターゲットとして用いて、例えばガス圧０．７Ｐａ、ＲＦパワー０．５ｋＷのスパッタ条件で第１電極層４０上に膜厚が１μｍ程度のＰＺＴ層からなる圧電膜層４１を積層形成する。圧電膜層形成工程は、電気炉により圧電膜層４１をベーキングすることによって、結晶化熱処理を施す。ベーキング処理は、例えば酸素雰囲気下で、７００℃、１０分間の条件で行う。なお、圧電膜層４１は、上述した第１電極層４０から延長された基部２２の形成領域に形成された電極層の一部を被覆して形成される。

第２電極層形成工程は、上述した圧電膜層４１上に全面に亘って、プラチナをスパッタリングしてプラチナ層を形成することによって第２電極層４２を積層形成する。第２電極層形成工程は、ガス圧０．５Ｐａ、ＲＦパワー０．５ｋＷのスパッタ条件で圧電膜層４１上に膜厚が２００ｎｍ程度のプラチナ薄膜層を成膜する。

［電極形成工程（パターニング）］
次に、最上層に形成された第２電極層４２に対してパターニング処理を施す第２電極層パターニング工程が行われる。第２電極層パターニング工程では図２１及び図２２に示すように所定形状の駆動電極層２９と一対の検出電極３０Ｒ，３０Ｌとを形成する。

駆動電極層２９は、上述したように振動子部２３を駆動させる所定の駆動電圧が印加される電極であり、振動子部２３の幅方向の中央領域に所定の幅をもって長さ方向のほぼ全域に亘って形成される。検出電極３０は、振動子部２３に発生したコリオリ力を検出する電極であり、駆動電極層２９の両側に位置して長さ方向のほぼ全域に亘って互いに絶縁を保持されて平行に形成される。

第２電極層パターニング工程は、第２電極層４２に対してフォトリソグラフ処理を施して図２１に示すように圧電膜層４１上に駆動電極層２９と検出電極３０とを形成する。第２電極層パターニング工程は、駆動電極層２９と検出電極３０との対応部位にレジスト層を形成し、不要な部位の第２電極層４２を例えばイオンエッチング法等によって除去した後にレジスト層を除去する等の工程を経て、駆動電極層２９と検出電極３０とをパターン形成する。第２電極層パターニング工程は、かかる工程に限定されず、半導体プロセスにおいて採用されている適宜の導電層形成工程を利用して駆動電極層２９や検出電極３０を形成するようにしてもよいことは勿論である。

駆動電極層２９と検出電極３０とは、図２１に示すように先端部とともに振動子部２３の根元となる根元部位４３においても同一となるようにして形成される。この第２電極層パターニング工程においては、根元部位４３において一致された駆動電極層２９と検出電極３０との基端部に、それぞれ幅広とされたリード接続部２９−１、３０Ｒ−１、３０Ｌ−１が一体にパターン形成される。

第２電極層パターニング工程においては、第２電極層４２をパターニングして例えば長さ寸法ｔ１２が２ｍｍ、幅寸法ｔ１３が５０μｍの駆動電極層２９を形成する。そして、この駆動電極層２９を挟んで、図２１に示すようにそれぞれ幅寸法ｔ１４が１０μｍの第１検出電極３０Ｒと第２検出電極３０Ｌとを、５μｍの間隔寸法ｔ１５をもってパターン形成する。また、第２電極層パターニング工程は、長さ寸法がそれぞれ５０μｍ、幅寸法もそれぞれ５０μｍとしたリード接続部２９−１，３０Ｒ−１，３０Ｌ−１をパターン形成する。なお、駆動電極層２９と検出電極３０とは上述した寸法値に限定されるものではなく、振動子部２３の第２主面上に形成することが可能な範囲で適宜形成される。

続いて、上述した圧電膜層４１に対してパターニング処理を施す圧電膜層パターニング工程によって、図２３及び図２４に示す所定形状の圧電薄膜層２８を形成する。圧電薄膜層２８は、圧電膜層４１に対して上述した駆動電極層２９と検出電極３０よりも大きな面積の部位を残すようにパターニング処理を施して形成される。圧電薄膜層２８は、振動子部２３に対して、その幅よりもやや小幅であり基端部から先端部の近傍位置に亘って形成される。

圧電膜層パターニング工程は、圧電膜層４１に対してフォトリソグラフ処理を施して圧電薄膜層２８の対応部位にレジスト層を形成し、不要な部位の圧電膜層４１を例えばフッ硝酸溶液を用いた湿式エッチング法等によって除去した後に、レジスト層を除去する等の工程を経て、図２３及び図２４に示す圧電薄膜層２８を形成する。なお、上記の例では圧電膜層４１を湿式エッチング法によってエッチング処理を施すようにしたが、かかる方法に限定されるものではなく、例えばイオンエッチング法や反応性イオンエッチング法（ＲＩＥ：Reactive Ion Etching）等の適宜の方法を施すことにより圧電薄膜層２８を形成するようにしてもよいことは勿論である。

圧電膜層パターニング工程においては、圧電薄膜層２８の基端部が図２３に示すように振動子部２３の根元となる根元部位４３において駆動電極層２９と検出電極３０とほぼ同形となるようにして形成される。そして、圧電薄膜層２８は、基端部から駆動電極層２９や検出電極３０のリード接続部２９−１，３０Ｒ−１，３０Ｌ−１よりもやや大きな面積を有して端子受け部２８−１が一体にパターン形成される。

圧電膜層パターニング工程は、長さ寸法ｔ１８が駆動電極層２９や検出電極３０よりもやや長い２．２ｍｍ、幅寸法ｔ１９が９０μｍの圧電薄膜層２８をパターン形成する。圧電薄膜層２８の基端部に形成される端子受け部２８−１は、駆動電極層２９や検出電極３０のリード接続部２９−１，３０Ｒ−１，３０Ｌ−１の周囲に５μｍの幅寸法を有してパターニングされる。なお、圧電薄膜層２８は上述した寸法値に限定されるものでなく、駆動電極層２９や検出電極３０よりも大きな面積をもって振動子部２３の第２主面２３−２上に形成することが可能な範囲で適宜形成される。

そして、第１電極層４０に対して、上述した第２電極層パターニング工程と同様のパターニング処理を施す第１電極層パターニング工程によって、図２５及び図２６に示すように基準電極層２７をパターン形成する。第１電極層パターニング工程は、基準電極層２７の対応部位にレジスト層を形成し、不要な部位の第１電極層４０を例えばイオンエッチング法等によって除去した後にレジスト層を除去する等の工程を経て、基準電極層２７をパターン形成する。なお、第１電極層パターニング工程は、かかる工程に限定されず、半導体プロセスにおいて採用されている適宜の導電層形成工程を利用して基準電極層２７を形成するようにしてもよいことは勿論である。

第１電極層パターニング工程においては、振動子部２３の第２主面上においてその幅よりもやや小幅で圧電薄膜層２８よりも大きな幅を有する基準電極層２７を形成する。基準電極層２７の基端部は、図２５に示すように振動子部２３の根元となる根元部位４３において駆動電極層２９と検出電極３０及び圧電薄膜層２８とほぼ同形となるようにして形成される。この第１電極層パターニング工程においては、基端部から側方へと一体に引き出されて基部２２の形成部位上に第１リード３１Ａとその先端部の第１端子部２５Ａとが同時にパターン形成される。

第１電極層パターニング工程においては、長さ寸法ｔ２０が２．３ｍｍ、幅寸法ｔ２１が９４μｍとされ、圧電薄膜層２８の周囲に５μｍの幅寸法をもって基準電極層２７を形成する。なお、第１電極層パターニング工程は、基準電極層２７が上述した寸法値に限定されるものでなく、振動子部２３の第２主面上に形成することが可能な範囲で適宜形成される。

［平坦化層形成工程］
振動素子製造工程においては、上述した各工程を経て基部２２の形成部位に対応して、駆動電極層２９と検出電極３０のリード接続部２９−１，３０Ｒ−１，３０Ｌ−１及び端子部２５Ｂ〜２５Ｄを形成するとともに、これら各端子部２５と一体化されるリード３１Ｂ〜３１Ｄを形成する。この際、リード３１Ｂ〜３１Ｄをリード接続部２９−１，３０Ｒ−１，３０Ｌ−１と円滑に接続するために、図２７及び図２８に示す平坦化層２４を形成する。

リード接続部２９−１，３０Ｒ−１，３０Ｌ−１と端子部２５Ｂ〜２５Ｄとを接続するリード３１Ｂ〜３１Ｄは、図２９及び図３０に示すように、圧電薄膜層２８の端子受け部２８−１や基準電極層２７の端部を通過して基部２２の形成部位を引き回すようにして形成される。上述したように圧電薄膜層２８は圧電膜層４１に湿式エッチング処理を施してパターニングされることから、エッチング箇所の端部がシリコン基板２１の第２主面２１−２側に向かって逆テーパ或いは垂直な段部となっている。従って、基部２２の形成部位にリード３１Ｂ〜３１Ｄを直接形成した場合に、上記段部において断線を生じさせることがある。また、基部２２の形成部位に引き回されている第１リード３１Ａとリード３１Ｂ〜３１Ｄとの絶縁を保持する必要もある。

平坦化層形成工程は、基部２２の形成部位に形成したレジスト層にフォトリソグラフ処理を施して、リード接続部２９−１，３０Ｒ−１，３０Ｌ−１と第１リード３１Ａとを被覆するレジスト層をパターン形成する。パターン形成されたレジスト層は、例えば１６０℃〜３００℃程度の加熱処理が施されることで硬化し平坦化層２４を構成する。平坦化層形成工程は、幅寸法ｔ２４が２００μｍ、長さ寸法ｔ２５が５０μｍ、厚み寸法が２μｍ（図２８では強調して示している。）の平坦化層２４を形成する。なお、平坦化層形成工程は、かかる工程に限定されるものではなく、半導体プロセス等に実施される適宜のレジスト層形成工程や適宜の絶縁性材料を用いて平坦化層２４を形成するようにしてもよい。

［配線層形成工程］
次に、基部２２の形成部位に上述した第２端子部２５Ｂ〜第４端子部２５Ｄ及び第２リード３１Ｂ〜第４リード３１Ｄを形成する配線層形成工程が施される。配線層形成工程は、基部２２の形成部位に全面に亘って感光性のフォトレジスト層を形成するとともに、このフォトレジスト層に対してフォトリソグラフ処理を施して第２端子部２５Ｂ〜第４端子部２５Ｄや第２リード３１Ｂ〜第４リード３１Ｄに対応する開口パターンを形成し、さらにスパッタリングによって各開口部内に導体層を形成して配線層を形成する。配線層形成工程は、所定の導体部を形成した後に、フォトレジスト層を除去して図２９及び図３０に示す第２端子部２５Ｂ〜第４端子部２５Ｄ及び第２リード３１Ｂ〜第４リード３１Ｄをパターン形成する。

この配線層形成工程においては、シリコン酸化膜３３Ｂに対する密着性の向上を図るチタン層やアルミナ層が下地層として形成された後に、このチタン層上に電気抵抗が低く低コストの銅層が形成される。この例では、例えばチタン層が２０ｎｍの厚みで形成され、銅層が３００ｎｍの厚みで形成される。なお、配線層形成工程は、かかる工程に限定されず、例えば半導体プロセスで汎用される各種の配線パターン形成技術によって配線層を形成するようにしてもよい。

［絶縁保護層形成工程］
続いて、上述した工程を経て主面上に端子部２５とリード３１とを形成した基部２２と、各電極層と圧電薄膜層２８とを形成した振動子部２３の主面上に３層構成の絶縁保護層４５を形成する絶縁保護層形成工程が施される。絶縁保護層形成工程は、レジスト層形成工程と、レジスト層パターニング形成工程と、第１アルミナ層形成工程と、酸化シリコン層形成工程と、第２アルミナ層形成工程と、レジスト層除去工程とを有する。

絶縁保護層形成工程は、レジスト層形成工程とレジスト層パターニング形成工程とを経て、図３１に示すようにシリコン基板２１の第２主面上に絶縁保護層４５の形成部位を開口したレジスト層４４を形成する。レジスト層形成工程は、シリコン基板２１上に全面に亘って感光性レジスト剤を塗布してレジスト層４４を形成する。レジスト層パターニング形成工程は、レジスト層４４に対してフォトリソグラフ処理を施して絶縁保護層４５の形成領域に対応する部位を開口して絶縁保護層形成開口部４４Ａを形成する。なお、レジスト層４４は、図示を省略するが端子部２５の対応部位がそれぞれ円形に残される。

絶縁保護層形成工程は、スパッタ法によって第１アルミナ層４６と酸化シリコン層４７と第２アルミナ層４８とを積層形成するとともに、不要なスパッタ形成膜をレジスト層４４とともに除去してレジスト層４４の絶縁保護層形成開口部４４Ａ内に３層構造のスパッタ形成層を残すいわゆるリフトオフ法によって所望の絶縁保護層４５を形成する。なお、図３２〜図３４においては、絶縁保護層形成開口部４４Ａに形成される各スパッタ膜のみを図示しているが、この絶縁保護層形成開口部４４Ａを構成するレジスト層４４上にも同様にしてスパッタ膜が形成されることは勿論であり、これらスパッタ膜はレジスト層除去工程によってレジスト層４４とともに一括して除去される。

第１アルミナ層形成工程は、アルミナのスパッタリングを施して、図３２に示すように上述した絶縁保護層形成開口部４４Ａの内部に第１アルミナ層４６を形成する。第１アルミナ層４６は、５０ｎｍ程度の厚み寸法ｔ２６をもって形成され、絶縁保護層形成開口部４４Ａ内において上述したようにシリコン基板２１や駆動電極層２９或いは検出電極３０との密着性を向上させる下地金属層として機能する。

酸化シリコン層形成工程は、酸化シリコンのスパッタリングを施して、図３３に示すように上述した第１アルミナ層４６上に酸化シリコン層４７を形成する。酸化シリコン層形成工程は、スパッタ槽内におけるアルゴン圧が０．３５Ｐａを放電限界の下限とすることから、アルゴン圧を下限値よりもやや高圧とした０．４Ｐａに設定して酸化シリコンのスパッタリングを行って、高密度の酸化シリコン膜４７を形成する。酸化シリコン膜形成工程は、駆動電極層２９や検出電極３０の少なくとも２倍の厚みを有することで充分な絶縁保護機能を奏し、かつリフトオフ法においてバリ発生率が小さい範囲の厚みである１μｍ以下の厚み寸法ｔ２７を有する酸化シリコン層４７を形成する。酸化シリコン層４７は、具体的には７５０ｎｍの厚み寸法ｔ２７に形成される。

第２アルミナ層形成工程は、アルミナのスパッタリングを施して、図３４に示すように上述した酸化シリコン層４７上に第２アルミナ層４８を全面に亘って形成する。第２アルミナ層４８は、５０ｎｍ程度の厚み寸法ｔ２８をもって形成され、後述する外形溝形成工程に際して形成されるレジスト層との密着性を向上させることで、エッチング剤による酸化シリコン層４７の損傷を防止する。

［外形溝形成工程］
次に、シリコン基板２１の第１主面２１−１上に、図３４に示すようにエッチングストップ層７０を形成する工程が施される。エッチングストップ層７０は、後述する外形溝形成工程をシリコン基板２１に対して施す際に、第１主面２１−１側にプラズマ集中が生じて所定のエッジ形状が形成されない形状不良の発生を抑制する機能を奏する。エッチングストップ層形成工程は、例えばシリコン基板２１の第１主面２１−１上に、スパッタ法によって全面に亘って厚みが５００ｎｍ程度の酸化シリコンを形成する。

外形溝形成工程は、ダイヤフラム部３８を貫通して振動子部２３の外周部を構成する外形溝３９を形成する。外形溝形成工程においては、図３５〜図３７に示すように、ダイヤフラム部３８と対向するシリコン基板２１の第２主面２１−２側から、上述した各電極層を積層形成したシリコン基板２１の振動子部２３の一方側の根元部位４３を始端３９Ａとし、振動子部２３を囲むように他方側の根元部位４３を終端３９Ｂとする略コ字状の貫通溝からなる外形溝３９が形成される。外形溝３９は、上述したように２００μｍの幅寸法ｔ７をもって形成される。

外形溝形成工程は、具体的にはシリコン酸化膜３３Ｂを所定形状のコ字状に除去してシリコン基板２１の第２主面２１−２を露出させる第１エッチング処理工程と、露出されたシリコン基板２１に対して外形溝３９を形成する第２エッチング処理工程とからなる。

第１エッチング工程においては、シリコン酸化膜３３Ｂ上に全面に亘って感光性のフォトレジスト層を形成するとともに、このフォトレジスト層に対してフォトリソグラフ処理を施して上述した各電極層の形成領域を囲み振動子部２３の外形寸法と等しい開口寸法を有するコ字状の開口パターンを形成する。第１エッチング処理工程は、開口パターンを介して露出されたシリコン酸化膜３３Ｂをイオンエッチングによって除去する。なお、第１エッチング処理工程は、例えば湿式エッチングによってシリコン酸化膜３３Ｂをコ字状に除去することも可能であるが、サイドエッチングによる寸法誤差の発生を考慮すると、イオンエッチングが好適に実施される。

第２エッチング工程においては、残されたシリコン酸化膜３３Ｂがレジスト膜（エッチング保護膜）として利用される。第２エッチング処理工程は、レジスト膜（シリコン酸化膜３３Ｂ）との選択比が得られ、かつ振動子部２３の外周部が高精度の垂直面によって構成されるようにするために、シリコン基板２１に対して例えば反応性イオンエッチングが施される。

第２エッチング処理工程には、高密度なプラズマを生成する誘導結合型プラズマ（ＩＣＰ：Inductively Coupled Plasma）を生成する機能を有する反応性イオンエッチング（ＲＩＥ）装置が用いられる。第２エッチング処理工程は、エッチング箇所にＳＦ6ガスを導入するエッチング処理と、Ｃ4Ｆ8ガスを導入してエッチングした箇所に外周壁を保護するための保護膜形成工程とを繰り返すBosch（Bosch社）プロセスが用いられ、毎分１０μｍ程度の速度で垂直な内壁を有する外形溝３９をシリコン基板２１に形成する。

第２エッチング処理工程の後、シリコン基板２１の第１主面２１−１に形成されたエッチングストップ層７０を除去する工程が施される。エッチングストップ層の除去工程は、例えばフッ化アンモニウムを用いた湿式エッチング処理によって酸化シリコンからなるエッチングストップ層７０を除去する。なお、エッチングストップ層除去工程は、上述した外形溝形成工程で形成したフォトレジスト層を除去してしまうと絶縁保護層４５も除去されてしまうから、エッチングストップ層７０を除去した後に当該フォトレジスト層の除去が行われるようにする。

［分極処理工程］
続いて、シリコン基板２１上に形成される各振動素子２０の圧電薄膜層２８を一括して分極処理する分極処理工程が行われる。分極処理ための分極用配線にはＣｕ配線が用いられる。Ｃｕ配線は、後述する分極処理を行った後に湿式エッチング処理によって容易に溶解することで、各振動素子２０にダメージを与えることなく除去することが可能である。なお、分極用配線については、Ｃｕ配線に限定されず、上述した機能を奏する適宜の導電体によって形成してもよいことは勿論である。

Ｃｕ配線の形成には、例えばフォトリソグラフ処理によって所望の形状を開口部とするレジスト層をシリコン基板２１の第２主面２１−２上にパターン形成した後に、Ｃｕ層をスパッタ法により成膜するとともに不要な部位に付着したＣｕ層をレジスト層とともに除去するリフトオフ法が用いられる。Ｃｕ配線は、分極処理時の導通を確保するために、例えば幅寸法が３０μｍ以上、厚みが４００ｎｍ程度とする。

分極処理工程は、Ｃｕ配線に形成された印加側パッドとグランド側パッドとを介して各振動素子２０を外部電源に一括して接続することによって、効率よく行うことが可能である。なお、分極処理工程は、例えばワイヤボンディング法によって各パッドと外部電源との接続を行うとともに、２０Ｖ−２０ｍｉｎの条件で通電を行って分極処理を施す。分極処理工程は、かかる条件に限定されず、適宜の接続方法や分極条件によって分極処理を施すようにしてもよいことは勿論である。

［金バンプ形成工程］
次に、金バンプ形成工程が行われる。振動素子２０は、上述したように支持基板２に表面実装されることから、各端子部２５上に金バンプ２６が形成される。金バンプ形成工程は、各端子部２５に金ワイヤのボンディングツールを押し当てて所定形状のスタッドバンプを形成する。金バンプ形成工程においては、必要に応じて基部２２上にいわゆるダミーバンプも形成される。なお、金バンプ２６の他の形成方法としては、後述するめっきバンプ法がある。

めっきバンプ法は、図３８Ａに示すように端子部２５上に所定の開口部６１を有するめっきレジスト層６２を形成する工程と、図３８Ｂに示すように金めっき処理により各開口部６１内に金めっき層２６を所定の高さまで成長させる金めっき工程と、めっきレジスト層６２を除去する工程とを有する。なお、金バンプ形成工程においては、めっき処理の条件によって形成される金バンプ２６の厚み（高さ）に限界があり、所望の高さを有する金バンプ２６が形成し得ないこともある。金バンプ形成工程においては、１回のめっき処理によって所望の金バンプ２６を得られない場合に、第１層の金めっき層を電極とする２回めっき処理を施していわゆる段付き金バンプ２６を形成するようにしてもよい。

なお、バンプ形成工程について、上述した方法に限定されず、半導体プロセスで実施されている例えば蒸着法や転写法等によってバンプ形成を行うようにしてもよい。また、振動素子製造工程においては、詳細を省略するが、金バンプ２６と端子部２５との密着性を向上させるために、ＴｉＷ、ＴｉＮ等のいわゆるバンプ下地金属層が形成される。

［切断工程］
続いて、シリコン基板２１から各振動素子２０を切り分ける切断工程が実施される。切断工程においては、例えばダイヤモンドカッタ等によって基部２２の対応部位を切り分けることによって、各振動素子２０の切り分けが行われる。切断工程では、ダイヤモンドカッタによって切断溝を形成した後に、シリコン基板２１を折って切り分けが行われる。なお、切断工程は、砥石や研削によりシリコン基板２１の面方位を利用して切断を行うようにしてもよい。

上述した振動素子製造工程においては、例えば基部２２を共通とし、この基部２２の隣り合う側面に振動子部をそれぞれ一体に形成することによって２軸の検出信号を得る２軸一体型振動素子との比較において、シリコン基板（ウェーハ）２１からの取り数を大幅に向上させることを可能とする。

［実装工程］
以上の工程を経て製造された振動素子２０は、シリコン基板２１の第２主面２１−２側を実装面として、支持基板２の第１主面２−１上に表面実装法によって実装される。振動素子２０は、各端子部２５に設けられた金バンプ２６を支持基板２側の相対するランド４に位置合わせされる。この際、振動素子２０は、上述したように位置合わせ用マーク３２が読み取られて、実装機により位置と向きを高精度に位置決めされる。

振動素子２０は、支持基板２に押圧された状態で超音波が印加され、各金バンプ２６が相対するランド４に溶着されることで支持基板２の第１主面２−１上に実装される。支持基板２には、第１主面２−１上にＩＣ回路素子７や電子部品８が実装され、振動素子２０に対して後述する調整工程が行われた後、カバー部材１５が取り付けられることで、振動型ジャイロセンサ１が完成する。

以上のように、本実施の形態においては、基部２２に振動子部２３を一体に形成してなる多数個の振動素子２０をシリコン基板２１に一括して製作し、それぞれを個々に切り分けるようにしている。そして、支持基板２の第１主面２−１上に、同一形状の第１振動素子２０Ｘと第２振動素子２０Ｙとを９０°異なる２軸上に実装することで、当該２軸の検出信号を得る振動型ジャイロセンサ１が作製される。

［調整工程］
振動素子製造工程においては、上述したように誘導結合型プラズマを用いたエッチング処理を施してシリコン基板２１から各振動素子２０の振動子部２３をそれぞれ高精度に切り抜くようにするが、材料取りの歩留まり等の条件によって各振動子部２３がプラズマの出射中心線上に対して全て左右対称に位置して形成されることが困難である。このため、各振動素子２０の位置ずれやその他種々の工程条件等によって各振動子部２３の形状にバラツキが生じることがある。振動素子２０は、例えば振動子部２３の断面形状が台形状又は平行四辺形状に形成された場合に、正規の矩形形状の振動子部２３との比較で垂直な上下振動からずれて中心軸線に対して質量が小さな側に傾いた状態で振動動作を行うようになる。

そこで、振動子部２３の所定箇所にレーザ加工を施して質量の大きな側を研削することによって振動状態を矯正する調整工程が施される。調整工程は、微細な大きさで形成される振動子部２３の断面形状を直接視認することが困難であることから、切断した個々の振動素子２０について所定の縦共振周波数で振動子部２３を振動動作させて左右の検出信号の大きさを比較する方法によって、振動子部２３の断面形状のバラツキを確認する。調整工程は、左右の検出信号に差異が生じている場合に、レーザ加工によって小さな検出信号を出力する側の振動子部２３の一部を研削する。

調整工程は、例えば対象とする振動素子２０について、調整前に図３９Ａに示すように、発振回路７１の発振出力Ｇ０を駆動電極層２９に印加することによって振動素子２０を縦共振状態で駆動させる。調整工程は、一対の検出電極層３０Ｌ，３０Ｒから得る検出信号Ｇｌ０，Ｇｒ０を加算回路７２によって加算し、その加算信号を発振回路７１に帰還させる。そして、検出電極３０Ｌ，３０Ｒから得る検出信号Ｇｌ０，Ｇｒ０に基づいて、発振回路７１の発振周波数を縦共振周波数ｆ０として測定するとともに検出信号Ｇｌ０，Ｇｒ０の差を差分信号として測定する。

また、調整工程は、図３９Ｂに示すように、発振回路７１の発振出力Ｇ１を検出電極３０Ｌに印加することによって振動素子２０を横共振状態で駆動させる。調整工程は、検出電極３０Ｒから得る検出信号Ｇｒ−１を発振回路７１に帰還させるとともに、検出信号Ｇｒ−１に基づいて、発振回路７１の発振周波数を横共振周波数ｆ１として測定する。なお、横共振周波数は、検出信号Ｇｒ−１から得る横共振周波数ｆ１と検出信号Ｇｌ−１から得る横共振周波数ｆ２とは等しいことから、検出電極３０Ｌ，３０Ｒのいずれか一方の接続状態で行うようにすればよい。

さらに、調整工程は、図３９Ｃに示すように、発振回路７１の発振出力Ｇ２を検出電極３０Ｒに印加することによって振動素子２０を横共振状態で駆動させる。調整工程は、検出電極３０Ｌから得る検出信号Ｇｌ−２を発振回路７１に帰還させるとともに、検出信号Ｇｌ−２に基づいて、発振回路７１の発振周波数を横共振周波数ｆ２として測定する。調整工程は、上述した各測定によって得た縦共振周波数ｆ０と横共振周波数ｆ１，ｆ２の周波数差を離調度とし、離調度が所定の範囲であるか否かを判定する。また、調整工程は、検出電極３０Ｌ，３０Ｒから検出される差分信号が所定の範囲であるか否かを判定する。

調整工程は、上述した離調度や差分信号の判定結果に基づいて、その大きさから振動子部２３に対する調整加工位置を決定してレーザ照射を行って一部を研削して調整を行う。調整工程は、以下同様の測定・レーザ加工を、離調度と差分信号とが目標値に達成するまで施す。

調整工程には、スポット径を調整可能な波長５３２ｎｍのレーザを出射するレーザ装置が用いられる。調整工程は、振動素子２０の振動子部２３に対して、例えば側面と第１主面２３−１に跨る稜線部位に対して長さ方向の適宜の場所にレーザを照射することにより調整を行う。振動素子２０は、振動子部２３の基端部から先端部に向かうほどレーザ照射による調整の変化量が、周波数差、検出信号バランスともに小さいことから、基端部側において粗調整を行い、先端部側で微調整を行うことが可能である。

そして、この調整工程は振動素子２０が支持基板２に実装された状態で行われるので、実装前に当該調整を行った際の実装後における再調整が不要となり、振動型ジャイロセンサ１の生産性を高められる。この場合、調整用レーザが照射される領域は振動子部２３の上面２３−２側であるため、実装後の調整作業性に優れている。また、この振動子部２３の上面２３−２は圧電層や電極層が形成されていない面であるため、レーザ加工時に発生する熱により圧電薄膜層２８の特性が変化したり、分極状態が変化する等の影響を最大限防ぐことが可能である。

ところで、振動型ジャイロセンサ１は、振動素子２０が、駆動電極層２９に対して駆動検出回路部５０から所定周波数の交流電圧が印加されることによって、振動子部２３が固有の振動数をもって振動する。振動子部２３は、厚み方向である縦方向に縦共振周波数で共振するとともに幅方向である横方向にも横共振周波数で共振する。振動素子２０は、縦共振周波数と横共振周波数との差である離調度が小さいほど高感度特性を有する。振動型ジャイロセンサ１は、上述したように結晶異方性エッチング処理や反応性イオンエッチング処理を施して振動子部２３の外周部を精度よく形成することで高離調度化が図られている。

振動素子２０は、振動子部２３の長さ寸法ｔ５の精度によって縦共振周波数特性に大きな影響が生じる。振動素子２０は、上述したように振動子部２３の長さ寸法ｔ５を規定する根元部位４３が、結晶異方性エッチング処理を施すことによって形成されるダイヤフラム部３８の（１００）面及び５５°の角度をなすエッチング傾斜面１３３である（１１１）面と、平坦面である境界線とに「ずれ」が生じた場合に、この「ずれ」量に応じて離調度が大きくなってしまう。

すなわち、振動素子２０は、かかる「ずれ」量が、結晶異方性エッチング処理時のシリコン酸化膜３３Ｂ上に形成するレジスト膜パターンと、反応性イオンエッチング処理時のレジスト膜パターンの位置ずれが原因となる。したがって、振動素子２０は、例えば工程中でシリコン基板２１の第１，第２主面２１−１，２１−２を同時に観察可能な両面アライナー装置により位置決めする対応を図るようにしてもよい。また、振動素子２０は、シリコン基板２１の第１主面２１−１上や第２主面２１−２上に適宜の位置決め用パターンやマークを形成し、これらを基準として他方主面の位置規制を行うアライメント装置によって位置決めする対応を図るようにしてもよい。振動素子２０は、かかる位置決めの対応が支持基板２への実装工程に際しても適用可能である。

なお、振動素子２０は、上述した「ずれ」量が約３０μｍ程度よりも小さな範囲であれば、縦共振周波数と横共振周波数とがほぼ一致する。したがって、振動素子２０は、やや精度の高いエッチング工程を施すことによって実質的な「ずれ」量による離調度特性の低下を抑制することが可能であり、上述したアライメント装置を用いた対応を不要として製造される。

［一対の振動素子の効果］
振動素子製造工程においては、上述したように基部２２に振動子部２３を一体に形成してなる多数個の振動素子２０をシリコン基板２１に一括して製作してそれぞれを切り分けるようにする。振動素子製造工程においては、支持基板２の主面上に２軸上に位置して実装されて２軸の検出信号を得る振動型ジャイロセンサ１に備えられる同一形状の第１振動素子２０Ｘと第２振動素子２０Ｙとを製作する。

振動素子製造工程においては、例えば基部２２を共通とし、この基部２２の隣り合う側面に振動子部をそれぞれ一体に形成することによって２軸の検出信号を得る２軸一体型振動素子との比較において、シリコン基板（ウェーハ）２１からの取り数を大幅に向上させることを可能とする。各部が上述した寸法値を有する振動素子２０と、同等の機能を有する２軸一体型振動素子とを製作した場合の取り数の比較を図４０に示す。

振動素子２０は、図４０から明らかなように３ｃｍ角のシリコン基板を用いた場合に総計６０個（２個使いとなることから振動型ジャイロセンサ１が３０個分）が製作され、半導体プロセスの量産工程で一般に用いられる４インチ径のウェーハを用いた場合に総計１２００個（同６００個分）が製作され、さらに５インチ径のウェーハを用いた場合には総計４０００個（同２０００個分）が製作される。一方、２軸一体型振動素子は、３ｃｍ角のシリコン基板を用いた場合に総計２０個が製作され、４インチ径のウェーハを用いた場合に３００個が製作され、さらに５インチ径のウェーハを用いた場合には総計８００個が製作される。振動素子２０は、材料の歩留まりを大幅に向上させて、コスト低減が図られるようになる。

振動型ジャイロセンサにおいては、上述したように支持基板２に２軸の検出信号を得る第１振動素子２０Ｘと第２振動素子２０Ｙとを直交する２軸上に位置して実装する。振動型ジャイロセンサ１においては、一方の振動素子の振動動作が他方の振動素子に影響を及ぼしていわゆる２軸間干渉の発生が考慮される。図４１は、第１振動素子２０Ｘと第２振動素子２０Ｙとを向きを変えて支持基板２に実装した場合に、クロストークを測定した結果を示す。

図４１においてタイプ１は、第１振動素子２０Ｘ−１と第２振動素子２０Ｙ−１とが、それぞれの振動子部２３Ｘ−１，２３Ｙ−１を互いに向き合うようにして支持基板２の対角位置のコーナ部に基部２２Ｘ−１，２２Ｙ−１を固定されて実装される。タイプ２は、第１振動素子２０Ｘ−２と第２振動素子２０Ｙ−２とが、同一コーナ部においてそれぞれの基部２２Ｘ−２，２２Ｙ−２を固定するとともに振動子部２３Ｘ−２，２３Ｙ−２を互いに直交する側縁に沿って延在させるようにして支持基板２に実装される。タイプ３は、第１振動素子２０Ｘ−３があるコーナ部に基部２２Ｘ−３を固定して振動子部２３Ｘ−３を隣り合う一方のコーナ部に向けて支持基板２に実装するとともに、第２振動素子２０Ｙ−３が隣り合うコーナ部に基部２２Ｙ−３を固定して振動子部２３Ｙ−３を第１振動素子２０Ｘ−３に向けて支持基板２に実装する。なお、同図には比較例として、上述した２軸一体型の振動素子（タイプ０）６０についてのクロストーク値を示す。クロストークの単位は、ｄｂｍ（デシベル実効値）である。

図４１に示すように、タイプ０の振動素子６０のクロストーク値は−５０ｄｂｍ、タイプ１の振動素子２０Ｘ−１，２０Ｙ−１のクロストーク値は−７０ｄｂｍ、タイプ２の振動素子２０Ｘ−２，２０Ｙ−２のクロストーク値は−６０ｄｂｍ、タイプ３の振動素子２０Ｘ−３，２０Ｙ−３のクロストーク値は−７２ｄｂｍであった。

本発明に係るタイプ１〜３の振動型ジャイロセンサにおいては、タイプ０の２軸一体型の振動素子６０に対して、実装状態にかかわらず最小でも−１０ｄｂｍ程度の改善が図られる。振動型ジャイロセンサ１は、独立した２個の振動素子２０を備えることによって、検出信号に対する２軸間の干渉信号が１ｍＶ程度に抑えることができる。これに対して、２軸一体型の振動素子を備えた振動型ジャイロセンサにおいては、検出信号に対する２軸間の干渉信号が１０ｍＶ程度となり、検出特性を低下させる。

また、本実施の形態の振動型ジャイロセンサ１においては、第１振動素子２０Ｘと第２振動素子２０Ｙとをタイプ１のように配置して支持基板２に実装することによって、２軸間干渉が最も小さい結果を得た。振動型ジャイロセンサ１においては、支持基板２に対していかなる位置に第１振動素子２０Ｘと第２振動素子２０Ｙとを搭載するようにしてもよいが、小型のＩＣ回路素子７や多数個の電子部品８の実装や配線パターン５の引き回しを考慮すると、上述した各タイプのように支持基板２のコーナ部に基部２２を固定して実装することが最も実装効率の向上が図られる。

振動型ジャイロセンサ１においては、各振動素子２０にそれぞれ位置合わせ用マーク３２を設け、この位置合わせ用マーク３２を認識して２個の第１振動素子２０Ｘと第２振動素子２０Ｙとを実装機によって支持基板２の直交する２軸上に互いに向き合う姿勢で実装する。振動型ジャイロセンサ１においては、各振動素子２０の振動子部２３が位置ずれを生じないようにして支持基板２に実装する必要がある。図４２は、各振動素子２０の位置ずれ（中心軸に対するずれ角度の分布）を表したヒストグラムであり、横軸はずれ角度（ｄｅｇ）、縦軸は数量である。位置合わせ用マーク３２を認識して実装を行った場合を同図Ａに、振動素子２０の外形形状で認識して実装を行った場合を同図Ｂに示す。振動型ジャイロセンサ１においては、同図から明らかなように位置合わせ用マーク３２によって高度の認識が行われることによって、各振動素子２０が支持基板２に対して角度ずれ発生のバラツキも少なくかつずれ角度も小さい範囲で高精度に実装される。したがって、振動型ジャイロセンサ１においては、各振動素子２０によって高精度かつ安定した手振れの検出動作が行われるようになる。

なお、上述の実施の形態では、支持基板２の第１主面２−１に一対の振動素子２０Ｘ，２０Ｙを各々の振動子部２３が互いに直交する軸方向に向くように実装することで、２軸方向の角速度を検出するようにした。これに代えて、共通の支持基板２上に３つ以上の振動素子をそれぞれ異なる軸方向に向けて実装することで、同様な２軸方向の角速度検出を行うようにしてもよい。例えば、共通の支持基板上に３つの振動素子を各々の振動子部が１２０°の角度差をもつように実装するようにしても構わない。

なおまた、以上のように構成される本実施の形態の振動型ジャイロセンサ１を２つ用意し、これらをビデオカメラ等の本体機器の内部に互いに直交する面に実装するようにすれば、前後方向、横方向及び上下方向の３軸方向の角速度検出を同時に行うことが可能となる。

［クロストーク］
振動素子２０の動作周波数は数ｋＨｚから数百ｋＨｚの範囲で設定可能であり、この２軸角速度センサ（振動型ジャイロセンサ１）では、２個の振動素子２０Ｘ，２０Ｙの動作周波数（ｆｘ，ｆｙ）を変えて周波数差（ｆｘ−ｆｙ）による干渉信号の大きさを測定したところ、図４３に示す結果が得られた。図４３において、横軸は振動素子２０Ｘ，２０Ｙの動作周波数差（ｆｘ−ｆｙ）、縦軸はセンサ出力（直流）に重畳される交流のノイズ成分Ｖｏ（ノイズを表す交流波形の上振幅ピークと下振幅ピーク間の大きさ）を示しており、ここでは軸間クロストークと称する。

周波数差（ｆｘ−ｆｙ）が１ｋＨｚ未満ではクロストーク値は１５００ｍＶｐｐ以上に達して安定した角速度検出が行えなくなる。これに対して、周波数差を１ｋＨｚ付近でクロストーク値は５００ｍＶｐｐと著しく低減し始め、周波数差１．４ｋＨｚで２００ｍＶｐｐ、２ｋＨｚ以上で１００ｍＶｐｐ以下にまで低下させることができる。図４３の結果から、周波数差（ｆｘ−ｆｙ）を１ｋＨｚ以上とすることにより軸間クロストークが顕著に低減することがわかる。２個の振動素子２０Ｘ，２０Ｙの動作周波数（ｆｘ，ｆｙ）を１ｋＨｚ離した２種類のサンプルを作製したところ、極めて安定に動作する２軸角速度センサを得ることができた。
サンプル１ 第１振動素子２０Ｘの動作周波数３７ｋＨｚ
第２振動素子２０Ｙの動作周波数３６ｋＨｚ
サンプル２ 第１振動素子２０Ｘの動作周波数４０ｋＨｚ
第２振動素子２０Ｙの動作周波数３９ｋＨｚ

また、図４３に示したように、周波数差（ｆｘ−ｆｙ）を２ｋＨｚから３ｋＨｚに設定することで、一対の振動素子２０Ｘ，２０Ｙ間のクロストークによる影響を回避することができる。従って、２ｋＨｚ以上の周波数差をもって各振動素子２０Ｘ，２０Ｙを駆動することで、センサ出力の更なる高精度化を図ることができる。

また、本実施の形態の振動型ジャイロセンサは、これら振動素子２０と本体機器側に内蔵される他の電子部品（センサ等）との間のクロストークによる影響も受ける場合があるが、このような影響が出ない周波数を振動素子の駆動周波数として選定できるように、駆動周波数の異なる複数の振動素子を予め用意しておくのが好ましい。具体的には、駆動周波数が例えば３５ｋＨｚ以上６０ｋＨｚ以下の範囲で振動素子を複数種用意しておき、一対の振動素子間は勿論、本体機器に内蔵される他の電子部品とのクロストークを回避できる互いに１ｋＨｚ以上（好ましくは２ｋＨｚ以上）離れた２つの動作周波数の素子を選択する。

各振動素子２０Ｘ，２０Ｙの動作周波数の調整は、例えば振動素子２０の調整工程において、離調度（縦共振周波数と横共振周波数の周波数差）と左右の検出信号バランスといった各種振動特性の調整を行った後、振動子部２３の先端側に同様なレーザートリミングを施して共振周波数の調整を行うようにしている。

振動素子２０の振動子部２３は片持ち梁形状の振動子であるので、共振周波数は下記の式で示されるように、梁の長さの２乗に反比例する。式中、ｆｎは片持ち梁の共振周波数、Ｅはヤング率、Ｉは梁の断面２次モーメント、ρは密度、Ａは梁の断面積、Ｌは梁の長さ、λは比例係数である。これにより、振動子部２３の先端部分をレーザートリミングして、梁の剛性及び実効的な長さを減じることにより、梁の共振周波数を増加させることができる。

一方、当該共振周波数の調整の際、先に調整された離調度が変動することは避けなければならない。図４４は、レーザー加工深さ１１μｍ、梁長さ１．９ｍｍの場合における梁の加工位置と共振周波数及び離調度の変化を測定して得られた各点のデータのプロット図（グラフ）である。梁の根元（振動子部２３の基端部位）から１．６ｍｍ以上（振動子部２３の全長の４／５以上）離れた位置をレーザー加工することで、離調度（９３Ｈｚ）を変化させることなく共振周波数を増加させることができる。

以上の結果から、図４５に示すように、振動子部２３の上面２３−１側において、その根元部位より当該振動子部２３の全長の４／５以上離れた位置を共振周波数調整用のレーザー加工凹部（加工痕）９０の形成領域とし、これ以外の領域を離調度調整用のレーザー加工凹部８０の形成領域とする。

これにより、離調度を変動させることなく各々の振動素子２０Ｘ，２０Ｙの共振周波数を互いに異なる任意の周波数に調整することができ、軸間のクロストークを容易に回避可能となる。また、これら振動素子間のクロストークだけでなく、本体機器内部の他の電子装置との間においてもクロストークの影響が少ない周波数帯域に各振動素子２０Ｘ，２０Ｙの共振周波数を調整することができる。

（第２の実施の形態）
本実施の形態では、支持基板２に対するＩＣ回路素子７の実装領域について検討する。

図４６に示すように、支持基板２には、一対の振動素子２０（２０Ｘ，２０Ｙ）のほかＩＣ回路素子７や他の電子部品８が混載されている。これらの部品は、リフローはんだ付け法によって実装される場合が多い。

したがって、振動素子２０のフリップチップ実装後に、ＩＣ回路素子７等の多足部品がリフロー実装される際、支持基板２が熱応力で反りが生じ、振動素子２０に影響を及ぼして振動モードを変化させ特性を低下させるおそれがある。また、振動素子２０が搭載された支持基板２を本体機器側の制御基板上にリフロー実装される場合、支持基板２上のＩＣ回路素子７の接合部が再度リフローし、その実装過程で生じる支持基板２の反り等が影響して振動素子２０に影響を及ぼすことが考えられる。

上述の第１の実施の形態では、図４６に示すように、ＩＣ回路素子７は振動素子２０が実装される支持基板２のコーナー部とは異なるコーナー部近傍に実装されていた。また、支持基板２上に実装される他の電子部品８も偏った領域に集中していた。したがって、リフロー時における熱応力や熱歪みが支持基板２の面内に不均一に発生し、これが原因で一対の振動素子２０の実装領域に均等な熱応力等が作用しなくなることから、振動素子間において検出精度にバラツキが発生するおそれがある。

そこで、本実施の形態では、図４７に示すように、一対の振動素子２０の実装領域間を結ぶ直線の中間領域にＩＣ回路素子の主要実装領域を定めている。これにより、ＩＣ回路素子７のリフロー実装過程あるいは制御基板上の支持基板２のリフロー実装過程において支持基板２に作用する熱応力を、一対の振動素子２０に対して均等に作用させることが可能となり、振動素子間の特性差の発生を抑制することが可能となる。

ここで、ＩＣ回路素子７の実装領域は、図４７に示すように平面視矩形状のＩＣ回路素子７が一対の振動素子２０の中間点（対称位置）に設定されることが好ましいが、実際的には、図示するＩＣ回路素子７の実装領域を中心とする一定の領域内に設定することができる。ここでいう一定の領域内としては、支持基板２の面内を第１〜第４の４つの象限に分けたときに、少なくとも各象限にＩＣ回路素子７の実装領域の一部が属する領域内であればよい。

また、ＩＣ回路素子７の実装領域とともに、その他の電子部品８についても図４７に示すように各振動素子２０に対して均等あるいは対称な位置に部品数及び部品実装領域を各々分散して設定するのが好ましい。これにより、ＩＣ回路素子７だけでなく、他の電子部品８のリフロー過程において発生する応力をも、各振動素子２０に対して均等に作用させることが可能となる。

図４８は、ＩＣ回路素子７の実装領域の相違による支持基板２のリフロー回数と一対の振動素子間の出力差との関係を示している。振動素子間の出力差が小さいほど各振動素子に伝播する歪み量が一様であり、出力差が大きいほど各振動素子に伝播する歪み量の差が大きいことを意味している。なお、リフロー前は出力差は０である。ＩＣ回路素子７が支持基板２のコーナー部に偏って配置された比較例の構成（図４６）の構成に比べて、図４７に示した本発明の実施の形態の効果は歴然であり、振動素子間の出力差はほとんど認められなかった。

（第３の実施の形態）
続いて本発明の第３の実施の形態について説明する。

図４９は、振動素子２０と駆動検出回路部５０（ＩＣ回路素子７）との間の配線構造を模式的に示している。基準電極層２７は駆動検出回路部５０のＲｅｆ端子に接続されており、駆動電極層２９は駆動検出回路部５０のＧａ端子に接続されている。また、一対の検出電極３０Ｌ，３０Ｒは駆動検出回路部５０のＧｂ，Ｇｃ端子にそれぞれ接続されている。

従来の振動型ジャイロセンサでは、Ｒｅｆ端子がＧａ〜Ｇｃ端子と同一の所定の正電位（例えば１．３５Ｖ）に設定されていた。すなわち、駆動電極層２９に入力される交流信号の中心電位および検出電極３０Ｌ，３０Ｒから出力される検出信号の中心電位はともに、基準電極層２７と同等の電位に設定されていた。このため、検出電極３０Ｌ，３０Ｒから出力される検出信号は基準電位に対して大小（正および負）の値を示し、その結果、素子の小型化に伴って検出感度が低下するという問題があった。

そこで、本実施の形態の振動型ジャイロセンサにおいては、振動素子２０の基準電極層２７が接続されるＲｅｆ端子が、ＧＮＤ（グランド）電位に設定されている。すなわち、駆動電極層２９に入力される交流信号の中心電位および検出電極３０Ｌ，３０Ｒから出力される検出信号の中心電位がともに、図５０に示すように基準電極層２７に対して所定の電位だけ高くなるように設定されている。これにより、Ｇａ〜Ｇｃ端子とＲｅｆ端子との間には所定の直流バイアス（オフセット電位）が印加された状態で振動子部２３が駆動されることになり、検出電極３０Ｌ，３０Ｒからの検出信号を基準電位より高い電位で発生させることが可能となるので、ＳＮ比を高めて検出感度の向上を図ることができるようになる。

駆動電極層２９（検出電極３０Ｌ，３０Ｒ）と基準電極層２７との間に設定されるオフセット電位の大きさは、圧電薄膜層２８の圧電特性（出力感度特性）に大きく影響する。図５１は、オフセット電位と圧電特性との関係を示している。なお、ここではオフセット電位を圧電薄膜層２８に作用する電界強度（Ｖ／μｍ）で表している。

図５１から明らかなように、オフセット電位が０のときの圧電特性を１としたとき、オフセット電位の上昇に伴って圧電特性も向上するが、オフセット電位が約８Ｖ／μｍ以上になると、逆に圧電特性が低下する傾向を示す。そして、オフセット電位が１５Ｖ／μｍを超えると、圧電特性がオフセット電位０のときよりも低下する。以上のことから、本実施の形態において圧電特性の向上が図れるオフセット電位は１５Ｖ／以下、好ましくは、８Ｖ／μｍ以下となる。

ここで、圧電薄膜層２８の外部電界強度に対する分極量の変化を表すヒステリシスループ（Ｐ−Ｅカーブ）を図５２に示す。基準電極層２７と駆動電極層２９とが等電位に設置される場合は、駆動電極層２９に印加される入力信号の中心電位（動作電圧）は図５２のループ中心（電界強度０）に一致する。これに対して、基準電極層２７がＧＮＤ端子に接続される本実施の形態では、動作電圧はループ中心から右側（電界強度正方向）にシフトした位置に設定される。このシフト量は、即ちオフセット電位であり、本実施の形態では１．３５Ｖである。これにより、圧電体の残留分極Ｐｒよりも高い分極量の領域で圧電体を駆動させることになるため、検出電極３０Ｌ，３０Ｒの出力電圧をその分高められることがわかる。

なお、動作電圧のシフト量（オフセット電位あるいはバイアス電位）が大きくなるほど分極量が大きな領域で圧電体を駆動できるようになるが、分極量が飽和分極Ｐｓ近傍になると、圧電体の駆動方向が規制されることになり好ましくない。従って、シフト量としては、例えば圧電体の抗電界（＋Ｅｃ）以下が好ましい。

以上のように、本実施の形態によれば、検出電圧を従来よりも高めることができるので、振動子部２３に作用する角速度あるいはコリオリ力を高感度に検出することができ、振動素子２０の小型化にも容易に対応できるようになる。また、駆動検出回路部５０の動作電圧の更なる低電圧化にも対応可能となるので、振動型ジャイロセンサの低消費電力化に貢献することができる。

以上のように本明細書に開示した振動型ジャイロセンサは、その他に以下の構成を備えている。
１．複数個のランドを有する配線パターンが形成された支持基板と、この支持基板の表面に実装された振動素子とを備えた振動型ジャイロセンサにおいて、
上記振動素子は、上記ランドに接続される複数の端子部が形成された実装面を有する基部と、この基部の側周部から片持ち梁状に一体に突設され上記基部の実装面と同一面を構成する基板対向面を有する振動子部とを有し、
上記振動子部の基板対向面には、第１電極層と、この第１電極層の上に積層された圧電層と、この圧電層の上に積層された第２電極層とがそれぞれ形成されており、
上記振動子部は、上記第１電極層と上記第２電極層との間に交流信号を印加することで振動し、上記交流信号の中心電界強度は、上記圧電層のヒステリシスループの中心から正方向にシフトした位置に設定されていることを特徴とする振動型ジャイロセンサ。
２．上記交流信号の中心電界強度のシフト量は、１５Ｖ／μｍ以下である上記１に記載の振動型ジャイロセンサ。
３．上記第１電極層は、グランド電位に接続されている上記１に記載の振動型ジャイロセンサ。
４．上記振動素子は、上記支持基板上に各々の振動子部の軸方向を異ならせて複数実装されている上記１に記載の振動型ジャイロセンサ。
５．上記各振動素子は、動作周波数を１ｋＨｚ以上離してそれぞれ駆動される上記４に記載の振動型ジャイロセンサ。
６．上記支持基板には、上記複数の振動素子のほか、回路素子や複数の電子部品が実装されている上記４に記載の振動型ジャイロセンサ。
７．上記回路素子はＩＣ部品であり、上記複数の振動素子の実装領域間を結ぶ直線の中間領域が当該ＩＣ部品の主要実装領域とされている上記６に記載の振動型ジャイロセンサ。

１…振動型ジャイロセンサ、２…支持基板、２−１…第１主面、２−２…第２主面、４…ランド、５…配線パターン、７…ＩＣ回路素子、８…電子部品、１１…間隔構成凹部、１２，１４…負荷緩衝溝部、１５…カバー部材、２０，２０Ｘ，２０Ｙ…振動素子、２１…シリコン基板、２２…基部、２２−２…実装面、２３…振動子部、２３−２…基板対向面、２５…端子部、２６…金バンプ、２７…基準電極層、２８…圧電薄膜層、２９…駆動電極層、３０…検出電極、３１…リード、３２…位置合わせ用マーク、３３…シリコン酸化膜、３７…エッチング凹部、３８…ダイやフラム部、３９…外形溝、４５…絶縁保護層、４６，４８…アルミナ層、４７…酸化シリコン層、５０…駆動検出回路部、１００…制御基板、１３３…エッチング傾斜面

Claims (19)

1. 第１の面と、前記第１の面の裏側の第２の面とを有する１個の支持基板と、
   複数個のランドを有する、前記第１の面に形成された配線パターンと、
   前記ランドに接続される複数の端子部が形成された基部を有し、それぞれ異なる軸方向の振動を検出する少なくとも２個の振動素子と、
   前記配線パターンと電気的に接続され、前記支持基板を相対する外部の基板のランドへ表面実装するための、前記第２の面に形成された複数個の外部接続端子と
   を備えた振動型ジャイロセンサ。
2. 請求項１に記載の振動型ジャイロセンサであって、
   前記各振動素子は、動作周波数を１ｋＨｚ以上離してそれぞれ駆動される
   振動型ジャイロセンサ。
3. 請求項２に記載の振動型ジャイロセンサであって、
   前記各振動素子は、動作周波数を２ｋＨｚから３ｋＨｚ離してそれぞれ駆動される
   振動型ジャイロセンサ。
4. 請求項１に記載の振動型ジャイロセンサであって、
   前記振動素子は、前記基部の側周部から片持ち梁状に一体に突設された振動子部を有する
   振動型ジャイロセンサ。
5. 請求項４に記載の振動型ジャイロセンサであって、
   ２個の前記振動素子のうち少なくとも一方の基部が、前記支持基板のコーナ部位に実装されている
   振動型ジャイロセンサ。
6. 請求項５に記載の振動型ジャイロセンサであって、
   前記２個の振動素子の基部が、前記支持基板の相対するコーナ部位にそれぞれ実装されている
   振動型ジャイロセンサ。
7. 請求項４に記載の振動型ジャイロセンサであって、
   前記各振動素子の前記振動子部は、前記基部の実装面と同一面を構成する基板対向面を有し、
   前記基板対向面には、第１電極層と、この第１電極層の上に積層された圧電層と、この圧電層の上に積層された第２電極層とがそれぞれ形成されている
   振動型ジャイロセンサ。
8. 請求項１に記載の振動型ジャイロセンサであって、
   ２個の前記振動素子が、各々の前記振動子部を互いに９０°異なる軸線上に配置して実装されている
   振動型ジャイロセンサ。
9. 請求項４に記載の振動型ジャイロセンサであって、
   前記各振動素子は、前記基部の実装面に形成された複数の端子部に金属バンプが設けられており、これらの金属バンプを介して前記複数の端子部が前記ランドに接続されている
   振動型ジャイロセンサ。
10. 請求項１に記載の振動型ジャイロセンサであって、
    前記支持基板は、セラミック基板である
    振動型ジャイロセンサ。
11. 請求項１に記載の振動型ジャイロセンサであって、
    前記振動素子の振動子部の先端側には、共振周波数調整用の加工痕が形成されている
    振動型ジャイロセンサ。
12. 請求項１に記載の振動型ジャイロセンサであって、
    前記各振動素子には、前記支持基板に対する位置合わせ用の位置合わせマークが設けられている
    振動型ジャイロセンサ。
13. 請求項１に記載の振動型ジャイロセンサであって、
    前記支持基板には、前記複数の振動素子のほか、回路素子と複数の電子部品が実装されている
    振動型ジャイロセンサ。
14. 請求項１３に記載の振動型ジャイロセンサであって、
    前記回路素子はＩＣ部品であり、前記支持基板の第１の面を第１〜第４の４つの象限に分けたとき、少なくとも各象限にＩＣ部品の実装領域の一部が属する
    振動型ジャイロセンサ。
15. 請求項１３に記載の振動型ジャイロセンサであって、
    前記回路素子はＩＣ部品であり、前記複数の振動素子の実装領域間を結ぶ直線の中間領域が当該ＩＣ部品の主要実装領域とされている
    振動型ジャイロセンサ。
16. 請求項１３に記載の振動型ジャイロセンサであって、
    前記ＩＣ部品は単数で、前記複数の振動素子の駆動検出を行う
    振動型ジャイロセンサ。
17. 請求項１に記載の振動型ジャイロセンサであって、
    前記支持基板に前記振動子との対向間隔を保持するための凹部を形成した
    振動型ジャイロセンサ。
18. 請求項１に記載の振動型ジャイロセンサであって、
    前記支持基板の第１の面は、遮光性のカバー部材で被覆されている
    振動型ジャイロセンサ。
19. 請求項１８に記載の振動型ジャイロセンサであって、
    前記カバー部材は、前記支持基板に接着により接合されている
    振動型ジャイロセンサ。

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