JP2010226835A - Drive control circuit of power semiconductor element, and intelligent power module - Google Patents
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Abstract
Description
この発明は、電力用半導体素子のスイッチングを制御する駆動制御回路に関する。さらに、この発明は、電力用半導体素子とその駆動制御回路とが集積化されたインテリジェントパワーモジュールに関する。 The present invention relates to a drive control circuit that controls switching of a power semiconductor element. Furthermore, the present invention relates to an intelligent power module in which a power semiconductor element and its drive control circuit are integrated.
ＩＧＢＴ（Insulated Gate Bipolar Transistor）やパワーＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field-Effect Transistor）などの電圧制御型の半導体スイッチング素子では、ゲート駆動回路によってゲート電極に供給されたゲート電圧に応じて、半導体スイッチング素子がオン状態またはオフ状態に切替わる。 In voltage-controlled semiconductor switching elements such as IGBTs (Insulated Gate Bipolar Transistors) and power MOSFETs (Metal-Oxide Semiconductor Field-Effect Transistors), the semiconductor switching elements are selected according to the gate voltage supplied to the gate electrode by the gate drive circuit. Switches to the on or off state.
たとえば、特開２００６−１２９５９５号公報（特許文献１）に記載のゲート駆動回路では、ゲート駆動回路用の電源回路は、直列接続された第１および第２のコンデンサを含む。第１および第２のコンデンサは、直流電源から供給された電荷で充電される。そして、第１のコンデンサの両端電圧が順方向のゲート電圧として半導体スイッチング素子に印加され、第２のコンデンサの両端電圧が逆方向のゲート電圧として半導体スイッチング素子に印加される。半導体スイッチング素子のゲートを積極的に逆バイアスする場合には、第２のコンデンサの両端にツェナーダイオードが並列接続される。 For example, in the gate drive circuit described in Japanese Patent Application Laid-Open No. 2006-129595 (Patent Document 1), the power supply circuit for the gate drive circuit includes first and second capacitors connected in series. The first and second capacitors are charged with electric charges supplied from a DC power source. The voltage across the first capacitor is applied to the semiconductor switching element as a forward gate voltage, and the voltage across the second capacitor is applied to the semiconductor switching element as a gate voltage in the reverse direction. When the gate of the semiconductor switching element is positively reverse-biased, a zener diode is connected in parallel across the second capacitor.
ところで、半導体スイッチング素子のオン電流は、ゲート電圧の大きさによって変化する。したがって、ゲート駆動回路に供給された電源電圧が変動すると半導体スイッチング素子のオン電流が変化することになる。たとえば、供給される電源電圧が高い場合には、半導体スイッチング素子に過大な電流が流れてしまう。この結果、過電流保護回路が組込まれたアプリケーションシステムでは過電流保護回路が作動する結果、システム全体が頻繁にダウンするような状態に陥ってしまう。 By the way, the on-current of the semiconductor switching element varies depending on the magnitude of the gate voltage. Therefore, when the power supply voltage supplied to the gate drive circuit fluctuates, the on-current of the semiconductor switching element changes. For example, when the power supply voltage supplied is high, an excessive current flows through the semiconductor switching element. As a result, in an application system in which the overcurrent protection circuit is incorporated, the overcurrent protection circuit is activated, resulting in a state in which the entire system frequently goes down.
半導体スイッチング素子のゲート電極への過電圧保護のために電源ノードとゲート電極との間に逆バイアス方向にダイオードが設けられることがあるが、これはゲート電圧が電源電圧よりも高くなるようなノイズに対して有効なものである。供給される電源電圧自体が変動する場合にゲート過電圧を抑制する効果は得られない。 A diode may be provided in the reverse bias direction between the power supply node and the gate electrode for overvoltage protection to the gate electrode of the semiconductor switching element, but this causes noise such that the gate voltage becomes higher than the power supply voltage. It is effective against this. The effect of suppressing the gate overvoltage cannot be obtained when the supplied power supply voltage itself fluctuates.
したがって、この発明の目的は、供給される電源電圧が変動する場合であっても、電力用の半導体スイッチング素子を安定に動作させることが可能な駆動制御回路を提供することである。また、この発明の目的は、そのような駆動制御回路が集積化されたインテリジェントパワーモジュール（ＩＰＭ：Intelligent Power Module）を提供することである。 Therefore, an object of the present invention is to provide a drive control circuit capable of stably operating a power semiconductor switching element even when a supplied power supply voltage fluctuates. Another object of the present invention is to provide an intelligent power module (IPM) in which such a drive control circuit is integrated.
この発明は要約すれば、電力用半導体素子の駆動制御回路であって、分圧回路と、駆動部と、定電圧回路とを備える。ここで、電力用半導体素子は、制御電極および第１の主電極間に印加された電圧に応じて、第１および第２の主電極間が導通状態または非道通状態になる。分圧回路は、第１および第２の電源ノード間に印加された電源電圧を分圧し、分圧された電源電圧を取出すための分圧ノードを有する。分圧ノードは、電力用半導体素子の第１の主電極と接続される。駆動部は、外部から入力された制御信号に応じて、電力用半導体素子の制御電極を第１の電源ノードに電気的に接続することによって電力用半導体素子を導通状態にするか、または、電力用半導体素子の制御電極を分圧ノードに電気的に接続することによって電力用半導体素子を非導通状態にする。定電圧回路は、第１の電源ノードおよび分圧ノード間に接続され、第１の電源ノードおよび分圧ノード間の電圧を一定に保つ。 In summary, the present invention is a drive control circuit for a power semiconductor device, and includes a voltage dividing circuit, a drive unit, and a constant voltage circuit. Here, in the power semiconductor element, the first and second main electrodes are in a conductive state or a non-conductive state depending on the voltage applied between the control electrode and the first main electrode. The voltage dividing circuit has a voltage dividing node for dividing the power supply voltage applied between the first and second power supply nodes and taking out the divided power supply voltage. The voltage dividing node is connected to the first main electrode of the power semiconductor element. The drive unit electrically connects the control electrode of the power semiconductor element to the first power supply node in accordance with a control signal input from the outside, thereby bringing the power semiconductor element into a conductive state or power The power semiconductor element is brought into a non-conducting state by electrically connecting the control electrode of the semiconductor element to the voltage dividing node. The constant voltage circuit is connected between the first power supply node and the voltage dividing node, and keeps the voltage between the first power supply node and the voltage dividing node constant.
この発明によれば、電力用の半導体スイッチング素子をオン状態にするときに、半導体スイッチング素子の制御電極および第１の電極間には、第１の電源ノードおよび分圧ノード間の電圧が印加される。これらのノード間の電圧は、定電圧回路によって一定の電圧に保持されるので、電源電圧の変動によらず半導体スイッチング素子を安定に動作させることができる。 According to the present invention, when the power semiconductor switching element is turned on, a voltage between the first power supply node and the voltage dividing node is applied between the control electrode and the first electrode of the semiconductor switching element. The Since the voltage between these nodes is held at a constant voltage by the constant voltage circuit, the semiconductor switching element can be stably operated regardless of fluctuations in the power supply voltage.
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The same or corresponding parts are denoted by the same reference numerals, and description thereof will not be repeated.
また、以下では、電力用の半導体スイッチング素子としてＩＧＢＴを例に挙げて説明するが、パワーＭＯＳトランジスタなどその他の電力用半導体素子についても本発明を同様に適用できる。さらに、半導体スイッチング素子の導電型はＮチャネルであるとして説明するが、Ｐチャネルの半導体スイッチング素子についても本発明を同様に適用できる。 In the following, an IGBT is described as an example of a power semiconductor switching element, but the present invention can be similarly applied to other power semiconductor elements such as a power MOS transistor. Furthermore, although the description will be made assuming that the conductivity type of the semiconductor switching element is an N channel, the present invention can be similarly applied to a P channel semiconductor switching element.
［実施の形態１］
図１は、この発明の実施の形態１によるＩＧＢＴ２の駆動制御回路１の構成を示す回路図である。駆動制御回路１は、ＩＧＢＴ２のゲート・エミッタ間に供給する電圧（ゲート電圧とも称する）を制御することによってＩＧＢＴ２をオン状態またはオフ状態に駆動する。駆動制御回路１には、直流電源４０から電源電圧ＶＳが供給される。図１に示すように、駆動制御回路１は、分圧回路２０と、定電圧回路３０と、駆動部１０とを含む。
[Embodiment 1]
FIG. 1 is a circuit diagram showing a configuration of
分圧回路２０は、電源電圧ＶＳを分圧して、分圧された電圧を分圧ノードＮＤから取り出すための回路である。分圧回路２０は、コンデンサ２１，２２（容量素子）を含む。コンデンサ２１，２２は、直流電源４０の正極側の電源ノードＮＰと負極側の電源ノードＮＮとの間にこの順序で直列に接続される。コンデンサ２１，２２の接続ノードが分圧ノードＮＤに相当する。分圧ノードＮＤは、ＩＧＢＴ２のエミッタＥに接続される。これによって、分圧ノードＮＤの電位が、ゲート電圧の基準電位として用いられる。以下の説明では、直流電源４０の正極側の電源ノードＮＰの電位をＶｐとし、負極側の電源ノードＮＮの電位をＶｎとし、分圧ノードＮＤの電位（基準電位）をＶｄとする。したがって、電源電圧ＶＳは、Ｖｐ−Ｖｎに等しい。
The voltage dividing
なお、図１の場合と異なり、電源ノードＮＰ，ＮＮ間に直列接続された３個以上のコンデンサによって分圧回路を構成してもよい。この場合、直列接続されたコンデンサの複数の接続ノードのうち、１つの接続ノードが分圧ノードＮＤとして用いられる。また、電源ノードＮＰ，ＮＮ間に直列接続された複数の抵抗素子によっても分圧回路を構成することも可能である。しかしながら、図１のようにコンデンサによって構成したほうが、分圧された電圧が安定化するので好ましい。 Unlike the case of FIG. 1, the voltage dividing circuit may be configured by three or more capacitors connected in series between the power supply nodes NP and NN. In this case, one connection node among the plurality of connection nodes of the capacitors connected in series is used as the voltage dividing node ND. It is also possible to configure a voltage dividing circuit by a plurality of resistance elements connected in series between power supply nodes NP and NN. However, it is preferable to use a capacitor as shown in FIG. 1 because the divided voltage is stabilized.
定電圧回路３０は、正側の電源ノードＮＰと分圧ノードＮＤとの間に、コンデンサ２１と並列に設けられる。定電圧回路３０は、電源ノードＮＰおよび分圧ノードＮＤ間の電圧を一定に保つ回路である。直流電源４０から供給された電源電圧ＶＳが変動した場合、分圧ノードＮＤと負側の電源ノードＮＮとの間の電圧（すなわち、コンデンサ２２にかかる電圧）は変動する。一方、正側の電源ノードＮＰおよび分圧ノードＮＤとの間の電圧（すなわち、コンデンサ２１にかかる電圧）は、電源電圧ＶＳの変動によらず一定に保たれる。
The
駆動部１０は、外部から信号入力ノードＮＳＧに入力された制御信号ＳＧに応じて、ＩＧＢＴ２をオン状態またはオフ状態にする。ＩＧＢＴ２をオン状態にする場合には、駆動部１０は、ＩＧＢＴ２のゲート電極Ｇと正極側の電源ノードＮＰとを電気的に接続する。これによって、ＩＧＢＴ２のゲート・エミッタ間には、電源ノードＮＰおよび分圧ノードＮＤ間の電圧（Ｖｐ−Ｖｄ）が印加される。前述のように、電源ノードＮＰおよび分圧ノードＮＤ間の電圧は定電圧回路３０によって一定に保たれるので、ＩＧＢＴ２のゲート・エミッタ間電圧が安定化し、この結果、ＩＧＢＴ２のコレクタ電流を安定化することができる。
The
一方、ＩＧＢＴ２をオフ状態にする場合には、駆動部１０は、ＩＧＢＴ２のゲート電極Ｇと分圧ノードＮＤとを電気的に接続する。これによって、ＩＧＢＴ２のゲート・エミッタ間の電圧は、０Ｖになる。駆動部１０の具体的な構成は、図４を参照して後述する。
On the other hand, when the
上記のＩＧＢＴ２およびその駆動制御回路１、ならびにフリーホイールダイオード３などが１パッケージに集積化されることによってインテリジェントパワーモジュール（ＩＰＭ）１００が構成される。ＩＰＭ１００のコレクタＣ側のノードＮＣおよびエミッタＥ側のノードＮＥの間には主回路が接続される。ＩＰＭ１００には、主回路の異常によってＩＧＢＴ２が破損するのを防止する保護機能が設けられている。
The intelligent power module (IPM) 100 is configured by integrating the
フリーホイールダイオード３は、ＩＧＢＴ２のコレクタＣおよびエミッタＥ間に逆バイアス方向に並列接続される。フリーホイールダイオード３には、ＩＧＢＴ２がオフ状態のときに主回路からの還流電流が流れる。ＩＧＢＴ２およびフリーホイールダイオード３に代えて、半導体スイッチング素子自体に逆並列機能を有するＲＣ−ＩＧＢＴ（Reverse Conducting Insulated Gate Bipolar Transistor）を使用することもできる。
The
なお、ＩＧＢＴ２およびフリーホイールダイオード３は、酸化ケイ素(ＳｉＣ）を材料に用いて形成されることが好ましい。ＳｉＣデバイスは従来のシリコン（Ｓｉ）デバイスに比べて耐電圧が高く、許容電流密度も高いので、半導体スイッチング素子のサイズを小型化でき、この結果、ＩＰＭを小型化できる。ＳｉＣデバイスは、ＩＧＢＴ２およびフリーホイールダイオード３のいずれか一方に使用してもよいし、両方に使用してもよい。
The
図２は、図１の定電圧回路３０の構成の一例を示す回路図である。図２に示すように、定電圧回路３０はツェナーダイオード３１によって構成することができる。ツェナーダイオード３１のカソードは、電源ノードＮＰに接続され、アノードは分圧ノードＮＤに接続される。この場合、電源ノードＮＰおよび分圧ノードＮＤ間の電圧はツェナーダイオード３１のツェナー電圧に等しくなる。ツェナーダイオード３１を用いることによって、電源ノードＮＰおよび分圧ノードＮＤ間の定電圧制御を安価かつ省スペースで行なうことができる。
FIG. 2 is a circuit diagram showing an example of the configuration of the
図３は、図１の定電圧回路３０の構成の他の例を示す回路図である。図３の定電圧回路３０は、電源ノードＮＰおよび分圧ノードＮＤ間に逆バイアス方向で直列接続された複数のツェナーダイオード３２Ａ，３２Ｂ，３２Ｃを含む。各ツェナーダイオードは、ツェナー電圧が約５Ｖのものが選択される。約５Ｖのツェナー電圧をもつツェナーダイオードは、負の温度依存性をもつアバランシェ降伏による電流と正の温度依存性をもつトンネル効果による電流とがほぼ等しく生じるので、ツェナー電圧の温度係数をほぼ０にすることができる。この場合、複数（図３の場合は３個）のツェナーダイオード３２Ａ，３２Ｂ，３２Ｃを直列接続することによって、ＩＧＢＴ２をターンオンするのに必要なゲート・エミッタ間の電圧が得られる。
FIG. 3 is a circuit diagram showing another example of the configuration of the
図４は、図１の駆動部１０の構成の一例を示す回路図である。図４を参照して、駆動部１０は、ＮＭＯＳ（N-channel Metal-Oxide Semiconductor)トランジスタＴｒ１と、ＰＭＯＳ（P-channel Metal-Oxide Semiconductor)トランジスタＴｒ２と、抵抗素子１１，１２と、制御ＩＣ（Integrated Circuit）１３とを含む。
FIG. 4 is a circuit diagram showing an example of the configuration of the
ＮＭＯＳトランジスタＴｒ１と抵抗素子１１とは、この順で正側の電源ノードＮＰとＩＧＢＴ２のゲート電極Ｇとの間に直列に接続される。ＰＭＯＳトランジスタＴｒ２と抵抗素子１２とは、この順で分圧ノードＮＤとＩＧＢＴ２のゲート電極Ｇとの間に直列に接続される。トランジスタＴｒ１，Ｔｒ２は、各々のドレインが電源ノードＮＰおよび分圧ノードＮＤにそれぞれ接続されることによってソースフォロアを構成する。トランジスタＴｒ１，Ｔｒ２のゲート電極は、制御ＩＣ１３の出力ノード１４に接続される。
The NMOS transistor Tr1 and the
制御ＩＣ１３は、電源ノードＮＰおよび分圧ノードＮＤ間の電圧（Ｖｐ−Ｖｄ）の供給を受けて動作し、信号入力ノードＮＳＧから入力された制御信号ＳＧを整形および増幅して出力ノード１４から出力する。出力ノード１４の電位がＨレベル（通常、正側の電源ノードＮＰの電位Ｖｐ）のとき、ＮＭＯＳトランジスタＴｒ１がオン状態になり、ＰＭＯＳトランジスタＴｒ２がオフ状態になる。これによって、ＩＧＢＴ２のゲート電極Ｇと正極側の電源ノードＮＰとが電気的に接続されてＩＧＢＴ２がターンオンする。
The
逆に、出力ノード１４の電位がＬレベル（通常、分圧ノードＮＤの電位Ｖｄ）のとき、ＮＭＯＳトランジスタＴｒ１がオフ状態になり、ＰＭＯＳトランジスタＴｒ２がオン状態になる。これによって、ＩＧＢＴ２のゲート電極Ｇと分圧ノードＮＤとが電気的に接続されてＩＧＢＴ２がターンオフする。
Conversely, when the potential of the
抵抗素子１１，１２の抵抗値は、それぞれＩＧＢＴ２のターンオン、ターンオフ速度が所望の値となるように設定される。
The resistance values of the
さらに、制御ＩＣ１３は、異常時にＩＧＢＴ２を保護する保護回路（図示省略）を含む。たとえば、制御ＩＣ１３は、供給される電源電圧ＶＳが不足のとき、ＩＧＢＴ２の主電流が過大のとき、もしくはＩＧＢＴ２の接合温度が高すぎるときなどに、ＩＧＢＴ２をオフ状態にするとともに、異常状態を知らせるエラー信号を出力する。
Furthermore, the
次に、具体的な電圧波形図に基づいて、駆動部１０の動作についてさらに説明する。
図５は、図４の駆動部１０の動作を示すタイミング図である。図５は上から順に、制御信号ＳＧの電圧波形、トランジスタＴｒ１，Ｔｒ２の開閉状態、およびＩＧＢＴ２のゲート電極Ｇの電位変化を示す。横軸は経過時間である。
Next, the operation of the
FIG. 5 is a timing chart showing the operation of the
なお、以下の説明では、制御信号ＳＧは、その論理レベルがＨレベルのときに、ＩＧＢＴ２をターンオンさせるアクティブ状態であるとして説明するが、制御信号ＳＧの論理レベルとＩＧＢＴ２のオンおよびオフとの対応関係は逆であってもよい。また、以下の説明で、制御信号ＳＧは分圧ノードＮＤの電位Ｖｄを基準電位とする信号であるとする。したがって、制御信号ＳＧがＬレベルのとき、制御信号の電位は分圧ノードＮＤの電位Ｖｄにほぼ等しくなる。
In the following description, it is assumed that the control signal SG is in an active state in which the
図４、図５を参照して、図５の時刻ｔ１で、制御信号ＳＧがＬレベルからＨレベルに切替わると、制御ＩＣ１３は、ＮＭＯＳトランジスタＴｒ１がターンオンし、ＰＭＯＳトランジスタＴｒ２がターンオフするように、出力ノード１４の電位をＨレベルに切り替える。この結果、時刻ｔ１以降、ＩＧＢＴ２のゲート電極Ｇへ正電荷が蓄積し、これに伴なってゲート電極Ｇの電位がＶｄから徐々に増加する。
4 and 5, when the control signal SG is switched from the L level to the H level at time t1 in FIG. 5, the
次の時刻ｔ２で、ＩＧＢＴ２のゲート電極Ｇの電位は電源ノードＮＰの電位Ｖｐに到達する。時刻ｔ１からｔ２の途中（ゲート電圧の波形がフラットな部分）で、ゲート・ソース間電圧がＩＧＢＴ２の閾値電圧を超えたときＩＧＢＴ２はターンオンする。図５のゲート電圧の波形がフラットな部分は、ゲート・コレクタ間容量によるミラー効果によって等価的な入力容量が増大するために生じる。
At the next time t2, the potential of the gate electrode G of the
次の時刻ｔ３で、制御信号ＳＧがＨレベルからＬレベルに切替わると、制御ＩＣ１３は、ＮＭＯＳトランジスタＴｒ１がターンオフし、ＰＭＯＳトランジスタＴｒ２がターンオンするように、出力ノード１４の電位をＬレベルに切り替える。これによって、時刻ｔ３以降、ＩＧＢＴ２のゲート電極Ｇの電荷が放出されるにつれて、ＩＧＢＴ２のゲート電極Ｇの電位はＶｐから徐々に減少する。
When the control signal SG is switched from the H level to the L level at the next time t3, the
時刻ｔ４で、ＩＧＢＴ２のゲート電極Ｇの電位が分圧ノードＮＤの電位Ｖｄに到達する。時刻ｔ３からｔ４の途中（ゲート電圧の波形がフラットな部分）で、ゲート・ソース間電圧がＩＧＢＴ２の閾値電圧以下になったときＩＧＢＴ２はターンオフする。時刻ｔ５以降は、時刻ｔ１以降の波形変化が繰返される。
At time t4, the potential of the gate electrode G of the
以上のとおり、実施の形態１の駆動制御回路１によれば、ＩＧＢＴ２をオン状態にするとき、ゲート・エミッタ間には電源ノードＮＰおよび分圧ノードＮＤ間の電圧（Ｖｐ−Ｖｎ）が印加される。これらのノードＮＰ，ＮＤ間の電圧は、定電圧回路３０によって一定の電圧に保たれるので、直流電源４０から供給された電源電圧ＶＳが変動したとしてもＩＧＢＴ２は安定に動作する。
As described above, according to the
［実施の形態２］
図６は、この発明の実施の形態２によるＩＧＢＴ２の駆動制御回路１Ａの構成を示す回路図である。図６の駆動制御回路１Ａは、図１の実施の形態１の駆動制御回路１を変形したものである。なお、図６に示すように、ＩＧＢＴ２およびフリーホイールダイオード３と、ＩＧＢＴ２の駆動制御回路１ＡとによってＩＰＭ１００Ａが構成される。
[Embodiment 2]
FIG. 6 is a circuit diagram showing a configuration of
図６の駆動制御回路１Ａにおいて、分圧回路２０Ａは、コンデンサ２２と並列に設けられたスイッチＳＷ１をさらに含む点で、図１の分圧回路２０と異なる。スイッチＳＷ１が設けられたことによって、分圧回路２０Ａの分圧比が変更可能になる。なお、この明細書では、分圧比を、電源電圧ＶＳに対する電源ノードＮＰおよび分圧ノードＮＤ間の電圧（Ｖｐ−Ｖｄ）の比として定義する。
6 is different from the
具体的に図６の場合、スイッチＳＷ１が開状態（オフ状態）のとき、分圧比はコンデンサ２１，２２の容量によって決まる値になる。コンデンサ２１，２２の容量をそれぞれＣ１，Ｃ２とすると、分圧比はＣ２／（Ｃ１＋Ｃ２）で与えられる。一方、スイッチＳＷ１が閉状態（オン状態）のとき、分圧ノードＮＤの電位Ｖｄは、電源ノードＮＮの電位Ｖｎに等しくなるので、分圧比は１になる。
Specifically, in the case of FIG. 6, when the switch SW <b> 1 is in an open state (off state), the voltage division ratio becomes a value determined by the capacitances of the
また、駆動制御回路１Ａは、分圧制御部５０をさらに含む点で図１の駆動制御回路１と異なる。分圧制御部５０は、電源ノードＮＰ，ＮＮ間の電圧（電源電圧ＶＳ）をモニタし、モニタした電源電圧ＶＳに応じて分圧回路２０ＡのスイッチＳＷ１の開閉を制御する。この結果、分圧回路２０Ａの分圧比が変化する。
The
図７は、図６の分圧制御部５０の動作を説明するための図である。図７の横軸は電源電圧ＶＳを示し、縦軸はスイッチＳＷ１の開閉状態を示す。
FIG. 7 is a diagram for explaining the operation of the partial
図６、図７を参照して、分圧制御部５０は、電源電圧ＶＳ（＝Ｖｐ−Ｖｎ）が基準電圧Ｖ１を超えたとき、スイッチＳＷ１を開状態（オフ状態）にする。これによって、ＩＧＢＴ２をオン状態にするときに、定電圧回路３０によって安定化された電圧（Ｖｐ−Ｖｄ）がＩＧＢＴ２のゲート・エミッタ間に供給されるので、ＩＧＢＴ２のコレクタ電流が一定に制御される。
Referring to FIGS. 6 and 7, voltage dividing
一方、電源電圧ＶＳが基準電圧Ｖ１以下のとき、分圧制御部５０は、スイッチＳＷ１を閉状態（オン状態）にすることによって分圧比を１まで増加させる。この結果、電源電圧ＶＳに等しい電圧がＩＧＢＴ２のゲート・エミッタ間に供給されるので、ゲート・エミッタ間電圧の不足によるコレクタ電流の低下を回避することができる。
On the other hand, when the power supply voltage VS is equal to or lower than the reference voltage V1, the voltage
実施の形態２の駆動制御回路１Ａのその他の点については、図１に示す実施の形態１の駆動制御回路１と同一であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
Since the other points of the
［実施の形態２の変形例１］
図８は、実施の形態２の変形例１としての分圧回路２０Ｂの構成を示す回路図である。図８を参照して、分圧回路２０Ｂは、正側の電源ノードＮＰと分圧ノードＮＤとの間に直列に接続されたコンデンサ２３Ａ，２３Ｂ，２３Ｃと、分圧ノードＮＤと負側の電源ノードＮＮとの間に直列に接続されたコンデンサ２４Ａ，２４Ｂ，２４Ｃとを含む。分圧回路２０Ｂは、さらに、コンデンサ２４Ａ，２４Ｂ，２４Ｃとそれぞれ並列接続されたスイッチＳＷ２，ＳＷ３，ＳＷ４とを含む。
[
FIG. 8 is a circuit diagram showing a configuration of a voltage dividing circuit 20B as a first modification of the second embodiment. Referring to FIG. 8, voltage dividing circuit 20B includes
図８の場合、分圧制御部５０は、電源ノードＮＰ，ＮＮ間の電圧（電源電圧ＶＳ）をモニタし、モニタした電源電圧ＶＳに応じてスイッチＳＷ２，ＳＷ３，ＳＷ４の開閉を個別に制御する。これによって、分圧回路２０Ｂの分圧比を段階的に増減することができる。したがって、電源電圧ＶＳが減少するにつれて、閉状態（オン状態）のスイッチを増加させるように制御すれば、オン状態でのＩＧＢＴ２のゲート・エミッタ間電圧を安定な領域に維持することが可能になる。
In the case of FIG. 8, the voltage
［実施の形態２の変形例２］
図９は、実施の形態２の変形例２としての分圧回路２０Ｃの構成を示す回路図である。図９を参照して、分圧回路２０Ｃは、電源ノードＮＰ，ＮＮ間に直列に接続されたコンデンサ２５Ａ，２５Ｂ，２５Ｃ，２５Ｄを含む。分圧回路２０Ｃは、さらに、スイッチＳＷ５，ＳＷ６，ＳＷ７（これらを総称してスイッチ部２６と称する）を含む。スイッチＳＷ５は、コンデンサ２５Ａ，２５Ｂの接続ノードと分圧ノードＮＤとの間に接続され、スイッチＳＷ６は、コンデンサ２５Ｂ，２５Ｃの接続ノードと分圧ノードＮＤとの間に接続され、スイッチＳＷ７は、コンデンサ２５Ｃ，２５Ｄの接続ノードと分圧ノードＮＤとの間に接続される。
[
FIG. 9 is a circuit diagram showing a configuration of a voltage dividing circuit 20C as a second modification of the second embodiment. Referring to FIG. 9, voltage dividing circuit 20C includes
図９の場合、分圧制御部５０は、電源ノードＮＰ，ＮＮ間の電圧（電源電圧ＶＳ）をモニタして、電源電圧ＶＳに応じてスイッチ部２６を構成するスイッチＳＷ５，ＳＷ６，ＳＷ７のいずれか１つを選択的に閉状態（オン状態）にする。これによって、変形例１の場合と同様に分圧回路２０Ｃの分圧比を段階的に増減することができる。したがって、電源電圧ＶＳが減少するにつれて、分圧比を増加させるように制御すれば、オン状態でのＩＧＢＴ２のゲート・エミッタ間電圧を安定な領域に維持することが可能になる。
In the case of FIG. 9, the voltage
［実施の形態３］
図１０は、この発明の実施の形態３によるＩＧＢＴ２の駆動制御回路１Ｂの構成を示す回路図である。図１０では、駆動部１０Ａの構成が図１の実施の形態１の駆動部１０と異なる。その他の点については、図１０の駆動制御回路１Ｂの構成は図１の実施の形態１の駆動制御回路１と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。なお、図１０に示すように、ＩＧＢＴ２の駆動制御回路１Ｂと、ＩＧＢＴ２およびフリーホイールダイオード３とによってＩＰＭ１００Ｂが構成される。
[Embodiment 3]
FIG. 10 is a circuit diagram showing a configuration of
駆動部１０Ａは、ＩＧＢＴ２をターンオンするときに、ＩＧＢＴ２のゲート電極Ｇを正側の電源ノードＮＰと電気的に接続する。この点では、図１０の駆動部１０Ａは、図１の駆動部１０と同じである。
The
一方、駆動部１０Ａは、ＩＧＢＴ２をターンオフするときに、ＩＧＢＴ２のゲート電極Ｇを負側の電源ノードＮＮと電気的に接続する。図１の駆動制御回路１Ａの場合は、駆動部１０は、ＩＧＢＴ２のゲート電極Ｇを分圧ノードＮＤと接続していたので、この点で図１０の駆動部１０Ａは、図１の駆動部１０と異なる。
On the other hand, when the
このような構成によって、ＩＧＢＴ２のターンオフ時には、分圧ノードＮＤに接続されたＩＧＢＴ２のエミッタＥの電位Ｖｄよりもゲート電極Ｇの電位が低くなる。すなわち、ゲート・エミッタ間に負電圧（Ｖｄ−Ｖｎ）が印加されることになるので、ターンオフ時にゲート・エミッタ間を０ボルトにする場合のときに比べて閾値電圧との電圧差を大きくすることができる。この結果、ＩＧＢＴ２のオフ状態のときの誤動作に対するノイズマージンが向上し、確実にＩＧＢＴ２をオフさせることができる。たとえば、インバータ回路のように２個のＩＧＢＴを直列接続する場合には、主回路の高圧側と低圧側とがＩＧＢＴを介してショートする危険性を防止できる。
With such a configuration, when the
図１１は、図１０の駆動部１０Ａの構成の一例を示す回路図である。図１１を参照して、駆動部１０Ａは、ＮＰＮ型のバイポーラトランジスタＴｒ３と、ＰＮＰ型のバイポーラトランジスタＴｒ４と，抵抗素子１１，１２と、制御ＩＣ１３と、電流源回路６０とを含む。
FIG. 11 is a circuit diagram showing an example of the configuration of the
トランジスタＴｒ３と抵抗素子１１とは、この順で正側の電源ノードＮＰとＩＧＢＴ２のゲート電極Ｇとの間に直列に接続される。また、トランジスタＴｒ４と抵抗素子１２とは、この順で負側の電源ノードＮＮとＩＧＢＴ２のゲート電極Ｇとの間に直列に接続される。トランジスタＴｒ３，Ｔｒ４は、各々のコレクタが電源ノードＮＰ，ＮＮにそれぞれ接続されることによってエミッタフォロアを構成する。抵抗素子１１，１２の抵抗値は、それぞれＩＧＢＴ２のターンオン、ターンオフ速度が所望の値となるように設定される。
Transistor Tr3 and
図１１のトランジスタＴｒ３，Ｔｒ４は、図４のトランジスタＴｒ１，Ｔｒ２にそれぞれ対応するものである。ただし、図４のトランジスタＴｒ２のドレインは分圧ノードＮＤに接続されていたのに対し、図１１のトランジスタＴｒ４のコレクタは負側の電源ノードＮＮに接続される。この結果、図１１においてＩＧＢＴ２のターンオフする場合に、トランジスタＴｒ３がオフ状態になり、かつ、トランジスタＴｒ４がオン状態になったときに、ＩＧＢＴ２のゲート電極Ｇは負側の電源ノードＮＮと電気的に接続され、ゲート・エミッタ間に負電圧（Ｖｄ−Ｖｎ）を印加することができる。
The transistors Tr3 and Tr4 in FIG. 11 correspond to the transistors Tr1 and Tr2 in FIG. 4, respectively. However, the drain of the transistor Tr2 in FIG. 4 is connected to the voltage dividing node ND, whereas the collector of the transistor Tr4 in FIG. 11 is connected to the negative power supply node NN. As a result, when the
図１１の駆動部１０Ａは、さらに、制御ＩＣ１３の後段に電流源回路６０を含む点で図４の駆動部１０と異なる。まず、電流源回路６０を設けた理由について説明する。
The
図１１において、信号入力ノードＮＳＧに入力された制御信号ＳＧは、分圧ノードＮＤの電位Ｖｄを基準電位とする信号である。また、制御ＩＣ１３は、電源ノードＮＰと分圧ノードＮＤとの間の電圧（Ｖｐ−Ｖｄ）を受けて動作する。したがって、制御ＩＣ１３は、出力ノード１４から出力する信号の電位レベルをＶｐとＶｄの間でしか変化させることができない。この結果、制御ＩＣ１３によって、正側の電源ノードＮＰに接続されたトランジスタＴｒ３をオン状態に駆動することはできるが、負側の電源ノードＮＮに接続されたトランジスタＴｒ４をオン状態に駆動することができない。
In FIG. 11, the control signal SG input to the signal input node NSG is a signal having the potential Vd of the voltage dividing node ND as a reference potential. The
そこで、図１１の駆動部１０Ａでは、電流源回路６０がバイポーラトランジスタＴｒ４の前段に設けられる。電流源回路６０は、制御ＩＣ１３の出力ノード１４から出力された電位がＬレベル（分圧ノードＮＤの電位Ｖｄ）のとき、電流駆動型であるトランジスタＴｒ４のベースと負側の電源ノードＮＮとの間に電流を流すことによってトランジスタＴｒ４を導通状態にする。逆に、制御ＩＣ１３の出力ノード１４から出力された電位がＨレベル（正側の電源ノードＮＰの電位Ｖｐ）のとき、電流源回路６０は、トランジスタＴｒ４のベースと負側の電源ノードＮＮとの間を高抵抗にすることによって、トランジスタＴｒ４を非導通状態にする。
Therefore, in the
次に、電流源回路６０の具体的な構成例について説明する。図１１に示すように、電流源回路６０は、ＰＮＰ型のバイポーラトランジスタ６１，６２，６３と、ＮＰＮ型のバイポーラトランジスタ６４，６５とを含む。
Next, a specific configuration example of the
トランジスタ６１，６３はこの順で電源ノードＮＰと分圧ノードＮＤとの間に直列に接続される。トランジスタ６３のベースは、制御ＩＣ１３の信号出力用の出力ノード１４と接続される。
また、トランジスタ６２，６４はこの順で電源ノードＮＰ，ＮＮ間に直列に接続される。トランジスタ６２のベースはトランジスタ６１のベースおよびコレクタと接続される。すなわち、トランジスタ６１，６２はカレントミラーを構成する。
さらに、トランジスタ６５のコレクタはトランジスタＴｒ４のベースに接続され、トランジスタ６５のエミッタが電源ノードＮＮに接続される。トランジスタ６５のベースは、トランジスタ６４のベースおよびコレクタと接続される。すなわち、トランジスタ６４，６５はカレントミラーを構成する。
Further, the collector of
このような電流源回路６０の構成によって、制御ＩＣ１３の出力ノード１４の電位がＬレベル（分圧ノードＮＤの電位Ｖｄ）になると、トランジスタ６３のコレクタ・エミッタ間に電流が流れる。この電流は、カレントミラーによってコピーされ、最終的にトランジスタＴｒ４のベースにベース電流が流れ、トランジスタＴｒ４がオン状態になる。逆に、制御ＩＣ１３の出力ノード１４の電位がＨレベルになる（正側の電源ノードＮＰの電位Ｖｐ）と、トランジスタ６３のコレクタ電流が０になるので、トランジスタＴｒ４のベース電流も０になり、トランジスタＴｒ４はオフ状態になる。
With such a configuration of the
一方、トランジスタＴｒ３のベースは制御ＩＣ１３の出力ノード１４に直結されている。したがって、トランジスタＴｒ３は出力ノード１４の電位がＨレベル（正側の電源ノードＮＰの電位Ｖｐ）になるとオン状態になり、出力ノード１４の電位がＬレベル（分圧ノードＮＤの電位Ｖｄ）になるとオフ状態になる。このように、トランジスタＴｒ３，Ｔｒ４は、出力ノード１４の電位変化に伴なって相補的に動作する。なお、制御ＩＣ１３の機能については、実施の形態１と同じであるので説明を繰返さない。
On the other hand, the base of the transistor Tr3 is directly connected to the
次に、具体的な電圧波形に基づいて、駆動部１０Ａの動作をさらに説明する。
図１２は、図１１の駆動部１０Ａの動作を示すタイミング図である。図１２は上から順に、制御信号ＳＧの電圧波形、トランジスタＴｒ３，Ｔｒ４の開閉状態、およびＩＧＢＴ２のゲート電極Ｇの電位変化を示す。横軸は経過時間である。
Next, the operation of the
FIG. 12 is a timing chart showing the operation of the
図１１、図１２を参照して、図１２の時刻ｔ１１で、制御信号ＳＧがＬレベルからＨレベルに切替わると、ＮＰＮ型のトランジスタＴｒ３がターンオンし、ＰＮＰ型のトランジスタＴｒ４がターンオフするように、制御ＩＣ１３は、出力ノード１４の電位をＨレベルに切り替える。これによって、時刻ｔ１１以降、ＩＧＢＴ２のゲート電極Ｇの電位は、Ｖｎから徐々に増加する。このとき、ゲート電極Ｇに蓄積された負電荷が放出されることによってゲート電極の電位はＶｄになる。続いて、ゲート電極Ｇには正電荷が蓄積される。
11 and 12, when the control signal SG is switched from the L level to the H level at time t11 in FIG. 12, the NPN transistor Tr3 is turned on and the PNP transistor Tr4 is turned off. The
次の時刻ｔ１２で、ＩＧＢＴ２のゲート電極Ｇの電位は電源ノードＮＰの電位Ｖｐに到達する。時刻ｔ１１からｔ１２の途中（ゲート電圧の波形がフラットな部分）で、ゲート・ソース間電圧がＩＧＢＴ２の閾値電圧を超えるとＩＧＢＴ２はターンオンする。
At the next time t12, the potential of the gate electrode G of the
次の時刻ｔ１３で、制御信号ＳＧがＨレベルからＬレベルに切替わると、制御ＩＣ１３は、ＮＰＮ型のトランジスタＴｒ３がターンオフし、ＰＮＰ型のトランジスタＴｒ４がターンオンするように、出力ノード１４の電位をＬレベルに切り替える。これによって、時刻ｔ１３以降、ＩＧＢＴ２のゲート電極Ｇの電位は、ゲート電極Ｇの正電荷が放出されることによってＶｐから徐々に減少しＶｄになる。続いて、ゲート電極Ｇには負電荷が蓄積される。
When the control signal SG is switched from the H level to the L level at the next time t13, the
次の時刻ｔ１４で、ＩＧＢＴ２のゲート電極Ｇの電位は、負側の電源ノードＮＮの電位Ｖｎに到達する。時刻ｔ１３からｔ１４の途中（ゲート電圧波形がフラットな部分）で、ゲート・ソース間電圧がＩＧＢＴ２の閾値電圧以下になるとＩＧＢＴ２はターンオフする。時刻ｔ１５以降は、時刻ｔ１１以降と同じ手順が繰返される。
At the next time t14, the potential of the gate electrode G of the
［実施の形態３の変形例１］
図１３は、実施の形態３の変形例１としての駆動部１０Ｂの構成を示す回路図である。図１３の駆動部１０Ｂは、信号入力ノードＮＳＧと制御ＩＣ１３との間に設けられたレベルシフト回路１５をさらに含む点で、図１１の駆動部１０Ａと異なる。
[
FIG. 13 is a circuit diagram showing a configuration of a
図１３の駆動部１０Ｂは、信号入力ノードＮＳＧに入力された制御信号ＳＧＡが、負側の電源ノードＮＮの電位Ｖｎを基準電位とする信号である場合に利用される。この場合、レベルシフト回路１５によって、電源ノードＮＮの電位Ｖｎを基準電位とする制御信号ＳＧＡを、分圧ノードＮＤの電位Ｖｎを基準電位とする制御信号ＳＧに変換する必要がある。この結果、制御信号ＳＧＡの電圧レベルを、電源ノードＮＰおよび分圧ノードＮＤ間の電圧（Ｖｐ−Ｖｄ）を受けて動作する制御ＩＣ１３の電圧レベルに適合させることができる。その他の点については、図１３の駆動部１０Ｂは図１１の駆動部１０Ａと同一であるので、同一または相当する部分については同一の参照符号を付して説明を繰返さない。
The
なお、制御ＩＣ１３を、電源ノードＮＰ，ＮＮ間の電源電圧ＶＳ（＝Ｖｐ−Ｖｎ）を受けて動作するように設計変更すると、レベルシフト回路１５および電流源回路６０が不要になる。しかしながら、制御ＩＣ１３で使われる半導体素子の高耐圧化が必要になるので、制御ＩＣ１３の設計変更が大幅なものになる。図１３の変形例のようにレベルシフト回路１５および電流源回路６０を設けることによって、制御ＩＣ１３などのＩＰＭの周辺回路については設計変更をせずにそのまま用いることができるので、メリットが大きい。
Note that if the design of the
［実施の形態３の変形例２］
図１４は、実施の形態３の変形例２としての駆動部１０Ｃの構成を示す回路図である。
[
FIG. 14 is a circuit diagram showing a configuration of a drive unit 10C as a second modification of the third embodiment.
図１４の駆動部１０Ｃは、ＩＧＢＴ２のターンオフ時に負電圧をゲート・エミッタ間に印加可能なように、実施の形態１の駆動部１０を変形したものである。具体的に、図１４の駆動部１０Ｃは、分圧ノードＮＤに代えて負側の電源ノードＮＮに、ＰＭＯＳトランジスタＴｒ２のドレインが接続されている点で、図４の駆動部１０と異なる。
The drive unit 10C of FIG. 14 is a modification of the
さらに、図１４の駆動部１０Ｃは、制御ＩＣ１３の出力ノード１４とトランジスタＴｒ１，Ｔｒ２のゲート電極との間に、レベルシフト回路１６を含む点で、図４の駆動部１０と異なる。既に説明したように、制御ＩＣ１３は、制御信号ＳＧに応じて、出力ノード１４からＨレベルの電位（電源ノードＮＰの電位Ｖｐ）またはＬレベルの電位（分圧ノードＮＤの電位Ｖｄ）を出力する。レベルシフト回路１６は、制御ＩＣの１３の出力ノードの電位に応じて、電源ノードＮＰの電位Ｖｐまたは電源ノードＮＮの電位Ｖｎを出力する。すなわち、レベルシフト回路１６によって、トランジスタＴｒ１，Ｔｒ２のゲートに供給される電位の下限が、分圧ノードＮＤの電位Ｖｄから分電源ノードＮＮの電位Ｖｎにレベル変換される。レベルシフト回路１６からの出力電圧によって、電圧駆動型のＭＯＳトランジスタＴｒ１，Ｔｒ２はオン状態またはオフ状態に切替わる。
Further, the drive unit 10C in FIG. 14 differs from the
その他の点については、図１４の駆動部１０Ｃは、図４の駆動部１０と共通するので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
Since the drive unit 10C in FIG. 14 is the same as the
［実施の形態４］
図１５は、この発明の実施の形態４によるＩＧＢＴ２の駆動制御回路１Ｃの構成を示す回路図である。実施の形態４の駆動制御回路１Ｃは、図１０の実施の形態３の駆動制御回路１Ｂを変形したものである。なお、ＩＧＢＴ２の駆動制御回路１Ｃと、ＩＧＢＴ２およびフリーホイールダイオード３とによってＩＰＭ１００Ｃが構成される。
[Embodiment 4]
FIG. 15 is a circuit diagram showing a configuration of drive control circuit 1C of
図１５の駆動制御回路１Ｃは、ゲート電極Ｇに蓄積された電荷を放電するための放電回路７０をさらに含む点で、図１０の駆動制御回路１Ｂと異なる。放電回路７０は、ＩＧＢＴ２のゲート電極ＧとエミッタＥとの間に設けられる。具体的には、放電回路７０としてＩＧＢＴ２のゲート電極ＧとエミッタＥとの間にスイッチＳＷ８が接続される。ここで、ＩＧＢＴ２のエミッタＥは、分圧ノードＮＤに接続されているので、放電後のゲート電極Ｇの電位は分圧ノードＮＤの電位Ｖｄに等しくなり、ゲート・エミッタ間電圧は０になる。
The drive control circuit 1C of FIG. 15 differs from the
図１５の駆動制御回路１Ｃの駆動部１０Ｄは、さらに、スイッチＳＷ８の開閉のタイミングを制御する機能を有する点で、図１０の駆動制御回路１Ｂの駆動部１０Ａと異なる。以下、駆動部１０Ｄの構成および動作について説明する。
The
図１６は、図１５の駆動部１０Ｄの構成の一例を示す回路図である。図１６の制御ＩＣ１３Ａは、トランジスタＴｒ３，Ｔｒ４のオンおよびオフのタイミングを個別に制御する。さらに、制御ＩＣ１３Ａは、スイッチＳＷ８の開閉のタイミングを制御する。
FIG. 16 is a circuit diagram showing an example of the configuration of the
この制御ため、図１６の制御ＩＣ１３Ａは、出力ノード１４Ａ，１４Ｂ，１４Ｃを個別に有する。出力ノード１４Ａは、トランジスタＴｒ３のオンおよびオフを制御するためにトランジスタＴｒ３のベースに接続される。出力ノード１４Ａは、トランジスタＴｒ４のオンおよびオフを制御するためにトランジスタ６３のベースに接続される。出力ノード１４Ｃからは、スイッチＳＷ８の開閉を制御するための信号が出力される。以上の点で、図１６の制御ＩＣ１３Ａは図１１の制御ＩＣ１３と異なる。
For this control, the
図１７は、図１６の駆動部１０Ｄの動作を示すタイミング図である。図１７は上から順に、制御信号ＳＧの電圧波形、トランジスタＴｒ３，Ｔｒ４の開閉状態、スイッチＳＷ８の開閉状態、およびＩＧＢＴ２のゲート電極Ｇの電位変化を示す。横軸は経過時間である。
FIG. 17 is a timing chart showing the operation of the
図１６、図１７を参照して、図１７の時刻ｔ２１で、制御信号ＳＧがＬレベルからＨレベルに切替わると、制御ＩＣ１３Ａは、まず、ＰＮＰ型のトランジスタＴｒ４をターンオフするために、出力ノード１４Ｂの電位をＨレベルにする。これによって、トランジスタＴｒ３，Ｔｒ４はいずれもオフ状態になる。この状態で、制御ＩＣ１３Ａは、スイッチＳＷ８を閉状態（オン状態）にする。この結果、ゲート電極Ｇに蓄積された負電荷が放電され、ゲート電極Ｇの電位はエミッタＥの電位Ｖｄに戻る。すなわち、ゲート・エミッタ間電圧が０Ｖになる。
16 and 17, when the control signal SG is switched from the L level to the H level at time t21 in FIG. 17, the
ゲート電極Ｇの放電が完了し、ゲート電極Ｇの電位がＶｄになった後の時刻ｔ２２に、制御ＩＣ１３Ａは、スイッチＳＷ８を開状態（オフ状態）にする。さらに、制御ＩＣ１３Ａは、ＮＰＮ型のトランジスタＴｒ３をターンオンするために、出力ノード１４Ａの電位をＨレベルにする。これによって、時刻ｔ２２以降、ＩＧＢＴ２のゲート電極Ｇに正電荷が蓄積され、ゲート電極Ｇの電位はＶｄから徐々に増加する。
At time t22 after the discharge of the gate electrode G is completed and the potential of the gate electrode G becomes Vd, the
次の時刻ｔ２３で、ＩＧＢＴ２のゲート電極Ｇの電位は電源ノードＮＰの電位Ｖｐに到達する。時刻ｔ２２からｔ２３に至る途中（ゲート電圧の波形がフラットな部分）で、ゲート・ソース間電圧がＩＧＢＴ２の閾値電圧を超えたときＩＧＢＴ２はターンオンする。
At the next time t23, the potential of the gate electrode G of the
次の時刻ｔ２４で、制御信号ＳＧがＨレベルからＬレベルに切替わると、制御ＩＣ１３Ａは、トランジスタＴｒ３をターンオフするために、出力ノード１４Ａの電位をＬレベルにする。これによって、トランジスタＴｒ３，Ｔｒ４はいずれもオフ状態になる。この状態で、制御ＩＣ１３Ａは、スイッチＳＷ８を閉状態（オン状態）にする。この結果、ゲート電極Ｇに蓄積された正電荷が放電され、ゲート電極Ｇの電位はエミッタＥの電位Ｖｄに戻る。すなわちゲート・エミッタ間電圧が０Ｖになる。
When the control signal SG is switched from the H level to the L level at the next time t24, the
ゲート電極Ｇの放電が完了し、ゲート電極Ｇの電位がＶｄになった時刻ｔ２５の後の時刻ｔ２６に、制御ＩＣ１３Ａは、スイッチＳＷ８を開状態（オフ状態）にする。さらに、制御ＩＣ１３Ａは、トランジスタＴｒ４をターンオンするために、出力ノード１４Ｂの電位をＬレベルにする。これによって、時刻ｔ２６以降、ゲート電極Ｇに負電荷が蓄積されるにつれて、ＩＧＢＴ２のゲート電極Ｇの電位はさらに減少し、時刻ｔ２７で負側の電源ノードＮＮの電位Ｖｎに到達する。時刻ｔ２４からｔ２５の途中（ゲート電圧の波形がフラットな部分）で、ゲート・エミッタ間電圧がＩＧＢＴ２の閾値電圧以下になるとＩＧＢＴ２はターンオフする。
At time t26 after time t25 when the discharge of the gate electrode G is completed and the potential of the gate electrode G becomes Vd, the
次の時刻ｔ２８で、制御信号ＳＧがＬレベルからＨレベルに切替わった以降の手順は、時刻ｔ２１で既に説明したとおりである。 The procedure after the control signal SG is switched from the L level to the H level at the next time t28 is as already described at the time t21.
このように、実施の形態４の駆動制御回路１Ｃの制御ＩＣ１３Ａは、ＩＧＢＴ２のゲート・エミッタ間電圧を負電圧にして、ＩＧＢＴ２を完全にオフ状態する。その後、制御ＩＣ１３Ａは、ゲート電極Ｇに蓄積された負電荷を放電回路７０によって放電して、ゲート・エミッタ間電圧を０Ｖに戻してから、ＩＧＢＴ２をターンオンするためにゲート・エミッタ間に正電圧を印加する。ターンオフ時も同様に、制御ＩＣ１３Ａは、ゲート電極Ｇに蓄積された正電荷を放電回路７０によって放電して、ゲート・エミッタ間電圧を０Ｖに戻してから、ＩＧＢＴ２を確実にターンオフするためにゲート・エミッタ間に負電圧を印加する。この結果、実施の形態３の駆動制御回路１Ｂに比べると、ＩＧＢＴ２をターンオン、ターンオフさせるのに必要な電力が少なくなる。このため、直流電源４０の小型化および低コスト化が可能になる。
As described above, the
上記の点以外については、図１５の駆動制御回路１Ｃおよび図１６の駆動部１０Ｄの構成は、図１０の駆動制御回路１Ｂおよび図１１の駆動部１０Ａの構成と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
Except for the above points, the configurations of the drive control circuit 1C in FIG. 15 and the
［実施の形態５］
図１８は、この発明の実施の形態５によるＩＧＢＴ２の駆動制御回路１Ｄの構成を示す回路図である。実施の形態５の駆動制御回路１Ｄは、実施の形態２の駆動制御回路１Ａと実施の形態３の駆動制御回路１Ｂを組み合わせたものである。なお、図１８に示すように、ＩＧＢＴ２の駆動制御回路１Ｄと、ＩＧＢＴ２およびフリーホイールダイオード３とによってＩＰＭ１００Ｄが構成される。
[Embodiment 5]
FIG. 18 is a circuit diagram showing a configuration of drive control circuit 1D of
駆動制御回路１Ｄにおいて、分圧回路２０Ａは、コンデンサ２２と並列に設けられたスイッチＳＷ１をさらに含む点で、図１０の駆動制御回路１Ｂの分圧回路２０と異なる。分圧回路２０Ａは、図６の駆動制御回路１Ａの分圧回路２０Ａと同一である。スイッチＳＷ１が設けられたことによって、分圧回路２０Ａの分圧比が変更可能になる。
In the drive control circuit 1D, the
また、駆動制御回路１Ｄは、分圧制御部５０をさらに含む点で図１０の駆動制御回路１Ｂと異なる。分圧制御部５０は、図６の駆動制御回路１Ａの分圧制御部５０と同一である。すなわち、分圧制御部５０は、電源ノードＮＰ，ＮＮ間の電圧（電源電圧ＶＳ）をモニタして、モニタした電源電圧ＶＳに応じて分圧回路２０ＡのスイッチＳＷ１の開閉を制御する。これによって、分圧回路２０Ａの分圧比が変化する。
Further, the drive control circuit 1D is different from the
具体的には、図７の場合と同様に、分圧制御部５０は、電源電圧ＶＳ（＝Ｖｐ−Ｖｎ）が基準電圧Ｖ１を超えたとき、スイッチＳＷ１を開状態（オフ状態）にする。これによって、ＩＧＢＴ２をオン状態にするときに、定電圧回路３０によって安定化された電圧（Ｖｐ−Ｖｄ）がＩＧＢＴ２のゲート・エミッタ間に供給されるので、ＩＧＢＴ２のコレクタ電流が一定値に制御される。
Specifically, as in the case of FIG. 7, when the power supply voltage VS (= Vp−Vn) exceeds the reference voltage V1, the voltage
一方、電源電圧ＶＳが基準電圧Ｖ１以下のとき、分圧制御部５０は、スイッチＳＷ１を閉状態（オン状態）にすることによって分圧比を１まで増加させる。この結果、電源電圧ＶＳに等しい電圧がオン状態のＩＧＢＴ２のゲート・エミッタ間に供給されるので、ゲート・エミッタ間電圧の不足によるコレクタ電流の低下を回避することができる。
On the other hand, when the power supply voltage VS is equal to or lower than the reference voltage V1, the voltage
その他の点については、図１８の駆動制御回路１Ｄは、図１０の駆動制御回路１Ｂと同一であるので、同一または相当する部分については同一の参照符号を付して説明を繰返さない。
In other respects, drive control circuit 1D in FIG. 18 is the same as
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time must be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
１，１Ａ，１Ｂ，１Ｃ，１Ｄ 駆動制御回路、２ ＩＧＢＴ（電力用半導体素子）、３ フリーホイールダイオード、１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ 駆動部、１５，１６ レベルシフト回路、２０，２０Ａ，２０Ｂ，２０Ｃ 分圧回路、２１〜２５ コンデンサ、３０ 定電圧回路、３１，３２ ツェナーダイオード、４０ 直流電源、５０ 分圧制御部、６０ 電流源回路、７０ 放電回路、１００,１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ インテリジェントパワーモジュール（ＩＰＭ）、Ｃ コレクタ、Ｅ エミッタ、Ｇ ゲート電極、１３，１３Ａ 制御ＩＣ１３、ＮＤ 分圧ノード、ＮＮ 電源ノード（電源４０の負極側）、ＮＰ 電源ノード（電源４０の正極側）、ＮＰ 分圧ノード、ＳＧ，ＳＧＡ 制御信号、ＳＷ１〜ＳＷ８ スイッチ、Ｔｒ１ ＮＭＯＳトランジスタ、Ｔｒ２ ＰＭＯＳトランジスタ、Ｔｒ３ ＮＰＮ型バイポーラトランジスタ、Ｔｒ４ ＰＮＰ型バイポーラトランジスタ、Ｖｄ 分割ノードＮＤの電位、Ｖｎ 電源ノードＮＮの電位、Ｖｐ 電源ノードＮＰの電位、ＶＳ 電源電圧。
1, 1A, 1B, 1C, 1D drive control circuit, 2 IGBT (power semiconductor device), 3 free wheel diode, 10, 10A, 10B, 10C, 10D drive unit, 15, 16 level shift circuit, 20, 20A, 20B, 20C voltage divider circuit, 21-25 capacitor, 30 constant voltage circuit, 31, 32 Zener diode, 40 DC power supply, 50 voltage divider control unit, 60 current source circuit, 70 discharge circuit, 100, 100A, 100B, 100C, 100D intelligent power module (IPM), C collector, E emitter, G gate electrode, 13,
Claims (16)
第１および第２の電源ノード間に印加された電源電圧を分圧し、分圧された電源電圧を取出すための分圧ノードを有する分圧回路を備え、
前記分圧ノードは、前記電力用半導体素子の第１の主電極と接続され、
外部から入力された制御信号に応じて、前記電力用半導体素子の制御電極を前記第１の電源ノードに電気的に接続することによって前記電力用半導体素子を導通状態にするか、または、前記電力用半導体素子の制御電極を前記分圧ノードに電気的に接続することによって前記電力用半導体素子を非導通状態にする駆動部と、
前記第１の電源ノードおよび前記分圧ノード間に接続され、前記第１の電源ノードおよび前記分圧ノード間の電圧を一定に保つ定電圧回路とをさらに備える、電力用半導体素子の駆動制御回路。 A drive control circuit for a power semiconductor element in which the first and second main electrodes are in a conductive state or a non-conductive state according to a voltage applied between the control electrode and the first main electrode,
A voltage dividing circuit having a voltage dividing node for dividing a power supply voltage applied between the first and second power supply nodes and taking out the divided power supply voltage;
The voltage dividing node is connected to a first main electrode of the power semiconductor element;
In accordance with a control signal input from the outside, the power semiconductor element is made conductive by electrically connecting the control electrode of the power semiconductor element to the first power supply node, or the power A driving unit that electrically connects a control electrode of the semiconductor element for power to the voltage dividing node, thereby bringing the power semiconductor element into a non-conductive state;
A drive control circuit for a power semiconductor device, further comprising: a constant voltage circuit connected between the first power supply node and the voltage dividing node and maintaining a constant voltage between the first power supply node and the voltage dividing node. .
第１および第２の電源ノード間に印加された電源電圧を分圧し、分圧された電源電圧を取出すための分圧ノードを有する分圧回路を備え、
前記分圧ノードは、前記電力用半導体素子の第１の主電極と接続され、
外部から入力された制御信号に応じて、前記電力用半導体素子の制御電極を前記第１の電源ノードに電気的に接続することによって前記電力用半導体素子を導通状態にするか、または、前記電力用半導体素子の制御電極を前記第２の電源ノードに電気的に接続することによって前記電力用半導体素子を非導通状態にする駆動部と、
前記第１の電源ノードおよび前記分圧ノード間に接続され、前記第１の電源ノードおよび前記分圧ノード間の電圧を一定に保つ定電圧回路とをさらに備える、電力用半導体素子の駆動制御回路。 A drive control circuit for a power semiconductor element in which the first and second main electrodes are in a conductive state or a non-conductive state according to a voltage applied between the control electrode and the first main electrode,
A voltage dividing circuit having a voltage dividing node for dividing a power supply voltage applied between the first and second power supply nodes and taking out the divided power supply voltage;
The voltage dividing node is connected to a first main electrode of the power semiconductor element;
In accordance with a control signal input from the outside, the power semiconductor element is made conductive by electrically connecting the control electrode of the power semiconductor element to the first power supply node, or the power A driving unit that electrically connects a control electrode of the semiconductor element for power to the second power supply node, thereby bringing the power semiconductor element into a non-conductive state;
A drive control circuit for a power semiconductor device, further comprising: a constant voltage circuit connected between the first power supply node and the voltage dividing node and maintaining a constant voltage between the first power supply node and the voltage dividing node. .
前記第１の電源ノードおよび前記分圧ノード間の電圧で動作し、前記制御信号の論理レベルに応じて、前記第１の電源ノードの電位または前記分圧ノードの電位を出力する制御部と、
前記第１の電源ノードと前記電力用半導体素子の制御電極との間に設けられ、前記制御部から前記第１の電源ノードの電位が出力されたとき導通状態になる第１のトランジスタと、
前記第２の電源ノードと前記電力用半導体素子の制御電極との間に設けられた電流駆動型の第２のトランジスタと、
前記制御部から前記分圧ノードの電位が出力されたとき、前記第２のトランジスタの制御電極と前記第２の電源ノードとの間に電流を流すことによって前記第２のトランジスタを導通状態にし、前記制御部から前記第１の電源ノードの電位が出力されたとき、前記第２のトランジスタの制御電極と前記第２の電源ノードとの間を高抵抗にすることによって、前記第２のトランジスタを非導通状態にする電流源回路とを含む、請求項２に記載の電力用半導体素子の駆動制御回路。 The drive unit is
A controller that operates at a voltage between the first power supply node and the voltage dividing node and outputs a potential of the first power supply node or a potential of the voltage dividing node according to a logic level of the control signal;
A first transistor that is provided between the first power supply node and the control electrode of the power semiconductor element, and is turned on when a potential of the first power supply node is output from the control unit;
A current-driven second transistor provided between the second power supply node and a control electrode of the power semiconductor element;
When the potential of the voltage dividing node is output from the control unit, the second transistor is turned on by passing a current between the control electrode of the second transistor and the second power supply node, When the potential of the first power supply node is output from the controller, the second transistor is made to have a high resistance between the control electrode of the second transistor and the second power supply node. The drive control circuit for the power semiconductor element according to claim 2, further comprising a current source circuit that is brought into a non-conductive state.
前記駆動部は、前記制御信号の電位をシフトすることよって、前記制御信号を前記分圧ノードを基準電位とする電圧信号に変換し、変換された前記制御信号を前記制御部に出力するレベルシフト回路をさらに含む、請求項３に記載の電力用半導体素子の駆動制御回路。 The control signal is a voltage signal having a potential of the second power supply node as a reference potential,
The drive unit shifts the potential of the control signal to convert the control signal into a voltage signal having the voltage dividing node as a reference potential, and outputs the converted control signal to the control unit The drive control circuit for a power semiconductor device according to claim 3, further comprising a circuit.
前記第１の電源ノードおよび前記分圧ノード間の電圧で動作し、前記制御信号の論理レベルに応じて、前記第１の電源ノードの電位または前記分圧ノードの電位を出力する制御部と、
前記第１および第２の電源ノード間の電圧で動作し、前記制御部から出力された電位に応じて、前記第１または第２の電源ノードの電位を出力するレベルシフト回路と、
前記第１の電源ノードと前記電力用半導体素子の制御電極との間に設けられ、前記レベルシフト回路から前記第１の電源ノードの電位が出力されたとき導通状態になる第１のトランジスタと、
前記第２の電源ノードと前記電力用半導体素子の制御電極との間に設けられ、前記レベルシフト回路から前記第２の電源ノードの電位が出力されたとき導通状態になる第２のトランジスタとを含む、請求項２に記載の電力用半導体素子の駆動制御回路。 The drive unit is
A controller that operates at a voltage between the first power supply node and the voltage dividing node and outputs a potential of the first power supply node or a potential of the voltage dividing node according to a logic level of the control signal;
A level shift circuit that operates at a voltage between the first and second power supply nodes and outputs the potential of the first or second power supply node according to the potential output from the control unit;
A first transistor which is provided between the first power supply node and the control electrode of the power semiconductor element, and which becomes conductive when the potential of the first power supply node is output from the level shift circuit;
A second transistor which is provided between the second power supply node and the control electrode of the power semiconductor element and becomes conductive when the potential of the second power supply node is output from the level shift circuit; The drive control circuit of the semiconductor element for electric power of Claim 2 containing.
前記第１の電源ノードと前記分圧ノードとの間に設けられた少なくとも１つの第１の容量素子と、
前記第２の電源ノードと前記分圧ノードとの間に設けられた少なくとも１つの第２の容量素子とを含む、請求項１〜７のいずれか１項に記載の電力用半導体素子の駆動制御回路。 The voltage dividing circuit includes:
At least one first capacitive element provided between the first power supply node and the voltage dividing node;
The drive control of the power semiconductor element according to claim 1, comprising at least one second capacitor element provided between the second power supply node and the voltage dividing node. circuit.
前記複数のツェナーダイオードの各々は、ツェナー電圧の温度係数がほぼ０である、請求項９に記載の電力用半導体素子の駆動制御回路。 The constant voltage circuit includes a plurality of Zener diodes connected in series between the first power supply node and the voltage dividing node;
10. The power semiconductor element drive control circuit according to claim 9, wherein each of the plurality of Zener diodes has a temperature coefficient of a Zener voltage of approximately zero.
前記電力用半導体素子の駆動制御回路は、前記電源電圧の大きさに応じて前記分圧回路の分圧比を変更する分圧制御部をさらに備える、請求項１〜１０のいずれか１項に記載の電力用半導体素子の駆動制御回路。 The voltage dividing ratio of the voltage dividing circuit can be changed,
The drive control circuit of the power semiconductor element further includes a voltage dividing control unit that changes a voltage dividing ratio of the voltage dividing circuit according to the magnitude of the power supply voltage. Drive control circuit for power semiconductor elements.
前記分圧制御部は、前記電源電圧が予め定める電圧以下となった場合、前記スイッチを接続する、請求項１２に記載の電力用半導体素子の駆動制御回路。 The voltage dividing circuit includes a switch connected between the voltage dividing node and the second power supply node,
13. The drive control circuit for a power semiconductor element according to claim 12, wherein the voltage dividing control unit connects the switch when the power supply voltage is equal to or lower than a predetermined voltage.
前記電力用半導体素子を駆動する請求項１から１３のいずれか１項に記載の駆動制御回路と、
前記電力用半導体素子と並列に接続されたフリーホイールダイオードとを備えた、インテリジェントパワーモジュール。 A power semiconductor element that switches in response to a control signal;
The drive control circuit according to any one of claims 1 to 13, which drives the power semiconductor element;
An intelligent power module comprising a free wheel diode connected in parallel with the power semiconductor element.
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