JP2010225796A - 半導体装置用テープキャリアの製造方法および半導体装置用テープキャリア - Google Patents

半導体装置用テープキャリアの製造方法および半導体装置用テープキャリア Download PDF

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Abstract

【課題】開口ヘの銅めっき充填を従来よりも高い電流密度で行いつつも、めっき厚さ分布を良好にすることにより、テープキャリアの生産性を向上させ、接続信頼性を高める半導体装置用テープキャリアの製造方法および半導体装置用テープキャリアを提供する。
【解決手段】絶縁フィルムを厚さ方向に貫通する開口を設ける工程と、前記絶縁フィルムの下面に前記開口越しにて前記銅箔を露出させる工程と、前記開口の深さを小とするめっき充填工程と、前記めっき充填工程の後に、導体パターンを形成する工程と、前記導体パターンに表面めっき処理層を形成する工程と、を有する半導体装置用テープキャリアの製造方法であって、前記めっき充填工程時に使用する銅めっき液は硫酸銅系の電解銅めっき液であり、添加剤成分として平滑化剤を含む。
【選択図】 図1

Description

本発明は、半導体素子を外部基板等に接続する際の接続媒体として用いられるテープキャリアの製造方法および半導体装置用テープキャリアに関し、特に、BGA型のパッケージに用いられる半導体装置用テープキャリアの製造方法および半導体装置用テープキャリアに関するものである。
BGA(Ball Grid Array:ボール グリッド アレイ)型のパッケージを用いた半導体装置は、多ピン化及び高密度実装化に適している。BGA型パッケージを表す図4、および半導体装置用テープキャリア102の上面を表す図5ならびにその下面を表す図6に示されるように、特に、リール・トゥ・リールの工法で製造されるテープキャリア102は、形成される導体パターン103のファインピッチ化を達成できる。
具体的には、従来の半導体装置用テープキャリアの製造順序を示す図(断面図)である図7に示されるように、基板となるポリイミドフィルム110上に接着剤層111を設け(図7(a))、この接着剤層111付きポリイミドフィルム110を厚さ方向に貫通するビアホールを112設け(図7(b))、ロール114a,114bにて銅箔113を貼り合わせる(図7(c)(d))。次に、銅箔113をフォトエッチング法により導体パターン115に形成する(図7(e))。そして、導体パターン115にマスキングテープ116を貼り付け、ビアホール112に対して銅めっき117を充填し、ビアホールの深さを小にする(図7(f))。その後、マスキングテープ116を剥がし(図7(g))、ソルダーレジスト119を所定の形状に形成したのち、表面めっき処理層118を設ける(図7(h))。この一連の工程により、半導体装置用テープキャリア120を製造する。
まとめると、厚さ方向に貫通された開口(ビアホール)を有するポリイミドフィルム110上に導体パターン115が形成されたテープキャリア120の上面側において、図4〜図6に示されるように導体パターン103と半導体素子104の電極105とを金線等のボンディングワイヤ106で接続して封止樹脂107でモールドした後、テープキャリア102の下面側において、ビアホール108を介してはんだボール109を導体パターン103と接続して半導体装置101とする構成が挙げられる。この場合、薄型化と小型化、すなわち高密度化が図れる利点がある。
更なる高密度化を推進するためには、上面側の導体パターン103のファインピッチ化のみならず、外部接続端子となる下面側にはんだボール109を搭載するビアホール108のファインピッチ化も進める必要がある。
そのためにはビアホール108の径を小さくする必要があるが、ビアホール108の径を単に小さくしただけでは、はんだボール109と導体パターン103との接合に不具合が生じるおそれがある。
そこで、はんだボール109が搭載されるビアホール108を金属めっき層によって埋め、ビアホール108の深さを小にすることにより、その不具合の解決が図られている(例えば、特許文献1、2参照)。なお、関連技術として、この金属めっき層を施す際に用いられる添加剤の添加量を、添加剤の成分毎に分けて変化させるものが知られている(例えば、特許文献3参照)。
特許3238074号 特許3510219号 特開2001−152398号公報
一方、上述のようにビアホールに対して金属めっきを行う場合、金属めっきを行う際の電流密度について考慮する必要がある。
例えば、前記テープキャリアのうちの一つであるTABテープキャリア等で一般的に行なわれている硫酸銅めっき液系による光沢電気銅めっきの場合、めっき液製造メーカは銅めっき時の電流密度を1〜5A/dm程度とするよう推奨している。
さらに、リール・トゥ・リールで製造するというTABテープの工法上、電極間距離を近接できないなど銅めっき装置の構造にも制約があること、不均一な形状の導体パターンによるめっき厚分布への影響、細い導体パターンにより許容電流が小さくなることなどを考慮すると、結果的にめっき時の電流密度を1〜5A/dmから上昇させることは難しい。
このように電流密度を高くできない場合、リール・トゥ・リール工法では、搬送速度を低くして時間をかけてめっきを行うか、搬送速度を高く維持しつつもめっき槽を長くしてめっきを行う必要がある。後者の場合は設備費用が膨大になるためあまり現実的ではなく、前者が選択されるケースが多い。なお、深さ50μmの開口を、電流密度5A/dmにて銅めっきで埋め込む場合には、およそ45分程度を要す計算となる。
また、上述のように時間をかけて銅めっきを行う場合、通常、ビアホール内の前記銅めっきと導体パターンとは製造方法において異なり、ひいては物性が異なるため、前記銅めっきと導体パターンとの接合について考慮する必要がある。特に、TABテープキャリアで使用する導体パターンの形成用銅箔が電解銅箔であるとき、この接合について考慮する必要がある。
例えば、電解銅箔製造メーカが銅箔を作製する場合、ドラムめっき工法上、対向する電極を近接させることが可能であり、リール・トゥ・リール工法におけるめっき時の電流密度1〜5A/dmに比して、ドラムめっき工法では15〜60A/dm程度の高電流密度での稼動を達成している。例えば、厚さ50μmの電解銅箔を、電流密度60A/dmにて形成する場合には、およそ4分程度を要す計算となる。
このため、TABテープ製造工程において使用される銅箔と、TABテープ製造工程において施される銅めっきとではめっき電流密度が異なることになり、金属としては同じ銅を用いていながらも、結晶配向等の物性が異なった状態となっている。
このように銅箔と銅めっきとで結晶配向等の物性が異なる半導体装置においては、折り曲げ等の機械的なストレスや過度な環境負荷(温度、湿度等)がかかった場合を想定して、銅箔と銅めっきとの間の接合を強化することが望まれる。
また、このように電流密度を高くすると、ビアホール内のめっき厚さにばらつきが生じ、ビアホール内のめっきの平坦性、すなわちめっき厚分布に影響を与える可能性がある。このめっき厚分布はめっき条件によっても変わるが、特に電流密度による影響が大きい。よって、めっき厚さの違いによる電流密度の違いを抑制し、半導体装置の接続信頼性をより高めることが望まれている。
一般的には低い電流密度で時間をかけてめっきを行なうことで、めっき厚分布は良好になる。ところが、めっきの金属種と目標とするめっき厚さが同じであれば、電流密度とめっき所要時間は反比例の関係にある。つまり、めっき厚分布を良好にするために電流密度を低くすれば、めっきの所要時間が長くなり生産性が低下する。特にTABテープに用いられるようなリール・トゥ・リール式の生産方式の場合、めっき工程においてTABテープ搬送速度を遅くしなければならず、生産性にダイレクトに影響を及ばす。
上記の生産性低下の問題を解決するためには、電流密度を低くせずにそのままの値で維持しためっき方法でなければならない。このめっき方法に対しては、例えば、遮蔽板を用いた電流遮蔽技術を利用する場合が多い。
確かに、遮蔽板による電流遮蔽技術はめっき厚分布の改善に有効な手段であるが、広幅や多列取りなどのテープ状製品の品種や、要求されるめっき厚規格範囲に応じて、更なる調整・対応が必要となる。
例えば、絶縁フィルムの導体パターン部が広幅、大面積になるほど、めっき厚分布を良好にすることは難しく、めっき厚均一化のための遮蔽板による電流遮蔽技術の難易度は高くなる。
また、絶縁フィルムが多列取りの場合、遮蔽板の開口の内側には遮蔽部材が無く、遮蔽部材が無い部分においては各列間の導体部の端部に電流が集中し、この付近のめっき厚が厚くなるおそれがある。
さらに、要求されるめっき厚規格範囲に応じて調整・対応をする度に、めっき槽内の遮蔽板をそっくり交換することは非常に手間が掛かり、結果として電流密度を下げるなどの対応になってしまう場合が多いのが現状である。
本発明の目的は、開口ヘの銅めっき充填を従来よりも高い電流密度で行いつつも、めっき厚さ分布を良好にすることにより、テープキャリアの生産性を向上させ、接続信頼性を高める半導体装置用テープキャリアの製造方法および半導体装置用テープキャリアを提供することである。
本発明の第一の態様は、絶縁フィルムを厚さ方向に貫通する開口を設ける工程と、前記絶縁フィルムの上面に銅箔を貼り合わせることにより、前記絶縁フィルムの下面に前記開口越しにて前記銅箔を露出させる工程と、前記銅箔の上面にマスキングを施した後に、前記銅箔の下面における前記開口越しに露出した部分に対して銅めっきを行うことにより、前記開口の深さを小とするめっき充填工程と、前記めっき充填工程の後に、前記マスキングが除去された銅箔の上面側からフォトエッチングすることにより、導体パターンを形成する工程と、前記導体パターン上に表面めっき処理層を形成する工程と、を有する半導体装置用テープキャリアの製造方法であって、前記めっき充填工程時に使用する銅めっき液は硫酸銅系の電解銅めっき液であり、添加剤成分として平滑化剤を含むことを特徴とする。
本発明の第二の態様は、第一の態様に記載の発明において、前記添加剤成分として、さらに界面活性剤および/または光沢剤を含むことを特徴とする。
本発明の第三の態様は、第一または第二の態様に記載の発明において、前記めっき充填工程は電解めっき方式で行われ、前記めっき充填工程時の電流密度は15〜60A/dmであることを特徴とする。
本発明の第四の態様は、第一ないし第三のいずれかの態様に記載の発明において、前記
めっき充填工程をリール・トゥ・リール方式で行い、前記リール・トゥ・リール方式にて使用する銅めっき槽を1槽とし、前記銅めっき槽における銅めっき液の噴流圧力を0.1MPa以上とし、前記めっき充填工程の前処理として、前記銅箔の下面における前記開口越しに露出した部分の防錆皮膜を化学研摩液により除去することを特徴とする。
本発明の第五の態様は、第一ないし第四のいずれかの態様に記載の発明において、前記銅箔は電解銅箔であることを特徴とする。
本発明の第六の態様は、絶縁フィルムの上面には導体パターンが形成され、前記導体パターンの下面の少なくとも一部が露出するように、絶縁フィルムには開口が設けられ、前記開口の深さを小とするように、前記開口には銅めっきが施された半導体装置用テープキャリアであって、前記銅めっきのめっき厚さ分布が±25%未満であることを特徴とする半導体装置用テープキャリアである。
本発明によれば、開口ヘの銅めっき充填を従来よりも高い電流密度で行いつつも、めっき厚さ分布を良好にすることにより、テープキャリアの生産性を向上させ、接続信頼性を高める半導体装置用テープキャリアの製造方法および半導体装置用テープキャリアを提供することができる。
本発明の一実施形態における半導体装置用テープキャリアの製造順序を示す断面図である。 本発明の一実施形態におけるめっき充填工程に用いられる銅めっき装置の概略平面図である。 本実施例及び比較例における評価結果を示す図である。 BGA型パッケージを示す断面図である。 テープキャリアの1単位分を上面側から見た場合の説明図である。 テープキャリアの1単位分を下面側から見た場合の説明図である。 従来の半導体装置用テープキャリアの製造順序を示す断面図である。
本発明者らは、開口ヘの銅めっき充填を従来よりも高い電流密度で行いつつも、そのめっき厚さ分布を良好にできる半導体装置用テープキャリアの製造方法および半導体装置用テープキャリアについて種々検討した。
その結果、発明者らは、銅めっき充填において、添加剤成分として平滑化剤が加えられた硫酸銅系電解銅めっき液を用い、しかも開口ヘの銅めっき充填を行った後に導体パターンを形成することによって、従来よりも高い電流密度で行いつつも、めっき厚さ分布を良好とすることができることを見出した。
以下に、本発明の一実施形態に係る半導体装置用テープキャリアの製造方法について説明する。
図1は、本発明の一実施形態における半導体装置用テープキャリアの製造順序を示す断面図である。
本発明の一実施形態に係る半導体装置用テープキャリアの製造においては、まず、絶縁フィルム21上に接着剤層22を設ける(図1(a))。
前記絶縁フィルム21は、絶縁性を有するものであればよく、例えばポリイミドフィルムが挙げられる。その外形は、基板として使用できるものならばどのような形状でもよく、例えば長尺の矩形形状が挙げられる。
前記接着剤層22は、後述する銅箔24と前記絶縁フィルム21との間に位置し、前記接着剤層22を介して銅箔24と前記絶縁フィルム21を接着できるものであればよく、例えばエポキシ樹脂系接着剤層が挙げられる。
次に、この接着剤層22付きポリイミドフィルム21に、厚さ方向に貫通するビアホール23(以降、開口23ともいう)を、金型パンチにより設ける(図1(b))。
その後、前記絶縁フィルム21の上面側に前記銅箔24を貼り合わせる(図1(c)(d))。この貼り合わせは、前記接着剤層22を介して行われ、ロール25a,25bを用いたラミネート法が用いられる。
このように、前記絶縁フィルム21の上面に銅箔24を貼り合わせることにより、前記絶縁フィルム21の下面に前記開口23越しにて前記銅箔24を露出させる。
上述のように設けられた前記開口23は、前記絶縁フィルム21の上面側を銅箔24で塞がれた形状のはんだボール搭載用ビアホールとなる。
なお、前記銅箔24は電解銅箔であることが好ましい。前記銅箔24を形成する際の電流密度と、後述する銅充填めっき27(以降、銅めっきともいう)を形成する際の電流密度との差を小さくすることにより、結晶配向等の物性に相違が生ずるのを抑制でき、銅箔24と銅めっき27との間の接合を強化することができるためである。
この後、リール・トゥ・リール方式の銅めっき装置において、前記銅箔24の上面に微粘着のテープ26でマスキングを施した後に、前記銅箔24の下面における前記開口23越しに露出した部分に対して銅めっき27を行い、前記開口23を充填し、前記開口23の深さを小とする(図1(e))(以降、この工程をめっき充填工程ともいう)。なお、本実施形態では銅めっきを行っているが、他の適切な金属においても代替可能である。
従来では通常、めっき充填工程前に、導体パターンの形成が行われている。それに対して本実施形態では、前記めっき充填工程後に、マスキングテープ26を剥がし(図1(f))、フォトエッチング法により導体パターン28を形成している(図1(g))。
本実施形態のように導体パターン28の形成前に銅めっき27を施す場合と、図7に示される従来技術のように導体パターン115の形成後に銅めっき117を施す場合とでは、銅めっき時の銅箔24の断面積が異なる。上述の通り、銅箔24の下面における前記開口23越しに露出した部分に対して銅めっき27が施されるが、導体パターン28形成前に銅めっきを行う場合の方が、エッチングを未だ行っていない分、銅めっき27が施される銅箔24の断面積が大きい。銅箔24の断面積が大きいことにより、めっき充填工程における許容電流が高くなり、結果的に高い電流密度でのめっきに有利な条件となる。
本実施形態においては、導体パターン28形成前に銅めっきを行うとともに、前記めっき充填工程時に使用する銅めっき液には硫酸銅系の電解銅めっき液を用いる。
それに加えて本実施形態においては、前記銅めっき液への添加剤成分として平滑化剤を含む。前記平滑化剤は平滑化作用のあるものであればよく、開口23に銅めっき27を施した際に、充填された銅めっき27において高い平坦性が得られるものであればよい。
このように前記銅めっき液への添加剤成分として平滑化剤を含ませ、将来的にはんだボールにて埋められる開口の銅めっき27部分を平坦化することにより、上述のように高い電流密度で銅めっき27を施しながらも、銅めっき27部分のめっき厚分布を良好にすることができる。
さらに、銅めっき液への添加剤成分として平滑化剤の他に、界面活性剤および/または光沢剤を含んでいるのが好ましい。前記界面活性剤により、電位に対する金属の析出を抑
制することで安定しためっきとすることができ、さらには濡れ性の改善を促すためである。また、前記光沢剤により、析出する結晶を各々緻密にすることで銅めっき27がマクロ的に平滑になり、銅めっき27表面の光沢性が向上するためである。
前記界面活性剤としては、例えばPEGやPPGが挙げられる。また、前記光沢剤としては、例えばSPSが挙げられる。
また、前記めっき充填工程は電解めっき方式で行われ、その際の電流密度は15〜60A/dmとすることが好ましい。上述の通り、本実施形態では従来よりも高い電流密度での開口23ヘの銅めっき27の充填が可能となるため、電解めっき方式を用いる場合、めっき充填工程にかける時間を短縮することができ、テープキャリアの生産性を向上させることができるためである。また、電解銅箔作成時の電流密度と近い電流密度を選択できるため、電解銅箔と同等の物性(例えば結晶配向等)とすることができ、銅箔とめっきとの界面の接合信頼性が向上する。
また、前記銅めっき27のめっき厚さ分布は±25%未満とすることが好ましい。めっき厚さ分布がこの範囲を外れると、以降の工程で搭載されるはんだボールの接合不良が生じる虞があり、また、接合されたとしても当該BGAパッケージのはんだボールの高さにばらつきが生じる虞があるためである。
なお、前記めっき厚さ分布は、前記銅めっき27の測定点を2000点としてめっき厚を測定し、その標準偏差(σ)を求め、目標値3σがおおよその分布範囲を表すとみなし、3σ÷目標値<25%となるものである。
最後に、導体パターン28上面および側面にニッケル、金の順で表面めっき処理層29としての最終めっきを施す(図1(h))。この一連の工程により、半導体装置用テープキャリア31を製造する。
なお、前記表面めっき処理層29は接合方式に応じて、スズ、はんだ等、別の金属めっきを選択してもよい。また、前記表面めっき処理層29を設ける際に、絶縁層としてソルダーレジスト30を所定の形状に設けてもよい。
ここで、本発明の一実施形態に係る半導体装置用テープキャリアの製造工程内のめっき充填工程について詳細を説明する。
図2は、本発明の一実施形態におけるめっき充填工程に用いられる銅めっき装置の概略平面図である。
図2に示されるように、前記絶縁フィルム21の上面に銅箔24を貼り合わせている図1(d)の状態のテープキャリア32は、巻き出し部33においてリール34から巻き出されるリール・トゥ・リール方式にて行うのが好ましい。
次に、前側給電ロール(カソード側)35にテープキャリア32の銅箔24上面を接触させた後、マスキングテープ貼付装置36によって微粘着のマスキングテープをテープキャリア32の銅箔24上面に貼り合わせる。
めっき充填工程の前処理として、酸性脱脂槽37にてテープキャリア32を洗浄し、その後、酸洗槽38にて過酸化水素−硫酸系の化学研摩液で開口23内の銅箔24面をエッチングする。このように、前記銅箔24の下面における前記開口23越しに露出した部分の防錆皮膜を化学研摩液により除去するのが好ましい。前記銅箔24の下面における前記開口23越しに露出した部分は通常、防錆皮膜としてニッケル、亜鉛等の異種金属が付着している。この状況下において、異種金属の混入による接合信頼性の低下を防ぐ目的から、この防錆皮膜層は銅めっきの前処理において化学研摩液で除去しておく必要があるためである。
なお、図2には図示していないけれども、槽間においてテープキャリア32の水洗処理を行っている。以降の工程においても、同様の処理を行っている。
そして、テープキャリア32に対してめっき充填工程の前処理を行った後、銅めっき槽39を通過させる。
前記銅めっき槽39は、銅めっき装置において多段槽ではなく1槽のみ設けられているのが好ましい。多段槽とする場合、槽を移動する際に銅めっきを中断することになるため、銅めっきが多段の層となるように形成されてしまい、結果的に脆い界面が形成されてしまうためである。
前記銅めっき槽39には硫酸銅からなる銅めっき液41が満たされており、さらにその内部には不溶性の電極(アノード側)40が配置されている。さらに、本実施形態では、噴流攪拌を行うための噴流ノズル42が配置されている。噴流ノズル42が設けられていなくとも、銅めっき槽39内においては攪拌が行われ、さらにテープキャリア32自身が搬送されることにより若干の攪拌状態となっているが、これに加え、銅めっき液の攪拌状態をさらに強力にすることができ、ひいては電流密度向上に有利となるようにするためである。なお、噴流ノズル42の噴流圧力は0.lMPa以上とするのが好ましい。これにより、めっき部近傍の攪拌を良好に行うことができ、従来に比べて高い電流密度においても銅イオンの供給が円滑に行なわれるためである。
まとめると、この銅めっき槽39内では、不溶性の電極(アノード側)40によって電界をかけながら、噴流ノズル42によって銅めっき液41をテープキャリア32に噴流させる。
これにより、テープキャリア32が銅めっき槽39を通過する際、前記銅箔24の下面における前記開口23越しに露出した部分に対して銅めっき27を施す。なお、銅箔24の他の部分については、そもそも銅箔24が露出していないため、または、マスキングテープ26によりマスキングが施されているため、銅めっき27は施されない。
銅めっき槽39通過後、後洗浄槽43で銅めっき液41を洗い流す。そして、マスキングテープ剥離装置44によりマスキングテープ26を剥離し、後側給電ロール(カソード側)45に銅箔24の上面を接触させる。
さらに後水洗浄槽46で水洗浄後、乾燥槽47で乾燥して巻き取り部48でリール49に巻き取られる。
上述の通り、本実施形態によれば、開口ヘの銅めっき充填を従来よりも高い電流密度で行いつつも、めっき厚さ分布を良好にすることにより、テープキャリアの生産性を向上させ、接続信頼性を高めることができる。本実施形態によって製造された半導体装置用テープキャリアは、半導体装置、特に、ファインピッチのBGA型パッケージ(F−BGA)に好適である。
以下に、本発明の実施例を、図1を用いて説明する。
(実施例1)
まず、基板となるポリイミドフィルム21(ユーピレックスS:厚さ50μm)上に接着剤層22(巴川X:厚さ12μm)を設け(図1(a))、この接着剤層22付きポリイミドフィルム21を厚さ方向に貫通するビアホール23(φ280μm)を設け(図1(b))、ロール25a,25bにて銅箔24(VLP箔:厚さ18μm)を貼り合わせた(図1(c)(d))。
そして、銅箔24にマスキングテープ26を貼り付け、ビアホール23に対して銅めっき27を、40μm充填した(図1(e))。
前記銅めっき27には硫酸銅系の電解銅めっき液を使用した。さらに、添加剤成分として公知の平滑化剤(荏原ユージライト製:CU−BRITE TH−RIII−C)、界面
活性剤(荏原ユージライト製:CU−BRITE TH−RIII−A)および光沢剤(荏
原ユージライト製:CU−BRITE TH−RIII−B)をメーカ推奨の添加量で、前
記電解銅めっき液に添加した。
また、このとき、銅めっき液の噴流圧力を0.1MPaとし、銅めっき時の電流密度は15A/dmとした。
めっき充填工程の後、マスキングテープ26を剥がし(図1(f))、銅箔24をフォトエッチングすることにより導体パターン28に形成した(図1(g))。
最後に、絶縁性を有するソルダーレジスト30を所定の形状に形成したのち、金とニッケルからなる表面めっき処理層29を設けた(図1(h))。この一連の工程により、本実施例における半導体装置用テープキャリア31を作製した。
(実施例2〜3)
実施例2においては、銅めっき時の電流密度を30A/dmとした以外は、実施例1と同様に半導体装置用テープキャリア31を作製した。
実施例3においては、銅めっき時の電流密度を60A/dmとした以外は、実施例1と同様に半導体装置用テープキャリア31を作製した。
(比較例1〜3)
図7に示すように、比較例1においては、めっき充填工程の前に導体パターン115を形成し、その後でめっき充填工程を行い、銅めっき時の電流密度を30A/dmとした以外は、実施例1と同様に半導体装置用テープキャリア120を作製した。
比較例2においては、平滑化剤を加えず、銅めっき時の電流密度を30A/dmとした以外は、実施例1と同様に半導体装置用テープキャリア120を作製した。
比較例3においては、めっき充填工程の前に導体パターン115を形成し、その後でめっき充填工程を行い、平滑化剤を加えず、銅めっき時の電流密度を5A/dmとし、銅めっき液の噴流を行わない以外は、実施例1と同様に半導体装置用テープキャリア120を作製した。
以上のようにして作製した実施例および比較例の試料について、めっき所要時間、めっき外観と電流効率、めっき厚さ分布、および接続信頼性を評価した。その結果を図3に示す。
なお、前記電流効率は、めっき電流と、めっき時間と、めっき充填工程前後における試料の重量差すなわちめっき析出量とから算出した。具体的には、めっき析出量が理論析出量であれば電流効率100%として、電流効率を算出した。
また、前記めっき厚さ分布は、前記銅めっき27の測定点を2000点としてめっき厚を測定し、その標準偏差(σ)を求め、目標値3σがおおよその分布範囲を表すとみなし、3σ÷目標値<25%となるものである。
また、前記接続信頼性は、温度サイクル試験後における銅箔24と銅めっき27との間のクラック発生の有無から判断した。この温度サイクル試験は、低温側を−65℃、高温側を150℃とし、各設定温度のホールド時間を30分とし、100サイクルを行った。
評価結果を示す図3より、実施例1〜3では、比較例に比べて高電流密度化が可能となり、めっきの所要時間は従来の1/3〜1/12に短縮できた。また、めっき外観および電流効率は正常であり、銅箔24と銅めっき27との間のクラックの発生も確認できなかった。また、銅めっきのめっき厚さ分布が±25%未満であり、比較例よりも優れた平坦性を有していることが明らかとなった。
比較例1では、めっき異常(ヤケめっき)が発生した。実施例2と同じ電流密度である
ものの、導体パターン115作製後に銅めっき117を施したため、許容電流値が小さくなったことが原因と推定される。
比較例2では、めっき厚分布が悪くなった。平滑化剤が無い状態で電流密度のみを高くしたため、めっき厚分布が悪くなったと推定される。
比較例3では、めっき外観および電流効率は正常であるが、めっき時間が本実施例に比べて長時間を要すこと、銅箔113と銅めっき117との間のクラックが発生頻度5%の割合で発生したことから、本実施例と比較して劣っていると判断した。
21 絶縁フィルム
22 接着剤層
23 開口
24 銅箔
25 ロール
26 マスキングテープ
27 銅めっき
28 導体パターン
29 表面めっき処理層
30 ソルダーレジスト
31 半導体装置用テープキャリア
32 テープキャリア
33 巻き出し部
34 リール
35 前側給電ロール(カソード)
36 マスキングテープ貼付装置
37 酸性脱脂槽
38 酸洗槽
39 銅めっき槽
40 不溶性電極(アノード)
41 銅めっき液
42 めっき液噴流ノズル
43 後洗浄槽
44 マスキングテープ剥離装置
45 後側給電ロール(カソード)
46 後水洗浄槽
47 乾燥槽
48 巻き取り部
49 リール
101 半導体装置
102 テープキャリア
103 導体パターン
104 半導体素子
105 電極
106 ボンディングワイヤ
107 封止樹脂
108 ビアホール
109 はんだボール
110 ポリイミドフィルム
111 接着剤層
112 開口
113 銅箔
114 ロール
115 導体パターン
116 マスキングテープ
117 銅めっき
118 表面めっき処理層
119 ソルダーレジスト
120 半導体装置用テープキャリア

Claims (6)

  1. 絶縁フィルムを厚さ方向に貫通する開口を設ける工程と、
    前記絶縁フィルムの上面に銅箔を貼り合わせることにより、前記絶縁フィルムの下面に前記開口越しにて前記銅箔を露出させる工程と、
    前記銅箔の上面にマスキングを施した後に、前記銅箔の下面における前記開口越しに露出した部分に対して銅めっきを行うことにより、前記開口の深さを小とするめっき充填工程と、
    前記めっき充填工程の後に、前記マスキングが除去された銅箔の上面側からフォトエッチングすることにより、導体パターンを形成する工程と、
    前記導体パターンに表面めっき処理層を形成する工程と、
    を有する半導体装置用テープキャリアの製造方法であって、
    前記めっき充填工程時に使用する銅めっき液は硫酸銅系の電解銅めっき液であり、添加剤成分として平滑化剤を含むことを特徴とする半導体装置用テープキャリアの製造方法。
  2. 前記添加剤成分として、さらに界面活性剤および/または光沢剤を含むことを特徴とする請求項1に記載の半導体装置用テープキャリアの製造方法。
  3. 前記めっき充填工程は電解めっき方式で行われ、前記めっき充填工程時の電流密度は15〜60A/dmであることを特徴とする請求項1または2に記載の半導体装置用テープキャリアの製造方法。
  4. 前記めっき充填工程をリール・トゥ・リール方式で行い、
    前記リール・トゥ・リール方式にて使用する銅めっき槽を1槽とし、
    前記銅めっき槽における銅めっき液の噴流圧力を0.1MPa以上とし、
    前記めっき充填工程の前処理として、前記銅箔の下面における前記開口越しに露出した部分の防錆皮膜を化学研摩液により除去する
    ことを特徴とする請求項1ないし3のいずれかに記載の半導体装置用テープキャリアの製造方法。
  5. 前記銅箔は電解銅箔であることを特徴とする請求項1ないし4のいずれかに記載の半導体装置用テープキャリアの製造方法。
  6. 絶縁フィルムの上面には導体パターンが形成され、
    前記導体パターンの下面の少なくとも一部が露出するように、絶縁フィルムには開口が設けられ、
    前記開口の深さを小とするように、前記開口には銅めっきが施された半導体装置用テープキャリアであって、
    前記銅めっきのめっき厚さ分布が±25%未満であることを特徴とする半導体装置用テープキャリア。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09111493A (ja) * 1995-10-13 1997-04-28 Ideya:Kk 帯状部材のめっき装置
JP2001189349A (ja) * 1999-12-27 2001-07-10 Nippon Steel Chem Co Ltd Tabテープの製造方法
JP2006120858A (ja) * 2004-10-21 2006-05-11 Hitachi Cable Ltd 半導体装置用両面配線テープキャリアおよびその製造方法
JP2007150099A (ja) * 2005-11-29 2007-06-14 Hitachi Cable Ltd 配線基板及びその製造方法並びに配線基板を用いた電子部品の製造方法及びその装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09111493A (ja) * 1995-10-13 1997-04-28 Ideya:Kk 帯状部材のめっき装置
JP2001189349A (ja) * 1999-12-27 2001-07-10 Nippon Steel Chem Co Ltd Tabテープの製造方法
JP2006120858A (ja) * 2004-10-21 2006-05-11 Hitachi Cable Ltd 半導体装置用両面配線テープキャリアおよびその製造方法
JP2007150099A (ja) * 2005-11-29 2007-06-14 Hitachi Cable Ltd 配線基板及びその製造方法並びに配線基板を用いた電子部品の製造方法及びその装置

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