JP2010225773A - 強誘電体キャパシタおよび半導体記憶装置 - Google Patents

Abstract

【課題】熱的に安定な上部電極を有する強誘電体キャパシタおよびその強誘電体キャパシタを用いた半導体記憶装置を提供する。
【解決手段】強誘電体キャパシタ１は、下部電極１１と、強誘電体膜１２と、上部電極１３とを備える。強誘電体キャパシタ１の上部電極１３の材料をＳｒ（Ｒｕ_ｘＩｒ_ｙ）Ｏ_３とする。Ｉｒイオンは揮発性が低いため、熱的に安定な上部電極１３を形成することができる。その結果、半導体記憶装置を製造する際の高温加工のでも上部電極１３が劣化することがない。また、本実施形態では、Ｓｒ（Ｒｕ_ｘＩｒ_ｙ）Ｏ_３のＲｕの組成比ｘをＩｒの組成比よりも大きくするため、ＰＺＴからなる強誘電体膜１２上に界面の整合性を保って上部電極１３を形成できる。以上により、半導体記憶装置の歩留まりを高くすることができる。
【選択図】図１

Description

本発明は、強誘電体膜にＰＺＴを用いた強誘電体キャパシタおよび強誘電体キャパシタを用いた半導体記憶装置に関する。

低消費電力かつ高速動作が可能な不揮発性半導体記憶装置として、強誘電体キャパシタを用いた強誘電体メモリが注目されている。強誘電体キャパシタに用いられる強誘電体材料としては、Ｐｂ（Ｚｒ_ｍＴｉ_ｎ）Ｏ_３（ｍ＋ｎ＝１、ｍ，ｎ≧０、ジルコン酸チタン酸鉛、以下ＰＺＴ）や、Ｂｉ_４Ｔｉ_３Ｏ_１２（チタン酸ビスマス），ＳｒＢｉ_２Ｔａ_２Ｏ_９（タンタル酸ストロンチウムビスマス、以下ＳＢＴ）等が知られている。その中でも、残留分極が大きいＰＺＴが多く用いられている。

強誘電体膜にＰＺＴを用いる場合、上部電極にはＳｒＲｕＯ_３（ルテニウム酸ストロンチウム）が用いられてきた（例えば、特許文献１）。ＳｒＲｕＯ_３は、ＰＺＴと同じペロブスカイト型構造であり、ＰＺＴとの界面の接合性に優れているためである。

しかしながら、ＳｒＲｕＯ_３は強誘電体メモリを作製する際の高温加工時に、Ｒｕイオンの揮発により劣化するという問題がある。ＳｒＲｕＯ_３が劣化すると、上部電極の電極面積が小さくなり、強誘電体キャパシタに蓄えられる電荷が少なくなる。その結果、メモリに記憶されるハイ電位とロウ電位の電位差を十分大きくすることができず、データの識別が困難になって強誘電体メモリが誤動作するおそれがある。

特開２００８−２５１９０７号公報

本発明は、強誘電体膜との接合性に優れて、熱的にも安定な上部電極を有する強誘電体キャパシタおよびその強誘電体キャパシタを用いた半導体記憶装置を提供するものである。

本発明の一態様によれば、下部電極と、前記下部電極上に形成され、Ｐｂ（Ｚｒ_ｍＴｉ_ｎ）Ｏ_３（ｍ＋ｎ＝１、ｍ，ｎ≧０）からなる強誘電体膜と、前記強誘電体膜上に形成され、Ｓｒ（Ｒｕ_ｘＩｒ_ｙ）Ｏ_３（ｘ＋ｙ＝１、ｘ，ｙ＞０）からなる第１の膜を有する上部電極と、を備えることを特徴とする強誘電体キャパシタが提供される。

本発明によれば、強誘電体膜との接合性に優れて、熱的にも安定な上部電極を有する強誘電体キャパシタおよびその強誘電体キャパシタを用いた半導体記憶装置が得られる。

本発明の第１の実施形態に係る強誘電体キャパシタ１の構造を示す断面図。 図１に示す強誘電体キャパシタ１を用いた半導体記憶装置の構造を示す断面図。 本発明の第２の実施形態に係る強誘電体キャパシタ１ａの構造を示す断面図。 本発明の第３の実施形態に係る強誘電体キャパシタ１ｂの構造を示す断面図。 本発明の第３の実施形態に係る強誘電体キャパシタ１ｃの構造を示す断面図。 図４の強誘電体キャパシタ１ｂの変形例である強誘電体キャパシタ１ｄの構造を示す断面図。

以下、本発明に係る強誘電体キャパシタおよび半導体記憶装置の実施形態について、図面を参照しながら具体的に説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る強誘電体キャパシタ１の構造を示す断面図である。図１の強誘電体キャパシタ１は、下部電極１１と、強誘電体膜１２と、上部電極１３とを備える。

下部電極１１は、例えばＴｉＡｌ（チタンアルミニウム）およびＴｉＡｌＮ（窒化チタンアルミニウム）膜とＩｒ（イリジウム）膜との積層膜からなる。本実施形態における強誘電体膜１２の材料はＰＺＴである。また、本実施形態の特徴の１つは、上部電極１３の材料をＳｒ（Ｒｕ_ｘＩｒ_ｙ）Ｏ_３（ｘ＋ｙ＝１、ｘ，ｙ＞０、ルテニウム酸イリジウム酸ストロンチウム）とすることである。

強誘電体膜１２の材料をＰＺＴとする場合、以下の理由により、上部電極の材料にはＩｒやＰｔ（白金）でなく酸化物を用いることが望ましい。ＰＺＴを用いた半導体記憶装置で書き換えを繰り返すと、ＰＺＴ中の酸素が脱離して酸素欠損が発生し、ＰＺＴが劣化して強誘電体キャパシタ１は十分な電荷を保持できなくなる。この現象は、ＳＢＴ等他の強誘電体材料に比べ、ＰＺＴで顕著に現れる。電極の材料に酸化物を用いると、酸化物電極に含まれる余剰酸素により酸素欠損が補償され、ＰＺＴの劣化を抑えることができる。これにより、例えば１０^１０回以上の書き換えが可能となる。

酸化物の１つであるＳｒＲｕＯ_３は、ＰＺＴと同じペロブスカイト型構造を有するため、ＰＺＴ上に形成するのが容易である。すなわち、ＳｒＲｕＯ_３は、ＰＺＴ上に界面の整合性を保って形成できる。しかし、Ｒｕイオンは揮発性が高いために熱的に不安定である。一方、同じく酸化物の１つであるＳｒＩｒＯ_３（イリジウム酸ストロンチウム）は、Ｉｒイオンの揮発性は低いので熱的に安定である。しかし、ＳｒＩｒＯ_３はペロブスカイト型構造でないため、ＰＺＴ上に界面の整合性を保って形成するのは困難である。

そこで、本実施形態では、上部電極１３の材料として、ＳｒＲｕＯ_３におけるＲｕイオンの一部をＩｒイオンに置換したＳｒ（Ｒｕ_ｘＩｒ_ｙ）Ｏ_３（第１の膜）を用いる。これにより、酸素欠損を補償する効果を有し、かつＰＺＴとの界面の整合性を維持しつつ、熱的に安定なＳｒ（Ｒｕ_ｘＩｒ_ｙ）Ｏ_３膜を上部電極１３として形成することができる。

Ｉｒの組成比ｙが大きいほど熱的に安定であるが、構造がペロブスカイト型から崩れていく。よって、Ｉｒの組成比ｙが大きすぎると、ＰＺＴ上に界面の整合性を保って上部電極１３を形成することが困難になる。そこで、Ｒｕの組成比ｘは、Ｉｒの組成比ｙより大きいことが望ましい。

なお、下部電極１１の材料もＳｒＲｕＯ_３等の酸化物であれば、下部電極１１からも酸素欠損を補償する効果が得られるが、上部電極１３が十分に酸素欠損を補償できる場合は、下部電極１１は形成が容易な非酸化物でもよい。

図２は、図１に示す強誘電体キャパシタ１を用いた半導体記憶装置の構造を示す断面図である。図２の半導体記憶装置は、少なくとも、半導体基板３上に形成されたスイッチングトランジスタ２と、その上に形成された層間絶縁膜４と、その上に形成された強誘電体キャパシタ１とを備える。

強誘電体キャパシタ１（Ｃ）とスイッチングトランジスタ２（Ｔ）とは並列に接続されている。より具体的には、強誘電体キャパシタ１の下部電極１１および上部電極１３はそれぞれ、スイッチングトランジスタ２のソース２１およびドレイン２２に接続されている。強誘電体キャパシタ１およびスイッチングトランジスタ２は、半導体記憶装置の１ビットのユニットセルを構成する。このユニットセルは、例えば直列に接続されて、いわゆるＴＣ並列ユニット直列接続型強誘電体メモリを構成する。スイッチングトランジスタ２により、強誘電体キャパシタ１への充放電が切替制御される。

次に、図２に示す半導体記憶装置の製造方法を説明する。

まず、半導体基板上３に、ゲート電極２３を形成し、ゲート電極２３を挟むようにソース２１およびドレイン２２の拡散層を形成する。これにより、スイッチングトランジスタ２が形成される。次に、半導体基板３およびスイッチングトランジスタ２上に層間絶縁膜４を堆積し、上面を平坦化する。層間絶縁膜４の材料は例えばＰ−ＴＥＯＳ（Plasma-Tetra Ethoxy Silane）である。

次に、層間絶縁膜４上に水素バリア膜５および層間絶縁膜６を順に堆積する。水素バリア膜５の材料はＳｉＮ（窒化シリコン）である。水素バリア膜５は、強誘電体キャパシタ１の下方から水素ガスが侵入して、強誘電体膜１２のＰＺＴが劣化するのを防ぐ。続いて、層間絶縁膜６および水素バリア膜５を選択的に除去し、コンタクトホールを開口する。このコンタクトホールに金属材を埋め込み、金属材の上面を平坦化してコンタクト７を形成する。この金属材はＷ（タングステン）である。このコンタクト７は、スイッチングトランジスタ２のソース電極２１と、後に形成される強誘電体キャパシタ１の下部電極１１とを電気的に接続する。

その後、層間絶縁膜６およびコンタクト７上にスパッタ法で下部電極１１を堆積する。下部電極１１は、例えば、下部から順にＴｉＡｌ膜を２．５ｎｍ、ＴｉＡｌＮ膜を３０ｎｍ、Ｉｒ膜を１２０ｎｍ堆積した積層膜である。続いて、下部電極１１上にＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition、有機金属気相成長法）を用いて強誘電体膜１２を堆積する。強誘電体膜１２は、例えば１００ｎｍのＰＺＴ膜である。

さらに、強誘電体膜１２上にスパッタ法で上部電極１３を堆積する。上部電極１３は、例えば１００ｎｍのＳｒ（Ｒｕ_ｘＩｒ_ｙ）Ｏ_３膜である。このとき、Ｓｒ（Ｒｕ_ｘＩｒ_ｙ）Ｏ_３におけるＲｕの組成比ｘがＩｒの組成比ｙより大きくなるよう、ターゲット金属の量を調整する。Ｒｕの組成比ｘをＩｒの組成比ｙより大きくする理由は、上述したように、強誘電体膜１２上に界面の整合性を保って上部電極１３を形成するためである。

次に、上部電極１３上に不図示の加工マスクを堆積する。次に、加工マスク上にフォトレジストを塗布し、リソグラフィーにより上部電極１３のパターンを形成する。このレジストをマスクとして加工マスクをパターンニングする。続いて、加工マスクをマスクとしてエッチングを行い、上部電極１３、強誘電体膜１２および下部電極１１をパターンニングする。これにより、強誘電体キャパシタ１が形成される。なお、このとき水素バリア膜５までオーバーエッチングされる。また、加工マスクは強誘電体キャパシタ１の形成後に除去される。

この強誘電体キャパシタ１を形成するためのエッチングは高温状態で行われる。上部電極１３の材料がＳｒＲｕＯ_３であれば、揮発性のＲｕイオンが消失し、上部電極１３が劣化してしまう。本実施形態では、Ｒｕイオンの一部をＩｒイオンに置換した、熱的に安定なＳｒ（Ｒｕ_ｘＩｒ_ｙ）Ｏ_３を上部電極１３の材料として用いるため、高温加工を行っても上部電極１３が劣化することはない。

強誘電体キャパシタ１の形成後、層間絶縁膜１６を堆積し、上部を平坦化する。層間絶縁膜１６の材料は、例えば層間絶縁膜６と同じくＰ−ＴＥＯＳである。層間絶縁膜１６の上に水素バリア膜１０を堆積する。水素バリア膜１０の材料は例えばＡｌ_２Ｏ_３である。水素バリア膜１０の上にさらに層間絶縁膜３１を堆積する。層間絶縁膜３１の材料は例えばＰ−ＴＥＯＳである。

続いて、上部電極１３の上面の一部が露出するようにコンタクトホールを開口する。このコンタクトホールに金属材を埋め込み、金属材の上面を平坦化してコンタクト８を形成する。この金属材は例えばＴｉＮ（窒化チタン）およびＡｌＣｕ（銅アルミニウム）である。

次に、スイッチングトランジスタ２のドレイン２２の一部が露出するようにコンタクトホールを開口する。このコンタクトホールに金属材を埋め込み、金属材の上面を平坦化してコンタクト９を形成する。この金属材は例えばＷである。続いて、層間絶縁膜３１、コンタクト８，９上にＷの配線３２が形成される。これにより、上部電極１３とドレイン２２とは電気的に接続される。

このように、第１の実施形態では、強誘電体キャパシタ１の上部電極１３の材料をＳｒ（Ｒｕ_ｘＩｒ_ｙ）Ｏ_３とする。ＩｒイオンはＲｕイオンよりも揮発性が低いため、熱的に安定な上部電極１３を形成することができる。その結果、半導体記憶装置を製造する際の高温加工のでも上部電極１３が劣化することがない。また、本実施形態では、Ｓｒ（Ｒｕ_ｘＩｒ_ｙ）Ｏ_３のＲｕの組成比ｘをＩｒの組成比よりも大きくするため、ＰＺＴからなる強誘電体膜１２上に界面の整合性を保って上部電極１３を形成できる。以上により、半導体記憶装置の歩留まりを高くすることができる。

（第２の実施形態）
以下に説明する第２の実施形態は、第１の実施形態で説明した上部電極１３の上部にさらに別の材料の膜を形成するものである。

図３は、本発明の第２の実施形態に係る強誘電体キャパシタ１ａの構造を示す断面図である。図３では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。

図３の強誘電体キャパシタ１ａは、上部電極１３ａの構造が図１と異なっており、その他は図１と同様である。上部電極１３ａは、下部膜１４（第１の膜）と、上部膜１５（第２の膜）とを有する。下部膜１４の材料は第１の実施形態と同様にＳｒ（Ｒｕ_ｘＩｒ_ｙ）Ｏ_３である。上部膜１５の材料は、例えばＩｒＯ_２である。強誘電体キャパシタ１ａを半導体記憶装置に用いる場合、例えば下部膜１４を１０ｎｍとし、上部膜１５を９０ｎｍとする。すなわち、下部膜１４は上部膜１５より薄い。

Ｓｒ（Ｒｕ_ｘＩｒ_ｙ）Ｏ_３は、熱的に安定であるが、エッチングレートがあまり早くないという特徴がある。本実施形態では、上部電極１３ａの厚さは図２と同様の１００ｎｍだが、Ｓｒ（Ｒｕ_ｘＩｒ_ｙ）Ｏ_３の下部膜１４を薄くし、その上にＩｒＯ_２の上部膜１５を形成している。ＩｒＯ_２はＳｒ（Ｒｕ_ｘＩｒ_ｙ）Ｏ_３に比べてエッチングレートが早いため、半導体記憶装置の製造スループットを向上できる。

また、Ｓｒ（Ｒｕ_ｘＩｒ_ｙ）Ｏ_３の上部に上部膜１５を形成することで、下部膜１４であるＳｒ（Ｒｕ_ｘＩｒ_ｙ）Ｏ_３のＲｕイオンの熱による消失を抑える効果もある。これにより、第１の実施形態よりも、上部電極１３ａの劣化を防止できる。

上部膜１５の材料は、ＩｒＯ_２の他、ＩｒやＰｔ等、Ｓｒ（Ｒｕ_ｘＩｒ_ｙ）Ｏ_３よりエッチングレートが早いものであればよいが、ＩｒＯ_２等酸化物を用いるとさらに以下の効果が得られる。すなわち、本実施形態ではＳｒ（Ｒｕ_ｘＩｒ_ｙ）Ｏ_３の膜厚が薄いため、ＰＺＴに生じた酸素欠損が十分に補償されない場合がある。上部膜１５の材料に酸化物を用いると、上部膜１５からも酸素が供給されるため、ＰＺＴに生じた酸素欠損を確実に補償することができる。

このように、第２の実施形態では、上部電極１３ａを積層構造にして、Ｓｒ（Ｒｕ_ｘＩｒ_ｙ）Ｏ_３の下部膜１４上に、エッチングレートが早い上部膜１５を配置する。そのため、強誘電体キャパシタ１を用いた半導体記憶装置の製造スループットを向上できる。また、Ｓｒ（Ｒｕ_ｘＩｒ_ｙ）Ｏ_３のＲｕイオン消失を抑制でき、上部電極１３ａの劣化を防止できる。

（第３の実施形態）
以下に説明する第３の実施形態は、第１の実施形態で説明した強誘電体膜１３のＳｒイオンをＢａ（バリウム）イオンやＣａ（カルシウム）イオンで置換したものである。

図４および図５は、本発明の第３の実施形態に係る強誘電体キャパシタ１ｂおよび１ｃの構造を示す断面図である。図４および図５では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。図４および図５の強誘電体キャパシタ１ｂ，１ｃは、上部電極１３ｂ，１３ｃが図１と異なっており、その他は図１と同様である。

図４の上部電極１３ｂの材料は（Ｓｒ_ａＣａ_ｂ）（Ｒｕ_ｘＩｒ_ｙ）Ｏ_３（ａ＋ｂ＝１、ａ＞０、ｂ≧０）である。これは、第１の実施形態で上部電極１３に用いられたＳｒ（Ｒｕ_ｘＩｒ_ｙ）Ｏ_３のＳｒイオンの一部をＣａイオンで置換したものである。

図５の上部電極１３ｃの材料は（Ｓｒ_ａＢａ_ｃ）（Ｒｕ_ｘＩｒ_ｙ）Ｏ_３（ａ＋ｃ＝１、ａ＞０、ｃ≧０）である。これは、第１の実施形態で上部電極１３に用いられたＳｒ（Ｒｕ_ｘＩｒ_ｙ）Ｏ_３のＳｒイオンの一部をＢａイオンで置換したものである。

上部電極の材料がＳｒＲｕＯ_３であれば、ＰＺＴとの界面の整合性が良い。しかし、Ｓｒ（Ｒｕ_ｘＩｒ_ｙ）Ｏ_３は、Ｒｕイオンの一部がＩｒイオンで置換されているので、格子定数がＳｒＲｕＯ_３とは異なる。

そこで、本実施形態ではＳｒイオンの一部をＢａイオンやＣａイオンで置換することにより、上部電極１３ｂ，１３ｃの格子定数を調整する。より具体的には、図４に示すようにＳｒイオンをＣａイオンで置換すると格子定数は小さくなる。また、図５に示すようにＳｒイオンをＢａイオンで置換すると格子定数は大きくなる。このようにして、上部電極１３ｂ，１３ｃと強誘電体膜１２との格子定数を近づけることができ、上部電極１３ｂ，１３ｃと強誘電体膜１２との界面の接合性を向上できる。

ＰＺＴ（Ｐｂ（Ｚｒ_ｍＴｉ_ｎ）Ｏ_３）の格子定数は、ＺｒとＴｉの組成比に応じて変化する。ｎ＝１（ＰｂＴｉＯ_３）およびｍ＝１（ＰｂＺｒＯ_３）の場合のｃ軸の格子定数は、それぞれ約０．３９０ｎｍおよび０．４１５ｎｍであるので、ＰＺＴのｃ軸の格子定数は０．３９０ｎｍ〜０．４１５ｎｍとなる。よって、強誘電体膜１２のＰＺＴにおけるＺｒとＴｉの組成比に応じて、上部電極１３ｂ，１３ｃにおけるＣａ，Ｂａイオンの組成比を変えて、上部電極１３ｂ，１３ｃの格子定数をＰＺＴの格子定数と近づけるよう調整することで、上部電極１３ｂ，１３ｃと強誘電体膜１２との界面の接合性を向上できる。

なお、Ｓｒ（Ｒｕ_ｘＩｒ_ｙ）Ｏ_３におけるＳｒイオンを、Ｓｒイオンとイオン半径が異なるＣａ，Ｂａイオン以外のイオンで置換して、上部電極１３ｂ，１３ｃの格子定数を調整してもよい。また、置換するイオンは複数種類のイオンであってもよい。

図６は、図４の強誘電体キャパシタ１ｂの変形例である強誘電体キャパシタ１ｄの構造を示す断面図である。図６の強誘電体キャパシタ１ｄは、図３と図４とを組み合わせたものである。図３と異なる点は、上部電極１３ｄにおける下部膜１４ａの材料が（Ｓｒ_ａＣａ_ｂ）（Ｒｕ_ｘＩｒ_ｙ）Ｏ_３であることである。これにより、上部電極１３ｄと強誘電体膜１２との界面の接合性を向上できるとともに、第２の実施形態と同様の効果が得られる。図３と図５とを組み合わせた強誘電体キャパシタの作製も可能である。

このように、第３の実施形態では、上部電極１３ｂの材料として、Ｓｒ（Ｒｕ_ｘＩｒ_ｙ）Ｏ_３のＳｒイオンの一部をＢａイオンやＣａイオン等で置換した上部電極１３ｂ，１３ｃを用いる。そのため、上部電極１３ｂ（１３ｃまたは１３ｄ）と強誘電体膜１２との格子定数を近づけることができ、上部電極１３ｂ（１３ｃまたは１３ｄ）と強誘電体膜１２との界面の接合性を向上できる。

図２の強誘電体キャパシタ１に換えて、上述した第２および第３の強誘電体キャパシタ１ａ〜１ｄを用いて半導体記憶装置を構成することも可能である。この場合、図４〜図６に用いられる（Ｓｒ_ａＣａ_ｂ）（Ｒｕ_ｘＩｒ_ｙ）Ｏ_３等や上部膜１５のＩｒＯ_２も、Ｓｒ（Ｒｕ_ｘＩｒ_ｙ）Ｏ_３と同様にスパッタ法を用いて形成できる。

図２では「ＴＣ並列ユニット直列接続型強誘電体メモリ」を示しているが、その他の型の半導体記憶装置、例えば、スイッチングトランジスタ２のソースまたはドレインとプレート線との間に強誘電体キャパシタ１（または１ａ〜１ｄ）が接続される半導体記憶装置に用いることも可能である。

上述した各実施形態における強誘電体キャパシタおよび半導体記憶装置における各部の材料や膜厚等は例示であって、これに限られるものではない。

上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態には限定されるものではない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

１，１ａ〜１ｄ 強誘電体キャパシタ
２ スイッチングトランジスタ
４ 層間絶縁膜
１１ 下部電極
１２ 強誘電体膜
１３，１３ａ〜１３ｄ 上部電極
１４，１４ａ 下部膜
１５ 上部膜

Claims (5)

1. 下部電極と、
   前記下部電極上に形成され、Ｐｂ（Ｚｒ_ｍＴｉ_ｎ）Ｏ_３（ｍ＋ｎ＝１、ｍ，ｎ≧０）からなる強誘電体膜と、
   前記強誘電体膜上に形成され、Ｓｒ（Ｒｕ_ｘＩｒ_ｙ）Ｏ_３（ｘ＋ｙ＝１、ｘ，ｙ＞０）からなる第１の膜を有する上部電極と、を備えることを特徴とする強誘電体キャパシタ。
2. 前記第１の膜は、前記Ｐｂ（Ｚｒ_ｍＴｉ_ｎ）Ｏ_３中のＺｒイオンの組成比ｍおよびＴｉイオンの組成比ｎに応じて、Ｓｒイオンの少なくとも一部を前記Ｓｒイオンとイオン半径の異なるイオンと置換した材料を用いて形成されることを特徴とする請求項１に記載の強誘電体キャパシタ。
3. 前記上部電極は、前記第１の膜の上に形成され、前記第１の膜よりエッチングレートが早い第２の膜を有することを特徴とする請求項１または２に記載の強誘電体キャパシタ。
4. 前記第１の膜を構成する前記Ｓｒ（Ｒｕ_ｘＩｒ_ｙ）Ｏ_３中のＩｒイオンの組成比ｙよりＲｕイオンの組成比ｘが大きいことを特徴とする請求項１乃至３のいずれかに記載の強誘電体キャパシタ。
5. 半導体基板に形成されたスイッチングトランジスタと、
   前記スイッチングトランジスタ上に形成された層間絶縁膜と、
   前記層間絶縁膜上に形成され、前記スイッチングトランジスタにより充放電が切替え制御される請求項１乃至４のいずれかに記載の強誘電体キャパシタと、を備えることを特徴とする半導体記憶装置。

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