JP2010220304A - 電源冗長回路と方法 - Google Patents
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Abstract
【課題】並列接続する他の電源装置からの回り込み電流を防止する電源冗長回路、方法の提供。
【解決手段】負荷(205)に対して複数の電源部(201、202)を並列接続した電源冗長回路であって、各電源部が、電源(DC−DCコンバータ)(102)から負荷(205)への電源供給経路に挿入されるMOSトランジスタ(1)と、MOSトランジスタ(1)の負荷側の端子電圧とMOSトランジスタ(1)の電源側の端子電圧の大小関係を比較判定する回路(3)と、前記比較判定結果に基づき、MOSトランジスタ(1)のオン、オフを制御する回路(2)とを備える。
【選択図】図1
【解決手段】負荷(205)に対して複数の電源部(201、202)を並列接続した電源冗長回路であって、各電源部が、電源(DC−DCコンバータ)(102)から負荷(205)への電源供給経路に挿入されるMOSトランジスタ(1)と、MOSトランジスタ(1)の負荷側の端子電圧とMOSトランジスタ(1)の電源側の端子電圧の大小関係を比較判定する回路(3)と、前記比較判定結果に基づき、MOSトランジスタ(1)のオン、オフを制御する回路(2)とを備える。
【選択図】図1
Description
本発明は、電源回路に関し、特に、出力を並列接続した冗長構成の電源回路と電源冗長方法に関する。
従来、この種の電源冗長回路は、複数の電源を負荷に対してダイオードを用いたOR回路によって並列接続して構成するのが一般的である。例えば2台冗長の電源部がともに正常のときは、ぞれぞれ約1/2の負荷を分担するが、一方の電源部に内部での短絡又は開放の異常発生時には、他方の正常な電源部のみによって負荷へ電力が供給され、正常な電源部から異常状態の電源部への逆電流の流入はダイオードによって阻止される。電源部と負荷の間にダイオードを備えた構成の電源冗長回路においては、該ダイオードの順方向の電圧降下によって無駄な電力が消費され、電源の実効的な電力変換効率が低下する。そこで、この問題を解消するため、例えば特許文献1には、ダイオードの代わりに、図3に示すように、MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)を用いた電源冗長回路(「冗長電源回路」ともいう)が提案されている。
図3において、スイッチ12がオン時に直流入力電源11の電源電圧がDC(Direct Current)−DCコンバータ13(主電源)の入力に印加され、DC−DCコンバータ13が起動し、同時に制御電源14も起動する。分圧抵抗15、16とシャントレギュレータ17は、DC−DCコンバータ13の出力電圧を監視する。DC−DCコンバータ13の出力電圧を分圧抵抗15、16で分圧した電圧が、シャントレギュレータ17の基準電圧値よりも大きくなると、シャントレギュレータ17がオンし、pnpバイポーラジャンクショントランジスタ19のベースを駆動し(ベース電流を流す)、該pnpバイポーラジャンクショントランジスタ19をオンさせ、制御電源14が生成した電圧をMOSFET20のゲートに印加し、低損失で電力を負荷10に供給する。スイッチ12をオンしない限り、またスイッチ12をオンしても、DC−DCコンバータ13の出力電圧を分圧抵抗15、16で分圧した電圧がシャントレギュレータ17での基準電圧値よりも高くならないと、pnpバイポーラジャンクショントランジスタ19がオンせず、したがってMOSFET20もオンしない。このため、他方の電源部9からの電流の回り込みは防止される。なお、電源部9の構成は、電源部8と同一とされる。
また、特許文献2には、並列電源における逆流防止回路の小型、高効率化する構成として、FET(Field Effect Transistor)のソース、ドレイン間のオン・オフによる並列電源からの逆流防止回路と、変換トランスの2次側電圧を抵抗分圧した電圧と電源装置の負荷側の電圧を抵抗分圧した電圧を比較する比較回路と、変換トランスとFETのゲート間をダイオードと抵抗で接続し、FETのゲートとソース間をツェナーダイオードで接続するFET駆動回路を備えた構成が開示されている。
上記の特許文献の各開示を、本書に引用をもって組み込むものとする。以下に本発明による関連技術の分析を与える。
図3を参照して説明した特許文献1の電源冗長回路においては、MOSFET20のドレイン側の電圧しか検出していない。このため、電源部9の出力電圧が電源部8の出力電圧より高い場合でも、MOSFET20はオンのままである。図3のDC−DCコンバータ13の回路方式がダイオード整流回路であれば、電源部9の出力電圧が電源部8の出力電圧より高くても、電源部8へ電流の回り込みは発生しない。
しかしながら、最近のDC−DCコンバータは、MOSFETを用いた同期整流回路が主流である。
図3のDC−DCコンバータ13として、このような同期整流方式のDC−DCコンバータを備えた場合、電源部9の出力電圧が電源部8の出力電圧よりも高いと、電源部8のDC−DCコンバータ13が電流を吸い込み、電源部9から電源部8に回り込み電流が発生する、という事態が生じる場合がある。そして、DC−DCコンバータ13が電流を吸い込んでしまうと、負荷10に電力を正常に供給することはできない。さらに、DC−DCコンバータ13が電流を吸い込み続けると、DC−DCコンバータ13が破損する可能性があり、動作保護が出来ない。
一方、特許文献2においては、変換トランスの2次側電圧の分圧電圧と電源装置の負荷側の分圧電圧とを比較しているが、変換トランスの2次側電圧は出力電流による電圧変動が大きいため電圧比較が難しい。また、出力電圧そのものを比較するという構成でないことから、外部の急激な電圧変化(上昇)に対して逆流防止の応答が遅い。
したがって、本発明の目的は、並列接続する他の電源装置からの回り込み電流を防止する電源冗長回路と方法を提供することにある。
本発明によれば、負荷に対して複数の電源部を並列接続した電源冗長回路であって、各電源部が、電源から前記負荷への電源供給経路に挿入されるMOSトランジスタと、
前記MOSトランジスタの負荷側の端子電圧と前記MOSトランジスタの電源側の端子電圧の大小関係を比較判定する回路と、前記比較判定結果に基づき、前記MOSトランジスタのオン、オフを制御する回路とを備えた電源冗長回路が提供される。本発明においては、前記MOSトランジスタのオン、オフを制御する回路は、前記比較判定結果に基づき、前記MOSトランジスタの負荷側の端子電圧が前記MOSトランジスタの電源側の端子電圧よりも大のとき、前記MOSトランジスタをオフ状態に設定し、前記MOSトランジスタの負荷側の端子電圧が前記MOSトランジスタの電源側の端子電圧よりも小のとき、前記MOSトランジスタをオン状態に設定する。
前記MOSトランジスタの負荷側の端子電圧と前記MOSトランジスタの電源側の端子電圧の大小関係を比較判定する回路と、前記比較判定結果に基づき、前記MOSトランジスタのオン、オフを制御する回路とを備えた電源冗長回路が提供される。本発明においては、前記MOSトランジスタのオン、オフを制御する回路は、前記比較判定結果に基づき、前記MOSトランジスタの負荷側の端子電圧が前記MOSトランジスタの電源側の端子電圧よりも大のとき、前記MOSトランジスタをオフ状態に設定し、前記MOSトランジスタの負荷側の端子電圧が前記MOSトランジスタの電源側の端子電圧よりも小のとき、前記MOSトランジスタをオン状態に設定する。
本発明によれば、負荷に対して複数の電源部を並列接続し、各電源部において、電源から前記負荷への電源供給経路にMOSトランジスタを挿入し、前記MOSトランジスタの負荷側の端子電圧と前記MOSトランジスタの電源側の端子電圧の大小関係を比較判定し、前記比較判定結果に基づき、前記MOSトランジスタのオン、オフを制御する電源冗長方法が提供される。本発明においては、前記MOSトランジスタのオン、オフを制御する回路は、前記比較判定結果に基づき、前記MOSトランジスタの負荷側の端子電圧が前記MOSトランジスタの電源側の端子電圧よりも大のとき、前記MOSトランジスタをオフ状態に設定し、前記MOSトランジスタの負荷側の端子電圧が前記MOSトランジスタの電源側の端子電圧よりも小のとき、前記MOSトランジスタをオン状態に設定する。
本発明によれば、並列接続する他の電源装置からの回り込み電流を防止することができる。
本発明を実施するため形態について説明する。本発明は、負荷に並列接続される複数の電源部を備えた電源冗長回路に適用して好適とされる。負荷(205)に並列接続される複数の電源部(201、202)を備え、各電源部(201、202)は、電源から前記負荷への電源供給経路に挿入されるMOSトランジスタ(MOSFET)(1)と、前記MOSトランジスタの負荷側の端子電圧と前記MOSトランジスタ(1)の電源側の端子電圧の大小関係を比較判定する回路(コンパレータ)(3)と、前記比較判定結果に基づき、前記MOSトランジスタのオン、オフを制御する回路(駆動回路)(2)と、を備える。本発明において、該MOSトランジスタ(1)の負荷側端子電圧が電源側端子電圧よりも高い場合には、該MOSトランジスタ(1)をオフとし、他の電源部からの電流の回り込みを防いでいる。
図1は、本発明の一実施形態の構成を示す図である。図1において、201、202は冗長構成の電源部であり、互いに同一構成とされる。なお、図1では簡単のため電源部201の内部構成のみが示されている。205は負荷であり、電源部201、202は負荷205に並列に接続されている。203、204は直流電源(直流入力電源)である。電源部201は、DC−DCコンバータ102と制御回路101を備え、制御回路101は、MOSFET1、分圧抵抗4、5、分圧抵抗6、7、コンパレータ(電圧比較器)3、駆動回路2を備えている。
図1を参照すると、DC−DCコンバータ102の出力の+側端子は、MOSFET1のソース(ノードb)と抵抗4の一端の接続点に接続され、抵抗4の他端は抵抗5の一端に接続され、抵抗4と抵抗5の接続点はコンパレータ3の+入力端子(非反転入力端子)に接続されている。MOSFET1のドレイン(ノードa)は抵抗6の一端に接続され、抵抗6の他端は抵抗7の一端に接続されている。抵抗6と抵抗7の接続点はコンパレータ3の−入力端子(反転入力端子)に接続されている。抵抗5の他端と抵抗7の他端はDC−DCコンバータ102の出力の−側端子に共通に接続されている。コンパレータ3の出力は駆動回路2の入力に接続され、駆動回路2の出力はMOSFET1のゲートに接続されている。
MOSFET1のドレイン(ノードa)の電圧がソース(ノードb)の電圧よりも低い場合、コンパレータ3の−入力端子の電圧は+入力端子の電圧よりも低くなり、コンパレータ3の出力はHighとなり、駆動回路2はMOSFET1をオン状態にして、低損失で電力を供給する。
一方、MOSFET1のドレイン(ノードa)の電圧がソース(ノードb)の電圧よりも高い場合には、コンパレータ3の−入力端子の電圧は+入力端子の電圧よりも高くなり、コンパレータ3の出力はLowとなり、駆動回路2はMOSFET1をオフ状態にして、外部(電源部202)からの電流回り込みの防止を行い、負荷205に対して、電力の正常供給を行う、また、MOSFET1をオフ状態にしてDC−DCコンバータ102の電流吸い込みを防止して保護を行う。
本発明の一実施形態においては、MOSFET1のソース(ノードb)の電圧を抵抗4、抵抗5で分圧し、MOSFET1のドレイン(ノードa)の電圧を抵抗6、抵抗7で分圧する。そして、MOSFET1のソースの分圧電圧とドレインの分圧電圧をコンパレータ3で比較する。そして、コンパレータ3での比較結果に基づき、駆動回路2が、MOSFET1のゲート電圧を制御する。MOSFET1のゲート電圧の制御として、MOSFET1のドレイン(ノードa)の電圧がソース(ノードb)の電圧以下である通常動作時には、MOSFET1のゲートには、駆動回路2から、MOSFET1をオンさせる電圧が供給される。一方、MOSFET1のドレイン(ノードa)の電圧がソース(ノードb)の電圧より高くなると、MOSFET1のゲートには、駆動回路2から、MOSFET1をオフにする電圧が供給される。MOSFET1をオフとすることで、外部(他の電源部)からDC−DCコンバータ102への電流の回り込みを防止する。外部からDC−DCコンバータ102への電流の回り込みを防止することで、DC−DCコンバータ102(このとき、DC−DCコンバータ102は負荷205に対して電力を正常に供給できない状態にある)の電流吸い込みによる破損に対する保護が行われる。
図2は、図1の本発明の一実施形態の動作の一例を説明するためのタイムチャートである。図1及び図2を参照して、本発明の一実施形態の動作を説明する。図1において、MOSFET1のドレイン(ノードa)の電圧が、MOSFET1のソース(ノードb)の電圧よりも高い場合、コンパレータ3の出力(ノードc)はLowとなる。駆動回路2は、コンパレータ3のLow出力を受けると、MOSFET1のゲートをLowにして、MOSFET1をオフ状態とする。このため、電源部202から電源部201への電流の回り込みを防止する。これにより、負荷205へ電力を電源部202から正常に供給すると共に、電源部201内にあるDC−DCコンバータ102の電流吸い込みを防止する。
次に、MOSFET1のドレイン(ノードa)の電圧がソース(ノードb)の電圧よりも低下すると、コンパレータ3の出力cはHighとなる。駆動回路2は、コンパレータ3のHigh出力を受けると、MOSFET1のゲートをHighにして、MOSFET1をオン状態とし、負荷205に低損失で電力を供給する。
以上説明したように、本発明の一実施形態においては、MOSFET1のソース(ノードb)の電圧を抵抗4、抵抗5で分圧する。そして、MOSFET1のソースの分圧電圧とドレインの分圧電圧の比較結果に応じて、MOSFET1のオン・オフを制御する。MOSFET1のドレイン(ノードa)の電圧がソース(ノードb)の電圧以下である通常動作時は、MOSFET1をオンさせ、低損失で電力を供給する。一方、MOSFET1のドレイン(ノードa)の電圧がソース(ノードb)の電圧よりも高くなれば、MOSFET1をオフ状態とする。MOSFET1をオフ状態とすることで、外部からDC−DCコンバータ102への電流の回り込みを防止する。これにより、DC−DCコンバータ102(このとき、DC−DCコンバータ102は負荷205に対して電力を正常に供給できない状態にある)における、電流吸い込みによる破損に対する保護を行うことができる。
上記したように、特許文献2においては、変換トランスの2次側電圧は出力電流による電圧変動が大きいため電圧比較が難しいという問題、外部の急激な電圧変化(上昇)に対して逆流防止の応答が遅いという問題がある。これに対して、上記したように本発明の実施形態によれば、MOSFETのドレイン電圧とソース電圧の大小判定結果により、MOSFETのオン・オフを制御するため、出力電流の影響を受けることなくMOSFETの制御が可能であり、制御も簡素化され、外部の急激な電圧変化(上昇)に対しても出力電圧を検出していることから、逆流防止動作の応答を速めることを可能とし、逆流防止機能を確実なものとすることができる。
なお、本発明の全開示(請求の範囲を含む)の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
1、20 MOSFET(MOSトランジスタ)
2 駆動回路
3 コンパレータ(比較器)
4、5 抵抗(分圧抵抗)
6、7 抵抗(分圧抵抗)
8、9、201、202 電源部
10、205 負荷
11、203、204 直流電源(直流入力電源)
12 スイッチ
13、102 DC−DCコンバータ
14 制御電源
15、16 抵抗(分圧抵抗)
17 シャントレギュレータ
18 抵抗
19 pnpバイポーラジャンクショントランジスタ
101 制御回路
2 駆動回路
3 コンパレータ(比較器)
4、5 抵抗(分圧抵抗)
6、7 抵抗(分圧抵抗)
8、9、201、202 電源部
10、205 負荷
11、203、204 直流電源(直流入力電源)
12 スイッチ
13、102 DC−DCコンバータ
14 制御電源
15、16 抵抗(分圧抵抗)
17 シャントレギュレータ
18 抵抗
19 pnpバイポーラジャンクショントランジスタ
101 制御回路
Claims (7)
- 負荷に対して複数の電源部を並列接続した電源冗長回路であって、
各電源部が、電源から前記負荷への電源供給経路に挿入されるMOSトランジスタと、
前記MOSトランジスタの負荷側の端子電圧と前記MOSトランジスタの電源側の端子電圧の大小関係を比較判定する回路と、
前記比較判定結果に基づき、前記MOSトランジスタのオン、オフを制御する回路と、
を備えている、ことを特徴とする電源冗長回路。 - 前記MOSトランジスタのオン、オフを制御する回路は、
前記比較判定結果に基づき、
前記MOSトランジスタの負荷側の端子電圧が前記MOSトランジスタの電源側の端子電圧よりも大のとき、前記MOSトランジスタをオフ状態に設定し、
前記MOSトランジスタの負荷側の端子電圧が前記MOSトランジスタの電源側の端子電圧以下のとき、前記MOSトランジスタをオン状態に設定する、ことを特徴とする請求項1記載の電源冗長回路。 - 前記MOSトランジスタの負荷側の端子と前記MOSトランジスタの電源側の端子をそれぞれ前記MOSトランジスタのドレインとソースとし、
前記MOSトランジスタのドレイン電圧の分圧電圧と、前記MOSトランジスタのソース電圧の分圧電圧との大小を比較判定する比較器と、
前記比較器での比較判定結果に基づき、前記MOSトランジスタのゲート電圧を制御する駆動回路と、
を備えている、ことを特徴とする請求項1又は2記載の電源冗長回路。 - 前記電源部の前記電源がDC−DCコンバータを含む、ことを特徴とする請求項1乃至3のいずれか1項に記載の電源冗長回路。
- 負荷に対して複数の電源部を並列接続し、
各電源部において、電源から前記負荷への電源供給経路にMOSトランジスタを挿入し、
前記MOSトランジスタの負荷側の端子電圧と前記MOSトランジスタの電源側の端子電圧の大小関係を比較判定し、
前記比較判定結果に基づき、前記MOSトランジスタのオン、オフを制御する、ことを特徴とする電源冗長方法。 - 前記MOSトランジスタの負荷側の端子電圧が、前記MOSトランジスタの電源側の端子電圧よりも大のとき、前記MOSトランジスタをオフ状態に設定し、
前記MOSトランジスタの負荷側の端子電圧が、前記MOSトランジスタの電源側の端子電圧以下のとき、前記MOSトランジスタをオン状態に設定する、ことを特徴とする請求項5記載の電源冗長方法。 - 前記MOSトランジスタの負荷側の端子と前記MOSトランジスタの電源側の端子をそれぞれ前記MOSトランジスタのドレインとソースとし、
前記MOSトランジスタのドレイン電圧の分圧電圧と前記MOSトランジスタのソース電圧の分圧電圧との大小を比較判定し、
前記比較判定結果に基づき、前記MOSトランジスタのゲート電圧を制御する、
ことを特徴とする請求項5又は6記載の電源冗長方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009061471A JP2010220304A (ja) | 2009-03-13 | 2009-03-13 | 電源冗長回路と方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009061471A JP2010220304A (ja) | 2009-03-13 | 2009-03-13 | 電源冗長回路と方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010220304A true JP2010220304A (ja) | 2010-09-30 |
Family
ID=42978540
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009061471A Withdrawn JP2010220304A (ja) | 2009-03-13 | 2009-03-13 | 電源冗長回路と方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010220304A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014033548A (ja) * | 2012-08-03 | 2014-02-20 | Minoru Murano | 電力ロスのない逆流防止装置つき直流電源合成装置 |
-
2009
- 2009-03-13 JP JP2009061471A patent/JP2010220304A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2014033548A (ja) * | 2012-08-03 | 2014-02-20 | Minoru Murano | 電力ロスのない逆流防止装置つき直流電源合成装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20120605 |