JP2010206053A - 半導体装置 - Google Patents

Abstract

【課題】チップサイズパッケージのように半導体基板上に再配線と外部接続端子とを形成するパッケージにおいて、再配線を短く形成して、回路ブロック間のアイソレーションを高めるように半導体基板の中央部にＰＡＤを配置する場合にも、ウエハ検査プローブが相互に接触することがないように対策する。
【解決手段】半導体装置を構成する半導体基板２を縦方向及び横方向に２分割して、半導体基板２を合計４つの四角形状の領域である回路領域ａ １０１、回路領域ｂ １０２、回路領域ｃ １０３、回路領域ｄ １０４に区分する。前記４つに区分された回路領域では、各々、外周に沿って複数個のＰＡＤ２００が配置される。
【選択図】図１

Description

本発明は、半導体装置の基板上のパッド配置と回路レイアウトに関する。

近年、半導体集積回路装置には、その高集積化、微細化、高機能化及び高速化や製品の低価格化が要望されている。中でも携帯電話などの携帯機器では、小型、低コストの実現のために、半導体基板と外形寸法が同程度のチップサイズパッケージを使った半導体装置が使用されている。

図１１は、半導体基板上に再配線５００を形成し、それを半導体基板上のパッド（以下、ＰＡＤという）２００と、半導体基板上に形成した外部接続端子６００とに接続した従来技術を使ったチップサイズパッケージの半導体装置を示す。従来の半導体装置では、図１１のように、半導体基板上のＰＡＤ２００は基板の外周部に配置されるが、基板の中心部にも外部接続端子があるため、基板中心部の外部接続端子２ ６０２と基板外周部に配置したＰＡＤ２ ２０２とを接続する再配線２ ５０２は、半導体基板の１辺の１／２程度の長さで半導体基板上に配置される。従って、再配線２ ５０２の抵抗成分及び再配線２ ５０２と半導体基板との間の寄生容量が大きくなり、デジタル回路、アナログ回路が混載、高集積化された半導体装置では、この再配線を介して信号やノイズなどが半導体基板の回路に伝播し、デジタル、アナログの回路動作や特性に悪影響を及ぼすという弊害があった。

これらの問題点を解決するために、従来、特許文献１では、図１２のように、半導体基板上に、デジタル回路ブロック１ ４０１、デジタル回路ブロック２ ４０２、デジタルアナログ変換回路ブロック４０３、アナログ回路ブロック１ ４０４、アナログ回路ブロック２ ４０５の複数の回路ブロックが配置されている半導体装置において、これら各回路ブロックの各々に形成されたＰＡＤ２００と、そのＰＡＤ２００から引き出された再配線５００と、この再配線５００を介してＰＡＤ２００に接続された外部接続端子６００とを有するチップサイズパッケージを構成しており、この半導体装置において、ＰＡＤ２００とこれらに接続された再配線５００及び外部接続端子６００の全部又は一部を、前記ＰＡＤ２００が形成された各回路ブロック内に配置することにより、再配線５００を短くし、その再配線５００とそれに接続する外部接続端子６００とが他の回路ブロックの上に形成されることを避け、結果として、再配線５００や外部接続端子６００を介して信号やノイズの伝播を防止する技術が記載されている。

また、従来、特許文献２では、高周波回路素子が形成された第１領域と、この第１領域の周辺に位置して低周波回路素子が形成された第２領域とを有する半導体基板と、この主表面を覆う封止樹脂とを有する半導体装置において、第２領域の上方に形成され封止樹脂の表面から突出しており、高周波回路素子と電気的に接続された複数の第１外部端子と、第２領域上方に形成されると共に封止樹脂の表面から突出して低周波回路素子と電気的に接続された複数の第２外部端子とを備えたチップサイズパッケージの半導体装置を構成する技術が記載されている。
特開２００３−０６８８５９号公報（図１） 特開２００８−０６０５９２号公報（図８）

一般に、半導体装置では、回路素子、ＰＡＤを半導体基板上に形成後、そのＰＡＤに検査プローブを当てて回路の検査を行うウエハ検査を実施する。このウエハ検査では、基板の周囲から１つのＰＡＤに対して１本の検査プローブを接触させており、各々の検査プローブが電気的に接触しないよう、半導体基板の中心から放射線状に配置するのが一般的である。

前記従来の図１２の構成の半導体装置では、デジタル回路、アナログ回路など機能ブロックの各々の周囲にＰＡＤ２００を形成しており、半導体装置１の中央部にもＰＡＤ２００が配置されており、前記のウエハ検査においては、中央部にあるＰＡＤに検査プローブを接触させる必要がある。

図１３は、前記図１２の半導体装置の外部接続端子６００及び再配線５００を形成する前の半導体基板に、ウエハ検査をするためのウエハ検査プローブ３００をＰＡＤ２００に接触させるために配置した状態を示したものである。図１３において、前記ウエハ検査プローブは、前述のように半導体基板の中心から放射状に配置されており、ＰＡＤａ ２０３、ＰＡＤｂ ２０４、ＰＡＤｃ ２０５に対しても同様に、ウエハ検査プローブａ ３０１、ウエハ検査プローブｂ ３０２、ウエハ検査プローブｃ ３０３が接触するように配置されている。ＰＡＤａ ２０３、ＰＡＤｂ ２０４、ＰＡＤｃ ２０５は半導体基板上に直線上に並んでいるため、ウエハ検査プローブａ ３０１、ウエハ検査プローブｂ ３０２、ウエハ検査プローブｃ ３０３を該当ＰＡＤに接触させるように配置する場合には、図１３のように、これら３本のウエハ検査プローブは近接して配置しなければならず、接触を避けられないため、ウエハ検査プローブが作成困難である。そのため、全てのＰＡＤのウエハ検査を実施するために、別の配置としたウエハ検査プローブを準備するなど、コストが高くなるという課題がある。

一方、図１１の構成のように、半導体装置の周辺部にＰＡＤ２００を配置してチップサイズパッケージを形成する場合には、ウエハ検査プローブの配置は容易であるが、前述のように、基板中心部の外部接続端２ ６０２と基板外周部に配置したＰＡＤ２ ２０２とを接続する再配線２ ５０２は、半導体基板の１辺の１／２程度の長さとなり、抵抗が高く、基板に対する寄生容量も大きくなるため、この再配線２ ５０２を介して信号やノイズが他の回路ブロックへ伝播し、半導体装置の特性が劣化するという課題がある。

また、図１１のようなチップサイズパッケージを構成する場合、半導体装置１の周辺に形成されたＰＡＤ２ ２０２と外部接続端子２ ６０２とを再配線２ ５０２で接続する場合、一般には、２個の外部接続端子間に再配線を配置する必要がある。ところが、外部接続端子間に配置できる再配線の本数には、パッケージ製造上の理由により上限がある。例えば、外部接続端子間に配置できる再配線がｋ本で、外部接続端子６００が縦Ｎ個、横Ｎ個の合計数ＮｘＮ個の場合では、ＰＡＤ２００は半導体装置の外周部にある外部接続端子３ ６０３のうちＮ−１個と再配線で接続され、他のＰＡＤ２００は外部接続端子３ ６０３の間に配置された再配線５００に接続され、その数は（Ｎ−１）ｘｋ個となる。従って、再配線５００と接続されるＰＡＤ２００の総合計数は、４ｘ（（Ｎ−１）＋（Ｎ−１）ｘｋ））となる。この再配線５００と接続されるＰＡＤ２００の総合計数が、外部接続端子６００の合計数ＮｘＮ個よりも小さい場合、例えば、ｋ＝３、Ｎ＝１５では、ＰＡＤ２００の総合計数は４ｘ（（Ｎ−１）＋（Ｎ−１）ｘｋ））＝２２４個、外部接続端子６００の合計数ＮｘＮ＝２２５個となり、ＰＡＤ２００と接続できない外部接続端子６００が１個発生することになり、Ｎ≧１５の条件では、ＰＡＤ２００と接続できない外部接続端子６００が発生する。このため、外部接続端子６００が多いパッケージを構成する場合には、制限が生じるという課題がある。

本発明は、前記従来技術の課題を解決するものであり、その目的は、チップサイズパッケージのように半導体基板上に再配線と外部接続端子とを形成するパッケージにおいて、ウエハ検査プローブの配置が容易で、しかも、再配線を短く形成でき、回路間の信号やノイズの伝播を有効に抑制できると共に、ＰＡＤ数や外部接続端子数に制限のないチップサイズパッケージを用いた半導体装置を提供することにある。

前記の目的を達成するため、請求項１記載の発明の半導体装置は、半導体基板を縦方向及び横方向に２分割して合計４つに区分された四角形状の回路領域と、前記４つに区分された回路領域の各々の外周に沿って配置された複数個のＰＡＤと、前記半導体基板上に形成された複数個の外部接続端子、及び前記複数個のＰＡＤの各々と対応する前記外部接続端子とを接続する複数本の再配線とを備えて、チップサイズパッケージとしたことを特徴とする。

請求項２記載の発明の半導体装置は、半導体基板を縦方向又は横方向に２分割して合計２つに区分された四角形状の回路領域と、前記２つに区分された回路領域の各々の外周に沿って配置された複数個のＰＡＤと、前記半導体基板上に形成された複数個の外部接続端子、及び前記複数個のＰＡＤの各々と対応する前記外部接続端子とを接続する複数本の再配線とを備えて、チップサイズパッケージとしたことを特徴とする。

請求項３記載の発明は、前記請求項１記載の半導体装置において、前記４つの回路領域の境界部の相互間に配置されて、前記半導体基板を４つの領域に分離する分離領域を有することを特徴とする。

請求項４記載の発明は、前記請求項１記載の半導体装置において、前記４つの回路領域のうち、１つの回路領域と、他の１つの回路領域と、残る２つの回路領域との各境界部相互間に配置されて、前記半導体基板を３つの領域に分離する分離領域を有することを特徴とする。

請求項５記載の発明は、前記請求項２記載の半導体装置において、前記２つの回路領域の境界部の相互間に配置されて、前記半導体基板を２つの領域に分離する分離領域を有することを特徴とする。

請求項６記載の発明は、前記請求項３〜５の何れか１項に記載の半導体装置において、前記分離領域には、回路素子は配置されないことを特徴とする。

請求項７記載の発明は、前記請求項３〜５の何れか１項に記載の半導体装置において、前記分離領域には、トレンチ、基板コンタクト又はＧＮＤ配線若しくは電源配線の一部又は全てが配置されることを特徴とする。

請求項８記載の発明は、前記請求項１〜７の何れか１項に記載の半導体装置において、前記各回路領域に配置された配置された複数個のＰＡＤのうち、前記半導体基板の中央部に配置されたＰＡＤは、前記半導体基板の中央部に配置された外部接続端子と前記再配線により接続されることを特徴とする。

請求項９記載の発明は、前記請求項１〜８記載の半導体装置において、前記４つに区分された回路領域内に配置された何れかのＰＡＤと前記配線を介して接続される何れかの前記外部接続端子は、この外部接続端子に前記配線を介して接続される前記ＰＡＤが配置された回路領域と同一の回路領域の内部又は周辺に配置されることを特徴とする。

以上により、請求項１〜９記載の発明の半導体装置では、半導体基板を縦及び横方向に２分割、又は縦若しくは横方向に２分割して、半導体基板を４つ又は２つの四角形状の回路領域に区分し、その四角形状の回路領域の外周部にＰＡＤを配置する。これにより、半導体基板の周辺部だけでなく中央部にもＰＡＤが配置される。前記半導体基板のＰＡＤにウエハ検査用のプローブを接触させる場合には、半導体チップの中心から放射状にウエハ検査プローブを配置する必要があるが、このとき、ウエハ検査プローブに沿って同一直線上に並ぶＰＡＤは最大２個となり、２本のウエハ検査プローブが近接して配置されることになる。しかし、前記２個のＰＡＤの半導体基板上での配置を調整すること及び前記２つの検査プローブの半導体基板からの高さに差をつけることにより、接触することなく前記２つのウエハ検査プローブを配置することができる。これは従来技術のウエハ検査プローブの配置によって実現が可能であるので、半導体基板中央部にＰＡＤを配置しても、従来技術を用いて検査プローブを実現できる半導体装置を提供することができ、複数の配置を持つ個別のウエハ検査プローブを用意するなどのコストが不要となる。

そして、前記４つの四角形状の領域の外周部にＰＡＤを配置することにより、半導体基板の中心部にもＰＡＤを配置できるので、チップサイズパッケージを構成する際には、半導体基板上に形成した外部接続端子とＰＡＤを接続する再配線を短くし、寄生抵抗、寄生容量成分を少なくすることが可能となり、再配線が複数の回路ブロック上に跨って配置されることが少なくなる。従って、再配線を介して信号やノイズを他のブロックに伝播して回路特性を劣化することを抑制できる効果を奏する。

更に、請求項３〜７記載の発明では、前記４つの四角形状の領域の各境界部の全部又は一部には回路素子を配置しない、又は、トレンチ、基板コンタクト、ＧＮＤ配線、電源配線などを配置した分離領域を位置させるので、前記４つの四角形状の領域の半導体基板を経由する相互のアイソレーションを高めて、信号やノイズの伝播を防ぐことができる。

加えて、半導体基板の中央部にＰＡＤを配置しているので、チップサイズパッケージを構成する際に外部接続端子数が多くなり、半導体基板の外周部に配置したＰＡＤから再配線に接続可能なＰＡＤ数よりも外部接続端子数が多くなった場合でも、半導体基板の中央部に配置したＰＡＤから再配線に接続することにより、全ての外部接続端子とＰＡＤとを接続することが可能となり、外部接続端子数に制限されないチップサイズパッケージを構成することができる。

以上説明したように、請求項１〜９記載の発明の半導体装置によれば、半導体基板上に再配線と外部接続端子とを形成してチップサイズパッケージとする場合にも、ウエハ検査プローブの配置が容易で、しかも外部接続端子とＰＡＤとを接続する再配線を短くできてノイズの伝播に起因する回路特性の劣化を有効に抑制出来ると共に、半導体基板を経由する相互のアイソレーションを高めて信号やノイズの伝播を抑制でき、更には外部接続端子数に制限されないチップサイズパッケージを構成することが可能である。

以下、本発明の実施形態に係る半導体装置について図面を参照しながら説明する。

（実施形態１）
図１は、半導体基板２の外周に沿ってＰＡＤを配置し、更に半導体基板２を縦方向及び横方向に２分割して、半導体基板を合計４つの四角形状の領域である回路領域ａ １０１、回路領域ｂ １０２、回路領域ｃ １０３、回路領域ｄ １０４、に区分し、前記の４つに区分された回路領域の外周に沿ってＰＡＤ２００を配置した構成を示す。

同様に、図２は、半導体基板２を縦方向に２分割して、半導体基板を２つの回路領域ａ １０１、回路領域ｂ １０２に区分したものであり、前記の回路領域ａ １０１、回路領域ｂ １０２の各外周に沿ってＰＡＤ２００を配置した実施形態を示す。

前記図１、図２の半導体基板２では、半導体基板の外周部及び中央部にＰＡＤ２００が配置されており、チップサイズパッケージを構成する際には、半導体基板上に形成した外部接続端子とＰＡＤとを接続する再配線を短くして、寄生抵抗、寄生容量成分を少なくすることが可能である、以下、この詳細を説明する。

図９は、前記図１の構成の半導体基板を用いてチップサイズパッケージの半導体装置を構成した場合を示す。同図の半導体装置１は、４つの回路領域である回路領域ａ １０１、回路領域ｂ １０２、回路領域ｃ １０３、回路領域ｄ １０４の各領域の外周部にＰＡＤ２００を配置しており、これ等のＰＡＤ２００は再配線５００によって外部接続端子６００と接続されている。ＰＡＤ１ ２０１は半導体装置１の中央部にあるので、再配線１ ５０１に接続されて半導体装置１の中央部にある外部接続端子１ ６０１と接続されている。前記外部接続端子１ ６０１はこれと接続される再配線１ ５０１と同一の回路領域ｃ １０３の内部又は周辺に配置される。従って、従来の図１１の半導体装置１の外周部にあるＰＡＤ２ ２０２と半導体装置１の中央部にある外部接続端子２ ６０２とを接続する再配線２ ５０２の長さと比較して、再配線１ ５０１を短くすることが可能である。同様に、図９の他のＰＡＤ２００と外部接続端子６００とを接続する再配線５００も、同様に短くすることが出来る。

以上のことから、ＰＡＤ２００と外部接続端子６００とを接続する再配線５００を短くできるので、これ等の再配線５００が複数の回路ブロック上に跨って配置されることが無く、再配線５００を介して信号やノイズが複数のブロックに伝播して回路特性を劣化させることを抑制できる。

更に、図１の構成では、ＰＡＤ２００を半導体基板２の中央部にも配置しているので、図９のチップサイズパッケージを構成する際に、半導体装置１の外周部のＰＡＤ２００だけでなく、中央部のＰＡＤ２００からも外部接続端子６００へ再配線５００で接続することができるので、外部接続端子６００の数が多いチップサイズパッケージを構成する場合においても、外部接続端子６００の数に制限されない。

また、図４は、前記図１の半導体基板２においてウエハ検査を実施する場合のウエハ検査プローブ３００の配置を示したものである。ここでは、ウエハ検査プローブ３００は半導体基板２の中心から放射状に配置されている一般的な配置である。半導体基板２の中央部に配置されているＰＡＤｄ ２０６とＰＡＤｅ ２０７とが同一直線上に並んでおり、ウエハ検査プローブｄ ３０４とウエハ検査プローブｅ ３０５とが近接するが、同一直線上に並ぶＰＡＤの個数が２個に限定されるので、ＰＡＤｄ ２０６とＰＡＤｅ ２０７との位置を移動することや、ウエハ検査プローブｄ ３０４をウエハ検査プローブｅ ３０５よりも半導体基板からの高さを大きくすることにより、従来技術を用いてウエハ検査プローブを配置することが出来る。

（実施形態２）
次に、本発明の第２の実施形態の半導体装置を説明する。

図３は、前記実施形態１の半導体基板２の４つに区分された回路領域である回路領域ａ １０１、回路領域ｂ １０２、回路領域ｃ １０３、回路領域ｄ １０４の境界部に、回路素子を配置しない、又は、トレンチ、基板コンタクト、ＧＮＤ配線、電源配線などを配置した分離領域１０５を配置した実施形態を示す。この分離領域１０５は、主に半導体基板２を経由してのアイソレーションを高め、前記各回路領域間の信号やノイズの伝播を防いで、回路特性の劣化を抑制することが出来る。

また、図１０は、前記図３の半導体基板を用いてチップサイズパッケージを構成したものである。同図は、前記実施形態１で示した図９と同様に、半導体装置１は、４つの回路領域である回路領域ａ １０１、回路領域ｂ １０２、回路領域ｃ １０３、回路領域ｄ １０４の各領域の外周部にＰＡＤ２００を配置しており、これ等のＰＡＤ２００は、外部接続端子６００と再配線５００とによって接続されている。

図１０において、ＰＡＤ１ ２０１は半導体装置１の中央部にあるので、再配線１ ５０１に接続されて、半導体装置１の中央部にある外部接続端子１ ６０１と接続されている。従って、従来の図１１の半導体装置１の外周部にあるＰＡＤ２ ２０２と半導体装置１の中央部にある外部接続端子２ ６０２とを接続する再配線２ ５０２の長さと比較して、再配線１ ５０１を短くすることが可能である。従って、図９と同様に、再配線５００が複数の回路ブロック上に跨って配置されることが無いので、再配線５００を介して信号やノイズが複数のブロックに伝播して回路特性を劣化させることを防ぐ効果がある。

更に、図３の構成では、ＰＡＤ ２００を半導体基板２の中央部にも配置しているので、図９と同様に、図１０のチップサイズパッケージを構成する際に、半導体装置１の外周部のＰＡＤ２００だけでなく、中央部のＰＡＤ２００からも外部接続端子６００へ再配線５００で接続することができる。従って、外部接続端子６００の数が多いチップサイズパッケージを構成する場合においても、外部接続端子６００の数に制限されない。

加えて、図５は、図３の半導体基板２においてウエハ検査を実施する場合のウエハ検査プローブ３００の配置を示す。同図は、図４の半導体基板に分離領域１０５を加えたものであり、図４と同様に、従来技術を用いてウエハ検査プローブを配置することが出来る。

（実施形態３）
続いて、本発明の第３の実施形態の半導体装置を説明する。

図６及び図８は、半導体基板２において、回路領域ａ １０１、回路領域ｂ １０２２つの領域に区分し、その境界部に分離領域１０５を設けた構成である。前記実施形態２と同様に、２つに区分された回路領域である回路領域ａ １０１、回路領域ｂ １０２の境界部に、回路素子を配置しない、又は、トレンチ、基板コンタクト、ＧＮＤ配線、電源配線などを配置した分離領域１０５が配置される。これにより、半導体基板２を経由してのアイソレーションを高め、前記各回路領域間の信号やノイズの伝播を防ぎ回路特性劣化を抑制することが出来る。

また、図６及び図８は、実施形態１の図１とＰＡＤ２００の配置は同じ構成であるので、半導体基板２上に再配線と外部接続端子とを形成したチップサイズパッケージを構成した場合に、前記実施形態１の図９と同様に、半導体基板２の外周部及び中央部にＰＡＤ２００が配置されているので、中央部のＰＡＤ２００と半導体基板の中央部に配置した外部接続端子とを接続する再配線を短くできて、これ等の再配線の寄生抵抗、寄生容量成分を少なくすることが可能となる。更に、再配線が複数の回路ブロック上に跨って配置されることが無いので、再配線を介して信号やノイズが複数のブロックに伝播し回路特性を劣化させることを抑制できる効果がある。

更に、図６及び図８では、ＰＡＤ２００の配置が実施形態１の図１と同様であるので、図９に示すチップサイズパッケージを構成することができるので、図１と同様に、外部接続端子の数が多いチップサイズパッケージを構成する場合においても、外部接続端子の数に制限されない。加えて、図６及び図８の半導体基板２のウエハ検査を実施する場合には、実施形態１の図４と同様の構成となるので、従来技術を用いてウエハ検査プローブを配置することができる。

(実施形態４）
図７は、実施形態１の図１の半導体基板２において、回路領域を回路領域ａ１０１、回路領域ｂ １０２、回路領域ｃ １０３の３つに区分し、その境界部を分離領域１０５とした実施形態である。同図では、回路領域ａ １０１、回路領域ｂ １０２、回路領域ｃ １０３の境界部に、回路素子を配置しない、又は、トレンチ、基板コンタクト、ＧＮＤ配線、電源配線などを配置した分離領域１０５を配置することにより、半導体基板２を経由してのアイソレーションを高めて、各回路領域間の信号やノイズの伝播を抑制して、回路特性の劣化を抑制することが出来る。

また、前記図７は、実施形態１の図１とＰＡＤ２００の配置は同じ構成であるので、半導体基板２上に再配線と外部接続端子とを形成したチップサイズパッケージを構成した場合に、実施形態１の図９と同様に、半導体基板２の外周部及び中央部にＰＡＤ２００が配置されているので、半導体基板上に形成した外部接続端子とＰＡＤとを接続する再配線を短くして、寄生抵抗、寄生容量成分を少なくすることが可能であり、従来のように再配線が複数の回路ブロック上に跨って配置されることが無い。従って、再配線を介して信号やノイズが複数のブロックに伝播して、回路特性を劣化させることを抑制できる効果がある。

更に、図７では、ＰＡＤ２００の配置が実施形態１の図１と同様であって、図９に示すチップサイズパッケージを構成することができるので、図１と同様に、外部接続端子の数が多いチップサイズパッケージを構成する場合においても、外部接続端子の数に制限されない。加えて、図７の半導体基板２のウエハ検査を実施する場合には、実施形態１の図４と同様の構成となるので、従来技術を用いてウエハ検査プローブを配置することができる。

以上説明したように、本発明は、半導体基板を縦方向及び横方向共に２分割、又は縦方向又は横方向に２分割して、４つ又は２つの回路領域に区分すると共に、それ等の回路領域の各々の外周に沿ってＰＡＤを配置したので、回路ブロック間のアイソレーションを向上出来ると共に、外部接続端子の数に制限をされない構成にでき、ウエハ検査プローブの配置を容易にできるので、チップサイズパッケージを用いた半導体装置として有用である。

本発明の第１の実施形態の半導体装置の半導体基板を示す構成図である。 本発明の第１の実施形態の半導体装置の半導体基板を示す他の構成図である。 本発明の第２の実施形態の半導体装置の半導体基板を示す構成図である。 図１の半導体基板に対してウエハ検査を実施する場合のウエハ検査プローブの配置を示す図である。 図３の半導体基板に対してウエハ検査を実施する場合のウエハ検査プローブの配置を示す図である。 本発明の第３の実施形態の半導体装置の半導体基板を示す構成図である。 本発明の第４の実施形態の半導体装置の半導体基板を示す構成図である。 同半導体基板の他の構成例を示す図である。 本発明の第１の実施形態の半導体装置を示す構成図である。 本発明の第２の実施形態の半導体装置を示す構成図である。 従来の半導体装置の構成を示す図である。 従来の半導体装置の他の構成を示す図である。 図１２の半導体装置の半導体基板に対してウエハ検査を実施する場合のウエハ検査プローブの配置を示す図である。

１ 半導体装置
２ 半導体基板
１０１ 回路領域ａ
１０２ 回路領域ｂ
１０３ 回路領域ｃ
１０４ 回路領域ｄ
１０５ 分離領域
２００ ＰＡＤ
２０１ ＰＡＤ１
２０２ ＰＡＤ２
２０３ ＰＡＤａ
２０４ ＰＡＤｂ
２０５ ＰＡＤｃ
２０６ ＰＡＤｄ
２０７ ＰＡＤｅ
３００ ウエハ検査プローブ
３０１ ウエハ検査プローブａ
３０２ ウエハ検査プローブｂ
３０３ ウエハ検査プローブｃ
３０４ ウエハ検査プローブｄ
３０５ ウエハ検査プローブｅ
４０１ デジタル回路ブロック１
４０２ デジタル回路ブロック２
４０３ デジタルアナログ変換回路ブロック
４０４ アナログ回路ブロック１
４０５ アナログ回路ブロック２
５００ 再配線
５０１ 再配線１
５０２ 再配線２
６００ 外部接続端子
６０１ 外部接続端子１
６０２ 外部接続端子２
６０３ 外部接続端子３

Claims (9)

1. 半導体基板を縦方向及び横方向に２分割して合計４つに区分された四角形状の回路領域と、
   前記４つに区分された回路領域の各々の外周に沿って配置された複数個のＰＡＤと、
   前記半導体基板上に形成された複数個の外部接続端子、及び前記複数個のＰＡＤの各々と対応する前記外部接続端子とを接続する複数本の再配線とを備えて、チップサイズパッケージとした
   ことを特徴とする半導体装置。
2. 半導体基板を縦方向又は横方向に２分割して合計２つに区分された四角形状の回路領域と、
   前記２つに区分された回路領域の各々の外周に沿って配置された複数個のＰＡＤと、
   前記半導体基板上に形成された複数個の外部接続端子、及び前記複数個のＰＡＤの各々と対応する前記外部接続端子とを接続する複数本の再配線とを備えて、チップサイズパッケージとした
   ことを特徴とする半導体装置。
3. 前記請求項１記載の半導体装置において、
   前記４つの回路領域の境界部の相互間に配置されて、前記半導体基板を４つの領域に分離する分離領域を有する
   ことを特徴とする半導体装置。
4. 前記請求項１記載の半導体装置において、
   前記４つの回路領域のうち、１つの回路領域と、他の１つの回路領域と、残る２つの回路領域との各境界部相互間に配置されて、前記半導体基板を３つの領域に分離する分離領域を有する
   ことを特徴とする半導体装置。
5. 前記請求項２記載の半導体装置において、
   前記２つの回路領域の境界部の相互間に配置されて、前記半導体基板を２つの領域に分離する分離領域を有する
   ことを特徴とする半導体装置。
6. 前記請求項３〜５の何れか１項に記載の半導体装置において、
   前記分離領域には、回路素子は配置されない
   ことを特徴とする半導体装置。
7. 前記請求項３〜５の何れか１項に記載の半導体装置において、
   前記分離領域には、トレンチ、基板コンタクト又はＧＮＤ配線若しくは電源配線の一部又は全てが配置される
   ことを特徴とする半導体装置。
8. 前記請求項１〜７の何れか１項に記載の半導体装置において、
   前記各回路領域に配置された配置された複数個のＰＡＤのうち、前記半導体基板の中央部に配置されたＰＡＤは、前記半導体基板の中央部に配置された外部接続端子と前記再配線により接続される
   ことを特徴とする半導体装置。
9. 前記請求項１〜８記載の半導体装置において、
   前記４つに区分された回路領域内に配置された何れかのＰＡＤと前記配線を介して接続される何れかの前記外部接続端子は、この外部接続端子に前記配線を介して接続される前記ＰＡＤが配置された回路領域と同一の回路領域の内部又は周辺に配置される
   ことを特徴とする半導体装置。

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