JP2010205833A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which can shorten a convergence time of a vibration phenomenon of a current and voltage occurring during reverse recovery action of a reflux diode. <P>SOLUTION: The semiconductor device 10 includes a unipolar reflux diode 100, and a semiconductor snubber 200 which is connected to the reflux diode 100 in parallel and has a capacitor 210 and resistance 220. The semiconductor snubber 200 includes a first electrode 13 connected to the capacitor 210 or resistance 220, and a second electrode 14 which is insulated from the first electrode 13, is formed on a same main surface with the first electrode 13, and is connected to the capacitor 210 or resistance 220. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、還流ダイオードを有する半導体装置に関する。   The present invention relates to a semiconductor device having a reflux diode.

従来より、環流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象を抑制するために、所定の大きさの容量を有するキャパシタを環流ダイオードに対し並列に接続させた半導体装置が知られている（特許文献１参照）。   2. Description of the Related Art Conventionally, a semiconductor device in which a capacitor having a predetermined capacity is connected in parallel to a free-wheeling diode is known in order to suppress current and voltage oscillation phenomena that occur during reverse recovery operation of the free-wheeling diode. (See Patent Document 1).

特開２００４−２８１４６２号公報JP 2004-281462 A

従来の半導体装置によれば、電流及び電圧の振動の振幅を小さくすることはできるが、振動現象の収束時間を短縮することはできない。このため従来の半導体装置では、電流及び電圧の振動に起因するノイズによって、サージ電圧による素子の破壊，振動動作中の損失の増大、周辺回路の誤動作等の不具合が引き起こされ、安定動作の阻害要因となる可能性がある。   According to the conventional semiconductor device, the amplitude of the vibration of the current and voltage can be reduced, but the convergence time of the vibration phenomenon cannot be shortened. For this reason, in conventional semiconductor devices, noise caused by current and voltage vibrations causes malfunctions such as destruction of elements due to surge voltage, increased loss during vibration operation, malfunction of peripheral circuits, and other factors that hinder stable operation. There is a possibility.

本発明は、上記課題に鑑みてなされたものであり、その目的は、環流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮可能な半導体装置を提供することにある。   The present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor device capable of shortening the convergence time of the current and voltage oscillation phenomenon that occurs during the reverse recovery operation of the freewheeling diode.

上記目的を達成するために、本発明は、還流ダイオードに並列接続されて、キャパシタ及び抵抗を有するスナバ回路を備えている。更に、スナバ回路は、キャパシタまたは抵抗に接続され、同一主面上に形成された第１電極及び第２電極を備えている。   In order to achieve the above object, the present invention includes a snubber circuit having a capacitor and a resistor connected in parallel to a freewheeling diode. Furthermore, the snubber circuit includes a first electrode and a second electrode connected to a capacitor or a resistor and formed on the same main surface.

本発明によれば、両電極の配置を変えることにより、容易に抵抗の抵抗値を変えることができるので、低損失で、かつ、逆回復動作時の電流及び電圧の振動現象の収束時間を短縮することができる。   According to the present invention, the resistance value of the resistor can be easily changed by changing the arrangement of both electrodes, so that the loss time and the convergence time of the oscillation phenomenon of current and voltage during the reverse recovery operation are shortened. can do.

本発明の第１実施形態を示す回路図。1 is a circuit diagram showing a first embodiment of the present invention. 本発明の第１実施形態の図１に対応する別の回路図。FIG. 6 is another circuit diagram corresponding to FIG. 1 of the first embodiment of the present invention. 本発明の第１実施形態の図１の回路図を実現する実装図。The mounting diagram which implement | achieves the circuit diagram of FIG. 1 of 1st Embodiment of this invention. 本発明の第１実施形態の図３の実装図の部分詳細図。FIG. 4 is a partial detail view of the mounting diagram of FIG. 3 of the first embodiment of the present invention. 本発明の第１実施形態の図３に使用される還流ダイオードの断面図。Sectional drawing of the freewheeling diode used for FIG. 3 of 1st Embodiment of this invention. 本発明の第１実施形態の図３に使用される別の半導体スナバの断面図。Sectional drawing of another semiconductor snubber used for FIG. 3 of 1st Embodiment of this invention. 本発明の第１実施形態の図６に対応する別の断面図。Another sectional view corresponding to Drawing 6 of a 1st embodiment of the present invention. 本発明の第１実施形態の図１の回路を用いた電力変換装置の回路図。The circuit diagram of the power converter device using the circuit of FIG. 1 of 1st Embodiment of this invention. 本発明の第１実施形態の図１の回路を用いた別の電力変換装置の回路図。The circuit diagram of another power converter device using the circuit of Drawing 1 of a 1st embodiment of the present invention. 本発明の別の第１実施形態を示す回路図。The circuit diagram which shows another 1st Embodiment of this invention. 本発明の第１実施形態の図１の回路図を実現する別の実装図。FIG. 4 is another mounting diagram for realizing the circuit diagram of FIG. 1 according to the first embodiment of the present invention. 本発明の第１実施形態の図６に対応する別の断面図。Another sectional view corresponding to Drawing 6 of a 1st embodiment of the present invention. 本発明の第１実施形態の図６に対応する別の断面図。Another sectional view corresponding to Drawing 6 of a 1st embodiment of the present invention. 本発明の第１実施形態の図６に対応する別の断面図。Another sectional view corresponding to Drawing 6 of a 1st embodiment of the present invention. 本発明の第１実施形態の図６に対応する別の断面図。Another sectional view corresponding to Drawing 6 of a 1st embodiment of the present invention. 本発明の第１実施形態の図６に対応する別の断面図。Another sectional view corresponding to Drawing 6 of a 1st embodiment of the present invention. 本発明の第１実施形態の図６に対応する別の断面図。Another sectional view corresponding to Drawing 6 of a 1st embodiment of the present invention. 本発明の第１実施形態の図６に対応する別の断面図。Another sectional view corresponding to Drawing 6 of a 1st embodiment of the present invention. 本発明の第１実施形態の図６に対応する別の断面図。Another sectional view corresponding to Drawing 6 of a 1st embodiment of the present invention. 本発明の第１実施形態の図６に対応する別の断面図。Another sectional view corresponding to Drawing 6 of a 1st embodiment of the present invention. 本発明の第１実施形態の図６に対応する別の断面図。Another sectional view corresponding to Drawing 6 of a 1st embodiment of the present invention. 本発明の第１実施形態の図２０に対応する表面図。The surface view corresponding to FIG. 20 of 1st Embodiment of this invention. 本発明の第１実施形態の図２１に対応する表面図。The surface view corresponding to FIG. 21 of 1st Embodiment of this invention. 本発明の第１実施形態の図６に対応する別の断面図。Another sectional view corresponding to Drawing 6 of a 1st embodiment of the present invention. 本発明の第１実施形態の図６に対応する別の断面図。Another sectional view corresponding to Drawing 6 of a 1st embodiment of the present invention. 本発明の第１実施形態の図２５に対応する表面図。The surface view corresponding to FIG. 25 of 1st Embodiment of this invention. 本発明の第１実施形態の図２５に対応する別の表面図。FIG. 26 is another surface view corresponding to FIG. 25 of the first embodiment of the present invention. 本発明の第１実施形態の図２５に対応する別の表面図。FIG. 26 is another surface view corresponding to FIG. 25 of the first embodiment of the present invention. 本発明の第１実施形態の図６に対応する別の断面図。Another sectional view corresponding to Drawing 6 of a 1st embodiment of the present invention. 本発明の第１実施形態のキャパシタ容量に対する振動現象の計算結果。The calculation result of the vibration phenomenon with respect to the capacitor capacity of 1st Embodiment of this invention. 本発明の第１実施形態のキャパシタ容量比の最適値を示す特性図。The characteristic view which shows the optimal value of the capacitor capacity ratio of 1st Embodiment of this invention. 本発明の第２実施形態を示す回路図。The circuit diagram which shows 2nd Embodiment of this invention. 本発明の第２実施形態の図３２の回路図を実現する実装図。The mounting diagram which implement | achieves the circuit diagram of FIG. 32 of 2nd Embodiment of this invention. 本発明の第２実施形態の図３３に使用されるスイッチング素子の断面図。Sectional drawing of the switching element used for FIG. 33 of 2nd Embodiment of this invention. 本発明の第２実施形態の図３２の回路を用いた電力変換装置の回路図。The circuit diagram of the power converter device using the circuit of FIG. 32 of 2nd Embodiment of this invention. 本発明の第２実施形態の図３２の回路を用いた別の電力変換装置の回路図。The circuit diagram of another power converter device using the circuit of Drawing 32 of a 2nd embodiment of the present invention. 本発明の第３実施形態の図３３に使用される還流ダイオードの断面図。Sectional drawing of the free-wheeling diode used for FIG. 33 of 3rd Embodiment of this invention. 本発明の第３実施形態の図３４に対応する別の断面図。Another sectional view corresponding to Drawing 34 of a 3rd embodiment of the present invention. 本発明の第３実施形態の図３４に対応する別の断面図。Another sectional view corresponding to Drawing 34 of a 3rd embodiment of the present invention. 本発明の第３実施形態の図３４に対応する別の断面図。Another sectional view corresponding to Drawing 34 of a 3rd embodiment of the present invention. 本発明の第３実施形態の図３７に対応する別の断面図。FIG. 38 is another cross-sectional view corresponding to FIG. 37 of the third embodiment of the present invention. 本発明の第４実施形態の図１の回路図を実現する実装図。The mounting diagram which implement | achieves the circuit diagram of FIG. 1 of 4th Embodiment of this invention. 本発明の第４実施形態の図４２の実装図の部分詳細図。The fragmentary detailed view of the mounting figure of FIG. 42 of 4th Embodiment of this invention. 本発明の第４実施形態の図４２に使用される半導体スナバ内蔵還流ダイオードの断面図。Sectional drawing of the semiconductor snubber built-in free-wheeling diode used for FIG. 42 of 4th Embodiment of this invention. 本発明の第４実施形態の図４４に対応する別の断面図。Another sectional view corresponding to Drawing 44 of a 4th embodiment of the present invention. 本発明の第４実施形態の図４４に対応する別の断面図。Another sectional view corresponding to Drawing 44 of a 4th embodiment of the present invention. 本発明の第４実施形態の図４４に対応する別の断面図。Another sectional view corresponding to Drawing 44 of a 4th embodiment of the present invention. 本発明の第４実施形態の図４４に対応する別の断面図。Another sectional view corresponding to Drawing 44 of a 4th embodiment of the present invention. 本発明の第５実施形態の図１の回路図を実現する実装図。The mounting diagram which implement | achieves the circuit diagram of FIG. 1 of 5th Embodiment of this invention. 本発明の第５実施形態の図４９に使用される半導体スナバ内蔵スイッチング素子の断面図。Sectional drawing of the switching element with a built-in semiconductor snubber used for FIG. 49 of 5th Embodiment of this invention. 本発明の第５実施形態の図５０に対応する別の断面図。Another sectional view corresponding to Drawing 50 of a 5th embodiment of the present invention. 本発明の第５実施形態の図５０に対応する別の断面図。Another sectional view corresponding to Drawing 50 of a 5th embodiment of the present invention. 本発明の第５実施形態の図５０に対応する別の断面図。Another sectional view corresponding to Drawing 50 of a 5th embodiment of the present invention. 本発明の他の実施形態の図３５の回路図の一部をあらわす回路図。The circuit diagram showing a part of circuit diagram of FIG. 35 of other embodiment of this invention. 本発明の他の実施形態の図３５の回路図を実現する実装図。The mounting diagram which implement | achieves the circuit diagram of FIG. 35 of other embodiment of this invention. 本発明の他の実施形態の図５５に使用される半導体チップの断面図。FIG. 56 is a cross-sectional view of a semiconductor chip used in FIG. 55 according to another embodiment of the present invention. 本発明の他の実施形態の図５５に使用される半導体チップの別の断面図。FIG. 56 is another cross-sectional view of the semiconductor chip used in FIG. 55 according to another embodiment of the present invention. 本発明の他の実施形態の図５４の回路図を実現する半導体チップの表面図。FIG. 55 is a front view of a semiconductor chip that realizes the circuit diagram of FIG. 54 according to another embodiment of the present invention. 本発明の他の実施形態の図３５の回路図を実現する半導体チップの表面図。The surface view of the semiconductor chip which implement | achieves the circuit diagram of FIG. 35 of other embodiment of this invention.

（第１実施形態）
図１〜図６を用いて、本発明における半導体装置の第１実施形態を説明する。図１は本発明の第１実施形態を説明する回路図である。図２は本発明の第１実施形態を説明する別の回路図である。図３は、図１の回路図の一例として具体化した半導体チップの実装図である。図４は、図３の部分拡大図である。図５並びに図６は、図３の実装図に用いられている還流ダイオード及び半導体スナバの断面構造図である。 (First embodiment)
A first embodiment of a semiconductor device according to the present invention will be described with reference to FIGS. FIG. 1 is a circuit diagram for explaining a first embodiment of the present invention. FIG. 2 is another circuit diagram for explaining the first embodiment of the present invention. FIG. 3 is a mounting diagram of a semiconductor chip embodied as an example of the circuit diagram of FIG. FIG. 4 is a partially enlarged view of FIG. 5 and 6 are cross-sectional structural views of the free wheel diode and the semiconductor snubber used in the mounting diagram of FIG.

（半導体装置の回路構成）
図１に示すように、本実施形態の半導体装置１０は、ユニポーラ動作する還流ダイオード１００と、少なくともキャパシタ２１０と抵抗２２０を含み、スナバ機能を有するように半導体チップで形成された半導体スナバ２００とを備えている。ここで、例えば、ＰＮ接合ダイオードの構造であっても、導通時にＰ型領域から注入される過剰キャリアの主成分である少数キャリアのライフタイムを制御することにより、ユニポーラ動作と同等の動作を行うため、バイポーラ型ダイオードであっても、ユニポーラ動作と同等の特性を有するダイオードについても、本発明で説明されるユニポーラ動作する還流ダイオードに含まれるものとし、詳細については後述する。
還流ダイオード１００と半導体スナバ２００は、共にアノード端子３００並びにカソード端子４００に接続されて、並列接続されている。なお、図１においては、半導体スナバ２００の構成として、アノード端子３００側にキャパシタ２１０が、カソード端子側に抵抗２２０が接続するような場合を示しているが、図２に示すように、アノード端子３００側に抵抗２２０が、カソード端子側にキャパシタ２１０が接続していても良い。また、キャパシタ２１０と抵抗２２０は少なくとも直列接続していれば、複数の部位に分割されて形成されていても良いし、交互に形成されていても良い。 (Circuit configuration of semiconductor device)
As shown in FIG. 1, a semiconductor device 10 according to the present embodiment includes a free-wheeling diode 100 that operates unipolarly, and a semiconductor snubber 200 that includes at least a capacitor 210 and a resistor 220 and is formed of a semiconductor chip so as to have a snubber function. I have. Here, for example, even in the structure of a PN junction diode, an operation equivalent to a unipolar operation is performed by controlling the lifetime of minority carriers that are the main components of excess carriers injected from the P-type region during conduction. Therefore, even if it is a bipolar type diode, the diode which has a characteristic equivalent to a unipolar operation shall be included in the free-wheeling diode which carries out the unipolar operation demonstrated by this invention, and it mentions later for details.
The freewheeling diode 100 and the semiconductor snubber 200 are both connected to the anode terminal 300 and the cathode terminal 400 and connected in parallel. In FIG. 1, the configuration of the semiconductor snubber 200 shows a case where the capacitor 210 is connected to the anode terminal 300 side and the resistor 220 is connected to the cathode terminal side. However, as shown in FIG. The resistor 220 may be connected to the 300 side, and the capacitor 210 may be connected to the cathode terminal side. Moreover, as long as the capacitor 210 and the resistor 220 are connected at least in series, the capacitor 210 and the resistor 220 may be divided into a plurality of portions or may be alternately formed.

本実施形態では、還流ダイオード１００と半導体スナバ２００とを別の半導体チップとして形成した場合について説明する。   In the present embodiment, a case where the freewheeling diode 100 and the semiconductor snubber 200 are formed as separate semiconductor chips will be described.

（半導体装置の実装構造）
図３は、図１で示した還流ダイオード１００（炭化珪素ショットキーバリアダイオード）と半導体スナバ２００（シリコン半導体ＲＣスナバ）からなる半導体装置１０について具体的な装置として実施形態を示した実装図である。 (Semiconductor device mounting structure)
FIG. 3 is a mounting diagram showing a specific embodiment of the semiconductor device 10 including the free wheeling diode 100 (silicon carbide Schottky barrier diode) and the semiconductor snubber 200 (silicon semiconductor RC snubber) shown in FIG. .

図３においては、半導体パッケージの一例として、セラミック板などで形成された絶縁性を有し、かつ、支持体としての機能を有する絶縁基板５００上に、例えば銅やアルミなどの金属材料からなるアノード側金属膜３１０とカソード側金属膜４１０が形成されたセラミック基板を用いた場合について説明する。   In FIG. 3, as an example of a semiconductor package, an anode made of a metal material such as copper or aluminum is provided on an insulating substrate 500 having an insulating property formed of a ceramic plate or the like and having a function as a support. A case where a ceramic substrate on which the side metal film 310 and the cathode side metal film 410 are formed will be described.

カソード側金属膜４１０上には、還流ダイオード１００を構成する半導体チップのカソード端子４００が半田やろう材等の接合材料を介して接するように配置されている。そして、還流ダイオード１００のアノード端子３００は、アルミワイヤやアルミリボンなどの金属配線３２０を介して、アノード側金属膜３１０に接続された構成となっている。   On the cathode side metal film 410, the cathode terminal 400 of the semiconductor chip constituting the reflux diode 100 is arranged so as to be in contact via a bonding material such as solder or brazing material. The anode terminal 300 of the freewheeling diode 100 is configured to be connected to the anode side metal film 310 via a metal wiring 320 such as an aluminum wire or an aluminum ribbon.

また、半導体スナバ２００については、図３並びに図３中の半導体スナバ２００が実装された部分の拡大図である図４に示すように、本実施形態においては、アノード端子３００とカソード端子４００が半導体スナバ２００の表面側に互いに絶縁されて形成されている。そして、カソード端子４００は、アルミワイヤやアルミリボンなどの金属配線１１００を介してカソード側金属膜４１０と電気的に接続されており、アノード端子３００は、アルミワイヤやアルミリボンなどの金属配線３３０を介して、アノード側金属膜３１０に接続された構成となっている。なお、本実施形態においては、半導体スナバ２００を構成する半導体チップを、カソード側金属膜４１０上に所定の接着材料を介して固定するように配置した場合を示しているが、配置される場所は、アノード側金属膜３１０や絶縁基板５００上もしくは新たに形成する所定の金属膜上でも特に制限はない。   As for the semiconductor snubber 200, as shown in FIG. 3 and FIG. 4 which is an enlarged view of a portion where the semiconductor snubber 200 in FIG. 3 is mounted, in this embodiment, the anode terminal 300 and the cathode terminal 400 are semiconductors. The snubber 200 is formed to be insulated from each other on the surface side. The cathode terminal 400 is electrically connected to the cathode side metal film 410 via a metal wiring 1100 such as an aluminum wire or an aluminum ribbon, and the anode terminal 300 is connected to a metal wiring 330 such as an aluminum wire or an aluminum ribbon. Through this, the anode side metal film 310 is connected. In the present embodiment, the semiconductor chip constituting the semiconductor snubber 200 is arranged so as to be fixed on the cathode side metal film 410 with a predetermined adhesive material. There are no particular restrictions on the anode-side metal film 310, the insulating substrate 500, or a predetermined metal film newly formed.

次に、図５及び図６に、還流ダイオード１００と半導体スナバ２００とをそれぞれ構成する半導体チップの断面構造図の一例を示す。   Next, FIG. 5 and FIG. 6 show an example of a cross-sectional structure diagram of the semiconductor chip that constitutes the free wheel diode 100 and the semiconductor snubber 200, respectively.

（還流ダイオードの構造）
還流ダイオード１００に関しては、炭化珪素を半導体基体材料としたショットキーバリアダイオードの場合について説明する。本実施形態では、ショットキーバリアダイオードのアノード端子３００とカソード端子４００が互いに対面するように電極形成された、いわゆる縦型のショットキーバリアダイオードを一例として説明する。 (Structure of reflux diode)
Regarding the freewheeling diode 100, a case of a Schottky barrier diode using silicon carbide as a semiconductor substrate material will be described. In the present embodiment, a so-called vertical Schottky barrier diode in which electrodes are formed so that the anode terminal 300 and the cathode terminal 400 of the Schottky barrier diode face each other will be described as an example.

図５に示すように、還流ダイオード１００は、炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域１上にＮ−型のドリフト領域２が形成された基板材料で構成されている。基板領域１としては、抵抗率が数ｍΩｃｍから数１０ｍΩｃｍ、厚さが数１０μｍ〜数１００μｍ程度の一般的な低抵抗基板を用いることができる。なお、素子構造や所要の耐圧により、抵抗率や厚みが前記範囲外となってももちろん良いが、一般に抵抗率及び厚みが小さいほうが導通時の損失を低減できるため、可能な限り小さいほうが望ましい。ドリフト領域２としては、Ｎ型の不純物密度が１０15ｃｍ-3〜１０18ｃｍ-3、厚みが０．１μｍ〜数１０μｍのものを用いることができる。なお、ドリフト領域２に関しても、素子構造や所要の耐圧により、不純物密度や厚みが前記範囲外となってももちろん良い。本実施形態では、不純物密度が１０16ｃｍ-3、厚みが５μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。 As shown in FIG. 5, the free-wheeling diode 100 is made of a substrate material in which an N − type drift region 2 is formed on a substrate region 1 of silicon carbide polytype 4H type N + type. As the substrate region 1, a general low-resistance substrate having a resistivity of several mΩcm to several tens of mΩcm and a thickness of about several tens of μm to several hundreds of μm can be used. Of course, the resistivity and thickness may be out of the above ranges depending on the element structure and the required breakdown voltage. However, in general, the smaller the resistivity and the thickness, the more the loss during conduction can be reduced. As the drift region 2, an N-type impurity density of 10 15 cm −3 to 10 18 cm −3 and a thickness of 0.1 μm to several tens of μm can be used. It should be noted that the impurity density and thickness of the drift region 2 may of course be out of the above range depending on the element structure and required breakdown voltage. In this embodiment, the case where an impurity density of 10 16 cm −3 , a thickness of 5 μm, and a breakdown voltage of 600 V class is used will be described.

なお、本実施形態では、半導体基体が、基板領域１とドリフト領域２の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらないが基板領域１のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。また、本実施形態では一例として耐圧が６００Ｖクラスの場合で説明しているが、耐圧クラスは限定されない。また、本実施形態においては、基板材料を炭化珪素材料で形成した場合を説明しているがシリコンなど他の半導体材料で構成されていてもかまわない。   In this embodiment, the case where the semiconductor substrate is a substrate composed of two layers of the substrate region 1 and the drift region 2 will be described. However, although the magnitude of the resistivity is not limited to the above example, only the substrate region 1 is used. A formed substrate may be used, and conversely, a multilayer substrate may be used. In the present embodiment, as an example, the case where the withstand voltage is 600 V class is described, but the withstand voltage class is not limited. In this embodiment, the case where the substrate material is formed of a silicon carbide material is described. However, the substrate material may be formed of other semiconductor materials such as silicon.

ドリフト領域２の基板領域１との接合面に対向する主面に接するように表面電極３が、さらには表面電極３に対向し、かつ基板領域１と接するように裏面電極４が形成されている。表面電極３は、ドリフト領域２との間にショットキー障壁を形成する金属材料を少なくとも含む単層もしくは多層の金属材料から構成されており、ショットキー障壁を形成する金属材料としては、チタン、ニッケル、モリブデン、金、白金などの材料を用いることができる。また、表面電極３はアノード端子３００として外部電極との接続をするために、最表面にアルミ、銅、金、ニッケル、銀などの金属材料を用いて多層の構造としても良い。一方、裏面電極４は基板領域１とオーミック接続するような電極材料から構成されている。オーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料などが挙げられ、裏面電極４はカソード端子４００として外部電極と接続をするように、最表面にアルミ、銅、金、ニッケル、銀などの金属材料を用いた単層、多層の構造としても良い。このように、図５に示す還流ダイオード１００は、表面電極３がアノード電極、裏面電極４がカソード電極としたダイオードとして機能する。   A surface electrode 3 is formed so as to be in contact with the main surface of the drift region 2 facing the bonding surface with the substrate region 1, and further a back electrode 4 is formed so as to be opposed to the surface electrode 3 and in contact with the substrate region 1. . The surface electrode 3 is composed of a single-layer or multi-layer metal material including at least a metal material that forms a Schottky barrier with the drift region 2. Examples of the metal material that forms the Schottky barrier include titanium, nickel, and the like. A material such as molybdenum, gold, or platinum can be used. Further, the surface electrode 3 may have a multilayer structure using a metal material such as aluminum, copper, gold, nickel, silver or the like on the outermost surface in order to connect the external electrode as the anode terminal 300. On the other hand, the back electrode 4 is made of an electrode material that is in ohmic contact with the substrate region 1. Examples of the electrode material to be ohmic-connected include nickel silicide and titanium material, and the back electrode 4 is made of aluminum, copper, gold, nickel, silver or the like on the outermost surface so as to be connected to the external electrode as the cathode terminal 400. A single-layer or multilayer structure using a metal material may be used. 5 functions as a diode in which the front electrode 3 is an anode electrode and the back electrode 4 is a cathode electrode.

（半導体スナバの構造）
半導体スナバ２００の構成としては、キャパシタ２１０と抵抗２２０とが直列接続されたいわゆるＲＣスナバの構成とした場合について説明する。また、半導体スナバ２００は、シリコンを半導体基体材料とし、かつ、アノード端子３００とカソード端子４００が同一主面上に電極形成された、いわゆる横型の半導体チップからなる場合について説明する。 (Structure of semiconductor snubber)
As a configuration of the semiconductor snubber 200, a case of a so-called RC snubber configuration in which a capacitor 210 and a resistor 220 are connected in series will be described. Further, the case where the semiconductor snubber 200 is formed of a so-called horizontal semiconductor chip in which silicon is used as a semiconductor base material and the anode terminal 300 and the cathode terminal 400 are formed on the same main surface will be described.

図６は、半導体スナバ２００の断面構造図の一例である。図６に示す半導体スナバ２００では、シリコンのＮ−型である基板領域１１上に、シリコン酸化膜などの誘電材料からなる誘電領域１２が形成されている。また、誘電領域１２に接するように第１電極１３が、さらに第１電極１３が形成される基板領域１１の同一主面上には、第１電極１３とは絶縁され、かつ基板領域１１と接するように第２電極１４が形成されている。 FIG. 6 is an example of a cross-sectional structure diagram of the semiconductor snubber 200. In a semiconductor snubber 200 shown in FIG. 6, a dielectric region 12 made of a dielectric material such as a silicon oxide film is formed on a substrate region 11 that is an N − type of silicon. Further, the first electrode 13 is in contact with the dielectric region 12, and is further insulated from the first electrode 13 and in contact with the substrate region 11 on the same main surface of the substrate region 11 on which the first electrode 13 is formed. Thus, the second electrode 14 is formed.

本実施形態では、基板領域１１は抵抗２２０として機能し、誘電領域１２はキャパシタ２１０として機能する。つまり、基板領域１１は必要な抵抗値の大きさに応じて、基板の抵抗率や厚み、さらには、第１電極１３と第２電極１４の距離を決めることができ、抵抗率が数ｍΩｃｍ〜数１００Ωｃｍ、厚さが数１０μｍ〜数１００μｍ程度のものを用いることができる。本実施形態においては、少なくとも還流ダイオード１００に含まれる抵抗値よりも大きくなるように、抵抗率が１００Ωｃｍで、厚さが３００μｍのものを用いた場合で説明する。なお、本実施形態においては、基板領域１１として、単一の抵抗率で形成された場合を例示しているが、複数の抵抗率を有していても良い。また、本実施形態においては、基板領域１１の導電型をＮ型としているがＰ型でももちろん良い。また、誘電領域１２については、必要な耐圧並びに必要なキャパシタ２１０の容量Ｃの大きさに応じて、厚みや面積を決めることができる。耐圧については、誘電領域１２の破壊防止のため、還流ダイオード１００よりも高いことが望ましい。また、キャパシタ２１０の容量Ｃについては、還流ダイオード１００が遮断状態時（高電圧印加時）に生じる空乏層のキャパシタ容量に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、十分なスナバ機能を発揮し、かつ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね１０分の１程度から１０倍程度の範囲が望ましい。   In the present embodiment, the substrate region 11 functions as a resistor 220 and the dielectric region 12 functions as a capacitor 210. That is, the substrate region 11 can determine the resistivity and thickness of the substrate, and further the distance between the first electrode 13 and the second electrode 14 according to the required resistance value, and the resistivity is several mΩcm˜ A material having a thickness of several hundreds Ωcm and a thickness of several tens of μm to several hundreds of μm can be used. In the present embodiment, a case where a resistor having a resistivity of 100 Ωcm and a thickness of 300 μm is used so as to be at least larger than the resistance value included in the freewheeling diode 100 will be described. In the present embodiment, the substrate region 11 is illustrated as being formed with a single resistivity, but may have a plurality of resistivity. Further, in the present embodiment, the conductivity type of the substrate region 11 is N type, but it may of course be P type. In addition, the thickness and area of the dielectric region 12 can be determined according to the required breakdown voltage and the required capacitance C of the capacitor 210. The breakdown voltage is preferably higher than that of the freewheeling diode 100 in order to prevent the dielectric region 12 from being broken. Further, the capacitance C of the capacitor 210 can be selected in a range from about 1/100 to about 100 times the capacitance of the depletion layer when the free-wheeling diode 100 is in a cutoff state (when a high voltage is applied). However, when a sufficient snubber function is exhibited, an increase in loss is suppressed as much as possible, and a necessary chip area is taken into consideration, a range of about 1/10 to about 10 times is desirable as shown in a calculation result described later. .

本実施形態においては、還流ダイオード１００よりも耐圧が高くなるように、厚みは１μｍとし、キャパシタ２１０の容量Ｃが還流ダイオード１００の遮断状態時に形成される空乏容量と同程度としたものを用いた場合で説明する。なお、誘電領域１２は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、かつ、キャパシタ２１０として機能する誘電材料であればどのような材料でも良いが、絶縁破壊電界と比誘電率との積の値がシリコン酸化膜の値よりも大きい材料であれば、さらによい。そのような材料を用いた場合には、誘電領域１２の絶縁耐圧を維持しつつ、少ない面積で必要な静電容量を得ることができる。一般的なシリコン酸化膜の物性値として、絶縁破壊電界を１×１０９Ｖ／ｍとし、比誘電率を３．９とした場合、シリコン酸化膜の厚みが1μｍの場合の１ｃｍ２当たりの静電容量は約３．４ｎＦ程度になる。それに対して、シリコン酸化膜の代わりにＳｉ３Ｎ４を用いた場合、絶縁破壊電界を１×１０９Ｖ／ｍとし、比誘電率を７．５とした場合、厚みが１μｍで同等の耐圧を確保することができる。このとき、Ｓｉ３Ｎ４を用いた場合の１ｃｍ２当たりの静電容量は６．６ｎＦ程度になる。このように、Ｓｉ３Ｎ４を用いた方が静電容量が約２倍程度大きくなり、誘電領域の絶縁耐圧を維持しつつ、より大きな静電容量を得ることができる。したがって面積効率が向上し、ウエハコストを低減することができる。この効果は誘電材料の絶縁破壊電界と比誘電率との積で比較することができ、シリコン酸化膜の値と、Ｓｉ３Ｎ４の値を比較すると約２倍程度になっている。さらに、誘電領域の材料がＢａＴｉＯ３のような強誘電体であれば、その値がシリコン酸化膜の約１３倍となり、より少ない面積にすることができる。他にも強誘電体膜としては、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３やＳｒＢｉ２Ｔａ２Ｏ９やＴｉ４Ｔｉ３Ｏ１２があるが、絶縁破壊電界と比誘電率の積がシリコン酸化膜の値よりも大きければ、いずれでもよい。また、誘電領域は単一の誘電材料とは限らず複数の誘電材料を積層したものを用いても良い。例えば、図７に示すようなＳｉ３Ｎ４をシリコン酸化膜で挟んだＯＮＯ構造では、Ｓｉ３Ｎ４のリーク電流をシリコン酸化膜により最小限にすることができる。 In the present embodiment, a thickness of 1 μm is used so that the breakdown voltage is higher than that of the freewheeling diode 100, and the capacitance C of the capacitor 210 is approximately the same as the depletion capacity formed when the freewheeling diode 100 is cut off. The case will be explained. The dielectric region 12 may be any material other than the silicon oxide film as long as it has a predetermined breakdown voltage and functions as the capacitor 210. It is even better if the material has a larger product value than that of the silicon oxide film. When such a material is used, a necessary capacitance can be obtained with a small area while maintaining the withstand voltage of the dielectric region 12. As a physical property value of a general silicon oxide film, when the dielectric breakdown electric field is 1 × 10 9 V / m and the relative dielectric constant is 3.9, the static per 1 cm 2 when the thickness of the silicon oxide film is 1 μm. The electric capacity is about 3.4 nF. On the other hand, when Si 3 N 4 is used instead of the silicon oxide film, when the dielectric breakdown electric field is 1 × 10 9 V / m and the relative dielectric constant is 7.5, the thickness is 1 μm and the equivalent breakdown voltage is obtained. Can be secured. At this time, the electrostatic capacity per 1 cm 2 when Si 3 N 4 is used is about 6.6 nF. Thus, using Si 3 N 4 increases the capacitance by about twice, so that a larger capacitance can be obtained while maintaining the dielectric strength of the dielectric region. Accordingly, the area efficiency can be improved and the wafer cost can be reduced. This effect can be compared by the product of the dielectric breakdown electric field and the relative dielectric constant of the dielectric material, and the value of the silicon oxide film and the value of Si 3 N 4 are approximately doubled. Further, if the material of the dielectric region is a ferroelectric such as BaTiO 3 , the value is about 13 times that of the silicon oxide film, and the area can be reduced. Other ferroelectric films include Pb (Zr, Ti) O 3 , SrBi 2 Ta 2 O 9 and Ti 4 Ti 3 O 12, but the product of the dielectric breakdown electric field and the relative dielectric constant is that of the silicon oxide film. As long as it is larger than the value, any may be used. In addition, the dielectric region is not limited to a single dielectric material, and a laminate of a plurality of dielectric materials may be used. For example, the Si 3 N 4 as shown in FIG. 7 in the ONO structure sandwiched between a silicon oxide film, a leakage current the Si 3 N 4 can be minimized by the silicon oxide film.

本実施形態においては、後述するように、還流ダイオード１００として例えばショットキーバリアダイオードを用いた場合に、ユニポーラ動作によって本質的に発生する電流・電圧の振動現象に対して、従来からバイポーラ動作のダイオードの振動低減用のスナバ回路として用いられる、メイン電流が流れる経路にフィルムコンデンサやメタルクラッド抵抗など外付けのディスクリート部品を配線する手法を用いずに、小容量で小サイズのキャパシタ２１０と抵抗２２０を有する半導体スナバ２００を並列接続することで、容易にかつ効果的に振動現象を抑制できることを特徴としている。また、効果的にスナバ機能を発揮する設計式として、Ｃ＝１／（２πｆＲ）が一般的に知られており（ｆは振動現象の周波数）、本実施形態においては、その式を満たすように、小容量の半導体スナバ２００を用いたキャパシタ２１０の容量Ｃと抵抗２２０の抵抗値Ｒを容易に設定することができることを特徴としている。   In the present embodiment, as will be described later, when a Schottky barrier diode, for example, is used as the freewheeling diode 100, a bipolar operation diode has been conventionally used against the current / voltage oscillation phenomenon that occurs essentially by unipolar operation. The capacitor 210 and the resistor 220 having a small capacity and a small size are used without using a method of wiring an external discrete component such as a film capacitor or a metal clad resistor in a path through which a main current flows, which is used as a snubber circuit for reducing vibrations of the capacitor. By connecting the semiconductor snubbers 200 in parallel, the vibration phenomenon can be easily and effectively suppressed. Further, C = 1 / (2πfR) is generally known as a design formula that effectively exhibits the snubber function (f is the frequency of the vibration phenomenon), and in the present embodiment, the formula is satisfied. The capacitor C using the small-capacity semiconductor snubber 200 and the resistance value R of the resistor 220 can be easily set.

また、第１電極１３はアノード端子３００として外部電極と接続するように、金属材料で形成されており、最表面にアルミ、銅、金、ニッケル、銀などの金属材料を用いた単層、多層の構造としても良い。同様に、第２電極１４についても、カソード端子４００として外部電極と接続するように、金属材料で形成されており、最表面にアルミ、銅、金、ニッケル、銀などの金属材料を用いた単層、多層の構造としても良い。このとき、第１電極１３と第２電極１４を同一材料で形成すれば、同時に形成することができ、製造プロセスの簡略化が可能となるという効果も有する。このように、図６に示す半導体スナバ２００は、第１電極１３が図５に示す還流ダイオード１００のアノード電極に、第２電極１４が図５に示す還流ダイオード１００のカソード電極に、接続する半導体ＲＣスナバとして機能する。   Further, the first electrode 13 is formed of a metal material so as to be connected to an external electrode as the anode terminal 300, and a single layer or a multilayer using a metal material such as aluminum, copper, gold, nickel, silver or the like on the outermost surface. It is good also as a structure. Similarly, the second electrode 14 is also formed of a metal material so as to be connected to an external electrode as the cathode terminal 400, and a single material using a metal material such as aluminum, copper, gold, nickel, silver or the like on the outermost surface. A multi-layer structure may be used. At this time, if the first electrode 13 and the second electrode 14 are formed of the same material, they can be formed at the same time, and the manufacturing process can be simplified. As described above, the semiconductor snubber 200 shown in FIG. 6 has a semiconductor in which the first electrode 13 is connected to the anode electrode of the freewheeling diode 100 shown in FIG. 5 and the second electrode 14 is connected to the cathode electrode of the freewheeling diode 100 shown in FIG. Functions as an RC snubber.

（動作）
次に、本実施形態の動作について詳しく説明する。 (Operation)
Next, the operation of this embodiment will be described in detail.

本発明の半導体装置１０は、図８および図９に示すような電力エネルギの変換手段の１つとして、一般的に使用されるコンバータ（図８）やインバータ（図９）等の電力変換装置において、電源電圧（+Ｖ）（例えば本実施形態では４００Ｖ）に対して逆バイアス接続になるように接続され、電流を還流する受動素子Ａ、Ｂとして使用される。本発明の半導体装置１０の動作モードは、ＭＯＳＦＥＴやＩＧＢＴ等のスイッチング素子のスイッチング動作に連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。電力変換装置においては、電流を還流する受動素子に対しても、スイッチング素子と同様に、低損失でかつ誤動作等が起こりにくい安定動作が求められる。本実施形態においては、図８のコンバータ回路を一例として動作を説明する。なお、図８中のスイッチング素子Ｄは例えばＩＧＢＴで構成されている場合で説明する。   The semiconductor device 10 of the present invention is one of the means for converting power energy as shown in FIGS. 8 and 9 in a power converter such as a converter (FIG. 8) or an inverter (FIG. 9) generally used. , Connected to the power supply voltage (+ V) (for example, 400 V in this embodiment) so as to be reverse-biased, and used as passive elements A and B that circulate current. The operation mode of the semiconductor device 10 according to the present invention operates in conjunction with the switching operation of a switching element such as a MOSFET or IGBT, from a cut-off state in which current is cut off to a conductive state in which current is circulated, and from a conductive state to a cut-off state. To do. In a power conversion device, a stable operation that is low loss and is unlikely to cause malfunctions is required for a passive element that circulates current as well as a switching element. In the present embodiment, the operation will be described using the converter circuit of FIG. 8 as an example. In addition, the switching element D in FIG. 8 is demonstrated by the case where it is comprised, for example by IGBT.

まず、スイッチング素子Ｄがオンし、スイッチング素子Ｄに電流が流れている状態においては、受動素子Ａは逆バイアス状態となり遮断状態になる。図５に示す還流ダイオード１００（ここでは、ショットキーバリアダイオード）においては、アノード端子３００とカソード端子４００間に逆バイアス電圧が印加されるため、ドリフト領域２中には表面電極３とのショットキー接合部から伸びた空乏層が生じ遮断状態が維持される。また、図６に示す半導体スナバ２００においては、キャパシタ２１０として機能する誘電領域１２が高電圧により充電された状態になっており、遮断状態を維持する。このように、遮断状態においては、受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の機能を有する。   First, in a state where the switching element D is turned on and a current flows through the switching element D, the passive element A is in a reverse bias state and is in a cutoff state. In the freewheeling diode 100 (here, the Schottky barrier diode) shown in FIG. 5, a reverse bias voltage is applied between the anode terminal 300 and the cathode terminal 400, so that the Schottky between the surface electrode 3 and the drift region 2 is present. A depletion layer extending from the junction is generated and the cut-off state is maintained. Further, in the semiconductor snubber 200 shown in FIG. 6, the dielectric region 12 functioning as the capacitor 210 is in a state of being charged with a high voltage, and maintains the cutoff state. Thus, in the cut-off state, the passive element has a function similar to that of the prior art in which only the Schottky barrier diode is configured.

次に、スイッチング素子Ｄがオフし、スイッチング素子Ｄがオフ状態に移行するのに連動して、受動素子Ａは順バイアス状態となり導通状態に移行する。図５に示す還流ダイオード１００のドリフト領域２中に広がっていた空乏層が後退し、表面電極３とドリフト領域２との間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード１００は導通状態となる。このとき、還流ダイオード１００に流れる電流は、ドリフト領域２中をほぼ裏面電極４側から供給される電子電流のみで構成されており、ユニポーラ動作をする。また、図６に示す半導体スナバ２００においても、還流ダイオード１００と同様に、高電圧の逆バイアス状態から低電圧の順バイアス状態に移行するため、誘電領域１２に充電されていた電荷は放電され、過渡電流が流れる。しかしながら、本実施形態では、誘電領域１２のキャパシタ２１０の容量Ｃが還流ダイオード１００の遮断時に形成される空乏容量と同程度と非常に小容量であるため、放電によって流れる過渡電流の大きさは、並列する還流ダイオード１００に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。そして、半導体スナバ２００は、バイアス電圧の変化に伴う過渡電流が流れた後は、順バイアス状態と定常状態に移行するため遮断状態となり、還流ダイオード１００のみが導通状態となる。このとき本実施形態においては、還流ダイオード１００が炭化珪素材料の半導体基体からなるショットキーバリアダイオードで構成されているため、一般的なシリコン材料からなるＰＮ接合ダイオードに比べて、ドリフト領域２の抵抗をより低抵抗で形成することができ、導通損失を低減することができる。このように、本実施形態は、導通状態においても受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。   Next, in conjunction with the switching element D being turned off and the switching element D shifting to the off state, the passive element A enters the forward bias state and shifts to the conductive state. The depletion layer that has spread into the drift region 2 of the free-wheeling diode 100 shown in FIG. 5 recedes, and the Schottky junction formed between the surface electrode 3 and the drift region 2 corresponds to the Schottky barrier height. When the forward bias voltage is applied, the freewheeling diode 100 becomes conductive. At this time, the current flowing through the freewheeling diode 100 is constituted only by the electron current supplied from the back electrode 4 side in the drift region 2 and performs a unipolar operation. Also, in the semiconductor snubber 200 shown in FIG. 6, similarly to the freewheeling diode 100, since the high voltage reverse bias state shifts to the low voltage forward bias state, the charge charged in the dielectric region 12 is discharged, Transient current flows. However, in the present embodiment, since the capacitance C of the capacitor 210 in the dielectric region 12 is as small as the depletion capacitance formed when the freewheeling diode 100 is cut off, the magnitude of the transient current flowing by the discharge is It is very small compared to the forward bias current flowing through the freewheeling diodes 100 in parallel, and hardly affects the operation. The semiconductor snubber 200 is in the cut-off state after the transient current accompanying the change in the bias voltage flows, so that it shifts to the forward bias state and the steady state, and only the freewheeling diode 100 is in the conductive state. At this time, in the present embodiment, since the freewheeling diode 100 is configured by a Schottky barrier diode made of a silicon carbide semiconductor substrate, the resistance of the drift region 2 is higher than that of a PN junction diode made of a general silicon material. Can be formed with lower resistance, and conduction loss can be reduced. As described above, the present embodiment has the same effect as that of the prior art in which the passive element is configured only by the Schottky barrier diode even in the conductive state.

次に、スイッチング素子Ｄがターンオンし、スイッチング素子Ｄがオン状態に移行するのに連動して、受動素子Ａは逆バイアス状態となり遮断状態に移行する。図５に示すように、ショットキーバリアダイオードにおいては、裏面電極４側からドリフト領域２中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がショットキー接合部のショットキー障壁高さに応じた電圧以下になり、さらには、ショットキー接合部に逆バイアス電圧が印加されはじめると、ドリフト領域２中には表面電極３とのショットキー接合部から伸びた空乏層が広がり遮断状態へと移行する。   Next, as the switching element D is turned on and the switching element D shifts to the on state, the passive element A enters the reverse bias state and shifts to the cutoff state. As shown in FIG. 5, in the Schottky barrier diode, the electron current supplied from the back electrode 4 side into the drift region 2 decreases as the forward bias voltage decreases. When the forward bias voltage becomes equal to or lower than the voltage corresponding to the Schottky barrier height of the Schottky junction, and when the reverse bias voltage starts to be applied to the Schottky junction, the surface electrode 3 is formed in the drift region 2. The depletion layer extending from the Schottky junction spreads out and shifts to the cutoff state.

この導通状態から遮断状態に移行する際に、還流ダイオードの素子内部に蓄積されていた過剰キャリアが消滅する過程において、過渡的に発生する電流が逆回復電流である。この逆回復電流は、受動素子Ａ並びにスイッチング素子Ｄに過渡電流として流れ、それぞれの素子において損失（ここでは逆回復損失と呼ぶ）が発生する。このことから、還流ダイオードで発生する逆回復電流は極力小さいほうが良い。   When transitioning from the conductive state to the cut-off state, a transiently generated current is a reverse recovery current in the process in which excess carriers accumulated in the elements of the freewheeling diode disappear. The reverse recovery current flows as a transient current in the passive element A and the switching element D, and a loss (herein referred to as reverse recovery loss) occurs in each element. For this reason, it is better that the reverse recovery current generated in the freewheeling diode is as small as possible.

本実施形態では、還流ダイオード１００を炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードで形成しており、一般的なシリコンで形成されたＰＮ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。   In this embodiment, the freewheeling diode 100 is formed of a unipolar Schottky barrier diode formed of a semiconductor material made of silicon carbide, and this reverse recovery current is smaller than that of a PN junction diode formed of general silicon. Very small. That is, reverse recovery loss can be greatly reduced.

この逆回復損失の違いは、両者の遮断・導通のメカニズムの違いで説明することができる。   This difference in reverse recovery loss can be explained by the difference in the shutoff / conduction mechanism between the two.

まず、一般的なシリコンで形成されたＰＮ接合ダイオードは、順バイアス導通時には少数キャリア注入によるドリフト領域の伝導度変調効果があるため、導通損失を極力低減しつつ耐圧を確保するため、ドリフト領域の厚みを小さく、かつ、不純物濃度を低く形成するのが一般的である。そして、６００ＶクラスのＰＮ接合ダイオードを実現しようとすると、低不純物濃度の実現性の制限から、ドリフト領域の不純物密度が１０14ｃｍ-3程度とした場合、厚みが５０μｍ程度と比較的ドリフト領域の厚い基板を使用する必要がある。導通時にはバイポーラ動作の伝導度変調効果によって、流れる電流の大きさに応じて、少数キャリアと多数キャリアがほぼ同等の濃度になるようにドリフト領域に注入されるため、低抵抗を得ることができる。数１００Ａ／ｃｍ２程度の順バイアス電流が流れた場合、多数キャリア（電子）及び少数キャリア（ホール）の濃度が共に１０17ｃｍ-3台となる程度までキャリアが注入され、それらが過剰キャリアとなって動作する。 First, a PN junction diode formed of general silicon has a conductivity modulation effect of the drift region by minority carrier injection during forward bias conduction. Therefore, in order to secure a withstand voltage while minimizing conduction loss, In general, the thickness is small and the impurity concentration is low. When an attempt is made to realize a PN junction diode of 600 V class, when the impurity density of the drift region is set to about 10 14 cm −3 due to limitations on the feasibility of the low impurity concentration, the thickness is about 50 μm, which is relatively low in the drift region. It is necessary to use a thick substrate. When conducting, due to the conductivity modulation effect of bipolar operation, the minority carriers and the majority carriers are injected into the drift region so as to have substantially the same concentration according to the magnitude of the flowing current, so that a low resistance can be obtained. When a forward bias current of about several hundred A / cm 2 flows, carriers are injected to the extent that both the majority carrier (electron) and minority carrier (hole) concentrations are 10 17 cm −3 , Works.

一方、ショットキーバリアダイオードについては、導通時に流れる電流が多数キャリアである電子のみで構成されるため、遮断状態に移行する際に発生する過剰なキャリアの量自体が、ほぼ還流ダイオード１００に空乏層が形成される際に空乏層中から排出されるキャリアの量のみしか発生しない。つまり、６００Ｖクラスとして不純物密度が１０16ｃｍ-3、厚みが５μｍのドリフト領域２が全域空乏化した場合にも、上記ＰＮ接合ダイオードと単純に比較して、キャリア密度が１０分の１、キャリアの分布しているドリフト領域の厚みが１０分の１となるため、トータルで１００分の１程度の過剰キャリアしか発生しない。このことから、還流ダイオード１００をユニポーラ動作をする素子で形成することで、逆回復電流を大幅に低減し、その結果、逆回復損失を大幅に低減することができる。このように、逆回復損失低減の効果は、受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。 On the other hand, since the Schottky barrier diode is composed only of electrons that are majority carriers, the amount of excess carriers generated when shifting to the cut-off state is almost completely depleted in the freewheeling diode 100. Only the amount of carriers discharged from the depletion layer is generated when the is formed. That is, even when the drift region 2 having an impurity density of 10 16 cm −3 and a thickness of 5 μm in the 600 V class is fully depleted, the carrier density is one-tenth that of the PN junction diode. Since the thickness of the drift region in which is distributed is 1/10, a total of only about 1/100 excess carriers are generated. Thus, by forming the freewheeling diode 100 with an element that performs a unipolar operation, the reverse recovery current can be greatly reduced, and as a result, the reverse recovery loss can be greatly reduced. As described above, the effect of reducing the reverse recovery loss is the same as that of the conventional technique in which the passive element is configured only by the Schottky barrier diode.

さらに、本実施形態においては、従来技術である受動素子がショットキーバリアダイオードのみで構成されている場合では本質的に解決できなかったユニポーラ動作ならではの逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。   Furthermore, in the present embodiment, the current / voltage oscillation phenomenon during the reverse recovery operation unique to the unipolar operation, which could not be solved essentially when the passive element of the prior art is composed of only the Schottky barrier diode, is used. It has a function to suppress.

この振動現象自体は、還流ダイオードが組み込まれたインバータ等の電力変換装置の回路中に生じる寄生インダクタンスＬｓと、還流ダイオードの逆回復動作時の逆回復電流Ｉｒの遮断速度（ｄＩｒ/ｄｔ）の相互作用によってサージ電圧Ｖｓが生じ、これを起点として発生することが一般的に知られている。この電流・電圧の振動現象は、サージ電圧による素子の破壊、振動動作中の損失の増大、周辺の回路の誤動作などを引き起こすことから、安定動作の阻害要因となるため、抑制することが求められる。このため、振動現象を低減するためには、逆回復動作時の電流の遮断速度（ｄＩｒ／ｄｔ）を緩和することと、さらには振動している電流をいち早く減衰し振動を収束させる機構が必要となる。   This vibration phenomenon itself is caused by the mutual relationship between the parasitic inductance Ls generated in the circuit of the power converter such as an inverter incorporating the freewheeling diode and the cutoff speed (dIr / dt) of the reverse recovery current Ir during the reverse recovery operation of the freewheeling diode. It is generally known that a surge voltage Vs is generated by the action and is generated from this. This vibration phenomenon of current and voltage causes destruction of the element due to surge voltage, increase of loss during vibration operation, malfunction of peripheral circuits, etc., and it becomes a hindrance to stable operation, so suppression is required. . For this reason, in order to reduce the vibration phenomenon, it is necessary to relax the current interruption speed (dIr / dt) during the reverse recovery operation, and further to have a mechanism that quickly attenuates the oscillating current and converges the vibration. It becomes.

しかしながら、従来のユニポーラ動作をするショットキーバリアダイオードのみでは、逆回復電流Ｉｒの成分が多数キャリアで構成されているため、過剰キャリアによる逆回復電流Ｉｒは大きく減るものの、空乏層の形成速度でほぼ決まる逆回復時間ｔがほとんど制御できないことから、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しない。その理由として大きく２つ挙げられる。   However, only the conventional Schottky barrier diode that performs the unipolar operation includes the majority component of the reverse recovery current Ir, so the reverse recovery current Ir due to excess carriers is greatly reduced, but the depletion layer formation speed is almost the same. Since the determined reverse recovery time t can hardly be controlled, a vibration phenomenon is likely to occur in the current / voltage, and the vibration is not easily attenuated. There are two main reasons.

１つは、上述したように、ショットキーバリアダイオードにおいては、遮断状態から導通状態に注入される過剰キャリアの量が、遮断時にドリフト領域中に形成される空乏領域を補充する多数キャリアのみで構成されている点である。つまり、ショットキーバリアダイオードの逆回復電流の遮断速度（ｄＩ／ｄｔ）はほとんど空乏領域の形成速度にのみ依存し、かつ、少数キャリアがほとんど存在しないためＰＮ接合ダイオードのようなライフタイム制御法をそのまま用いることはできない。このため、ショットキーバリアダイオードのみを用いる場合、スイッチング素子のスイッチング速度を向上し過渡損失を低減しようとすると、より激しい振動現象が発生することから、過渡損失の低減と振動現象の抑制にはトレードオフの関係があった。   One is that, as described above, in the Schottky barrier diode, the amount of excess carriers injected from the cut-off state to the conductive state is composed only of majority carriers that supplement the depletion region formed in the drift region at the time of cut-off. It is a point that has been. That is, the reverse recovery current cutoff speed (dI / dt) of the Schottky barrier diode almost depends only on the formation speed of the depletion region, and since there are almost no minority carriers, a lifetime control method such as a PN junction diode can be used. It cannot be used as it is. For this reason, when using only a Schottky barrier diode, an attempt to improve the switching speed of the switching element and reduce the transient loss will cause a more severe vibration phenomenon, so there is a trade-off between reducing the transient loss and suppressing the vibration phenomenon. There was an off relationship.

もう１つは、ショットキーバリアダイオードは導通時にほぼ多数キャリアのみで動作するため、導通時も遮断直前においても、素子内部の抵抗はドリフト領域の厚み並びに不純物濃度に準じた抵抗で変わらない点である。上述したように、ＰＮ接合ダイオードは、導通時は伝導度変調効果によって低抵抗になるものの、伝導度変調が解除される逆回復動作時にはドリフト領域は高抵抗となり、逆回復電流Ｉｒを抵抗制限する機構を有している。それに対して、ショットキーバリアダイオードは、それ自体の抵抗成分としては導通時も遮断直前においても低抵抗であり、逆回復電流Ｉｒを抵抗制限する機構を有していない。そのため、電流・電圧に振動現象が生じやすく、その振動も容易に減衰しないのである。さらに、半導体材料として炭化珪素などワイドギャップ半導体を用いていることで、素子自体の抵抗が小さいため導通損失を低減できる反面、振動現象がより起きやすくなっている。このことから、ショットキーバリアダイオードのみを用いる場合、導通時の損失と振動現象の抑制機構にトレードオフの関係があった。   The other is that since the Schottky barrier diode operates with almost majority carriers only when conducting, the resistance inside the device does not change with the resistance according to the thickness of the drift region and the impurity concentration, either immediately before conduction or immediately before interruption. is there. As described above, although the PN junction diode has a low resistance due to the conductivity modulation effect when conducting, the drift region has a high resistance during the reverse recovery operation in which the conductivity modulation is canceled, and the reverse recovery current Ir is resistance limited. It has a mechanism. On the other hand, the Schottky barrier diode has a low resistance as its own resistance component both at the time of conduction and immediately before the interruption, and does not have a mechanism for limiting the resistance of the reverse recovery current Ir. Therefore, a vibration phenomenon is likely to occur in the current / voltage, and the vibration is not easily attenuated. Furthermore, by using a wide gap semiconductor such as silicon carbide as the semiconductor material, the resistance of the element itself is small, so that the conduction loss can be reduced, but the vibration phenomenon is more likely to occur. Therefore, when only the Schottky barrier diode is used, there is a trade-off relationship between the loss during conduction and the suppression mechanism of the vibration phenomenon.

これに対して、本実施形態においては、還流ダイオード１００と半導体スナバ２００を並列接続する簡便な構成により、過渡損失並びに導通損失を低減しつつ、かつ、振動現象を抑制することができる。   On the other hand, in the present embodiment, the simple structure in which the freewheeling diode 100 and the semiconductor snubber 200 are connected in parallel can reduce the transient loss and the conduction loss and suppress the vibration phenomenon.

すなわち、本実施形態においては、還流ダイオード１００において、順バイアス電流が減少し、順バイアス電流がゼロになると、ドリフト領域２中に逆バイアス電圧による空乏層が形成され、過剰キャリアで構成される逆回復電流が流れ始める。その逆バイアス電圧が印加されるのとほぼ同時に、半導体スナバ２００中の誘電領域１２からなるキャパシタ２１０にも同等の逆バイアス電圧が印加され、半導体スナバ２００中にも相応の過渡電流が流れ始める。この半導体スナバ２００に流れる過渡電流は、誘電領域１２からなるキャパシタ２１０の容量Ｃの大きさと基板領域１１の抵抗２２０の抵抗値Ｒの大きさで決まり、自由に設計することができる。この並列に接続された半導体スナバ２００の効果は３つある。   That is, in this embodiment, when the forward bias current decreases and the forward bias current becomes zero in the freewheeling diode 100, a depletion layer due to the reverse bias voltage is formed in the drift region 2, and the reverse bias configured by excess carriers is formed. Recovery current begins to flow. Almost simultaneously with the application of the reverse bias voltage, an equivalent reverse bias voltage is applied to the capacitor 210 formed of the dielectric region 12 in the semiconductor snubber 200, and a corresponding transient current begins to flow in the semiconductor snubber 200. The transient current flowing through the semiconductor snubber 200 is determined by the magnitude of the capacitance C of the capacitor 210 formed of the dielectric region 12 and the magnitude of the resistance value R of the resistor 220 of the substrate region 11 and can be designed freely. The semiconductor snubber 200 connected in parallel has three effects.

第１の効果は、半導体スナバ２００は電圧の過渡変動がないと動作しないため、スイッチング素子Ｄのスイッチング速度には影響を与えず、スイッチング速度に依存する損失は従来と同様に低く抑えることができることである。つまり、還流ダイオード１００に流れる順バイアス電流の遮断速度を高速に設定することができるため、メイン電流の遮断に伴う損失を低減できる。   The first effect is that the semiconductor snubber 200 does not operate unless there is a voltage transient, so that the switching speed of the switching element D is not affected, and the loss depending on the switching speed can be kept low as in the conventional case. It is. That is, since the cutoff speed of the forward bias current flowing through the freewheeling diode 100 can be set at a high speed, the loss associated with the main current cutoff can be reduced.

第２の効果は、還流ダイオード１００が逆回復動作に入ったときに、還流ダイオード１００に並列接続された半導体スナバ２００のキャパシタ２１０並びに抵抗２２０が作動し、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和することができ、サージ電圧そのものを低減できることである。   The second effect is that when the freewheeling diode 100 enters the reverse recovery operation, the capacitor 210 and the resistor 220 of the semiconductor snubber 200 connected in parallel to the freewheeling diode 100 operate, and the reverse recovery current cutoff speed (dIr / dt ) And the surge voltage itself can be reduced.

第３の効果は、半導体スナバ２００に流れた電流を基板領域１１の抵抗２２０で電力消費するため、寄生インダクタンスＬｓで生じたエネルギーを吸収し、振動現象を素早く収束することができることである。   The third effect is that the current flowing through the semiconductor snubber 200 is consumed by the resistor 220 of the substrate region 11, so that the energy generated by the parasitic inductance Ls can be absorbed and the vibration phenomenon can be quickly converged.

このように、本発明においては、還流ダイオード１００が有する過渡損失ならびに導通損失を低減する性能を有すると同時に、ユニポーラ動作ならではの本質的な振動現象を、半導体スナバ２００を用いることで解決することができるという特徴を有する。   As described above, according to the present invention, it is possible to solve the inherent vibration phenomenon unique to the unipolar operation by using the semiconductor snubber 200 while having the performance of reducing the transient loss and conduction loss of the freewheeling diode 100. It has the feature that it can.

一般に、ＲＣスナバ構成は回路として見れば従来から知られた回路であるが、スナバ回路を半導体基体上に形成する半導体スナバ２００は、ユニポーラ動作もしくはユニポーラ動作と同等の動作を有する還流ダイオード１００と組み合わせることで、初めてスナバ回路として十分な機能を果たすことができる。つまり、インバータ等の電力変換装置に一般的に用いられてきたシリコンからなるＰＮ接合ダイオードにおいては、電力容量の制限で半導体チップ上のスナバ回路は事実上困難であり、ディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗を電力変換装置の半導体パッケージの内側もしくは外側のメイン電流が流れる経路に配置する必要があるためである。その理由として、スナバ回路が十分機能を果たすためには、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和するために、ダイオードに流れる逆回復電流と同程度の過渡電流が流れるような容量を持つキャパシタが必要であること、かつ、振動現象を減衰するために、そのキャパシタに流れる電流を電力消費可能な電力容量を有する抵抗が必要であること、が挙げられる。上述したように、ＰＮ接合ダイオードは還流する電流の大きさによって、逆回復電流の大きさが変化し、上記一例ではユニポーラ動作のショットキーバリアダイオードに比べて１００倍もの逆回復電流が発生する。ダイオードに流れる電流密度がさらに大きくなったり、また耐圧クラスが大きくなるほど、導通時に注入される過剰キャリアはさらに増大し、逆回復電流も大きくなる。そのため、キャパシタを半導体チップ上に形成しようとすると、厚みは必要耐圧で制限されることから、単純に計算して面積を１００倍にする必要がある。また、抵抗２２０に関しても消費すべき電力が１００倍となるため体積を１００倍にする必要があり、結果としてチップサイズが１００倍必要となる。このことから、従来の技術の延長では電力変換装置におけるスナバ回路を半導体チップで形成するという発想は事実上困難であった。   In general, the RC snubber configuration is a conventionally known circuit when viewed as a circuit, but a semiconductor snubber 200 that forms a snubber circuit on a semiconductor substrate is combined with a freewheeling diode 100 having a unipolar operation or an operation equivalent to a unipolar operation. Thus, it is possible to fulfill a sufficient function as a snubber circuit for the first time. In other words, in a PN junction diode made of silicon that has been generally used in power conversion devices such as inverters, it is practically difficult to create a snubber circuit on a semiconductor chip due to power capacity limitations. This is because it is necessary to arrange a capacitor consisting of a capacitor and a metal clad resistor in a path through which a main current flows inside or outside the semiconductor package of the power converter. The reason for this is that in order for the snubber circuit to function sufficiently, in order to mitigate the reverse recovery current cutoff speed (dIr / dt), the capacity must be such that a transient current equivalent to the reverse recovery current flowing in the diode flows. And a resistor having a power capacity capable of consuming the current flowing through the capacitor is required to attenuate the vibration phenomenon. As described above, in the PN junction diode, the magnitude of the reverse recovery current varies depending on the magnitude of the circulating current, and in the above example, a reverse recovery current that is 100 times that of the unipolar Schottky barrier diode is generated. As the current density flowing through the diode further increases and the withstand voltage class increases, the excess carriers injected during conduction further increase and the reverse recovery current also increases. For this reason, when the capacitor is formed on the semiconductor chip, the thickness is limited by the required withstand voltage, and therefore the area needs to be simply calculated to be 100 times larger. Further, since the power to be consumed for the resistor 220 is 100 times, the volume needs to be 100 times, and as a result, the chip size is required 100 times. Therefore, the idea of forming a snubber circuit in a power conversion device with a semiconductor chip is practically difficult with the extension of the prior art.

本実施形態においては、還流ダイオード１００に流れる過渡電流が高々ドリフト領域２に空乏層が形成される際に発生するキャリアのみからなる過渡電流であることに着目し、スナバ回路を小容量の半導体スナバ２００で形成しているところが従来技術と異なる点である。さらに、本実施形態の構成により、過渡損失と導通損失を低減する性能と振動現象を抑制する上で、従来技術にはない新たな効果を得ることができる。   In this embodiment, paying attention to the fact that the transient current flowing through the freewheeling diode 100 is a transient current consisting only of carriers generated when a depletion layer is formed in the drift region 2 at the most, a snubber circuit is formed with a small-capacity semiconductor snubber. The difference from the prior art is that it is formed of 200. Furthermore, with the configuration of the present embodiment, it is possible to obtain new effects not found in the prior art in suppressing the performance and vibration phenomenon that reduce transient loss and conduction loss.

第１の効果は、ユニポーラ動作をする還流ダイオード１００に所定のキャパシタ容量及び抵抗値をもつ半導体スナバ２００を一旦並列接続すると、その還流ダイオードが動作する全電流範囲、全温度範囲において、スナバ機能が有効に働くということである。上述したように、ショットキーバリアダイオードの逆回復電流は、逆バイアス電圧によって空乏層が生じた際に発生する過剰キャリアのみで構成されているため、還流動作時に流れていた電流の大きさによらず、毎度ほぼ一定の逆回復電流が流れるためである。また同様の理由で、還流ダイオードの動作温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れるためである。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、かつ振動現象を抑制することができる。これらは、一般的なＰＮ接合ダイオードとの組み合わせでは得られない効果である。   The first effect is that once a semiconductor snubber 200 having a predetermined capacitor capacity and resistance value is connected in parallel to the freewheeling diode 100 that performs unipolar operation, the snubber function is enabled in the entire current range and the entire temperature range in which the freewheeling diode operates. It works effectively. As described above, the reverse recovery current of the Schottky barrier diode is composed only of excess carriers generated when the depletion layer is generated by the reverse bias voltage, and thus depends on the magnitude of the current flowing during the reflux operation. This is because an almost constant reverse recovery current flows every time. For the same reason, the reverse recovery current flows almost without being affected by the operating temperature of the freewheeling diode. For this reason, it is possible to reduce the transient loss and suppress the vibration phenomenon in the entire current range and temperature range. These are effects that cannot be obtained in combination with a general PN junction diode.

第２の効果は、図３に示すように、スナバ回路を半導体スナバ２００で形成することで、還流ダイオード１００の直近に低インダクタンスで実装することができ、さらに過渡損失を低減しかつ振動現象を抑制できる点である。これは、還流ダイオード１００にスナバ回路を並列接続する際に生じる寄生インダクタンスが小さいほど、スナバ回路に流れる過渡電流が流れやすく、還流ダイオードに流れる逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和しやすくなることと、スナバ回路中のキャパシタに印加される電圧に重畳される寄生インダクタンスで発生する逆起電力が小さいため、キャパシタの耐圧範囲でスイッチング時間を速くできることによる。このことから、本実施形態においては、従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗とを用いるスナバ回路の場合に比べて、寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を適切に緩和し振動現象を抑制することができる。   As shown in FIG. 3, the second effect is that the snubber circuit is formed of the semiconductor snubber 200, so that it can be mounted in the immediate vicinity of the freewheeling diode 100 with a low inductance, further reducing the transient loss and reducing the vibration phenomenon. It is a point that can be suppressed. This is because, as the parasitic inductance generated when the snubber circuit is connected in parallel to the freewheeling diode 100 is smaller, the transient current flowing through the snubber circuit is more likely to flow, and the cutoff speed (dIr / dt) of the reverse recovery current flowing through the freewheeling diode is reduced. This is because the back electromotive force generated by the parasitic inductance superimposed on the voltage applied to the capacitor in the snubber circuit is small, and the switching time can be shortened in the withstand voltage range of the capacitor. Therefore, in the present embodiment, switching is achieved by reducing the parasitic inductance as compared with the case of a snubber circuit using a capacitor composed of a film capacitor, which is a conventional discrete component, and a resistor composed of a metal clad resistor. The time can be shortened and the transient loss can be reduced, and the reverse recovery current cutoff speed (dIr / dt) can be appropriately relaxed to suppress the vibration phenomenon.

また、スナバ回路を還流ダイオード１００の直近に実装することは、不要なノイズ放射を低減することにもなる。例えば従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗とを用いるスナバ回路の場合では、還流ダイオード１００で発生した振動電流はこれらの部品を通り、還流ダイオード１００に戻る経路を通る。その際に抵抗２２０により振動電流が抑制されていくが、それまでの間にこの電流経路が作る面が一種のループアンテナとして働き、ノイズを放射する。スナバ回路を半導体スナバ２００で形成した場合には、還流ダイオード１００の直近に実装していることから、振動電流の電流経路が作る面の大きさがディスクリート部品を用いた場合よりも格段に小さくなり、振動電流によるノイズ放射が低減される。これにより、ノイズによる制御回路等の誤動作を防ぐことができる。   In addition, mounting the snubber circuit in the immediate vicinity of the freewheeling diode 100 also reduces unnecessary noise emission. For example, in the case of a snubber circuit using a capacitor composed of a film capacitor or the like, which is a conventional discrete component, and a resistor composed of a metal clad resistor, the oscillating current generated in the freewheeling diode 100 passes through these components and returns to the freewheeling diode 100. Take the route. At that time, the oscillating current is suppressed by the resistor 220, but until then, the surface formed by this current path acts as a kind of loop antenna and radiates noise. When the snubber circuit is formed by the semiconductor snubber 200, the surface formed by the current path of the oscillating current is much smaller than when discrete components are used because it is mounted in the immediate vicinity of the freewheeling diode 100. , Noise emission due to oscillating current is reduced. Thereby, it is possible to prevent malfunction of the control circuit and the like due to noise.

さらに、本実施形態においては、スナバ回路を半導体スナバ２００で形成することで、還流ダイオード１００と同様の実装工程を用いて電力変換装置を構成することができるため、簡便でかつ容易に振動現象を抑制することができるとともに、従来技術のスナバ回路に比べて必要な体積も大幅に低減できる。   Furthermore, in this embodiment, since the snubber circuit is formed of the semiconductor snubber 200, the power conversion device can be configured using the same mounting process as that of the freewheeling diode 100, so that the vibration phenomenon can be easily and easily performed. In addition to being able to suppress, the required volume can be greatly reduced as compared with the conventional snubber circuit.

また、半導体スナバ２００の抵抗成分を半導体基体で形成し図３に示すような半導体パッケージに直接実装することができるため、高い放熱性を得ることができる。そのため、外付けの抵抗等に比べて、より高密度の抵抗設計が可能となる。つまり、破壊に対する耐性が高くより小型化が実現可能である。   Further, since the resistance component of the semiconductor snubber 200 can be formed of a semiconductor substrate and directly mounted on a semiconductor package as shown in FIG. 3, high heat dissipation can be obtained. Therefore, it is possible to design a resistor with a higher density than an external resistor. That is, the resistance to destruction is high and further downsizing can be realized.

また、本実施形態で一例としてあげたように、還流ダイオード１００を炭化珪素からなるショットキーバリアダイオードで構成することで、本発明の効果を最大限に引き出すことができる。つまり、所定の耐圧を得るために、ワイドバンドギャップにより空乏層の厚みを小さくできるほど、還流ダイオード１００自体の抵抗が小さく低導通損失を低減できるのであるが、その反面、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）が高くなり、かつ振動エネルギーが消費されないため、振動現象がより顕著となる性質を有しているからである。還流ダイオード１００としてシリコンからなるショットキーバリアダイオードを用いた場合には、本発明の効果として一定レベルの効果は得られるものの、ドリフト領域２の不純物濃度や厚みの制限により、炭化珪素材料に比べてダイオード自体に大きな抵抗成分を有するため、ダイオード自体で振動エネルギーを消費し減衰しやすい。このことから、還流ダイオード１００が炭化珪素などのワイドバンドギャップ半導体で構成することで、より顕著に導通損失の低減と振動現象の緩和を両立することができる。   Further, as described as an example in the present embodiment, the effect of the present invention can be maximized by configuring the freewheeling diode 100 with a Schottky barrier diode made of silicon carbide. That is, in order to obtain a predetermined breakdown voltage, as the depletion layer thickness can be reduced by the wide band gap, the resistance of the freewheeling diode 100 itself can be reduced and the low conduction loss can be reduced. This is because (dIr / dt) becomes high and vibration energy is not consumed, and therefore, the vibration phenomenon has a more remarkable property. When a Schottky barrier diode made of silicon is used as the freewheeling diode 100, a certain level of effect can be obtained as an effect of the present invention, but due to restrictions on the impurity concentration and thickness of the drift region 2, compared to a silicon carbide material. Since the diode itself has a large resistance component, vibration energy is easily consumed and attenuated by the diode itself. From this, when the free-wheeling diode 100 is formed of a wide band gap semiconductor such as silicon carbide, both reduction of conduction loss and reduction of vibration phenomenon can be achieved more remarkably.

なお、本実施形態においては、還流ダイオード１００の半導体材料を炭化珪素とした場合で説明しているが、窒化ガリウムやダイヤモンドなどのワイドギャップ半導体を用いても同様の効果を得ることができる。   In the present embodiment, the case where the semiconductor material of the reflux diode 100 is silicon carbide is described. However, the same effect can be obtained even when a wide gap semiconductor such as gallium nitride or diamond is used.

また、本実施形態の半導体スナバ２００においては、第１電極１３と第２電極１４の両方が、半導体スナバ２００の表面側に形成されている。これにより、本実施形態においては、半導体スナバ２００の配置レイアウトを自由に設計することができるため、設計自由度が高いという効果を有する。これにより、第１電極１３と第２電極１４の配置や形状を変えることにより、容易に抵抗２２０の抵抗値Ｒを変えることができる。この結果、逆回復動作時の振動現象の収束時間をより短縮することができる。更に、第１電極１３と第２電極１４を同一材料で形成すれば、同時に形成することができ、製造プロセスの簡略化が可能となるという効果も有する。   Further, in the semiconductor snubber 200 of this embodiment, both the first electrode 13 and the second electrode 14 are formed on the surface side of the semiconductor snubber 200. Thereby, in this embodiment, since the arrangement | positioning layout of the semiconductor snubber 200 can be designed freely, it has the effect that design freedom is high. Thereby, the resistance value R of the resistor 220 can be easily changed by changing the arrangement and shape of the first electrode 13 and the second electrode 14. As a result, the convergence time of the vibration phenomenon during the reverse recovery operation can be further shortened. Furthermore, if the first electrode 13 and the second electrode 14 are formed of the same material, they can be formed at the same time, and the manufacturing process can be simplified.

（変形例）
以上、本実施形態の一例として図１〜図６を用いて説明してきたが、半導体スナバ２００としては、図１で示す単純なＲＣスナバ回路以外にも、図１０に示すように、抵抗２２０に並列に接続するようにダイオード２３０を有する構成であっても良い。これは、キャパシタ２１０と抵抗２２０を少なくとも有する半導体スナバ２００であれば、上記と同様の効果を得ることができるためである。 (Modification)
The semiconductor snubber 200 has been described with reference to FIGS. 1 to 6 as an example of the present embodiment, but the semiconductor snubber 200 has a resistor 220 as shown in FIG. 10 in addition to the simple RC snubber circuit shown in FIG. A configuration having the diode 230 to be connected in parallel may be used. This is because the semiconductor snubber 200 having at least the capacitor 210 and the resistor 220 can obtain the same effect as described above.

また、実装形態の一例として示した図３のセラミック基板を用いた半導体パッケージ以外にも、図１１に示すように、金属基材４２０を支持基材及びカソード端子とし、アノード端子３４０とモールド樹脂５１０からなるような所謂モールドパッケージ型の実装形態を用いても良し、他の実装形態をとっていても良い。また、本実施形態においては、還流ダイオード１００と半導体スナバ２００がそれぞれ１チップずつの場合を示しているが、一方もしくは両方が複数のチップで構成されていてももちろん良い。また、図３及び図１１はチップの裏面側の電極のみを半田等で実装し、表面側の電極は、金属配線３２０、３３０、１１００を配線する場合を一例として挙げているが、チップの表面側及び裏面側の電極の両面を半田等で実装する方式としても良い。両面を半田等で実装することで冷却性能が向上するため、還流ダイオード１００の放熱性及び半導体スナバ２００の抵抗２２０の放熱性が増すため、より高密度に実装することができる。   In addition to the semiconductor package using the ceramic substrate of FIG. 3 shown as an example of the mounting form, as shown in FIG. 11, the metal base 420 is used as a support base and a cathode terminal, and the anode terminal 340 and the mold resin 510 are used. A so-called mold package type mounting form may be used, or another mounting form may be used. Further, in the present embodiment, the case where each of the free-wheeling diode 100 and the semiconductor snubber 200 is one chip is shown, but one or both may be composed of a plurality of chips. 3 and 11 show an example in which only the electrode on the back surface side of the chip is mounted with solder or the like, and the metal electrodes 320, 330, and 1100 are wired on the front surface side as an example. It is good also as a system which mounts both surfaces of the electrode of a side and a back surface side with solder. Since the cooling performance is improved by mounting both surfaces with solder or the like, the heat dissipating property of the reflux diode 100 and the heat dissipating property of the resistor 220 of the semiconductor snubber 200 are increased.

また、本実施形態を説明するに当たって、半導体スナバ２００の構造の一例として図６を用いて説明していたが、図１２〜図２８に示すように、別の構成で形成していてももちろん良い。   Further, in describing this embodiment, the semiconductor snubber 200 has been described with reference to FIG. 6 as an example of the structure of the semiconductor snubber 200. However, as shown in FIGS. .

図１２は、図６で示したシリコン酸化膜からなる誘電領域１２の代わりに、Ｐ型の反対導電型領域１５を形成した場合を示している。上記図６の場合には、還流ダイオード１００が逆回復動作する際に印加される電圧を、誘電領域１２のキャパシタ２１０に充電することで振動現象を抑制していたのに対し、図１２においては、Ｐ型の反対導電型領域１５とＮ型の基板領域１１との間に形成される空乏層（図１２中破線部）をキャパシタ２１０として使用する。空乏層をキャパシタ２１０の成分として用いる利点としては、シリコン酸化膜等の誘電領域１２に比べると、過渡電流による劣化が比較的少ない点である。つまり、長期信頼性の点で有利である。また、半導体スナバ２００の半導体材料として、炭化珪素やダイヤモンドなどの高温に強い材料を用いた場合においては、キャパシタ２１０を空乏層で形成したほうが、シリコン酸化膜等の誘電領域１２で形成するよりも、高温での使用温度範囲が高く設計することができる。このことから、温度環境が厳しい場所で適用範囲が広いという特徴を有する。   FIG. 12 shows a case where a P-type opposite conductivity type region 15 is formed instead of the dielectric region 12 made of the silicon oxide film shown in FIG. In the case of FIG. 6, the oscillation phenomenon is suppressed by charging the capacitor 210 in the dielectric region 12 with the voltage applied when the freewheeling diode 100 performs the reverse recovery operation, whereas in FIG. A depletion layer (broken line portion in FIG. 12) formed between the P-type opposite conductivity type region 15 and the N-type substrate region 11 is used as the capacitor 210. An advantage of using the depletion layer as a component of the capacitor 210 is that deterioration due to a transient current is relatively small as compared with the dielectric region 12 such as a silicon oxide film. That is, it is advantageous in terms of long-term reliability. In addition, when a material resistant to high temperatures, such as silicon carbide or diamond, is used as the semiconductor material of the semiconductor snubber 200, the capacitor 210 is formed with a depletion layer rather than the dielectric region 12 such as a silicon oxide film. It can be designed with high operating temperature range at high temperature. Therefore, it has a feature that the application range is wide in a place where the temperature environment is severe.

また、基板領域１１に空乏層を形成する他の構成として、図１３に示すように、基板領域１１上に、基板領域１１とショットキー接合を形成する金属材料からなる第１電極１３を形成する方法も用いることができる。ショットキー接合以外にもヘテロ接合など、逆バイアス電圧が印加されると空乏層が形成される構成であれば、どのような構成でも同様の効果を得ることができる。   As another configuration for forming a depletion layer in the substrate region 11, as shown in FIG. 13, the first electrode 13 made of a metal material that forms a Schottky junction with the substrate region 11 is formed on the substrate region 11. Methods can also be used. In addition to the Schottky junction, the same effect can be obtained with any configuration as long as the depletion layer is formed when a reverse bias voltage is applied, such as a heterojunction.

なお、図１２及び図１３の構成では、順バイアス時に順方向電流が流れることが懸念されるが、図１２及び図１３の基板領域１１の抵抗値は還流ダイオード１００のドリフト領域２の抵抗に比べて大きいことから、電流の大部分は低抵抗の還流ダイオード１００に流れるため順バイアス時の導通損失にはほとんど影響しない。   In the configurations of FIGS. 12 and 13, there is a concern that a forward current flows during forward bias, but the resistance value of the substrate region 11 of FIGS. 12 and 13 is compared with the resistance of the drift region 2 of the free wheel diode 100. Therefore, most of the current flows through the low-resistance freewheeling diode 100, so that it hardly affects the conduction loss during forward bias.

図１４及び図１５に示すように、キャパシタ２１０を構成する部位として、複数の領域が直列もしくは並列に形成されていても良い。図１４は、図６で説明した誘電領域１２によるキャパシタ２１０の容量Ｃと、図１２で説明した反対導電型領域１５を形成することで得られる空乏層を利用したキャパシタ２１０の容量Ｃとを、直列に接続した場合である。また、図１５は、誘電領域１２によるキャパシタ２１０の容量Ｃと、図１３で説明した空乏層のよるキャパシタ２１０の容量Ｃとを並列に接続した場合を示している。いずれにしても、キャパシタ２１０と抵抗２２０とが直列接続するように形成されていれば、どのような領域で構成しても良い。   As shown in FIGS. 14 and 15, a plurality of regions may be formed in series or in parallel as a part constituting the capacitor 210. 14 shows the capacitance C of the capacitor 210 by the dielectric region 12 described in FIG. 6 and the capacitance C of the capacitor 210 using the depletion layer obtained by forming the opposite conductivity type region 15 described in FIG. This is the case when connected in series. FIG. 15 shows a case where the capacitance C of the capacitor 210 due to the dielectric region 12 and the capacitance C of the capacitor 210 due to the depletion layer described in FIG. 13 are connected in parallel. In any case, any region may be used as long as the capacitor 210 and the resistor 220 are formed so as to be connected in series.

また、図１６は、図６で示した基板領域１１からなる抵抗２２０を、基板領域１１以外で形成した場合を示している。図１６中、図６で用いた基板領域１１の代わりに、Ｎ＋型の低抵抗基板で構成された低抵抗基板領域１６で形成し、抵抗２２０を誘電領域１２上に、多結晶シリコンからなる抵抗領域１７で形成している。多結晶シリコンからなる抵抗領域１７は厚み及び不純物濃度を変えることで抵抗値を自由に変えられるところが利点として挙げられる。つまり、支持基体として基板領域を選ぶ際にどのような基板を用いても半導体スナバ２００を形成できるため、実現性の自由度をあげることが可能となる。なお、抵抗領域１７は、多結晶シリコン以外でも、どのような材料を用いても良いが、抵抗領域１７をシリコンよりも高い絶縁破壊電界を持つ材料で構成するとなお良く、抵抗領域１７の製作プロセスをさらに容易にする効果がある。逆回復時に還流ダイオード１００の両端にサージ電圧として１００Ｖが印加された場合、半導体スナバ２００においては、キャパシタ２１０には過渡電流が流れるため、概ね、抵抗領域の両端に、サージ電圧と同等の１００Ｖが印加される。このとき、抵抗領域には、その材料に応じた絶縁破壊電界と厚みから決まる絶縁破壊電圧以上の破壊耐圧が求められる。１００Ｖの破壊耐圧を持たせるためには、シリコンの場合、絶縁破壊電界が約０．３ＭＶ／ｃｍであるので、３μｍ程度の厚さが必要になる。そこに、シリコンよりも高い絶縁破壊電界を持つポリ炭化珪素を用いると、絶縁破壊電界が約３．６ＭＶ／ｃｍであるので、厚みを１／１０程度に削減することができる。そのため、抵抗領域作製時の堆積時間を短縮でき、プロセスを容易にすることができる。また、炭化珪素のほうがシリコンよりも熱伝導率が３倍程度良いため、抵抗領域１７の放熱性を良くする効果もある。 FIG. 16 shows a case where the resistor 220 including the substrate region 11 shown in FIG. 6 is formed outside the substrate region 11. In FIG. 16, instead of the substrate region 11 used in FIG. 6, a low resistance substrate region 16 composed of an N + type low resistance substrate is formed, and a resistor 220 is made of polycrystalline silicon on the dielectric region 12. The resistor region 17 is formed. An advantage of the resistance region 17 made of polycrystalline silicon is that the resistance value can be freely changed by changing the thickness and impurity concentration. That is, since the semiconductor snubber 200 can be formed using any substrate when selecting the substrate region as the support base, it is possible to increase the degree of freedom of feasibility. The resistance region 17 may be made of any material other than polycrystalline silicon. However, the resistance region 17 may be made of a material having a higher dielectric breakdown field than that of silicon. It has the effect of making it easier. When 100 V is applied as a surge voltage to both ends of the freewheeling diode 100 during reverse recovery, a transient current flows through the capacitor 210 in the semiconductor snubber 200. Therefore, 100 V equivalent to the surge voltage is generally applied to both ends of the resistance region. Applied. At this time, a breakdown voltage greater than or equal to the breakdown voltage determined by the breakdown field and thickness corresponding to the material is required for the resistance region. In order to give a breakdown voltage of 100 V, in the case of silicon, since the dielectric breakdown electric field is about 0.3 MV / cm, a thickness of about 3 μm is required. If polysilicon carbide having a higher breakdown electric field than silicon is used, the breakdown electric field is about 3.6 MV / cm, so that the thickness can be reduced to about 1/10. Therefore, it is possible to shorten the deposition time when the resistance region is manufactured, and to facilitate the process. Further, since silicon carbide has a thermal conductivity approximately three times better than silicon, there is an effect of improving the heat dissipation of the resistance region 17.

図１７は、抵抗２２０として、図６で説明した基板領域１１と図１６で説明した抵抗領域１７を直列に接続した場合を示している。このように、抵抗２２０についても、キャパシタ２１０と直列接続するように形成されていれば、どのような領域で構成しても良い。   FIG. 17 shows a case where the substrate region 11 described with reference to FIG. 6 and the resistor region 17 described with reference to FIG. As described above, the resistor 220 may be configured in any region as long as it is formed so as to be connected in series with the capacitor 210.

なお、図６並びに図１２〜図１７においては、キャパシタ２１０を構成する誘電領域１２もしくは空乏層がアノード端子３００側（第１電極１３側）に形成される場合で説明してきたが、図１８に示すように、カソード端子４００側（第２電極１４側）にキャパシタ２１０（図１８においては誘電領域１２）が形成されていても良い。また、図１９に示すように、第１電極１３並びに第２電極１４の両方の電極それぞれにキャパシタ２１０（図１９においては誘電領域１２）が形成されていても良い。図１９においては、誘電領域１２の厚みを所望の耐圧の半分程度が得られる厚みにすることで、アノード端子とカソード端子間のトータルの耐圧としては、図６と同等で、誘電容量としても同等の値を得ることができる。このように、本実施形態においては、第１電極１３と第２電極１４が同一主面上に形成されているため、キャパシタ２１０の配置を自由に設定できるという利点がある。   6 and 12 to 17, the description has been given of the case where the dielectric region 12 or the depletion layer constituting the capacitor 210 is formed on the anode terminal 300 side (first electrode 13 side). As shown, a capacitor 210 (dielectric region 12 in FIG. 18) may be formed on the cathode terminal 400 side (second electrode 14 side). Further, as shown in FIG. 19, a capacitor 210 (dielectric region 12 in FIG. 19) may be formed on each of both the first electrode 13 and the second electrode 14. In FIG. 19, the total breakdown voltage between the anode terminal and the cathode terminal is equivalent to that in FIG. 6 and the dielectric capacitance is also equivalent by setting the thickness of the dielectric region 12 to a thickness that can obtain about half of the desired breakdown voltage. Can be obtained. Thus, in this embodiment, since the 1st electrode 13 and the 2nd electrode 14 are formed on the same main surface, there exists an advantage that arrangement | positioning of the capacitor 210 can be set freely.

また、抵抗２２０に関しても、図６並びに図１２〜図１７に示すように、本実施形態においては、第１電極１３と第２電極１４が同一主面上に形成されているため、第１電極１３と第２電極１４との距離を変えることによって容易に最適化することができるが、さらに、図２０〜図２８に示すように抵抗２２０として働く電流導通路の厚みや幅を変えることによって、より短い距離で最適な抵抗２２０を得ることができる。   As for the resistor 220, as shown in FIG. 6 and FIGS. 12 to 17, in the present embodiment, the first electrode 13 and the second electrode 14 are formed on the same main surface. 13 and the second electrode 14 can be easily optimized by changing the distance, but further, by changing the thickness and width of the current conduction path that acts as the resistor 220 as shown in FIGS. The optimum resistance 220 can be obtained at a shorter distance.

図２０は、第１電極１３と第２電極１４の間の電流導通路となる基板領域１１の表層部に溝を形成し、溝の内部にシリコン酸化膜からなる埋め込み領域（電流阻止領域）１００１が形成された場合を示している。埋め込み領域１００１は、少なくとも抵抗２２０より抵抗値が大きい材料であれば何で埋め込まれていても良いし、特に何も埋め込まれていなくても良い。図２０における第１電極１３と第２電極１４との間の電流導通路としては、埋め込み領域１００１の直下の基板領域１１の厚みが、他の領域に比べて小さくなるため、埋め込み領域１００１が形成されていない図６の場合と比べて、第１電極１３と第２電極１４との間の抵抗は大きくなる。つまり、抵抗２２０として、所定の抵抗値Ｒを得るために短い距離で形成することができるため、半導体スナバ２００のチップ面積を小型化することができる。   In FIG. 20, a groove is formed in the surface layer portion of the substrate region 11 serving as a current conduction path between the first electrode 13 and the second electrode 14, and a buried region (current blocking region) 1001 made of a silicon oxide film is formed inside the groove. The case where is formed is shown. The buried region 1001 may be filled with any material as long as it has a resistance value at least larger than that of the resistor 220, and nothing may be buried. As the current conduction path between the first electrode 13 and the second electrode 14 in FIG. 20, the thickness of the substrate region 11 immediately below the buried region 1001 is smaller than other regions, so that the buried region 1001 is formed. The resistance between the first electrode 13 and the second electrode 14 is larger than in the case of FIG. That is, since the resistor 220 can be formed at a short distance in order to obtain a predetermined resistance value R, the chip area of the semiconductor snubber 200 can be reduced.

図２１は、図２０において溝を形成してそこに埋め込み領域１００１を形成した代わりに、基板領域１１とは反対導電型からなるＰ型の反対導電型領域１００２を形成した場合を示している。この場合においても、図２０と同様に、第１電極１３と第２電極１４との間の電流導通路としては、反対導電型領域１００２の直下の基板領域１１の厚みｔが小さい部分を通って形成される。これは、第１電極１３と第２電極１４との間のＰ型の反対導電型領域１００２を通る経路には、ＰＮ接合の順接合と逆接合が直列に形成されるため、逆接合の部分で電流が流れないからである。   FIG. 21 shows a case where a P-type opposite conductivity type region 1002 having a conductivity type opposite to that of the substrate region 11 is formed instead of forming the trench in FIG. 20 and forming the buried region 1001 therein. Also in this case, as in FIG. 20, the current conduction path between the first electrode 13 and the second electrode 14 passes through a portion where the thickness t of the substrate region 11 immediately below the opposite conductivity type region 1002 is small. It is formed. This is because the forward and reverse junctions of the PN junction are formed in series in the path passing through the P-type opposite conductivity type region 1002 between the first electrode 13 and the second electrode 14, so that the reverse junction portion This is because no current flows.

このように、図２０及び図２１では、基板領域１１の厚み方向に電流導通路を制限する場合の一例を示したが、本実施形態においては、図２２及び図２３に示すように、基板領域１１の水平方向についても幅を制限することができる。   As described above, in FIGS. 20 and 21, an example in which the current conduction path is limited in the thickness direction of the substrate region 11 is shown. However, in this embodiment, as shown in FIGS. The width can also be limited in the 11 horizontal directions.

図２２は、図２０で示した断面構造を上面から示した構造の一例である。図２０の埋め込み領域１００１の図２０中の紙面奥行き方向に、埋め込み領域１００１が島状に形成されているのを示したのが図２２である。つまり、図２２では埋め込み領域１００１が基板領域１１を挟むように横方向にストライプ状に形成されている。このように、第１電極１３と第２電極１４との間の基板領域１１の水平方向についても幅を制限することが容易に実現することができる。   FIG. 22 is an example of a structure showing the cross-sectional structure shown in FIG. 20 from above. FIG. 22 shows that the embedded region 1001 is formed in an island shape in the depth direction of the drawing in FIG. 20 of the embedded region 1001 in FIG. That is, in FIG. 22, the embedded region 1001 is formed in a stripe shape in the horizontal direction so as to sandwich the substrate region 11. In this way, it is possible to easily limit the width in the horizontal direction of the substrate region 11 between the first electrode 13 and the second electrode 14.

図２３は、図２２において溝を形成してそこに埋め込み領域１００１を形成した代わりに、図２１に対応する基板領域１１とは反対導電型からなるＰ型の反対導電型領域１００２を形成した場合を示している。図２３においても、第１電極１３と第２電極１４との間のＰ型の反対導電型領域１００２を通る経路には、ＰＮ接合の順接合と逆接合が直列に形成されるため、基板領域１１の水平方向についても幅を制限することが容易に実現することができる。   FIG. 23 shows a case where a P-type opposite conductivity type region 1002 having a conductivity type opposite to that of the substrate region 11 corresponding to FIG. 21 is formed instead of forming the trench in FIG. 22 and forming the buried region 1001 therein. Is shown. Also in FIG. 23, since the forward and reverse junctions of the PN junction are formed in series in the path passing through the P-type opposite conductivity type region 1002 between the first electrode 13 and the second electrode 14, the substrate region Limiting the width in the horizontal direction of 11 can be easily realized.

以上、図２０〜図２３では、電流導通路して機能しない所定領域を形成して、電流導通路の厚みや幅を制限する例を示してきたが、図２４〜図２８は、電流導通路として機能する所定領域を形成して、電流導通路の厚みや幅を制限する例を示す。   As described above, in FIGS. 20 to 23, an example in which a predetermined region that does not function as a current conduction path is formed and the thickness or width of the current conduction path is limited has been shown. However, FIGS. The example which forms the predetermined area | region which functions as and restrict | limits the thickness and width | variety of an electric current conduction path is shown.

図２４は、Ｎ型の低抵抗基板領域１６上にＰ型の反対導電型領域１００３を形成し、反対導電型領域１００３は第２電極１４と、誘電領域１２を介して第１電極１３とともに接する構成を示している。つまり、図２４においては、第１電極１３と第２電極１４とをつなぐ抵抗２２０は、反対導電型領域１００３で構成されている。低抵抗基板領域１６は反対導電型領域１００３に比べて抵抗値は小さいが、低抵抗基板領域１６を通る経路には、ＰＮ接合の順接合と逆接合が直列に形成されるため、低抵抗基板領域１６には電流が流れない。このような構成にすることで、電流導通路の厚みをより簡単に、小さくすることができるため、更なる小型化と製造プロセスの簡易化を図ることができる。なお、図２４においては、半導体基板として低抵抗基板領域１６を示しているが、もちろん抵抗値の大きい基板領域１１を用いてももちろん良い。また、図２５に示すように、低抵抗基板領域１６上にドリフト領域１００４が形成されている半導体基体を用いて、ドリフト領域１００４の表層部に反対導電型領域１００３を形成する構成としてももちろん良い。このような構成にすることによって、基板となる半導体基体の不純物濃度や導電型によらず半導体スナバ２００を簡単に作成することができる。   In FIG. 24, a P-type opposite conductivity type region 1003 is formed on an N-type low-resistance substrate region 16, and the opposite conductivity type region 1003 contacts the second electrode 14 together with the first electrode 13 via the dielectric region 12. The configuration is shown. That is, in FIG. 24, the resistor 220 that connects the first electrode 13 and the second electrode 14 is composed of the opposite conductivity type region 1003. Although the resistance value of the low resistance substrate region 16 is smaller than that of the opposite conductivity type region 1003, a forward junction and a reverse junction of the PN junction are formed in series in the path passing through the low resistance substrate region 16. No current flows in region 16. With such a configuration, the thickness of the current conduction path can be reduced more easily, so that further downsizing and simplification of the manufacturing process can be achieved. In FIG. 24, the low resistance substrate region 16 is shown as a semiconductor substrate, but it is needless to say that the substrate region 11 having a large resistance value may be used. Further, as shown in FIG. 25, it is of course possible to use a semiconductor substrate in which the drift region 1004 is formed on the low resistance substrate region 16 and to form the opposite conductivity type region 1003 in the surface layer portion of the drift region 1004. . With such a configuration, the semiconductor snubber 200 can be easily created regardless of the impurity concentration and conductivity type of the semiconductor substrate serving as the substrate.

図２４及び図２５に示すように電流導通路として機能する所定領域を形成して、電流導通路の厚みや幅を制限する場合においても、図２６〜図２８に示すように、基板領域１１の水平方向についても幅を制限することができる。   Even when a predetermined region functioning as a current conduction path is formed as shown in FIGS. 24 and 25 to limit the thickness and width of the current conduction path, as shown in FIGS. The width can also be limited in the horizontal direction.

図２６は、図２５に対応した上面図であり、反対導電型領域１００３をストライプ状に形成した場合を示している。つまり、反対導電型領域１００３とドリフト領域１００４とが交互に形成されている。図２４においては、電流導通路としては、反対導電型領域１００３の深さで決まる厚みと反対導電型領域１００３自身の幅で決まるため、抵抗２２０をより小さい面積で形成することができる。   FIG. 26 is a top view corresponding to FIG. 25 and shows a case where the opposite conductivity type regions 1003 are formed in a stripe shape. That is, the opposite conductivity type regions 1003 and the drift regions 1004 are alternately formed. In FIG. 24, since the current conduction path is determined by the thickness determined by the depth of the opposite conductivity type region 1003 and the width of the opposite conductivity type region 1003 itself, the resistor 220 can be formed with a smaller area.

図２７は、図２６と同様の電流導通路を持つ別の実施形態で、ドリフト領域１００４の代わりに高濃度ドリフト領域１００５を形成した場合を示している。図２７においては、反対導電型領域１００３を全面所定の深さで形成した後で、反対導電型領域１００３より不純物密度の高い高濃度ドリフト領域１００５を所定領域に形成して、反対導電型領域１００３の幅を制限するような場合を示している。   FIG. 27 shows a case where a high concentration drift region 1005 is formed instead of the drift region 1004 in another embodiment having a current conduction path similar to FIG. In FIG. 27, after the opposite conductivity type region 1003 is formed with a predetermined depth on the entire surface, a high concentration drift region 1005 having an impurity density higher than that of the opposite conductivity type region 1003 is formed in the predetermined region, and the opposite conductivity type region 1003 is formed. This shows a case where the width is limited.

図２８は、図２６と同様の電流導通路を持つ別の実施形態で、ドリフト領域１００４の代わりに埋め込み領域１００１を形成した場合を示している。図２８においては、反対導電型領域１００３を全面所定の深さで形成した後で、所定位置に溝を形成し、その溝の中に埋め込み領域１００１を形成して、反対導電型領域１００３の幅を制限するような場合を示している。   FIG. 28 shows a case where a buried region 1001 is formed instead of the drift region 1004 in another embodiment having a current conduction path similar to FIG. In FIG. 28, after the opposite conductivity type region 1003 is formed with a predetermined depth on the entire surface, a groove is formed at a predetermined position, and a buried region 1001 is formed in the groove, so that the width of the opposite conductivity type region 1003 is obtained. It shows the case of restricting.

以上、本実施形態においては、半導体スナバ２００の支持基体としてシリコンからなる半導体材料を用いた場合を一例としてあげたが、窒化シリコンや窒化アルミやアルミナなどの絶縁基板材料を基板領域としていてももちろん良い。図２９は、窒化シリコンからなる絶縁基板１８上にＮ−型の抵抗領域１９を形成した場合を示している。このように、基板材料がシリコン等の半導体基体からならなくても、図３に示すようにチップ材料として半導体チップと同等に扱えて実装できる構成であればどのような構成でも良い。また、図２９においては、絶縁基板１８と抵抗領域１９とが接する場合を示しているが、それらの間に金属膜や半田等の接合材料が形成されていても良い。 As described above, in the present embodiment, the case where a semiconductor material made of silicon is used as the support base of the semiconductor snubber 200 is taken as an example, but it is a matter of course that an insulating substrate material such as silicon nitride, aluminum nitride, or alumina may be used as the substrate region. good. FIG. 29 shows a case where an N − type resistance region 19 is formed on an insulating substrate 18 made of silicon nitride. Thus, even if the substrate material is not made of a semiconductor substrate such as silicon, any configuration may be used as long as it can be handled and mounted as a chip material in the same manner as a semiconductor chip as shown in FIG. FIG. 29 shows a case where the insulating substrate 18 and the resistance region 19 are in contact with each other, but a bonding material such as a metal film or solder may be formed between them.

また、図３０および図３１は、スナバ回路に用いるキャパシタ２１０の容量Ｃの大きさによって、振動現象の抑制効果との関係とキャパシタ２１０の容量Ｃに流れる過渡電流による損失の増加しろとの関係について、一例として回路シミュレータを用いて計算した結果である。スナバ回路の振動低減は、回路中の寄生インダクタンスＬｓと還流ダイオード１００のキャパシタ容量Ｃ０と還流ダイオードに並列接続されたスナバ回路のキャパシタ２１０の容量Ｃと抵抗２２０の抵抗値Ｒで構成された簡単な回路で計算できる。例えば、本計算では、効果回路中の寄生インダクタンスをＬｓ＝９９ｎＨ、抵抗値Ｒ＝４０Ωに固定して、Ｃ／Ｃ０の大きさによって、振動現象の減衰時間やスナバ回路で発生する過渡損失の増加しろの変化を検証した。なお、還流ダイオード１００のキャパシタ容量Ｃ０は、１５０ｐＦとした。まず、Ｃ／Ｃ０が大きくなるほど、振動現象の減衰時間は小さくなる。図３１の左側の軸は、スナバ回路がない場合において電圧もしくは電流振動が１／１０に減衰するまでの時間をｔ０とし、スナバ回路を追加した際にスナバ回路がない場合と同等の振動となるまでの時間をｔとした場合の振動現象収束時間比ｔ／ｔ０を示している。図３０から、Ｃ/Ｃ０の値が０．１前後から振動現象の減衰効果が顕著になっている。一方、Ｃ/Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、図３１の右軸に示すように、スナバ回路に形成するキャパシタ２１０の容量Ｃによって、過渡動作時にはキャパシタ２１０の容量Ｃの大きさに比例する過渡電流による損失Ｅが発生するため、キャパシタ２１０の容量Ｃの大きさは極力小さいほうが望ましい。なお、Ｅ０は還流ダイオード１００に流れる過渡電流で発生する損失である。   30 and 31 show the relationship between the suppression effect of the vibration phenomenon and the increase in loss due to the transient current flowing in the capacitance C of the capacitor 210 depending on the size of the capacitance C of the capacitor 210 used in the snubber circuit. As an example, the result is calculated using a circuit simulator. The vibration reduction of the snubber circuit is a simple configuration comprising a parasitic inductance Ls in the circuit, a capacitor capacitance C0 of the freewheeling diode 100, a capacitance C of the snubber circuit capacitor 210 connected in parallel to the freewheeling diode, and a resistance value R of the resistor 220. Can be calculated with a circuit. For example, in this calculation, the parasitic inductance in the effect circuit is fixed to Ls = 99 nH and the resistance value R = 40Ω, and the decay time of the vibration phenomenon and the increase of the transient loss generated in the snubber circuit depending on the magnitude of C / C0. The change of the margin was verified. Note that the capacitor capacitance C0 of the freewheeling diode 100 was 150 pF. First, as C / C0 increases, the decay time of the vibration phenomenon decreases. The left axis in FIG. 31 indicates that the time until the voltage or current vibration is attenuated to 1/10 in the absence of the snubber circuit is t0, and when the snubber circuit is added, the vibration is equivalent to the case without the snubber circuit. The vibration phenomenon convergence time ratio t / t0 when the time until is t is shown. From FIG. 30, the damping effect of the vibration phenomenon becomes remarkable from the value of C / C0 around 0.1. On the other hand, when C / C0 exceeds 10, the convergence time ratio value of the vibration phenomenon tends to be saturated. Further, as shown on the right axis of FIG. 31, the capacitance C of the capacitor 210 formed in the snubber circuit causes a loss E due to a transient current proportional to the size of the capacitance C of the capacitor 210 during transient operation. It is desirable that the size of the capacitance C is as small as possible. E 0 is a loss generated by a transient current flowing through the freewheeling diode 100.

このことから、本実施形態で用いるスナバ回路のキャパシタ２１０の容量Ｃの大きさは還流ダイオード１００の遮断状態におけるキャパシタ成分の容量の大きさに比べて、１／１０倍以上１０倍以下の範囲で容量を選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、上記実施形態で説明したどの実施形態においても得ることができる。   Accordingly, the capacitance C of the capacitor 210 of the snubber circuit used in the present embodiment is in the range of 1/10 to 10 times the capacitance of the capacitor component in the cutoff state of the freewheeling diode 100. By selecting the capacity, it is possible to reduce the vibration phenomenon more remarkably while suppressing an increase in loss. This effect can be obtained in any of the embodiments described in the above embodiments.

（第２実施形態）
図３２〜図３４及び図５、図６を用いて、本発明における半導体装置１０の第２実施形態を説明する。本実施形態においては、第１実施形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。 (Second Embodiment)
A second embodiment of the semiconductor device 10 according to the present invention will be described with reference to FIGS. 32 to 34 and FIGS. 5 and 6. In the present embodiment, the description of the portion that performs the same operation as in the first embodiment is omitted, and different features will be described in detail.

図３２は、図１に対応する本発明の実施形態を説明する回路図、図３３は図３に対応する図３２の回路図の一例として具体化した半導体チップの実装図、図３４、図５並びに図６は図３３の実装図に用いられている半導体チップのそれぞれの断面構造図の一例である。   32 is a circuit diagram for explaining an embodiment of the present invention corresponding to FIG. 1, FIG. 33 is a semiconductor chip mounting diagram embodied as an example of the circuit diagram of FIG. 32 corresponding to FIG. 3, FIG. 34, FIG. FIG. 6 is an example of a sectional view of each semiconductor chip used in the mounting diagram of FIG.

（半導体装置の回路構成）
図３２に示すように、本実施形態における半導体装置１０は、第１実施形態で説明したユニポーラ動作もしくはユニポーラ動作と同等の動作をするユニポーラ型の還流ダイオード１００と、少なくともキャパシタ２１０と抵抗２２０を含むように構成された半導体スナバ２００に加え、スイッチング素子６００が、それぞれエミッタ端子３０１並びにコレクタ端子４０１に接続するように、並列接続された半導体装置１０である。 (Circuit configuration of semiconductor device)
As shown in FIG. 32, the semiconductor device 10 according to the present embodiment includes a unipolar free-wheeling diode 100 that operates as the unipolar operation or the unipolar operation described in the first embodiment, and includes at least a capacitor 210 and a resistor 220. In addition to the semiconductor snubber 200 configured as described above, the switching element 600 is the semiconductor device 10 connected in parallel so as to be connected to the emitter terminal 301 and the collector terminal 401, respectively.

本実施形態では、還流ダイオード１００と半導体スナバ２００とスイッチング素子６００とが別の半導体チップとして形成した場合について説明する。半導体スナバ２００の構成並びに還流ダイオード１００の構成は、第１実施形態と同じ構成とした場合について説明する。スイッチング素子６００に関しては、シリコンを半導体基体材料としたＩＧＢＴを使用した場合について説明する。なお、本実施形態では、エミッタ端子３０１とコレクタ端子４０１が互いに対面するように電極形成された、いわゆる縦型のＩＧＢＴを一例として説明する。   In the present embodiment, a case will be described in which the reflux diode 100, the semiconductor snubber 200, and the switching element 600 are formed as separate semiconductor chips. The case where the configuration of the semiconductor snubber 200 and the configuration of the reflux diode 100 are the same as those in the first embodiment will be described. As for the switching element 600, a case where an IGBT using silicon as a semiconductor substrate material is used will be described. In this embodiment, a so-called vertical IGBT in which electrodes are formed so that the emitter terminal 301 and the collector terminal 401 face each other will be described as an example.

（半導体装置の実装構造）
図３３は、図３２で示した還流ダイオード１００（炭化珪素ショットキーバリアダイオード）と半導体スナバ２００（シリコン半導体ＲＣスナバ）さらにはスイッチング素子６００（シリコンＩＧＢＴ）からなる半導体装置１０についての実装図である。 (Semiconductor device mounting structure)
FIG. 33 is a mounting diagram of semiconductor device 10 including freewheeling diode 100 (silicon carbide Schottky barrier diode) and semiconductor snubber 200 (silicon semiconductor RC snubber) and switching element 600 (silicon IGBT) shown in FIG. .

図３３においては、図３と同様に半導体パッケージの一例としてセラミック基板を用いた場合について説明する。カソード側金属膜４１０上には、還流ダイオード１００、スイッチング素子６００のそれぞれの半導体チップのコレクタ端子４０１側が例えば半田やろう材等の接合材料を介して接するように配置されている。そして、還流ダイオード１００、スイッチング素子６００のそれぞれの半導体チップのエミッタ端子３０１側は、例えばアルミワイヤやアルミリボンなどの金属配線３２０、３５０を介して、共にアノード側金属膜３１０に接続された構成となっている。さらに、本実施形態においては、スイッチング素子６００のゲート端子から金属配線７１０を介して、ゲート側金属膜７００に接続された構成となっている。   In FIG. 33, a case where a ceramic substrate is used as an example of a semiconductor package as in FIG. 3 will be described. On the cathode side metal film 410, the collector terminal 401 side of each of the semiconductor chips of the reflux diode 100 and the switching element 600 is disposed so as to be in contact with each other through a bonding material such as solder or brazing material. The emitter diode 301 side of each semiconductor chip of the free-wheeling diode 100 and the switching element 600 is connected to the anode-side metal film 310 via metal wirings 320 and 350 such as aluminum wires and aluminum ribbons. It has become. Further, in the present embodiment, the gate terminal of the switching element 600 is connected to the gate side metal film 700 via the metal wiring 710.

また、半導体スナバ２００については、第１実施形態でも説明したように、本実施形態においては、アノード端子３００とカソード端子４００が半導体スナバ２００の表面側に互いに絶縁されるように形成されている。そして、カソード端子４００は、例えばアルミワイヤやアルミリボンなどの金属配線１１００を介してカソード側金属膜４１０と電気的に接続されており、アノード端子３００は、例えばアルミワイヤやアルミリボンなどの金属配線３３０を介して、アノード側金属膜３１０に接続された構成となっている。なお、本実施形態においては、半導体スナバ２００を構成する半導体チップを、例えばカソード側金属膜４１０上に所定の接着材料を介して固定するように配置した場合を示しているが、配置される場所は、アノード側金属膜３１０や絶縁基板５００上もしくは新たに形成する所定の金属膜上でも特に制限はない。   Further, as described in the first embodiment, the semiconductor snubber 200 is formed so that the anode terminal 300 and the cathode terminal 400 are insulated from each other on the surface side of the semiconductor snubber 200 in the present embodiment. The cathode terminal 400 is electrically connected to the cathode-side metal film 410 via a metal wiring 1100 such as an aluminum wire or an aluminum ribbon, and the anode terminal 300 is connected to a metal wiring such as an aluminum wire or an aluminum ribbon. The structure is connected to the anode-side metal film 310 via 330. In the present embodiment, the semiconductor chip constituting the semiconductor snubber 200 is shown as being arranged so as to be fixed on the cathode side metal film 410 with a predetermined adhesive material, for example. There is no particular limitation on the anode-side metal film 310, the insulating substrate 500, or a predetermined metal film newly formed.

スイッチング素子６００、還流ダイオード１００および半導体スナバ２００を構成するそれぞれの半導体チップの断面構造を示したのが、それぞれ図３４、図５および図６に示す断面構造図である。   The cross-sectional structures of the respective semiconductor chips constituting the switching element 600, the freewheeling diode 100, and the semiconductor snubber 200 are shown in the cross-sectional structure diagrams of FIGS. 34, 5, and 6, respectively.

（スイッチング素子の構造）
図３４に示すように、スイッチング素子６００は、一例として一般的なＩＧＢＴの構成を示している。例えばシリコンを材料としたＰ＋型の基板領域２１上に、Ｎ型のバッファ領域２２を介して、Ｎ−型のドリフト領域２３が形成された基板材料を用いた場合で説明する。基板領域２１としては、抵抗率が数ｍΩｃｍ〜数１０ｍΩｃｍ、厚さが数μｍ〜数１００μｍ程度のものを用いることができる。ドリフト領域２３としては、Ｎ型の不純物密度が１０13〜１０16ｃｍ-3、厚みが数１０μｍ〜数１００μｍのものを用いることができる。なお、素子構造や所要の耐圧により、抵抗率や不純物密度および厚みが前記範囲外となってももちろん良いが、一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにするのが望ましい。本実施形態では、不純物密度が１０14ｃｍ-3、厚みが５０μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。バッファ領域２２はドリフト領域２３に高電界が印加された際に、基板領域２１とパンチスルーするのを防止するために形成される。本実施形態では一例として、基板領域２１を支持基材とした場合を説明しているが、バッファ領域２２やドリフト領域２３を支持基材としても良い。バッファ領域２２は基板領域２１とドリフト領域２３とがパンチスルーしない構造であれば、特になくても良い。 (Structure of switching element)
As shown in FIG. 34, the switching element 600 shows the structure of a general IGBT as an example. For example, a case where a substrate material in which an N − type drift region 23 is formed on a P + type substrate region 21 made of silicon via an N type buffer region 22 will be described. As the substrate region 21, one having a resistivity of several mΩcm to several tens of mΩcm and a thickness of several μm to several hundred μm can be used. As the drift region 23, an N-type impurity density of 10 13 to 10 16 cm −3 and a thickness of several tens of μm to several 100 μm can be used. Of course, the resistivity, impurity density, and thickness may be out of the above ranges depending on the element structure and the required breakdown voltage, but generally, the smaller the resistivity and thickness, the more the resistance can be reduced. It is desirable to make it smaller. In this embodiment, a case where an impurity density of 10 14 cm −3 , a thickness of 50 μm, and a breakdown voltage of 600 V class is used will be described. The buffer region 22 is formed to prevent punch-through with the substrate region 21 when a high electric field is applied to the drift region 23. In this embodiment, the case where the substrate region 21 is used as a support base material is described as an example, but the buffer region 22 and the drift region 23 may be used as a support base material. The buffer region 22 may be omitted as long as the substrate region 21 and the drift region 23 do not punch through.

ドリフト領域２３中の表層部にＰ型のウェル領域２４が、さらにウェル領域２４中の表層部にＮ＋型エミッタ領域２５が形成されている。そして、ドリフト領域２３、ウェル領域２４及びエミッタ領域２５の表層部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜２６を介して、例えばＮ型の多結晶シリコンからなるゲート電極２７が配設されている。さらに、エミッタ領域２５並びにウェル領域２４に接するように例えばアルミ材料からなるエミッタ電極２８が形成されている。エミッタ電極２８とゲート電極２７との間には互いに接しないように、例えばシリコン酸化膜からなる層間絶縁膜２９が形成されている。また、基板領域２１にオーミック接続するようにコレクタ電極３０が形成されている。このように、本説明で用いるＩＧＢＴはゲート電極２７が半導体基体に対して平面上に形成されている所謂プレーナ型をしている。 A P-type well region 24 is formed in the surface layer portion in the drift region 23, and an N + -type emitter region 25 is formed in the surface layer portion in the well region 24. A gate electrode 27 made of, for example, N-type polycrystalline silicon is disposed through a gate insulating film 26 made of, for example, a silicon oxide film so as to be in contact with the surface layer portions of the drift region 23, the well region 24, and the emitter region 25. Has been. Further, an emitter electrode 28 made of, for example, an aluminum material is formed so as to be in contact with the emitter region 25 and the well region 24. An interlayer insulating film 29 made of, for example, a silicon oxide film is formed between the emitter electrode 28 and the gate electrode 27 so as not to contact each other. A collector electrode 30 is formed so as to be in ohmic contact with the substrate region 21. As described above, the IGBT used in this description has a so-called planar type in which the gate electrode 27 is formed on a plane with respect to the semiconductor substrate.

図５に一例として示した還流ダイオード（ここではショットキーバリアダイオード）の構成は第１実施形態で説明したものと同様とする。   The configuration of the free wheeling diode (here Schottky barrier diode) shown as an example in FIG. 5 is the same as that described in the first embodiment.

（半導体スナバの構造）
ただし、図６に示す半導体スナバ２００については、基本的な構成は第１実施形態と同様とするものの、スナバ機能を効果的に発揮するためには、新たに並列接続されたスイッチング素子６００を考慮したキャパシタ２１０の容量Ｃの設定と基板領域１１による抵抗２２０の抵抗値Ｒの設定が望ましい。ただし後述するように、還流ダイオード１００に逆回復電流が流れる場合においては、並列されたスイッチング素子６００は必ず遮断状態にあるため、半導体スナバ２００のキャパシタ２１０の容量Ｃ及び抵抗２２０の抵抗値Ｒの設定は、第１実施形態で説明した場合と同じように、還流ダイオード１００とスイッチング素子の遮断時の空乏容量に応じた設定で対応可能である。つまり、基板領域１１は必要な抵抗値の大きさに応じて、基板の抵抗率や厚みさらには距離によって決めることができ、例えば抵抗率が数ｍΩｃｍから数１００Ωｃｍ、厚さが数１０〜数１００μｍ程度のものを用いることで対応可能である。また、キャパシタ２１０の容量Ｃについても、必要耐圧を最低限満たすようにして、必要な容量が得られるように、誘電領域１２の厚みや面積を変えることで対応可能である。本実施形態においては、還流ダイオード１００並びにスイッチング素子６００が遮断状態時（高電圧印加時）にそれぞれ充電される空乏容量の和に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、十分なスナバ機能を発揮し、かつ損失の増加を極力抑え、必要となるチップ面積を考慮すると、後述する計算結果が示すように、概ね１０分の１程度から１０倍程度の範囲が望ましい。本実施形態においては、例えば還流ダイオード１００及びスイッチング素子６００の耐圧よりも高くなるように例えば厚みは１μｍとし、キャパシタ２１０の容量Ｃが還流ダイオード１００及びスイッチング素子６００の遮断状態時に形成される空乏容量の和と同程度としたものを用いた場合で説明する。 (Structure of semiconductor snubber)
However, although the basic configuration of the semiconductor snubber 200 shown in FIG. 6 is the same as that of the first embodiment, the switching element 600 newly connected in parallel is considered in order to effectively exhibit the snubber function. It is desirable to set the capacitance C of the capacitor 210 and the resistance value R of the resistor 220 by the substrate region 11. However, as will be described later, when the reverse recovery current flows through the freewheeling diode 100, the parallel switching elements 600 are always in the cut-off state, and therefore, the capacitance C of the capacitor 210 and the resistance value R of the resistor 220 of the semiconductor snubber 200 As in the case described in the first embodiment, the setting can be made by setting according to the depletion capacity when the freewheeling diode 100 and the switching element are cut off. That is, the substrate region 11 can be determined by the resistivity, thickness, and distance of the substrate according to the required resistance value. For example, the resistivity is several mΩcm to several hundred Ωcm, and the thickness is several tens to several hundred μm. This can be dealt with by using a medium of a certain degree. Also, the capacitance C of the capacitor 210 can be dealt with by changing the thickness and area of the dielectric region 12 so as to obtain the required capacitance while satisfying the required breakdown voltage at a minimum. In the present embodiment, the free-wheeling diode 100 and the switching element 600 are selected in a range from about 1/100 to about 100 times the sum of the depletion capacities charged when the free-wheeling diode 100 and the switching element 600 are turned off (when a high voltage is applied). However, when the sufficient snubber function is exhibited and the increase in loss is suppressed as much as possible and the required chip area is taken into consideration, the range of about 1/10 to 10 times as shown in the calculation results described later. Is desirable. In the present embodiment, for example, the thickness is set to 1 μm so as to be higher than the breakdown voltage of the freewheeling diode 100 and the switching element 600, and the depletion capacity formed when the capacitance C of the capacitor 210 is in the cutoff state of the freewheeling diode 100 and the switching element 600 The case where the same level as the sum of the values is used will be described.

スイッチング素子６００が並列に接続された本実施形態においても、後述するように、還流ダイオード１００として例えばショットキーバリアダイオードを用いた場合に、ユニポーラ動作によって本質的に発生する電流・電圧の振動現象に対して、従来からバイポーラ動作のダイオードの振動低減用のスナバ回路として用いられる、メイン電流が流れる経路にフィルムコンデンサやメタルクラッド抵抗など外付けのディスクリート部品を配線する手法を用いずに、小容量で小サイズのキャパシタ２１０と抵抗２２０を有する半導体スナバ２００を並列接続することで、容易にかつ効果的に振動現象を抑制できることを特徴としている。また、効果的にスナバ機能を発揮する設計式として、Ｃ＝１／（２πｆＲ）が一般的に知られており（ｆは振動現象の周波数）、本実施形態においては、その式を満たすように、小容量の半導体スナバ２００を用いたキャパシタ２１０と抵抗２２０の抵抗値Ｒを容易に設定することができることを特徴としている。   Even in the present embodiment in which the switching elements 600 are connected in parallel, as will be described later, when, for example, a Schottky barrier diode is used as the freewheeling diode 100, the current / voltage oscillation phenomenon that is essentially generated by the unipolar operation occurs. On the other hand, it has been used as a snubber circuit to reduce the vibration of bipolar diodes, which has been used in the past, without using a method of wiring external discrete components such as film capacitors or metal clad resistors in the path through which the main current flows. By connecting a semiconductor snubber 200 having a small size capacitor 210 and a resistor 220 in parallel, a vibration phenomenon can be easily and effectively suppressed. Further, C = 1 / (2πfR) is generally known as a design formula that effectively exhibits the snubber function (f is the frequency of the vibration phenomenon), and in the present embodiment, the formula is satisfied. The resistance value R of the capacitor 210 and the resistor 220 using the small-capacity semiconductor snubber 200 can be easily set.

（動作）
次に、本実施形態の動作について詳しく説明する。 (Operation)
Next, the operation of this embodiment will be described in detail.

本実施形態で説明する半導体装置１０の構成は、電力エネルギーの変換手段の１つとして一般的な図３５に示すような３相交流モータを動かす所謂インバータや、図３６に示すような所謂Ｈブリッジなどの電力変換装置に用いることができる。図３５に示すインバータにおいては、電源電圧（+Ｖ）（例えば本実施形態では４００Ｖ）に対して、上アームを形成する並列接続されたスイッチ素子Ｅと受動素子Ｂと、下アームを形成する並列接続されたスイッチ素子Ｇと受動素子Ｆとを、逆バイアス接続になるように直列に接続して使用される。この接続が３相分接続され、３相インバータを構成する。本実施形態の半導体装置１０の動作モードは、上アームもしくは下アームのどちらかのスイッチング素子がスイッチング動作した場合に、スイッチング動作していないアームのスイッチング素子及び受動素子が連動して、電流を遮断する遮断状態から電流を還流する導通状態へ、そして導通状態から遮断状態へと動作する。ここでは、図３５中の３相のうちの１相の動作を用いて半導体装置１０の動作を説明することとし、さらに、一例として下アームのスイッチング素子Ｇがスイッチング動作をし、上アームのスイッチング素子Ｅと受動素子Ｂとが還流動作をする場合について説明する。   The configuration of the semiconductor device 10 described in the present embodiment is a so-called inverter that moves a three-phase AC motor as shown in FIG. 35 as one of power energy conversion means, or a so-called H bridge as shown in FIG. It can be used for power conversion devices such as. In the inverter shown in FIG. 35, the switch element E and the passive element B connected in parallel to form the upper arm and the parallel to form the lower arm with respect to the power supply voltage (+ V) (for example, 400 V in the present embodiment). The connected switch element G and passive element F are connected in series so as to be in reverse bias connection. This connection is connected for three phases to form a three-phase inverter. The operation mode of the semiconductor device 10 of the present embodiment is that when either the upper arm or the lower arm switching element performs a switching operation, the switching element and the passive element of the arm that is not performing the switching operation are interlocked to cut off the current. It operates from a cut-off state to a conductive state that circulates current, and from a conductive state to a cut-off state. Here, the operation of the semiconductor device 10 will be described using the operation of one of the three phases in FIG. 35. Further, as an example, the switching element G of the lower arm performs the switching operation, and the switching of the upper arm is performed. A case where the element E and the passive element B perform a reflux operation will be described.

まず、スイッチング素子Ｇがオンし、スイッチング素子Ｇに電流が流れている状態においては、上アームのスイッチング素子Ｅと受動素子Ｂは逆バイアス状態となり遮断状態になる。   First, in a state where the switching element G is turned on and a current flows through the switching element G, the switching element E and the passive element B of the upper arm are in a reverse bias state and are in a cutoff state.

まず、下アームの導通状態にあるスイッチング素子Ｇに並列に接続されている受動素子Ｆにおいては、還流ダイオード１００及び半導体スナバ２００は遮断状態を維持する。すなわち、還流ダイオード１００であるショットキーバリアダイオード（図５）については、その両端に印加されている電圧がスイッチング素子Ｇのオン電圧程度と低いものの逆バイアス電圧が印加されるためである。また、図６に示す半導体スナバ２００においては、キャパシタ２１０として機能する誘電領域１２の電圧が変化するときのみ動作するため、スイッチング素子Ｇのオン電圧程度の電圧が定常状態で印加された状態では遮断状態となる。   First, in the passive element F connected in parallel to the switching element G in the conductive state of the lower arm, the free-wheeling diode 100 and the semiconductor snubber 200 maintain the cutoff state. That is, the reverse bias voltage is applied to the Schottky barrier diode (FIG. 5), which is the freewheeling diode 100, although the voltage applied to both ends thereof is as low as the ON voltage of the switching element G. Further, since the semiconductor snubber 200 shown in FIG. 6 operates only when the voltage of the dielectric region 12 functioning as the capacitor 210 changes, the semiconductor snubber 200 is cut off when a voltage of about the ON voltage of the switching element G is applied in a steady state. It becomes a state.

一方、上アームのスイッチング素子Ｅと受動素子Ｂについても、電源電圧程度の逆バイアス電圧が共に印加されているため、遮断状態を維持する。すなわち、図３４に示すスイッチング素子６００であるＩＧＢＴについては、エミッタ端子３０１とコレクタ端子４０１間に逆バイアス電圧が印加されるため、ドリフト領域２３中にはウェル領域２４とのＰＮ接合部から伸びた空乏層が形成され遮断状態が維持されるためである。また、図５に示す還流ダイオード１００であるショットキーバリアダイオードにおいては、表面電極３と裏面電極４間に逆バイアス電圧が印加されるため、ドリフト領域２中には表面電極３とのショットキー接合部から伸びた空乏層が生じ遮断状態が維持される。また、図６に示す半導体スナバ２００においても、キャパシタ２１０として機能する誘電領域１２が高電圧により充電された状態になり、遮断状態を維持する。   On the other hand, both the switching element E and the passive element B in the upper arm are maintained in the cut-off state because a reverse bias voltage of about the power supply voltage is applied. That is, the reverse bias voltage is applied between the emitter terminal 301 and the collector terminal 401 for the IGBT that is the switching element 600 shown in FIG. 34, so that the drift region 23 extends from the PN junction with the well region 24. This is because a depletion layer is formed and the blocking state is maintained. In the Schottky barrier diode, which is the freewheeling diode 100 shown in FIG. 5, a reverse bias voltage is applied between the front surface electrode 3 and the back surface electrode 4, so that the Schottky junction with the front surface electrode 3 is in the drift region 2. A depletion layer extending from the portion is generated and the cut-off state is maintained. Also in the semiconductor snubber 200 shown in FIG. 6, the dielectric region 12 functioning as the capacitor 210 is charged with a high voltage and maintains the cutoff state.

このように、下アームのスイッチング素子Ｇが導通状態の時には、上下アーム共に受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の機能を有する。   As described above, when the switching element G of the lower arm is in the conductive state, the upper and lower arms have the same function as that of the conventional technique in which the passive element is configured only by the Schottky barrier diode.

次に、下アームのスイッチング素子Ｇがターンオフして遮断状態に移行する場合について説明する。   Next, the case where the switching element G of the lower arm is turned off and shifts to the cutoff state will be described.

図３５に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｇがターンオフする際には、電圧上昇と電流遮断の位相がずれるため、導通時の電流をほぼ維持した状態で、まずスイッチング素子Ｇの電圧上昇が起こる。   In the motor inverter circuit (L load circuit) as shown in FIG. 35, when the switching element G is turned off, the voltage rise and the current cutoff phase are shifted. A voltage rise of the switching element G occurs.

まず、下アームのターンオフするスイッチング素子Ｇに並列に接続されている受動素子Ｆについては、還流ダイオード１００及び半導体スナバ２００共に、スイッチング素子Ｇの電圧上昇に伴って、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。すなわち、図５に示す還流ダイオード１００においては、電圧の上昇に伴ってドリフト領域２中に表面電極３側から空乏層が広がる際に、電子が裏面電極４側に過渡電流として流れ、図６に示す半導体スナバ２００においては、キャパシタ容量として働く誘電領域１２が印加電圧に応じて充電されるため過渡電流が流れる。このとき、半導体スナバ２００の誘電領域１２のキャパシタ２１０としての容量Ｃの充電作用によって、スイッチング素子Ｇのコレクタ／エミッタ間に生じる過渡的な電圧上昇を緩和し、回路中に含まれる寄生インダクタンスによるサージ電圧の発生を抑制することができる。つまり、本実施形態においては、スイッチング素子６００とも並列接続することで、スイッチング素子６００自体がターンオフ動作をする際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧を低減し、より安定動作を実現することができる。   First, for the passive element F connected in parallel to the switching element G that turns off the lower arm, both the free-wheeling diode 100 and the semiconductor snubber 200 have a reverse bias voltage that is as low as the ON voltage as the voltage of the switching element G increases. Therefore, a transient current corresponding to the speed of the voltage change flows. That is, in the free-wheeling diode 100 shown in FIG. 5, when a depletion layer spreads from the surface electrode 3 side in the drift region 2 as the voltage increases, electrons flow as a transient current on the back electrode 4 side, and FIG. In the semiconductor snubber 200 shown, a transient current flows because the dielectric region 12 acting as a capacitor capacitance is charged according to the applied voltage. At this time, due to the charging action of the capacitor C as the capacitor 210 in the dielectric region 12 of the semiconductor snubber 200, the transient voltage rise generated between the collector / emitter of the switching element G is alleviated, and a surge due to parasitic inductance included in the circuit. Generation of voltage can be suppressed. That is, in the present embodiment, by connecting in parallel with the switching element 600, even when the switching element 600 itself performs a turn-off operation, a surge voltage that causes element destruction or malfunction to other peripheral circuits is reduced. A more stable operation can be realized.

そして、スイッチング素子６００の電圧上昇後、電流は所定の速度で遮断する。このとき、本実施形態で一例として挙げたＩＧＢＴでは、導通時に基板領域２１から注入されたホール電流の影響で電流の遮断速度は制限され損失は生じるものの、電流遮断による振動現象は起こりにくく、結果として安定動作に寄与している。そして、スイッチング素子６００の電流が遮断した後は、下アームのスイッチング素子Ｇ及び受動素子Ｆは定常オフ状態となり、遮断状態を維持する。   Then, after the voltage of the switching element 600 rises, the current is cut off at a predetermined speed. At this time, in the IGBT mentioned as an example in this embodiment, although the current interruption speed is limited and a loss occurs due to the influence of the hole current injected from the substrate region 21 during conduction, a vibration phenomenon due to current interruption hardly occurs. This contributes to stable operation. Then, after the current of the switching element 600 is cut off, the switching element G and the passive element F of the lower arm are in a steady off state and maintain the cut-off state.

一方、上アームのスイッチング素子Ｅと並列に接続されている受動素子Ｂは、下アームのスイッチング素子Ｇのターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。図５に示す還流ダイオード１００のドリフト領域２中に広がっていた空乏層が後退し、表面電極３とドリフト領域２との間に形成されているショットキー接合部にショットキー障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード１００は導通状態となる。このとき、還流ダイオード１００に流れる電流は、ドリフト領域２中をほぼ裏面電極４側から供給される電子電流のみで構成されており、ユニポーラ動作をする。   On the other hand, the passive element B connected in parallel with the switching element E of the upper arm enters a forward bias state and shifts to a conductive state in conjunction with the turn-off operation of the switching element G of the lower arm. The depletion layer that has spread into the drift region 2 of the free-wheeling diode 100 shown in FIG. 5 recedes, and the Schottky junction formed between the surface electrode 3 and the drift region 2 corresponds to the Schottky barrier height. When the forward bias voltage is applied, the freewheeling diode 100 becomes conductive. At this time, the current flowing through the freewheeling diode 100 is constituted only by the electron current supplied from the back electrode 4 side in the drift region 2 and performs a unipolar operation.

また、図６に示す半導体スナバ２００においても、還流ダイオード１００と同様に、高電圧の逆バイアス状態から低電圧の順バイアス状態に移行するため、誘電領域１２に充電されていた電荷は放電され、過渡電流が流れる。しかしながら、本実施形態では、誘電領域１２のキャパシタ２１０としての容量Ｃが還流ダイオード１００及びスイッチング素子６００の遮断時に形成される空乏容量と同程度と非常に小容量であるため、放電によって流れる過渡電流の大きさは、並列する還流ダイオード１００に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。また、並列接続されているスイッチング素子Ｅについても、コレクタ／エミッタ間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御されることと、基板領域２１とバッファ領域２２との間のＰＮ接合が逆バイアス状態となるためオフ状態を維持する。ただし、コレクタ／エミッタ間の電圧状態が変位するため、スイッチング素子６００中のドリフト領域２３中に生じていた空乏層の容量変化に伴うキャパシタ２１０としての放電による過渡電流は流れるが、半導体スナバ２００と同様に、並列する還流ダイオード１００に流れる順バイアス電流に比べて非常に小さく、動作にはほとんど影響しない。そして、半導体スナバ２００およびスイッチング素子６００は、バイアス電圧の変化に伴う過渡電流が流れた後は、順バイアス状態と定常状態に移行するため遮断状態となり、還流ダイオード１００のみが導通状態となる。   Also, in the semiconductor snubber 200 shown in FIG. 6, similarly to the freewheeling diode 100, since the high voltage reverse bias state shifts to the low voltage forward bias state, the charge charged in the dielectric region 12 is discharged, Transient current flows. However, in this embodiment, the capacitance C as the capacitor 210 in the dielectric region 12 is very small as much as the depletion capacitance formed when the free-wheeling diode 100 and the switching element 600 are cut off. Is much smaller than the forward bias current flowing through the freewheeling diodes 100 in parallel, and hardly affects the operation. For the switching element E connected in parallel, the voltage between the collector and the emitter shifts from the reverse bias voltage state to the forward bias state, but the gate signal is controlled to maintain the off state, and the substrate Since the PN junction between the region 21 and the buffer region 22 is in a reverse bias state, the off state is maintained. However, since the voltage state between the collector and the emitter is displaced, a transient current due to the discharge as the capacitor 210 accompanying the capacitance change of the depletion layer generated in the drift region 23 in the switching element 600 flows, but the semiconductor snubber 200 and Similarly, it is very small compared to the forward bias current flowing through the freewheeling diodes 100 in parallel, and hardly affects the operation. Then, the semiconductor snubber 200 and the switching element 600 are cut off because a transition is made between the forward bias state and the steady state after the transient current accompanying the change of the bias voltage flows, and only the freewheeling diode 100 is turned on.

本実施形態においては、還流ダイオード１００が炭化珪素材料の半導体基体からなるショットキーバリアダイオードで構成されているため、一般的なシリコン材料からなるＰＮ接合ダイオードに比べて、ドリフト領域２の抵抗を低抵抗で形成することができるため、順バイアス導通時の導通損失を低減することができる。このように、導通状態においても、受動素子がショットキーバリアダイオードのみで構成されている従来技術と同様の効果を有する。   In the present embodiment, since the free-wheeling diode 100 is composed of a Schottky barrier diode made of a silicon carbide semiconductor substrate, the resistance of the drift region 2 is lower than that of a general PN junction diode made of silicon material. Since it can be formed by a resistor, conduction loss during forward bias conduction can be reduced. Thus, even in the conductive state, the same effect as in the conventional technique in which the passive element is configured only by the Schottky barrier diode is obtained.

次に、下アームのスイッチング素子Ｇがターンオンし、再びスイッチング素子Ｇがオン状態に移行する動作について説明する。   Next, an operation in which the switching element G of the lower arm is turned on and the switching element G is turned on again will be described.

図３５に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｇがターンオンする際には、電流上昇と電圧低下の位相がずれるため、比較的高い電圧が印加された状態で、スイッチング素子Ｇに電流が流れ始める。下アームのターンオフするスイッチング素子Ｇに並列に接続されている受動素子Ｆについては、還流ダイオード１００及び半導体スナバ２００共に、スイッチング素子Ｇに電流が流れ、コレクタ／エミッタ間の電圧が低下するのに伴って、電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。このとき、図５に示す還流ダイオード１００においては、電圧の減少に伴ってドリフト領域２中に広がっていた空乏層は表面電極３側に徐々に狭まり、裏面電極４側からドリフト領域２中に電子が過渡電流として流れる。また、図６に示す半導体スナバ２００においては、キャパシタ容量として働く誘電領域１２が印加電圧の減少と共に放電されるため過渡電流が流れる。   In the motor inverter circuit (L load circuit) as shown in FIG. 35, when the switching element G is turned on, the phase of current rise and voltage drop is shifted, so that switching is performed with a relatively high voltage applied. Current begins to flow through the element G. With respect to the passive element F connected in parallel to the switching element G that turns off the lower arm, both the free-wheeling diode 100 and the semiconductor snubber 200 cause current to flow through the switching element G, and the collector-emitter voltage decreases. Thus, since the reverse bias voltage as high as the power supply voltage changes from the reverse bias voltage as low as the ON voltage, a transient current corresponding to the speed of the voltage change flows. At this time, in the free-wheeling diode 100 shown in FIG. 5, the depletion layer that has spread in the drift region 2 as the voltage decreases gradually narrows to the surface electrode 3 side, and electrons enter the drift region 2 from the back electrode 4 side. Flows as a transient current. In the semiconductor snubber 200 shown in FIG. 6, a transient current flows because the dielectric region 12 serving as a capacitor capacitance is discharged as the applied voltage decreases.

この過渡電流は、並列するスイッチング素子６００に流れるターンオン電流と比べるとほとんど影響がない大きさである。このように、下アームの半導体スナバ２００及び還流ダイオード１００は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、スイッチング素子６００のみが導通状態となる。   This transient current has a magnitude that hardly affects the turn-on current flowing through the switching elements 600 arranged in parallel. Thus, since the semiconductor snubber 200 and the freewheeling diode 100 in the lower arm transition to a steady state after the transient current flows and the current is cut off, only the switching element 600 becomes conductive.

一方、上アームのスイッチング素子Ｅと並列に接続されている受動素子Ｂは、下アームのスイッチング素子Ｇのターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。図５に示すように、ショットキーバリアダイオードにおいては、裏面電極４側からドリフト領域２中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧がショットキー接合部のショットキー障壁高さに応じた電圧以下になり、さらには、ショットキー接合部に逆バイアス電圧が印加されはじめると、ドリフト領域２中には表面電極３とのショットキー接合部から伸びた空乏層が広がり遮断状態へと移行する。   On the other hand, the passive element B connected in parallel with the switching element E of the upper arm enters a reverse bias state and shifts to a cutoff state in conjunction with the turn-on operation of the switching element G of the lower arm. As shown in FIG. 5, in the Schottky barrier diode, the electron current supplied from the back electrode 4 side into the drift region 2 decreases as the forward bias voltage decreases. When the forward bias voltage becomes equal to or lower than the voltage corresponding to the Schottky barrier height of the Schottky junction, and when the reverse bias voltage starts to be applied to the Schottky junction, the surface electrode 3 is formed in the drift region 2. The depletion layer extending from the Schottky junction spreads out and shifts to the cutoff state.

この導通状態から遮断状態に移行する際に、還流ダイオードの素子内部に蓄積されていた過剰キャリアが消滅する過程において、過渡的に発生する電流が逆回復電流である。この逆回復電流は、受動素子Ｂ並びに下アームのスイッチング素子Ｇに過渡電流として流れ、それぞれの素子において損失（ここでは逆回復損失と呼ぶ）が発生する。このことから、還流ダイオードで発生する逆回復電流は極力小さいほうが良い。   When transitioning from the conductive state to the cut-off state, a transiently generated current is a reverse recovery current in the process in which excess carriers accumulated in the elements of the freewheeling diode disappear. This reverse recovery current flows as a transient current in the passive element B and the switching element G of the lower arm, and a loss (herein referred to as reverse recovery loss) occurs in each element. For this reason, it is better that the reverse recovery current generated in the freewheeling diode is as small as possible.

本実施形態では、還流ダイオード１００を炭化珪素からなる半導体材料で形成したユニポーラ動作のショットキーバリアダイオードで形成しており、一般的なシリコンで形成されたＰＮ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。   In this embodiment, the freewheeling diode 100 is formed of a unipolar Schottky barrier diode formed of a semiconductor material made of silicon carbide, and this reverse recovery current is smaller than that of a PN junction diode formed of general silicon. Very small. That is, reverse recovery loss can be greatly reduced.

さらに、本実施形態においては、従来技術である受動素子がショットキーバリアダイオードのみで構成されている場合では本質的に解決できなかったユニポーラ動作ならではの逆回復動作時の電流・電圧の振動現象を抑制する機能を有する。すなわち、本実施形態においては、還流ダイオード１００において、順バイアス電流が減少し、順バイアス電流がゼロになると、ドリフト領域２中に逆バイアス電圧による空乏層が形成され、過剰キャリアで構成される逆回復電流が流れ始める。その逆バイアス電圧が印加されるのとほぼ同時に、スイッチング素子６００および半導体スナバ２００中の誘電領域１２からなるキャパシタ２１０にも同等の逆バイアス電圧が印加され、スイッチング素子６００及び半導体スナバ２００中にも相応の過渡電流が流れ始める。この半導体スナバ２００に流れる過渡電流は、誘電領域１２からなるキャパシタ２１０の容量Ｃの大きさと基板領域１１の抵抗２２０の抵抗値Ｒの大きさで決まり、自由に設計することができる。この並列に接続された半導体スナバ２００の効果は３つある。   Furthermore, in the present embodiment, the current / voltage oscillation phenomenon during the reverse recovery operation unique to the unipolar operation, which could not be solved essentially when the passive element of the prior art is composed of only the Schottky barrier diode, is used. It has a function to suppress. That is, in this embodiment, when the forward bias current decreases and the forward bias current becomes zero in the freewheeling diode 100, a depletion layer due to the reverse bias voltage is formed in the drift region 2, and the reverse bias configured by excess carriers is formed. Recovery current begins to flow. At substantially the same time as the reverse bias voltage is applied, an equivalent reverse bias voltage is also applied to the capacitor 210 composed of the dielectric region 12 in the switching element 600 and the semiconductor snubber 200, and also in the switching element 600 and the semiconductor snubber 200. A corresponding transient current begins to flow. The transient current flowing through the semiconductor snubber 200 is determined by the magnitude of the capacitance C of the capacitor 210 formed of the dielectric region 12 and the magnitude of the resistance value R of the resistor 220 of the substrate region 11 and can be designed freely. The semiconductor snubber 200 connected in parallel has three effects.

第１の効果は、半導体スナバ２００は電圧の過渡変動がないと動作しないため、下アームのスイッチング素子Ｇのスイッチング速度には影響を与えず、スイッチング速度に依存する損失は従来と同様に低く抑えることができることである。つまり、還流ダイオード１００に流れる順バイアス電流の遮断速度を高速に設定することができるため、メイン電流の遮断に伴う損失を低減できる。   The first effect is that the semiconductor snubber 200 does not operate unless there is a transient voltage fluctuation, and therefore does not affect the switching speed of the switching element G of the lower arm, and the loss depending on the switching speed is kept low as in the prior art. Be able to. That is, since the cutoff speed of the forward bias current flowing through the freewheeling diode 100 can be set at a high speed, the loss associated with the main current cutoff can be reduced.

第２の効果は、還流ダイオード１００が逆回復動作に入ったときに、還流ダイオード１００に並列接続された半導体スナバ２００のキャパシタ成分並びに抵抗成分が作動し、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和することができ、サージ電圧そのものを低減できることである。   The second effect is that when the freewheeling diode 100 enters the reverse recovery operation, the capacitor component and the resistance component of the semiconductor snubber 200 connected in parallel to the freewheeling diode 100 operate, and the reverse recovery current cutoff speed (dIr / dt ) And the surge voltage itself can be reduced.

第３の効果は、半導体スナバ２００に流れた電流を基板領域１１の抵抗成分で電力消費するため、寄生インダクタンスＬｓで生じたエネルギーを吸収し、振動現象を素早く収束することができることである。
このように、本発明においては、還流ダイオード１００が有する過渡損失ならびに導通損失を低減する性能を有すると同時に、ユニポーラ動作ならではの本質的な振動現象を半導体スナバ２００を用いることで解決することができるという特徴を有する。 The third effect is that since the current flowing through the semiconductor snubber 200 is consumed by the resistance component of the substrate region 11, the energy generated by the parasitic inductance Ls can be absorbed and the vibration phenomenon can be quickly converged.
As described above, in the present invention, while having the performance of reducing the transient loss and conduction loss of the freewheeling diode 100, the essential vibration phenomenon unique to the unipolar operation can be solved by using the semiconductor snubber 200. It has the characteristics.

本実施形態においては、還流ダイオード１００及びスイッチング素子６００に流れる過渡電流が高々ドリフト領域２及び２３に空乏層が形成される際に発生するキャリアのみからなる過渡電流であることに着目し、スナバ回路を小容量の半導体スナバ２００で形成しているところが従来技術と異なる点である。さらに、本実施形態の構成により、過渡損失と導通損失を低減する性能と振動現象を抑制する上で、従来技術にはない新たな効果を得ることができる。   In the present embodiment, focusing on the fact that the transient current flowing through the freewheeling diode 100 and the switching element 600 is a transient current consisting only of carriers generated when a depletion layer is formed in the drift regions 2 and 23 at most, a snubber circuit Is formed by a small-capacity semiconductor snubber 200, which is different from the prior art. Furthermore, with the configuration of the present embodiment, it is possible to obtain new effects not found in the prior art in suppressing the performance and vibration phenomenon that reduce transient loss and conduction loss.

第１の効果は、ユニポーラ動作をする還流ダイオード１００及びスイッチング素子６００に所定のキャパシタ容量及び抵抗値をもつ半導体スナバ２００を一旦並列接続すると、その還流ダイオードが動作する全電流範囲、全温度範囲において、スナバ機能が有効に働くということである。上述したように、ショットキーバリアダイオードの逆回復時に発生する逆回復電流は、逆バイアス電圧によって還流ダイオード１００及びスイッチング素子６００に空乏層が生じた際に発生する過剰キャリアのみで構成されているため、還流動作時に流れていた電流の大きさによらず、毎度ほぼ一定の逆回復電流が流れるためである。また同様の理由で、還流ダイオードの動作温度にもほとんど影響を受けず、ほぼ一定の逆回復電流が流れるためである。このため、全ての電流範囲、温度範囲において、過渡損失を低減し、かつ振動現象を抑制することができる。これらは、一般的なＰＮ接合ダイオードとの組み合わせでは得られない効果である。   The first effect is that once a semiconductor snubber 200 having a predetermined capacitor capacity and resistance value is connected in parallel to the freewheeling diode 100 and the switching element 600 that perform a unipolar operation, in the entire current range and the entire temperature range in which the freewheeling diode operates. The snubber function works effectively. As described above, the reverse recovery current generated at the time of reverse recovery of the Schottky barrier diode is composed only of excess carriers generated when a depletion layer is generated in the freewheeling diode 100 and the switching element 600 by the reverse bias voltage. This is because an almost constant reverse recovery current flows every time regardless of the magnitude of the current flowing during the reflux operation. For the same reason, the reverse recovery current flows almost without being affected by the operating temperature of the freewheeling diode. For this reason, it is possible to reduce the transient loss and suppress the vibration phenomenon in the entire current range and temperature range. These are effects that cannot be obtained in combination with a general PN junction diode.

第２の効果は、図３３に示すようにスナバ回路を半導体スナバ２００で形成することで、還流ダイオード１００及びスイッチング素子６００の直近に低インダクタンスで実装することができ、さらに過渡損失を低減しかつ振動現象を抑制できる点である。これは、還流ダイオード１００及びスイッチング素子６００にスナバ回路を並列接続する際に生じる寄生インダクタンスが小さいほど、スナバ回路に流れる過渡電流が流れやすく、還流ダイオード１００に流れる逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和しやすくなることと、スナバ回路中のキャパシタ２１０に印加される電圧に重畳される寄生インダクタンスで発生する逆起電力が小さいため、キャパシタ２１０の耐圧範囲でスイッチング時間を速くできることによる。このことから、本実施形態においては、従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗とを用いるスナバ回路の場合に比べて、寄生インダクタンスを低減することで、スイッチング時間を短縮し過渡損失を低減できるとともに、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を適切に緩和し振動現象を抑制することができる。   The second effect is that the snubber circuit is formed by the semiconductor snubber 200 as shown in FIG. 33, so that it can be mounted with low inductance in the immediate vicinity of the freewheeling diode 100 and the switching element 600, further reducing the transient loss and It is a point which can suppress a vibration phenomenon. This is because, as the parasitic inductance generated when the snubber circuit is connected in parallel to the freewheeling diode 100 and the switching element 600 is smaller, the transient current flowing through the snubber circuit is more likely to flow, and the blocking speed (dIr / This is because the counter electromotive force generated by the parasitic inductance superimposed on the voltage applied to the capacitor 210 in the snubber circuit is small, so that the switching time can be shortened in the withstand voltage range of the capacitor 210. Therefore, in the present embodiment, switching is achieved by reducing the parasitic inductance as compared with the case of a snubber circuit using a capacitor composed of a film capacitor, which is a conventional discrete component, and a resistor composed of a metal clad resistor. The time can be shortened and the transient loss can be reduced, and the reverse recovery current cutoff speed (dIr / dt) can be appropriately relaxed to suppress the vibration phenomenon.

また、スナバ回路を還流ダイオード１００の直近に実装することは、不要なノイズ放射を低減することにもなる。例えば従来のディスクリート部品であるフィルムコンデンサなどからなるキャパシタとメタルクラッド抵抗などからなる抵抗とを用いるスナバ回路の場合では、還流ダイオード１００で発生した振動電流はこれらの部品を通り、還流ダイオード１００に戻る経路を通る。その際に抵抗２２０により振動電流が抑制されていくが、それまでの間にこの電流経路が作る面が一種のループアンテナとして働き、ノイズを放射する。スナバ回路を半導体スナバ２００で形成した場合には、還流ダイオード１００の直近に実装していることから、振動電流の電流経路が作る面の大きさがディスクリート部品を用いた場合よりも格段に小さくなり、振動電流によるノイズ放射が低減される。これにより、ノイズによる制御回路等の誤動作を防ぐことができる。   In addition, mounting the snubber circuit in the immediate vicinity of the freewheeling diode 100 also reduces unnecessary noise emission. For example, in the case of a snubber circuit using a capacitor composed of a film capacitor or the like, which is a conventional discrete component, and a resistor composed of a metal clad resistor, the oscillating current generated in the freewheeling diode 100 passes through these components and returns to the freewheeling diode 100. Take the route. At that time, the oscillating current is suppressed by the resistor 220, but until then, the surface formed by this current path acts as a kind of loop antenna and radiates noise. When the snubber circuit is formed by the semiconductor snubber 200, the surface formed by the current path of the oscillating current is much smaller than when discrete components are used because it is mounted in the immediate vicinity of the freewheeling diode 100. , Noise emission due to oscillating current is reduced. Thereby, it is possible to prevent malfunction of the control circuit and the like due to noise.

さらに、本実施形態においては、スナバ回路を半導体スナバ２００で形成することで、還流ダイオード１００及びスイッチング素子６００と同様の実装工程を用いて電力変換装置を構成することができるため、簡便でかつ容易に振動現象を抑制することができるとともに、従来技術のスナバ回路に比べて必要な体積も大幅に低減できる。   Furthermore, in this embodiment, since the snubber circuit is formed of the semiconductor snubber 200, the power conversion device can be configured using the same mounting process as that of the freewheeling diode 100 and the switching element 600. Therefore, it is simple and easy. In addition, the vibration phenomenon can be suppressed and the required volume can be greatly reduced as compared with the conventional snubber circuit.

また、本発明の第１実施形態のように、半導体スナバ２００の抵抗成分を半導体基体で形成し図３に示すような半導体パッケージに直接実装することができるため、高い放熱性を得ることができる。そのため、外付けの抵抗等に比べて、より高密度の抵抗設計が可能となる。つまり、破壊に対する耐性が高くより小型化が実現可能である。   Further, as in the first embodiment of the present invention, the resistance component of the semiconductor snubber 200 can be formed of a semiconductor substrate and directly mounted on a semiconductor package as shown in FIG. 3, so that high heat dissipation can be obtained. . Therefore, it is possible to design a resistor with a higher density than an external resistor. That is, the resistance to destruction is high and further downsizing can be realized.

また、第１実施形態で例示したように、還流ダイオード１００を炭化珪素からなるショットキーバリアダイオードで構成することで、本発明の効果を最大限に引き出すことができる。つまり、所定の耐圧を得るために、ワイドバンドギャップにより空乏層の厚みを小さくできるほど、還流ダイオード１００自体の抵抗が小さく低導通損失を低減できるのであるが、その反面、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）が高くなり、かつ振動エネルギーが消費されないため、振動現象がより顕著となる性質を有しているからである。このことから、還流ダイオード１００が炭化珪素などのワイドバンドギャップ半導体で構成することで、より顕著に導通損失の低減と振動現象の緩和を両立することができる。   Further, as exemplified in the first embodiment, the effect of the present invention can be maximized by configuring the freewheeling diode 100 with a Schottky barrier diode made of silicon carbide. That is, in order to obtain a predetermined breakdown voltage, as the depletion layer thickness can be reduced by the wide band gap, the resistance of the freewheeling diode 100 itself can be reduced and the low conduction loss can be reduced. This is because (dIr / dt) becomes high and vibration energy is not consumed, and therefore, the vibration phenomenon has a more remarkable property. From this, when the free-wheeling diode 100 is formed of a wide band gap semiconductor such as silicon carbide, both reduction of conduction loss and reduction of vibration phenomenon can be achieved more remarkably.

なお、本実施形態においては、還流ダイオード１００の半導体材料を炭化珪素とした場合で説明しているが、窒化ガリウムやダイヤモンドなどのワイドギャップ半導体を用いても同様の効果を得ることができる。   In the present embodiment, the case where the semiconductor material of the reflux diode 100 is silicon carbide is described. However, the same effect can be obtained even when a wide gap semiconductor such as gallium nitride or diamond is used.

また、本実施形態においても、上述した第１実施形態と同様の効果を奏することができる。   Also in this embodiment, the same effects as those of the first embodiment described above can be obtained.

（変形例）
また、本実施形態においても、半導体スナバ２００の構成を、第１実施形態で説明した図１０に対応する抵抗２２０に並列に接続するようにダイオード２３０を有する構成であっても良い。これは、キャパシタ２１０と抵抗２２０を少なくとも有するように構成された半導体スナバ２００であれば、上記と同様の効果を得ることができるためである。 (Modification)
Also in this embodiment, the configuration of the semiconductor snubber 200 may include a diode 230 so as to be connected in parallel to the resistor 220 corresponding to FIG. 10 described in the first embodiment. This is because the semiconductor snubber 200 configured to have at least the capacitor 210 and the resistor 220 can obtain the same effect as described above.

また、実装形態についても、第１実施形態と同様に、図１１に対応する所謂モールドパッケージ型の実装形態を用いても良し、他の実装形態をとっていても良い。また、本実施形態においては、還流ダイオード１００と半導体スナバ２００及びスイッチング素子６００とがそれぞれ１チップずつの場合を示しているが、一方もしくは両方が複数のチップで構成されていてももちろん良い。また、第１実施形態で上述したように、コレクタ端子及びエミッタ端子の両面を半田等で実装する方式としても良い。両面を半田等で実装することで冷却性能が向上するため、還流ダイオード１００の放熱性及び半導体スナバ２００の抵抗２２０の放熱性が増すので、より高密度に実装することができる。   As for the mounting form, as in the first embodiment, a so-called mold package type mounting form corresponding to FIG. 11 may be used, or another mounting form may be used. Further, in the present embodiment, the case where each of the free-wheeling diode 100, the semiconductor snubber 200, and the switching element 600 is one chip is shown, but one or both of them may be composed of a plurality of chips. Further, as described above in the first embodiment, both sides of the collector terminal and the emitter terminal may be mounted with solder or the like. Since the cooling performance is improved by mounting both surfaces with solder or the like, the heat dissipating property of the freewheeling diode 100 and the heat dissipating property of the resistor 220 of the semiconductor snubber 200 are increased, so that the mounting can be performed with higher density.

また、本実施形態を説明するに当たって、半導体スナバ２００の構造の一例として図６を用いて説明していたが、第１実施形態と同様に、図１２〜図２８に示すように、別の構成で形成していてももちろん良い。このような構成においても、第１実施形態で説明した効果と同様の効果を得ることができる。   In describing the present embodiment, the semiconductor snubber 200 has been described with reference to FIG. 6 as an example of the structure of the semiconductor snubber 200. However, as shown in FIGS. Of course, it may be formed with. Even in such a configuration, the same effects as those described in the first embodiment can be obtained.

また、本実施形態においても、半導体スナバ２００の支持基体としてシリコンからなる半導体材料を用いた場合を一例としてあげたが、図２９に示すように、窒化シリコンや窒化アルミやアルミナなどの絶縁基板材料を基板領域としていてももちろん良い。なお、図２９においては、絶縁基板１８と抵抗領域１９とが接する場合を示しているが、それらの間に金属膜や半田等の接合材料が形成されていても良い。
また、第１の実施形態において図３０及び図３１を参照して説明したのと同様に、スナバ回路に用いるキャパシタの容量Ｃ、及び遮断状態における還流ダイオードとスイッチング素子とのキャパシタ成分の総和の容量Ｃ０であるとき、容量比Ｃ/Ｃ０が０．１前後から振動現象の減衰効果が顕著になり、容量比Ｃ/Ｃ０が１０を超える辺りから振動現象の収束時間比の値が飽和傾向になる。また、過渡動作時には、スナバ回路に形成するキャパシタの静電容量の大きさに比例する過渡電流によって損失Ｅが発生するため、キャパシタ２１０の静電容量の大きさは極力小さいことが好ましい。
このことから、第２の実施形態で用いる半導体スナバ回路２００のキャパシタ２１０の静電容量は、還流ダイオード１００及びスイッチング素子６００の遮断状態におけるキャパシタ成分の総和に比べて、1０分の１倍以上１０倍以下の範囲に選択することで、損失の増加を抑えつつ、より顕著に振動現象を低減することができる。この効果は、第２の実施形態で説明したどの構成例においても得ることができる。 Also, in this embodiment, the case where a semiconductor material made of silicon is used as the support base of the semiconductor snubber 200 is taken as an example, but as shown in FIG. 29, an insulating substrate material such as silicon nitride, aluminum nitride, or alumina is used. Of course, the substrate area may be used. FIG. 29 shows the case where the insulating substrate 18 and the resistance region 19 are in contact with each other, but a bonding material such as a metal film or solder may be formed between them.
Further, as described with reference to FIGS. 30 and 31 in the first embodiment, the capacitance C of the capacitor used in the snubber circuit, and the total capacitance of the capacitor components of the free-wheeling diode and the switching element in the cut-off state When C0, the damping effect of the vibration phenomenon becomes significant when the capacity ratio C / C0 is around 0.1, and the convergence time ratio value of the vibration phenomenon tends to be saturated when the capacity ratio C / C0 exceeds 10. . Further, during a transient operation, loss E is generated by a transient current proportional to the capacitance of the capacitor formed in the snubber circuit. Therefore, the capacitance of the capacitor 210 is preferably as small as possible.
From this, the capacitance of the capacitor 210 of the semiconductor snubber circuit 200 used in the second embodiment is 10 times or more 10 times larger than the sum of the capacitor components in the cutoff state of the free-wheeling diode 100 and the switching element 600. By selecting within the range of twice or less, the vibration phenomenon can be reduced more significantly while suppressing an increase in loss. This effect can be obtained in any configuration example described in the second embodiment.

（第３実施形態）
第３実施形態においては、第２実施形態で説明した還流ダイオード１００と半導体スナバ２００とスイッチング素子６００とが並列接続した構成において、還流ダイオード１００及びスイッチング素子６００がそれぞれショットキーバリアダイオード及びＩＧＢＴ以外の素子で構成された場合について説明する。図３７は図５に対応する還流ダイオード１００の一例を示し、図３８は図３４に対応するスイッチング素子６００の一例である。本実施形態においても、第１実施形態もしくは第２実施形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。 (Third embodiment)
In the third embodiment, in the configuration in which the free-wheeling diode 100, the semiconductor snubber 200, and the switching element 600 described in the second embodiment are connected in parallel, the free-wheeling diode 100 and the switching element 600 are other than the Schottky barrier diode and the IGBT, respectively. The case where it is comprised with an element is demonstrated. FIG. 37 shows an example of the freewheeling diode 100 corresponding to FIG. 5, and FIG. 38 shows an example of the switching element 600 corresponding to FIG. Also in this embodiment, description of the part which performs the same operation | movement as 1st Embodiment or 2nd Embodiment is abbreviate | omitted, and it demonstrates in detail about a different feature.

（還流ダイオードの構造）
図３７に示すように、還流ダイオード１００は、炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域４１上にＮ−型のドリフト領域４２が形成された基板材料で構成されている。基板領域４１としては、抵抗率が数ｍΩｃｍから数１０ｍΩｃｍ、厚さが数１０μｍ〜数１００μｍ程度のものを用いることができる。ドリフト領域４２としては、Ｎ型の不純物密度が１０15ｃｍ-3〜１０18ｃｍ-3、厚みが数μｍ〜数１０μｍのものを用いることができる。なお、素子構造や所要の耐圧により、抵抗率や不純物密度および厚みが前記範囲外となってももちろん良いが、一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにするのが望ましい。本実施形態では、不純物密度が１０16ｃｍ-3、厚みが５μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。なお、本実施形態では、半導体基体が、基板領域４１とドリフト領域４２の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域４１のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。また、本実施形態では、耐圧が６００Ｖクラスの場合で説明しているが、耐圧クラスは限定されない。 (Structure of reflux diode)
As shown in FIG. 37, the freewheeling diode 100 is made of a substrate material in which an N − type drift region 42 is formed on an N + type substrate region 41 whose silicon carbide polytype is 4H type. As the substrate region 41, one having a resistivity of several mΩcm to several tens of mΩcm and a thickness of several tens of μm to several hundreds of μm can be used. As the drift region 42, an N-type impurity density of 10 15 cm −3 to 10 18 cm −3 and a thickness of several μm to several tens of μm can be used. Of course, the resistivity, impurity density, and thickness may be out of the above ranges depending on the element structure and the required breakdown voltage, but generally, the smaller the resistivity and thickness, the more the resistance can be reduced. It is desirable to make it smaller. In this embodiment, the case where an impurity density of 10 16 cm −3 , a thickness of 5 μm, and a breakdown voltage of 600 V class is used will be described. In the present embodiment, the case where the semiconductor substrate is a substrate composed of two layers of the substrate region 41 and the drift region 42 will be described. However, the resistivity is formed only by the substrate region 41 not according to the above example. Alternatively, a multilayered substrate may be used. In the present embodiment, the case where the withstand voltage is 600 V class is described, but the withstand voltage class is not limited.

ドリフト領域４２の基板領域４１との接合面に対向する主面に接するように、炭化珪素よりもバンドギャップの小さい多結晶シリコンからなるヘテロ半導体領域４３が堆積されている。ドリフト領域４２とヘテロ半導体領域４３の接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合ダイオードが形成されており、その接合界面にはエネルギー障壁が存在している。ヘテロ接合ダイオードは、ヘテロ半導体領域４３の不純物密度を変えることで、ヘテロ接合部のエネルギー障壁の高さを制御することができるため、必要な耐圧に応じて、最適な障壁高さを得ることができる。ここでは、一例としてＰ型で不純物密度が１０19ｃｍ-3、厚みが０．５μｍとした場合で説明する。 A hetero semiconductor region 43 made of polycrystalline silicon having a band gap smaller than that of silicon carbide is deposited so as to be in contact with the main surface of the drift region 42 facing the bonding surface with the substrate region 41. At the junction between the drift region 42 and the hetero semiconductor region 43, a hetero junction diode is formed of a material having different band gaps between silicon carbide and polycrystalline silicon, and an energy barrier exists at the junction interface. Since the heterojunction diode can control the height of the energy barrier of the heterojunction by changing the impurity density of the hetero semiconductor region 43, an optimum barrier height can be obtained according to the required breakdown voltage. it can. Here, as an example, a case where the P type is used, the impurity density is 10 19 cm −3 , and the thickness is 0.5 μm will be described.

また、本実施形態においては、ヘテロ半導体領域４３に接するように表面電極４４が、基板領域４１に接するように裏面電極４５がそれぞれ形成されている。表面電極４４はアノード端子３００として外部電極との接続をするために、最表面にアルミ、銅、金、ニッケル、銀などの金属材料を用いて多層の構造としても良い。一方、裏面電極４５は、基板領域４１とオーミック接続するような電極材料から構成されている。オーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料などが挙げられ、裏面電極４５はカソード端子４００として外部電極と接続をする。このように、図３７に示す還流ダイオード１００は、表面電極４４がアノード電極、裏面電極４５がカソード電極とした縦型のダイオードとして機能する。   In the present embodiment, the front electrode 44 is formed so as to be in contact with the hetero semiconductor region 43, and the back electrode 45 is formed so as to be in contact with the substrate region 41. The surface electrode 44 may have a multilayer structure using a metal material such as aluminum, copper, gold, nickel, silver or the like on the outermost surface in order to connect to an external electrode as the anode terminal 300. On the other hand, the back electrode 45 is made of an electrode material that is in ohmic contact with the substrate region 41. As an example of an electrode material for ohmic connection, nickel silicide, titanium material, or the like can be given. The back electrode 45 is connected to an external electrode as a cathode terminal 400. As described above, the free-wheeling diode 100 shown in FIG. 37 functions as a vertical diode in which the front electrode 44 is an anode electrode and the back electrode 45 is a cathode electrode.

（スイッチング素子の構造）
一方、図３８に示すように、スイッチング素子６００は、炭化珪素からなるＭＯＳＦＥＴを一例として示している。図３８では、炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域５１上にＮ−型のドリフト領域５２が形成された基板材料で構成されている。基板領域５１としては、抵抗率が数ｍΩｃｍから数１０ｍΩｃｍ、厚さが数μｍ〜数１００μｍ程度のものを用いることができる。ドリフト領域５２としては、Ｎ型の不純物密度が１０14ｃｍ-3〜１０17ｃｍ-3、厚みが数μｍ〜数１０μｍのものを用いることができる。なお、素子構造や所要の耐圧により、抵抗率や不純物密度および厚みが前記範囲外となってももちろん良いが、一般に抵抗率及び厚みは小さいほうが導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにするのが望ましい。本実施形態では、不純物密度が２×１０16ｃｍ-3、厚みが５μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。本実施形態では、基板領域５１を支持基材とした場合を説明しているが、ドリフト領域５２を支持基材としても良い。 (Structure of switching element)
On the other hand, as shown in FIG. 38, switching element 600 shows a MOSFET made of silicon carbide as an example. In FIG. 38, the substrate is made of a substrate material in which an N − type drift region 52 is formed on an N + type substrate region 51 of a silicon carbide polytype of 4H type. As the substrate region 51, a substrate having a resistivity of several mΩcm to several tens of mΩcm and a thickness of about several μm to several hundred μm can be used. As the drift region 52, an N-type impurity density of 10 14 cm −3 to 10 17 cm −3 and a thickness of several μm to several tens of μm can be used. Of course, the resistivity, impurity density, and thickness may be out of the above ranges depending on the element structure and the required breakdown voltage, but generally, the smaller the resistivity and thickness, the more the resistance can be reduced. It is desirable to make it smaller. In this embodiment, the case where an impurity density of 2 × 10 16 cm −3 , a thickness of 5 μm, and a breakdown voltage of 600 V class is used will be described. In the present embodiment, the case where the substrate region 51 is used as a support base material is described, but the drift region 52 may be used as a support base material.

ドリフト領域５２中の表層部にＰ型のウェル領域５３が、さらにウェル領域５３中の表層部にＮ＋型ソース領域５４が形成されている。そして、ドリフト領域５２、ウェル領域５３及びソース領域５４の表層部に接するように、シリコン酸化膜からなるゲート絶縁膜５５を介して、Ｎ型の多結晶シリコンからなるゲート電極５６が配設されている。さらに、ソース領域５４並びにウェル領域５３に接するようにアルミ材料からなるソース電極５７が形成されている。ソース電極５７とゲート電極５６との間には互いに接しないように、シリコン酸化膜からなる層間絶縁膜５８が形成されている。また、基板領域５１にオーミック接続するようにドレイン電極５９が形成されている。このように、本説明で用いるＭＯＳＦＥＴは、ゲート電極５６が半導体基体に対して平面上に形成されている所謂プレーナ型をしている。 A P-type well region 53 is formed in the surface layer portion in the drift region 52, and an N + -type source region 54 is formed in the surface layer portion in the well region 53. A gate electrode 56 made of N-type polycrystalline silicon is disposed through a gate insulating film 55 made of a silicon oxide film so as to be in contact with the surface layer portions of the drift region 52, the well region 53, and the source region 54. Yes. Further, a source electrode 57 made of an aluminum material is formed in contact with the source region 54 and the well region 53. An interlayer insulating film 58 made of a silicon oxide film is formed between the source electrode 57 and the gate electrode 56 so as not to contact each other. A drain electrode 59 is formed so as to be in ohmic contact with the substrate region 51. Thus, the MOSFET used in this description is a so-called planar type in which the gate electrode 56 is formed on a plane with respect to the semiconductor substrate.

第３実施形態においても、図３７で示した還流ダイオード１００と図３８で示したスイッチング素子６００とを、図６で示した半導体スナバ２００と共に並列接続して使用するが、スナバ機能を効果的に発揮するためには、還流ダイオード１００とスイッチング素子６００の遮断状態におけるキャパシタ容量を考慮した誘電領域１２によるキャパシタ２１０の容量Ｃの設定と、基板領域１１による抵抗２２０の抵抗値Ｒの設定をすることが望ましい。第１実施形態及び第２実施形態と同様に、本実施形態においては、還流ダイオード１００及びスイッチング素子６００の耐圧よりも高くなるように、厚みは１μｍとし、キャパシタ２１０の容量Ｃが還流ダイオード１００及びスイッチング素子６００の遮断状態時に形成される空乏容量の和と同程度としたものを用いた場合で説明する。   Also in the third embodiment, the free wheel diode 100 shown in FIG. 37 and the switching element 600 shown in FIG. 38 are used in parallel with the semiconductor snubber 200 shown in FIG. 6, but the snubber function is effectively improved. In order to achieve this, the capacitance C of the capacitor 210 is set by the dielectric region 12 and the resistance value R of the resistor 220 is set by the substrate region 11 in consideration of the capacitor capacitance in the cutoff state of the freewheeling diode 100 and the switching element 600. Is desirable. Similar to the first embodiment and the second embodiment, in this embodiment, the thickness is set to 1 μm so that the breakdown voltage of the freewheeling diode 100 and the switching element 600 is higher, and the capacitance C of the capacitor 210 is A description will be given of a case in which a switching element 600 having the same degree as the sum of depletion capacities formed in the cutoff state is used.

（動作）
次に、本実施形態の動作について、第２実施形態と同様に、図３５に示すインバータの動作に対応させて詳しく説明する。 (Operation)
Next, the operation of the present embodiment will be described in detail in correspondence with the operation of the inverter shown in FIG. 35, as in the second embodiment.

まず、図３５中のスイッチング素子Ｇがオンし、スイッチング素子Ｇに電流が流れている状態においては、上アームのスイッチング素子Ｅと受動素子Ｂは逆バイアス状態となり遮断状態になる。   First, in a state where the switching element G in FIG. 35 is turned on and a current flows through the switching element G, the switching element E and the passive element B of the upper arm are in a reverse bias state and are in a cut-off state.

まず、下アームの導通状態にあるスイッチング素子Ｇは、炭化珪素材料からなるＭＯＳＦＥＴで構成されているため、第２実施形態で説明したＩＧＢＴに比べて、低オン抵抗で導通することができる。これは、炭化珪素材料のバンドギャップがシリコン材料に比べて約３倍大きく、最大絶縁電界が約１桁大きいため、ドリフト領域５２に厚みを小さくかつ不純物濃度大きくすることができるためである。このため、ＩＧＢＴのようなバイポーラ型の動作とせずとも、ドリフト領域５２の抵抗を低くすることができる。   First, since the switching element G in the conductive state of the lower arm is composed of a MOSFET made of a silicon carbide material, it can be conducted with lower on-resistance than the IGBT described in the second embodiment. This is because the band gap of the silicon carbide material is about three times larger than that of the silicon material and the maximum insulating electric field is about one digit larger, so that the thickness and the impurity concentration can be increased in the drift region 52. For this reason, the resistance of the drift region 52 can be lowered without the bipolar operation like the IGBT.

また、下アームの導通状態にあるスイッチング素子Ｇに並列に接続されている受動素子Ｆにおいては、還流ダイオード１００及び半導体スナバ２００は遮断状態を維持する。すなわち、還流ダイオード１００であるヘテロ接合ダイオード（図３７）については、その両端に印加されている電圧がスイッチング素子Ｇのオン電圧程度と低いものの逆バイアス電圧が印加されるためである。また、図６に示す半導体スナバ２００においては、キャパシタ２１０として機能する誘電領域１２の電圧が変化するときのみ動作するため、スイッチング素子Ｇのオン電圧程度の電圧が定常状態で印加された状態では遮断状態となる。   In addition, in the passive element F connected in parallel to the switching element G in the conductive state of the lower arm, the free-wheeling diode 100 and the semiconductor snubber 200 maintain the cutoff state. That is, the reverse bias voltage is applied to the heterojunction diode (FIG. 37) which is the freewheeling diode 100 although the voltage applied to both ends thereof is as low as the ON voltage of the switching element G. Further, since the semiconductor snubber 200 shown in FIG. 6 operates only when the voltage of the dielectric region 12 functioning as the capacitor 210 changes, the semiconductor snubber 200 is cut off when a voltage of about the ON voltage of the switching element G is applied in a steady state. It becomes a state.

一方、上アームのスイッチング素子Ｅと受動素子Ｂについても、電源電圧程度の逆バイアス電圧が共に印加されているため、遮断状態を維持する。すなわち、図３８に示すスイッチング素子６００であるＭＯＳＦＥＴについては、ソース端子３０２とドレイン端子４０２間に逆バイアス電圧が印加されるため、ドリフト領域５２中にはウェル領域５３とのＰＮ接合部から伸びた空乏層が形成され遮断状態が維持されるためである。また、図３７に示す還流ダイオード１００であるヘテロ接合ダイオードにおいては、表面電極４４と裏面電極４５間に逆バイアス電圧が印加されるため、ドリフト領域４２中にはヘテロ半導体領域４３とのヘテロ接合部から伸びた空乏層が生じ遮断状態が維持される。また、図６に示す半導体スナバ２００においても、キャパシタ２１０として機能する誘電領域１２が高電圧により充電された状態になり、遮断状態を維持する。   On the other hand, both the switching element E and the passive element B in the upper arm are maintained in the cut-off state because a reverse bias voltage of about the power supply voltage is applied. That is, in the MOSFET that is the switching element 600 shown in FIG. 38, since a reverse bias voltage is applied between the source terminal 302 and the drain terminal 402, the drift region 52 extends from the PN junction with the well region 53. This is because a depletion layer is formed and the blocking state is maintained. 37, since a reverse bias voltage is applied between the front electrode 44 and the back electrode 45, the heterojunction between the hetero semiconductor region 43 and the drift region 42 is provided. As a result, a depletion layer extending from is formed, and the cut-off state is maintained. Also in the semiconductor snubber 200 shown in FIG. 6, the dielectric region 12 functioning as the capacitor 210 is charged with a high voltage and maintains the cutoff state.

このように、下アームのスイッチング素子Ｇが導通状態の時には、上下アーム共に受動素子は第２実施形態で構成されている従来技術と同様の機能を有する。   Thus, when the switching element G of the lower arm is in a conductive state, the passive elements of both the upper and lower arms have the same function as that of the conventional technique configured in the second embodiment.

次に、下アームのスイッチング素子Ｇがターンオフして遮断状態に移行する場合について説明する。   Next, the case where the switching element G of the lower arm is turned off and shifts to the cutoff state will be described.

図３５に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｇがターンオフする際には、電圧上昇と電流遮断の位相がずれるため、導通時の電流をほぼ維持した状態で、まずスイッチング素子Ｇの電圧上昇が起こる。   In the motor inverter circuit (L load circuit) as shown in FIG. 35, when the switching element G is turned off, the voltage rise and the current cutoff phase are shifted. A voltage rise of the switching element G occurs.

まず、下アームのターンオフするスイッチング素子Ｇに並列に接続されている受動素子Ｆについては、還流ダイオード１００及び半導体スナバ２００共に、スイッチング素子Ｇの電圧上昇に伴って、オン電圧程度の低い逆バイアス電圧から電源電圧程度の高電圧の逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。すなわち、図５に示す還流ダイオード１００においては、電圧の上昇に伴ってドリフト領域４２中にヘテロ半導体領域４３側から空乏層が広がる際に、電子が裏面電極４５側に過渡電流として流れ、図６に示す半導体スナバ２００においては、キャパシタ２１０の容量Ｃとして働く誘電領域１２が印加電圧に応じて充電されるため過渡電流が流れる。この、半導体スナバ２００の誘電領域１２のキャパシタ２１０の容量Ｃの充電作用によって、スイッチング素子Ｇのコレクタ／エミッタ間に生じる過渡的な電圧上昇を緩和し、回路中に含まれる寄生インダクタンスによるサージ電圧の発生を抑制することができる。つまり、本実施形態においては、スイッチング素子６００とも並列接続することで、スイッチング素子６００自体がターンオフ動作をする際にも、素子破壊や他の周辺回路への誤動作等を引き起こすサージ電圧を低減することができる。   First, for the passive element F connected in parallel to the switching element G that turns off the lower arm, both the free-wheeling diode 100 and the semiconductor snubber 200 have a reverse bias voltage that is as low as the ON voltage as the voltage of the switching element G increases. Therefore, a transient current corresponding to the speed of the voltage change flows. That is, in the free-wheeling diode 100 shown in FIG. 5, when a depletion layer spreads from the hetero semiconductor region 43 side in the drift region 42 as the voltage increases, electrons flow as a transient current to the back electrode 45 side. In the semiconductor snubber 200 shown in FIG. 2, since the dielectric region 12 serving as the capacitance C of the capacitor 210 is charged according to the applied voltage, a transient current flows. This charging action of the capacitance C of the capacitor 210 in the dielectric region 12 of the semiconductor snubber 200 alleviates a transient voltage rise generated between the collector / emitter of the switching element G, and the surge voltage due to the parasitic inductance included in the circuit. Occurrence can be suppressed. In other words, in this embodiment, by connecting in parallel with the switching element 600, even when the switching element 600 itself performs a turn-off operation, a surge voltage that causes element destruction or malfunction to other peripheral circuits is reduced. Can do.

そして、本実施形態で一例として挙げた炭化珪素からなるＭＯＳＦＥＴでは、電圧上昇後、電流は急峻に遮断する。これは、第２実施形態で説明したＩＧＢＴとは異なり、導通時にユニポーラ動作をしているため、電圧の上昇によって空乏層から吐き出された電子電流が空乏層の伸びの速さに応じて遮断されるためである。つまり、スイッチング素子６００が炭化珪素からなるＭＯＳＦＥＴになることによって、導通時においては低オン抵抗を実現できるものの、スイッチング素子の遮断性能の早さによって、スイッチング素子６００自体のターンオフ時に振動現象が生じやすく、さらに抵抗が小さいため振動現象の減衰がなかなか生じないという問題が生じてしまうのであるが、本実施形態においては、並列に半導体スナバ２００が形成されているため、効果的に振動現象を緩和することができる。   And in MOSFET which consists of silicon carbide mentioned as an example by this embodiment, after a voltage rise, an electric current is interrupted | blocked sharply. Unlike the IGBT described in the second embodiment, this is a unipolar operation during conduction, so that the electron current discharged from the depletion layer due to the voltage rise is cut off according to the rate of extension of the depletion layer. Because. In other words, although the switching element 600 is a MOSFET made of silicon carbide, a low on-resistance can be realized when conducting, but the switching element 600 itself is easily turned off due to the fast shutoff performance of the switching element 600. Furthermore, since the resistance is smaller, there is a problem that the vibration phenomenon is hardly attenuated. However, in this embodiment, since the semiconductor snubber 200 is formed in parallel, the vibration phenomenon is effectively reduced. be able to.

すなわち、本実施形態においては、スイッチング素子６００の電流が遮断された際に、回路中の寄生インダクタンスと共振し電流及び電圧に振動現象が始まるものの、半導体スナバ２００中の誘電領域１２からなるキャパシタ２１０にも同等の電圧が印加され相応の過渡電流が流れ始める。すると、キャパシタ２１０及び抵抗２２０によって電流振動の傾き（ｄＩ／ｄｔ）を緩和し、基板領域１１の抵抗２２０によって寄生インダクタンスＬｓで生じたエネルギーを消費するため、振動現象を素早く収束することができる。このことから、本実施形態のように、スイッチング素子６００がユニポーラ型で高速遮断性能を有している場合にも、本発明は振動現象を抑制することができる。また、スイッチング素子がより導通損失が小さいワイドギャップ半導体からなり、振動現象にとっては減衰しにくい構成であっても、導通損失を悪化させることなく、容易に振動現象を減衰することができる。このように、本実施形態においては、スイッチング素子６００においても導通損失と過渡損失を高い次元で両立できるような構成、すなわち高速動作が可能なユニポーラ型であることや低オン抵抗が実現できるワイドバンドギャップ半導体の構成と組み合わせることで、さらに高い効果を引き出すことができる。   That is, in the present embodiment, when the current of the switching element 600 is cut off, the capacitor 210 composed of the dielectric region 12 in the semiconductor snubber 200 starts to resonate with the parasitic inductance in the circuit and starts a vibration phenomenon in the current and voltage. The same voltage is applied to the other and a corresponding transient current starts to flow. Then, the slope of the current vibration (dI / dt) is relaxed by the capacitor 210 and the resistor 220, and the energy generated in the parasitic inductance Ls is consumed by the resistor 220 in the substrate region 11, so that the vibration phenomenon can be quickly converged. From this, even when the switching element 600 is a unipolar type and has a high-speed cutoff performance as in this embodiment, the present invention can suppress the vibration phenomenon. In addition, even if the switching element is made of a wide gap semiconductor having a smaller conduction loss and is difficult to attenuate for the vibration phenomenon, the vibration phenomenon can be easily attenuated without deteriorating the conduction loss. As described above, in the present embodiment, the switching element 600 also has a configuration in which conduction loss and transient loss can be achieved at a high level, that is, a unipolar type capable of high-speed operation and a wide band capable of realizing low on-resistance. By combining with the structure of the gap semiconductor, a higher effect can be obtained.

そして、スイッチング素子６００の電流が遮断した後は、下アームのスイッチング素子Ｇ及び受動素子Ｆは定常オフ状態となり、遮断状態を維持する。   Then, after the current of the switching element 600 is cut off, the switching element G and the passive element F of the lower arm are in a steady off state and maintain the cut-off state.

一方、上アームのスイッチング素子Ｅと並列に接続されている受動素子Ｂは、下アームのスイッチング素子Ｇのターンオフ動作に連動して、順バイアス状態となり導通状態に移行する。図３７に示す還流ダイオード１００のドリフト領域４２中に広がっていた空乏層が後退し、ヘテロ半導体領域４３とドリフト領域４２との間に形成されているヘテロ接合部にヘテロ障壁高さに応じた順バイアス電圧が印加されると、還流ダイオード１００は導通状態となる。ヘテロ接合ダイオードはヘテロ接合部からドリフト領域４２側並びにヘテロ半導体領域４３側にそれぞれ広がる内蔵電位の和によって決まる電圧降下で順方向電流が流れるものの、価電子帯側の正孔に対するヘテロ障壁が大きいため、電流はドリフト領域４２中をほぼ裏面電極４５側から供給される電子電流のみで構成されており、ユニポーラ動作をする。このとき、第２実施形態で説明したショットキーバリアダイオードでは、ショットキー障壁高さが表面電極３のショットキーメタル固有の仕事関数差で一義的に決まる為、所定の耐圧を得るために、ドリフト領域２の不純物濃度や厚みが制限されるのに対して、本実施形態においては、ヘテロ障壁をヘテロ半導体領域４３の不純物濃度を制御することによって変えることができるため、ドリフト領域４２の抵抗をより低抵抗にすることができる。つまり、導通時の損失をより低減することができる。   On the other hand, the passive element B connected in parallel with the switching element E of the upper arm enters a forward bias state and shifts to a conductive state in conjunction with the turn-off operation of the switching element G of the lower arm. The depletion layer extending into the drift region 42 of the free-wheeling diode 100 shown in FIG. 37 recedes, and the heterojunction formed between the hetero semiconductor region 43 and the drift region 42 is ordered according to the height of the hetero barrier. When the bias voltage is applied, the freewheeling diode 100 becomes conductive. A heterojunction diode has a large heterobarrier against holes on the valence band side, although a forward current flows with a voltage drop determined by the sum of built-in potentials spreading from the heterojunction to the drift region 42 side and the hetero semiconductor region 43 side. The current is composed of only the electron current supplied from the side of the back electrode 45 in the drift region 42, and performs a unipolar operation. At this time, in the Schottky barrier diode described in the second embodiment, the height of the Schottky barrier is uniquely determined by the work function difference specific to the Schottky metal of the surface electrode 3, so that a drift is obtained in order to obtain a predetermined breakdown voltage. In contrast to the impurity concentration and thickness of the region 2 being limited, in the present embodiment, the hetero barrier can be changed by controlling the impurity concentration of the hetero semiconductor region 43, so that the resistance of the drift region 42 is further increased. Low resistance can be achieved. That is, loss during conduction can be further reduced.

また、図６に示す半導体スナバ２００においては、還流ダイオード１００が逆バイアス状態から順バイアス状態に移行する際に、誘電領域１２に充電されていた電荷が過渡電流として放電される。本実施形態では、誘電領域１２のキャパシタ２１０としての容量Ｃが還流ダイオード１００及びスイッチング素子６００に形成されていた空乏容量と同程度と小容量であるため、放電によって流れる過渡電流は流れるものの、並列する還流ダイオード１００に流れる順バイアス電流と比べるとほとんど影響がない大きさである。半導体スナバ２００は、過渡電流が流れた後は定常状態に移行し電流は遮断される。また、並列接続されているスイッチング素子Ｅについても、ドレイン／ソース間の電圧は逆バイアス電圧状態から順バイアス状態に移行するものの、ゲート信号はオフ状態を維持するように制御されることと、ウェル領域５３とドリフト領域５２との間のＰＮ接合が順バイアス状態となるものの内蔵電位が２Ｖ〜３Ｖと大きいことからオフ状態を維持する。ただし、ドレイン／ソース間の電圧状態が変位するため、スイッチング素子６００中のドリフト領域５２中に生じていた空乏層の容量変化に伴うキャパシタ２１０としての放電による過渡電流は流れるが、半導体スナバ２００と同様に、並列する還流ダイオード１００に流れる順バイアス電流と比べるとほとんど影響がない大きさである。このように、上アームの半導体スナバ２００及びスイッチング素子６００は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、還流ダイオード１００のみが導通状態となる。   In the semiconductor snubber 200 shown in FIG. 6, when the freewheeling diode 100 shifts from the reverse bias state to the forward bias state, the charge charged in the dielectric region 12 is discharged as a transient current. In the present embodiment, since the capacitance C as the capacitor 210 in the dielectric region 12 is as small as the depletion capacitance formed in the freewheeling diode 100 and the switching element 600, a transient current that flows due to discharge flows, but in parallel. Compared with the forward bias current flowing through the freewheeling diode 100, the magnitude is almost unaffected. The semiconductor snubber 200 shifts to a steady state after the transient current flows, and the current is cut off. In addition, for the switching element E connected in parallel, the drain / source voltage shifts from the reverse bias voltage state to the forward bias state, but the gate signal is controlled to maintain the OFF state, and the well Although the PN junction between the region 53 and the drift region 52 is in the forward bias state, the built-in potential is as large as 2V to 3V, so the off state is maintained. However, since the voltage state between the drain and the source is displaced, a transient current due to the discharge as the capacitor 210 accompanying the capacitance change of the depletion layer generated in the drift region 52 in the switching element 600 flows, but the semiconductor snubber 200 and Similarly, the magnitude is almost insignificant compared to the forward bias current flowing through the freewheeling diodes 100 in parallel. Thus, since the semiconductor snubber 200 and the switching element 600 of the upper arm transition to a steady state after the transient current flows and the current is cut off, only the freewheeling diode 100 is in a conductive state.

次に、下アームのスイッチング素子Ｇがターンオンし、再びスイッチング素子Ｇがオン状態に移行する動作について説明する。   Next, an operation in which the switching element G of the lower arm is turned on and the switching element G is turned on again will be described.

図３５に示すようなモータ用インバータ回路（Ｌ負荷回路）では、スイッチング素子Ｇがターンオンする際には、電流上昇と電圧低下の位相がずれるため、比較的高い電圧が印加された状態で、スイッチング素子Ｇに電流が流れ始める。下アームのターンオンするスイッチング素子Ｇに並列に接続されている受動素子Ｆについては、還流ダイオード１００及び半導体スナバ２００共に、スイッチング素子Ｇに電流が流れ、ドレイン／ソース間の電圧が低下するのに伴って、電源電圧程度の高電圧の逆バイアス電圧からオン電圧程度の低い逆バイアス電圧へと変化するため、その電圧変化の速度に応じた過渡電流が流れる。このとき、図３７に示す還流ダイオード１００においては、電圧の減少に伴ってドリフト領域４２中に広がっていた空乏層はヘテロ半導体領域４３側に徐々に狭まり、裏面電極４５側からドリフト領域４２中に電子が過渡電流として流れる。また、図６に示す半導体スナバ２００においては、キャパシタ２１０の容量Ｃとして働く誘電領域１２が印加電圧の減少と共に放電されるため過渡電流が流れる。この過渡電流は、並列するスイッチング素子６００に流れるターンオン電流と比べるとほとんど影響がない大きさである。このように、下アームの半導体スナバ２００及び還流ダイオード１００は過渡電流が流れた後は定常状態に移行し電流は遮断されるため、スイッチング素子６００のみが導通状態となる。   In the motor inverter circuit (L load circuit) as shown in FIG. 35, when the switching element G is turned on, the phase of current rise and voltage drop is shifted, so that switching is performed with a relatively high voltage applied. Current begins to flow through the element G. As for the passive element F connected in parallel to the switching element G that turns on the lower arm, current flows through the switching element G in both the freewheeling diode 100 and the semiconductor snubber 200, and the voltage between the drain / source decreases. Thus, since the reverse bias voltage as high as the power supply voltage changes from the reverse bias voltage as low as the ON voltage, a transient current corresponding to the speed of the voltage change flows. At this time, in the free-wheeling diode 100 shown in FIG. 37, the depletion layer that has spread in the drift region 42 as the voltage decreases gradually narrows to the hetero semiconductor region 43 side, and enters the drift region 42 from the back electrode 45 side. Electrons flow as transient currents. In the semiconductor snubber 200 shown in FIG. 6, since the dielectric region 12 serving as the capacitance C of the capacitor 210 is discharged as the applied voltage decreases, a transient current flows. This transient current has a magnitude that hardly affects the turn-on current flowing through the switching elements 600 arranged in parallel. Thus, since the semiconductor snubber 200 and the freewheeling diode 100 in the lower arm transition to a steady state after the transient current flows and the current is cut off, only the switching element 600 becomes conductive.

一方、上アームのスイッチング素子Ｅと並列に接続されている受動素子Ｂは、下アームのスイッチング素子Ｇのターンオン動作に連動して、逆バイアス状態となり遮断状態に移行する。図３７に示す還流ダイオード１００であるヘテロ接合ダイオードにおいては、裏面電極４５側からドリフト領域４２中に供給されていた電子電流は順バイアス電圧の低下と共に減少する。そして、順バイアス電圧が、ヘテロ接合部のヘテロ障壁高さに応じた電圧以下になり、さらにヘテロ接合部に逆バイアス電圧が印加されると、ドリフト領域４２中にはヘテロ半導体領域４３とのヘテロ接合部から伸びた空乏層が生じ遮断状態へと移行する。   On the other hand, the passive element B connected in parallel with the switching element E of the upper arm enters a reverse bias state and shifts to a cutoff state in conjunction with the turn-on operation of the switching element G of the lower arm. In the heterojunction diode, which is the freewheeling diode 100 shown in FIG. 37, the electron current supplied from the back electrode 45 side into the drift region 42 decreases as the forward bias voltage decreases. When the forward bias voltage becomes equal to or lower than the voltage corresponding to the hetero barrier height of the heterojunction portion, and when the reverse bias voltage is further applied to the heterojunction portion, the drift region 42 is heterogeneous with the hetero semiconductor region 43. A depletion layer extending from the junction is generated, and the state shifts to a cutoff state.

本実施形態では、第１実施形態及び第２実施形態で説明したショットキーバリアダイオードと同様に、ユニポーラ動作を有しているため、一般的なシリコンで形成されたＰＮ接合ダイオードに比べるとこの逆回復電流は格段に小さい。つまり、逆回復損失を大幅に低減することができる。   Since the present embodiment has a unipolar operation like the Schottky barrier diode described in the first embodiment and the second embodiment, it is the opposite of a PN junction diode formed of general silicon. The recovery current is much smaller. That is, reverse recovery loss can be greatly reduced.

さらに、本実施形態においては、ショットキーバリアダイオードよりも導通損失を低減可能なヘテロ接合ダイオードに半導体スナバ２００を組み合わせることによって、導通損失と過渡損失を高い次元で両立することができる。すなわち、本実施形態においては、還流ダイオード１００が逆回復動作する場合に、ドリフト領域４２中に逆バイアス電圧が印加され過剰キャリアで構成される逆回復電流が流れ始めるのとほぼ同時に、スイッチング素子６００及び半導体スナバ２００中の誘電領域１２からなるキャパシタ２１０にも同等の逆バイアス電圧が印加され、スイッチング素子６００及び半導体スナバ２００中にも相応の過渡電流が流れ始める。本実施形態においては、キャパシタ２１０の容量Ｃの大きさを、還流ダイオード１００及びスイッチング素子６００に流れる過渡電流とほぼ同等となるような容量で設定しているため、下アームのスイッチング素子Ｇのスイッチング速度をほぼ変えることなく、逆回復電流の遮断速度（ｄＩｒ／ｄｔ）を緩和することができる。さらに、半導体スナバ２００に流れる電流を基板領域１１の抵抗２２０で消費するため、寄生インダクタンスＬｓで生じたエネルギーを吸収し、振動現象を素早く収束することができる。つまり、還流ダイオード１００がヘテロ接合ダイオードとなり導通損失が小さくなっても、第２実施形態で説明したショットキーバリアダイオードを用いた場合と同様に、ユニポーラ動作ならではの本質的な振動現象を半導体スナバ２００で解決することができる。   Furthermore, in this embodiment, by combining the semiconductor snubber 200 with a heterojunction diode capable of reducing conduction loss as compared with a Schottky barrier diode, both conduction loss and transient loss can be achieved at a high level. In other words, in the present embodiment, when the freewheeling diode 100 performs a reverse recovery operation, the switching element 600 is almost simultaneously with the reverse recovery voltage composed of excess carriers flowing in the drift region 42 when a reverse bias voltage is applied. The equivalent reverse bias voltage is also applied to the capacitor 210 formed of the dielectric region 12 in the semiconductor snubber 200, and a corresponding transient current starts to flow in the switching element 600 and the semiconductor snubber 200. In the present embodiment, since the size of the capacitor C of the capacitor 210 is set to a capacitance that is substantially equal to the transient current flowing through the freewheeling diode 100 and the switching element 600, the switching of the switching element G in the lower arm is switched. The reverse recovery current cutoff speed (dIr / dt) can be relaxed without substantially changing the speed. Furthermore, since the current flowing through the semiconductor snubber 200 is consumed by the resistor 220 in the substrate region 11, energy generated by the parasitic inductance Ls can be absorbed, and the vibration phenomenon can be quickly converged. In other words, even when the freewheeling diode 100 becomes a heterojunction diode and the conduction loss is reduced, as in the case where the Schottky barrier diode described in the second embodiment is used, an essential vibration phenomenon unique to the unipolar operation can be observed. Can be solved.

このことから、低オン抵抗が実現できるヘテロ接合ダイオードと組み合わせることで、さらに高い効果を引き出すことができる。   Therefore, a higher effect can be obtained by combining with a heterojunction diode capable of realizing a low on-resistance.

本実施形態においても、還流ダイオード１００及びスイッチング素子６００に流れる過渡電流が高々ドリフト領域４２及び５２に空乏層が形成される際に発生するキャリアのみであることに着目し、スナバ回路を半導体スナバ２００で形成しているところが従来技術と異なる点である。   Also in this embodiment, paying attention to the fact that the transient current flowing through the freewheeling diode 100 and the switching element 600 is only the carriers generated when the depletion layers are formed in the drift regions 42 and 52, the snubber circuit is made to be the semiconductor snubber 200. This is the difference from the prior art.

また、本発明の構成のようにスイッチング素子もユニポーラ型とすることで、還流ダイオード１００が逆回復動作をする場合に加えて、スイッチング素子６００がターンオフする場合においても、全電流範囲、全温度範囲においてスナバ機能が有効に働く。   Further, since the switching element is also a unipolar type as in the configuration of the present invention, not only when the freewheeling diode 100 performs reverse recovery operation, but also when the switching element 600 is turned off, the entire current range and the entire temperature range. The snubber function works effectively.

また、本実施形態においても、上述した実施形態と同様の効果を奏することができる。   Also in this embodiment, the same effects as those of the above-described embodiment can be obtained.

このようにスイッチング素子６００は、ＭＯＳＦＥＴ以外にも、図３９及び図４０に示すような他のユニポーラ素子を用いても同様の効果を得ることができる。   As described above, the switching element 600 can obtain the same effect by using other unipolar elements as shown in FIGS. 39 and 40 in addition to the MOSFET.

図３９は、炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域６１上にＮ−型のドリフト領域６２が形成され、ドリフト領域６２の基板領域６１との接合面に対向する主面に接するように、Ｎ型の多結晶シリコンからなるヘテロ半導体領域６３が形成されている。つまり、ドリフト領域６２とヘテロ半導体領域６３の接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。ヘテロ半導体領域６３とドリフト領域６２との接合面に共に接するように、シリコン酸化膜から成るゲート絶縁膜６４が形成されている。また、ゲート絶縁膜６４上にはゲート電極６５が、ヘテロ半導体領域６３のドリフト領域６２との接合面に対向する対面にはソース電極６６が、基板領域１にはドレイン電極６８が接続するように形成されている。なお、ゲート電極６５とソース電極６６を絶縁するように、例えばシリコン酸化膜からなる層間絶縁膜６７が形成されている。 In FIG. 39, an N − type drift region 62 is formed on an N + type substrate region 61 in which the polytype of silicon carbide is 4H type, and the main surface facing the junction surface of drift region 62 with substrate region 61 A hetero semiconductor region 63 made of N-type polycrystalline silicon is formed so as to be in contact with. That is, the junction between the drift region 62 and the hetero semiconductor region 63 is made of a hetero junction made of materials having different band gaps between silicon carbide and polycrystalline silicon, and an energy barrier exists at the junction interface. A gate insulating film 64 made of a silicon oxide film is formed so as to be in contact with the junction surface between the hetero semiconductor region 63 and the drift region 62 together. Further, the gate electrode 65 is connected to the gate insulating film 64, the source electrode 66 is connected to the opposite surface of the hetero semiconductor region 63 facing the drift region 62, and the drain electrode 68 is connected to the substrate region 1. Is formed. An interlayer insulating film 67 made of, for example, a silicon oxide film is formed so as to insulate the gate electrode 65 and the source electrode 66 from each other.

次に、図３９のスイッチング素子の動作について説明する。図３９のスイッチング素子においても、ＭＯＳＦＥＴと同様に、ソース電極６６を接地しドレイン電極６８に正電位が印加されるようにして使用する。   Next, the operation of the switching element of FIG. 39 will be described. The switching element of FIG. 39 is also used so that the source electrode 66 is grounded and a positive potential is applied to the drain electrode 68 as in the MOSFET.

まず、ゲート電極６５を接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、ヘテロ半導体領域６３とドリフト領域６２とのヘテロ接合界面には、伝導電子に対するエネルギー障壁が形成されているためである。   First, when the gate electrode 65 is set to the ground potential or the negative potential, the cutoff state is maintained. That is, an energy barrier against conduction electrons is formed at the heterojunction interface between the hetero semiconductor region 63 and the drift region 62.

次に、遮断状態から導通状態へと転じるべくゲート電極６５に正電位を印加した場合、ゲート絶縁膜６４を介してゲート電界が及ぶヘテロ半導体領域６３並びにドリフト領域６２の表層部には電子の蓄積層が形成される。すると、ヘテロ半導体領域６３並びにドリフト領域６２の表層部においては自由電子が存在可能なポテンシャルとなり、ドリフト領域６２側に伸びていたエネルギー障壁が急峻になり、エネルギー障壁厚みが小さくなる。その結果、電子電流が導通する。このとき、図３９に示すスイッチング素子６００においては、電流の導通・遮断を制御する所謂チャネル部分の長さが、ヘテロ障壁によって形成されるエネルギー障壁の厚み程度であり、ＭＯＳＦＥＴにおいて耐圧保持に必要な所定のチャネル長に比べて小さいため、より低抵抗で導通することができる。このため、上述したように、半導体スナバ２００によって導通損失と過渡損失をさらに高いレベルで両立することができる。   Next, when a positive potential is applied to the gate electrode 65 so as to shift from the cut-off state to the conductive state, electrons are accumulated in the surface layer portions of the hetero semiconductor region 63 and the drift region 62 to which the gate electric field is applied via the gate insulating film 64. A layer is formed. Then, in the surface layer portion of the hetero semiconductor region 63 and the drift region 62, a potential at which free electrons can exist is present, the energy barrier extending toward the drift region 62 becomes steep, and the energy barrier thickness is reduced. As a result, the electronic current is conducted. At this time, in the switching element 600 shown in FIG. 39, the length of the so-called channel portion that controls conduction / cutoff of current is about the thickness of the energy barrier formed by the hetero barrier, and is necessary for maintaining the withstand voltage in the MOSFET. Since it is smaller than the predetermined channel length, it can conduct with lower resistance. For this reason, as described above, the semiconductor snubber 200 can achieve both conduction loss and transient loss at a higher level.

次に、本実施形態において、導通状態から遮断状態に移行すべく、再びゲート電極６５を接地電位とすると、ヘテロ半導体領域６３並びにドリフト領域６２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、ヘテロ半導体領域６３からドリフト領域６２への伝導電子の流れが止まり、さらに、ドリフト領域６２中にあった伝導電子は基板領域６１に流れ枯渇すると、ドリフト領域６２側にはヘテロ接合部から空乏層が広がり遮断状態となる。   Next, in this embodiment, when the gate electrode 65 is set to the ground potential again in order to shift from the conductive state to the cut-off state, the accumulation state of conduction electrons formed at the heterojunction interface between the hetero semiconductor region 63 and the drift region 62 is obtained. Is released and tunneling in the energy barrier stops. Then, when the flow of conduction electrons from the hetero semiconductor region 63 to the drift region 62 stops and the conduction electrons in the drift region 62 flow to the substrate region 61 and are depleted, the drift region 62 side is depleted from the hetero junction. The layer spreads and becomes a cut-off state.

また、図３９のスイッチング素子６００においては、ソース電極６６を接地し、ドレイン電極６８に負電位が印加された逆方向導通（還流動作）も可能である。   In addition, in the switching element 600 of FIG. 39, reverse conduction (reflux operation) in which the source electrode 66 is grounded and a negative potential is applied to the drain electrode 68 is also possible.

ソース電極６６並びにゲート電極６５を接地電位とし、ドレイン電極６８に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドリフト領域６２側からヘテロ半導体領域６３側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極６５を接地にせずに制御電極として使用する場合も可能である。このように、図３９のスイッチング素子においては、ユニポーラ型の還流ダイオードとしても使用ができるため、還流ダイオード１００を図３９のスイッチング素子で共用することができる。すなわち、図３９に示すスイッチング素子では還流ダイオード１００を別チップで形成する以外にも、還流ダイオード１００とスイッチング素子６００を１チップ化して、半導体パッケージを小型化することができる。このことにより、配線等に生じる寄生インダクタンスをさらに低減することができるため、半導体スナバ２００による振動現象をさらに低減することができる。また、配線長が短くなることは、振動電流により配線から発する放射ノイズを低減させる効果もある。また、チップサイズの低減によってコストが低減されると共に、還流ダイオード１００とスイッチング素子６００とのキャパシタ容量の和が小さくなるため、半導体スナバ２００に必要なキャパシタ容量Ｃも小さくすることができる。つまり、小型且つ低コストで振動現象を抑制することができる。   When the source electrode 66 and the gate electrode 65 are set to the ground potential and a predetermined positive potential is applied to the drain electrode 68, the energy barrier to the conduction electrons disappears, and conduction electrons flow from the drift region 62 side to the hetero semiconductor region 63 side. The reverse conduction state is established. At this time, since there is no injection of holes and conduction is performed only with conduction electrons, loss due to reverse recovery current when shifting from the reverse conduction state to the cutoff state is small. Note that the above-described gate electrode 65 may be used as a control electrode without being grounded. Thus, since the switching element of FIG. 39 can be used as a unipolar freewheeling diode, the freewheeling diode 100 can be shared by the switching element of FIG. That is, in the switching element shown in FIG. 39, in addition to forming the freewheeling diode 100 as a separate chip, the freewheeling diode 100 and the switching element 600 can be made into one chip, and the semiconductor package can be downsized. As a result, the parasitic inductance generated in the wiring or the like can be further reduced, so that the vibration phenomenon caused by the semiconductor snubber 200 can be further reduced. In addition, shortening the wiring length has an effect of reducing radiation noise generated from the wiring due to the oscillating current. Further, the cost is reduced by reducing the chip size, and the sum of the capacitor capacities of the freewheeling diode 100 and the switching element 600 is reduced, so that the capacitor capacity C required for the semiconductor snubber 200 can also be reduced. That is, the vibration phenomenon can be suppressed with a small size and low cost.

以上、図３９においては、一例としてヘテロ半導体領域６３に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であれば単結晶シリコン、アモルファスシリコン等、他のシリコン材料やゲルマニウムやシリコンゲルマン等他の半導体材料や６Ｈ、３Ｃ等炭化珪素の他のポリタイプなど、どの材料でもかまわない。また、一例として、ドリフト領域６２としてＮ型の炭化珪素を、ヘテロ半導体領域６３としてＰ型の多結晶シリコンを用いて説明しているが、それぞれＮ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＮ型の多結晶シリコンの如何なる組み合わせでもよい。   As described above, in FIG. 39, the example in which polycrystalline silicon is used as the material used for the hetero semiconductor region 63 has been described, but single crystal silicon, amorphous silicon, etc. Any material such as other silicon materials, other semiconductor materials such as germanium and silicon germanium, and other polytypes of silicon carbide such as 6H and 3C may be used. Further, as an example, the description has been given using N-type silicon carbide as the drift region 62 and P-type polycrystalline silicon as the hetero semiconductor region 63, but N-type silicon carbide and P-type polycrystalline silicon, Any combination of P-type silicon carbide and P-type polycrystalline silicon, or P-type silicon carbide and N-type polycrystalline silicon may be used.

次に、図４０は、スイッチング素子としてＪＦＥＴと呼ばれる接合型のＦＥＴを用いた場合について説明する。   Next, FIG. 40 illustrates a case where a junction type FET called JFET is used as a switching element.

図４０中、炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域７１上にＮ−型のドリフト領域７２が形成され、Ｎ＋型のソース領域７３とＰ型のゲート領域７４が形成されており、ゲート領域７４はゲート電極７５に接続されており、ソース領域７３はソース電極７６に接続されており、基板領域７１はドレイン電極７８に接続されている。なお、７７は層間絶縁膜である。 In Figure 40, N polytype of silicon carbide on the substrate region 71 is a N + -type 4H types - type drift region 72 is formed, N + -type source region 73 and P-type gate region 74 is formed The gate region 74 is connected to the gate electrode 75, the source region 73 is connected to the source electrode 76, and the substrate region 71 is connected to the drain electrode 78. Reference numeral 77 denotes an interlayer insulating film.

図４０のＪＦＥＴはＭＯＳＦＥＴと同様に、ユニポーラ動作をするため、ＭＯＳＦＥＴで得られる効果と同様の効果を得ることができる。さらに、ＪＦＥＴにおいては、ＭＯＳＦＥＴにおいては必須のゲート絶縁膜が不要のため、信頼性の確保という観点では例えば２００℃を超えるような高い温度でのオペレーションが比較的容易である。このことから、ＪＦＥＴを用いることで、本発明の特徴である使用温度領域によらず振動現象を抑制できる効果をより強みとして活かせることができる。なお、高温用途においては、半導体スナバ２００においても、図１２、図１３などキャパシタ２１０の容量Ｃとしてシリコン酸化膜を用いない空乏容量を用いる構成のほうが、信頼性を確保しつつ、効果を発揮することができる。   Since the JFET of FIG. 40 performs a unipolar operation like the MOSFET, it is possible to obtain the same effect as that obtained by the MOSFET. Further, in the JFET, an essential gate insulating film is unnecessary in the MOSFET, and therefore, operation at a high temperature exceeding 200 ° C. is relatively easy from the viewpoint of ensuring reliability. From this, by using JFET, the effect which can suppress a vibration phenomenon irrespective of the use temperature range which is the characteristics of this invention can be utilized as a strength more. For high temperature applications, the semiconductor snubber 200 is more effective when the configuration using a depletion capacitor that does not use a silicon oxide film as the capacitor C of the capacitor 210, such as in FIGS. 12 and 13, while ensuring reliability. be able to.

このように、スイッチング素子６００についてＭＯＳＦＥＴ以外のスイッチング素子を用いた場合の効果について説明してきたが、還流ダイオード１００についても、ユニポーラ動作もしくはユニポーラ動作と同等の動作をするダイオードであれば同様の効果を得ることができる。   As described above, the effect when the switching element other than the MOSFET is used for the switching element 600 has been described. However, the same effect can be obtained for the freewheeling diode 100 as long as the diode operates in a unipolar operation or a unipolar operation. Obtainable.

図４１に示すようなＰＮ接合ダイオードの構造であっても、導通時にＰ型領域から注入される少数キャリアからなる過剰キャリアを、金や白金を用いた重金属拡散、電子線を用いた電子線照射、プロトン等を用いたイオン照射などの方策により、過剰キャリアの主成分である少数キャリアのライフタイムを制御することによって、ほとんどユニポーラ動作と同等の動作をする場合においても適用可能であり、本発明の実施形態として説明してきた効果を同じように得ることができる。   Even in the structure of the PN junction diode as shown in FIG. 41, excess carriers composed of minority carriers injected from the P-type region at the time of conduction are diffused by heavy metal diffusion using gold or platinum and electron beam irradiation using electron beams. The present invention can also be applied to the case where the operation is almost equivalent to the unipolar operation by controlling the lifetime of minority carriers, which are the main components of excess carriers, by measures such as ion irradiation using protons. The effects described as the embodiment can be obtained in the same manner.

図４１に示すＰＮ接合ダイオードがソフトリカバリダイオードで構成されている場合について説明する。図４１に示すように、還流ダイオード１００は、シリコンからなるＮ＋型の基板領域８１上にＮ−型のドリフト領域８２が形成された基板材料で構成されている。基板領域８１としては、抵抗率が数ｍΩｃｍから数１０ｍΩｃｍ、厚さが数１０μｍ〜数１００μｍ程度のものを用いることができる。ドリフト領域８２としては、Ｎ型の不純物密度が１０13ｃｍ-3〜１０17ｃｍ-3、厚みが数μｍ〜数１００μｍのものを用いることができる。本実施形態では、不純物密度が１０14ｃｍ-3、厚みが５０μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。なお、本実施形態では、半導体基体が、基板領域８１とドリフト領域８２の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域８１のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。また、本実施形態では一例として耐圧が６００Ｖクラスの場合で説明しているが、耐圧クラスは限定されない。 A case where the PN junction diode shown in FIG. 41 is configured by a soft recovery diode will be described. As shown in FIG. 41, the freewheeling diode 100 is made of a substrate material in which an N − type drift region 82 is formed on an N + type substrate region 81 made of silicon. As the substrate region 81, a substrate having a resistivity of several mΩcm to several tens of mΩcm and a thickness of about several tens of μm to several hundreds of μm can be used. As the drift region 82, an N-type impurity density of 10 13 cm −3 to 10 17 cm −3 and a thickness of several μm to several 100 μm can be used. In this embodiment, a case where an impurity density of 10 14 cm −3 , a thickness of 50 μm, and a breakdown voltage of 600 V class is used will be described. In the present embodiment, the case where the semiconductor substrate is a substrate composed of two layers of the substrate region 81 and the drift region 82 will be described. However, the resistivity is formed only by the substrate region 81 not according to the above example. Alternatively, a multilayered substrate may be used. In the present embodiment, as an example, the case where the withstand voltage is 600 V class is described, but the withstand voltage class is not limited.

ドリフト領域８２の基板領域８１との接合面に対向する主面に接するようにＰ型の反対導電型領域８３が形成され、反対導電型領域８３に接続するように表面電極８４が、基板領域８１と接するように裏面電極８５が形成されている。なお、図４１で示した還流ダイオード１００はＰＮ接合のみで形成されているが、一部がショットキーダイオードとして働くように構成されていても良いし、他の構成を含んでいても良い。   A P-type opposite conductivity type region 83 is formed so as to be in contact with the main surface of the drift region 82 facing the bonding surface with the substrate region 81, and the surface electrode 84 is connected to the opposite conductivity type region 83 so as to connect to the substrate region 81. A back electrode 85 is formed so as to be in contact with. 41 is formed by only a PN junction, but a part thereof may be configured to function as a Schottky diode, or may include other configurations.

図４１に示すＰＮ接合ダイオードがソフトリカバリダイオードとして働くようにするひとつの手法として、導通時にドリフト領域８２中に注入される少数キャリアのライフタイムを制御する方法がある。ドリフト領域８２中にイオン照射などを用いて、反対導電型領域８３に近い側と基板領域８１に近い側とで少数キャリアのライフタイム時間が異なるように制御して、逆回復時に流れる少数キャリアによる過渡電流は小さくしつつ、基板領域８１側に滞留していた少数キャリアの減少時間を緩和し、大電流時の逆回復動作においては振動現象が起こらないようにすることができる。   One method for allowing the PN junction diode shown in FIG. 41 to function as a soft recovery diode is to control the lifetime of minority carriers injected into the drift region 82 during conduction. By using ion irradiation or the like in the drift region 82, the lifetime of minority carriers is controlled to be different between the side near the opposite conductivity type region 83 and the side near the substrate region 81. While the transient current is reduced, the decrease time of the minority carriers staying on the substrate region 81 side can be relaxed, and the vibration phenomenon can be prevented from occurring in the reverse recovery operation at a large current.

しかしながら、少数キャリアのライフタイムを制御したＰＮ接合ダイオードにおいては、少数キャリアのライフタイムは電流の大きさによらず短くなることから、電流が小さいときには、逆回復時において瞬時に少数キャリアが消滅してしまい、ほとんどユニポーラ動作と同じ動作をすることになる。この場合は、図４１に示すダイオードに流れる過渡電流は図５などで説明したユニポーラ型のダイオードと同じように空乏層が広がる際の多数キャリアの移動による電流が流れるため、半導体スナバ２００が無い状態だと振動現象が生じる。しかし、本実施形態のように、半導体スナバ２００を並列接続することでの低電流時においての振動現象を緩和することができる。つまり、ソフトリカバリダイオードと半導体スナバとの組み合わせによって、大電流時も小電流時も振動現象を緩和することができる。なお、ここではソフトリカバリダイオードを一例として本発明の実施形態の効果を説明してきたが、大電流時に逆回復特性がソフト化されていないファストリカバリダイオードを用いた場合にも、ユニポーラ動作と同等の動作をする電流領域があれば、少なくとも低電流時の振動現象を抑制する効果を得ることができる。また、例えば炭化珪素からなるＰＮ接合ダイオードなど、シリコン材料に比べて熱処理による結晶の回復が起こりにくい材料においては、イオン注入によってＰ型領域を形成した場合など、少数キャリアのライフタイムが元々小さいダイオードにおいても、上記で説明したように、振動現象を抑制する効果を得ることができる。また、いずれの構造においても、少なくとも電流が流れず少数キャリアが注入されない条件でＰＮ接合ダイオードを逆回復動作させる場合にも本発明の効果を得ることができる。   However, in a PN junction diode in which the lifetime of minority carriers is controlled, the minority carrier lifetime is shortened regardless of the magnitude of the current. Therefore, when the current is small, minority carriers disappear instantaneously during reverse recovery. Therefore, the operation is almost the same as the unipolar operation. In this case, since the transient current flowing through the diode shown in FIG. 41 flows due to the movement of majority carriers when the depletion layer spreads as in the unipolar diode described with reference to FIG. 5 and the like, there is no semiconductor snubber 200. Then, a vibration phenomenon occurs. However, as in this embodiment, the vibration phenomenon at the time of low current by connecting the semiconductor snubber 200 in parallel can be mitigated. That is, the vibration phenomenon can be alleviated by a combination of the soft recovery diode and the semiconductor snubber at both a large current and a small current. Here, the effect of the embodiment of the present invention has been described using a soft recovery diode as an example. However, even when a fast recovery diode whose reverse recovery characteristic is not softened at the time of a large current is used, it is equivalent to the unipolar operation. If there is a current region that operates, at least an effect of suppressing a vibration phenomenon at a low current can be obtained. In addition, in a material that is less likely to recover crystals due to heat treatment than a silicon material, such as a PN junction diode made of silicon carbide, a diode that originally has a minority carrier lifetime such as when a P-type region is formed by ion implantation. However, as described above, the effect of suppressing the vibration phenomenon can be obtained. In any structure, the effect of the present invention can be obtained even when the PN junction diode is operated for reverse recovery under the condition that at least current does not flow and minority carriers are not injected.

このように、少なくともユニポーラ動作と同等の動作を一部でも有するダイオードであれば逆回復動作時に振動現象を低減するという本発明の効果を得ることができる。   Thus, if the diode has at least a part of the operation equivalent to the unipolar operation, the effect of the present invention can be obtained in which the vibration phenomenon is reduced during the reverse recovery operation.

なお、図４１に示した還流ダイオード１００は第１実施形態で示したスイッチング素子が並列接続されていない場合でも同様の効果を発揮するため、還流ダイオード１００と半導体スナバ２００のみの並列接続としても良い。   41 has the same effect even when the switching elements shown in the first embodiment are not connected in parallel. Therefore, only the free-wheeling diode 100 and the semiconductor snubber 200 may be connected in parallel. .

さらに、第３実施形態においては、第２実施形態で説明した還流ダイオード１００とスイッチング素子６００が共に異なる組み合わせで説明してきたが、還流ダイオード１００とスイッチング素子６００の組み合わせはどれを組み合わせても良い。すなわち、還流ダイオード１００は、第２実施形態で説明したショットキーバリアダイオードを用いて、スイッチング素子６００は、第３に実施形態で説明したＭＯＳＦＥＴを組み合わせても良い。また、還流ダイオード１００とスイッチング素子６００とを同一チップ上に形成していても良い。   Furthermore, in the third embodiment, the free wheel diode 100 and the switching element 600 described in the second embodiment have been described in different combinations, but any combination of the free wheel diode 100 and the switching element 600 may be combined. That is, the free wheel diode 100 may be the Schottky barrier diode described in the second embodiment, and the switching element 600 may be combined with the MOSFET described in the third embodiment. Further, the reflux diode 100 and the switching element 600 may be formed on the same chip.

さらに、半導体スナバ２００の構成についても、第１実施形態及び第２実施形態で説明したのと同様に、図１２〜図２８に示すような別の構成で形成していてももちろん良い。このように構成しても、上述した実施形態で説明した効果と同様の効果を得ることができる。   Further, the configuration of the semiconductor snubber 200 may of course be formed in another configuration as shown in FIGS. 12 to 28 as described in the first embodiment and the second embodiment. Even if comprised in this way, the effect similar to the effect demonstrated by embodiment mentioned above can be acquired.

（第４実施形態）
本実施形態においては、第１実施形態の図１に示した回路図において、還流ダイオード１００と半導体スナバ２００が１つのチップ上に形成された場合について例示する。 (Fourth embodiment)
In this embodiment, the case where the free-wheeling diode 100 and the semiconductor snubber 200 are formed on one chip in the circuit diagram shown in FIG. 1 of the first embodiment will be exemplified.

図４２は、図３に対応する半導体チップの実装図である。図４３は、図４２の半導体チップの実装部分の拡大図である。図４４は、図４２の実装図に用いられている半導体チップの断面構造図である。つまり、図４４に示す断面構造図においては還流ダイオード１００と半導体スナバ２００とが形成されている。本実施形態においては、第１実施形態と同様の動作をする部分の説明は省略し、異なる特徴について詳しく説明する。   FIG. 42 is a mounting diagram of the semiconductor chip corresponding to FIG. FIG. 43 is an enlarged view of a mounting portion of the semiconductor chip of FIG. 44 is a cross-sectional structure diagram of a semiconductor chip used in the mounting diagram of FIG. That is, in the cross-sectional structure diagram shown in FIG. 44, the freewheeling diode 100 and the semiconductor snubber 200 are formed. In the present embodiment, description of portions that perform the same operation as in the first embodiment will be omitted, and different features will be described in detail.

（半導体装置の実装構造）
図４２及び図４３に示すように、カソード側金属膜４１０上には、半導体スナバ内蔵還流ダイオード８００のチップ裏面に形成されるカソード端子４００側が、半田やろう材等の接合材料を介して接するように配置されている。そして、半導体スナバ内蔵還流ダイオード８００の還流ダイオード１００側のアノード端子３００側は、アルミワイヤやアルミリボンなどの金属配線３２０を介して、共にアノード側金属膜３１０に接続された構成となっている。 (Semiconductor device mounting structure)
As shown in FIGS. 42 and 43, on the cathode side metal film 410, the cathode terminal 400 side formed on the back surface of the semiconductor snubber built-in reflux diode 800 is in contact with a bonding material such as solder or brazing material. Is arranged. The anode terminal 300 side of the free-wheeling diode 100 side of the semiconductor snubber built-in free-wheeling diode 800 is connected to the anode-side metal film 310 through a metal wiring 320 such as an aluminum wire or an aluminum ribbon.

一方、半導体スナバ内蔵還流ダイオード８００の半導体スナバ２００側においては、アノード端子１３００とカソード端子１４００が、半導体スナバ内蔵還流ダイオード８００のチップ表面側に互いに絶縁されるように形成されている。そして、カソード端子１４００は、アルミワイヤやアルミリボンなどの金属配線１１００を介して、カソード側金属膜４１０と電気的に接続されており、アノード端子１３００は、アルミワイヤやアルミリボンなどの金属配線３３０を介して、アノード側金属膜３１０に接続された構成となっている。なお、本実施形態においては、半導体スナバ２００側のアノード端子１３００と還流ダイオード１００側のアノード端子３００を別の電極領域として構成し、別々に金属配線を用いてアノード側金属膜３１０と接続しているが、共通の電極を用いて形成してもかまわない。   On the other hand, on the semiconductor snubber 200 side of the semiconductor snubber return diode 800, the anode terminal 1300 and the cathode terminal 1400 are formed on the chip surface side of the semiconductor snubber return diode 800 so as to be insulated from each other. The cathode terminal 1400 is electrically connected to the cathode-side metal film 410 via a metal wiring 1100 such as an aluminum wire or an aluminum ribbon, and the anode terminal 1300 is a metal wiring 330 such as an aluminum wire or an aluminum ribbon. It is configured to be connected to the anode side metal film 310 via. In the present embodiment, the anode terminal 1300 on the semiconductor snubber 200 side and the anode terminal 300 on the freewheeling diode 100 side are configured as separate electrode regions, and are separately connected to the anode side metal film 310 using metal wiring. However, it may be formed using a common electrode.

（半導体スナバ内蔵還流ダイオードの構造）
また、半導体スナバ内蔵還流ダイオード８００を構成する半導体チップの断面構造を示したのが、それぞれ図４４に示す断面構造図である。 (Structure of free-wheeling diode with built-in semiconductor snubber)
Further, the cross-sectional structure of the semiconductor chip constituting the semiconductor snubber built-in reflux diode 800 is shown in the cross-sectional structure diagram of FIG.

図４４に示すように、半導体スナバ内蔵還流ダイオード８００は、右側破線の右側に形成される還流ダイオード１００の部分と、左側破線の左側に形成される半導体スナバ２００の部分で構成されている。   As shown in FIG. 44, the semiconductor snubber built-in freewheeling diode 800 is composed of a portion of the freewheeling diode 100 formed on the right side of the right broken line and a portion of the semiconductor snubber 200 formed on the left side of the left broken line.

まず、還流ダイオード１００の部分は、炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域１上にＮ−型のドリフト領域２が形成された基板材料で構成されている。基板領域１としては、抵抗率が数ｍΩｃｍ〜数１０ｍΩｃｍ、厚さが数１０μｍ〜数１００μｍ程度のものを用いることができる。ドリフト領域２としては、Ｎ型の不純物密度が１０15ｃｍ-3〜１０18ｃｍ-3、厚みが数μｍ〜数１０μｍのものを用いることができる。本実施形態では例えば不純物密度が１０16ｃｍ-3、厚みが５μｍで耐圧が６００Ｖクラスのものを用いた場合で説明する。なお、本実施形態においても、半導体基体が、基板領域１とドリフト領域２の二層からなる基板の場合について説明するが、抵抗率の大きさは上記の一例にはよらない基板領域１のみで形成された基板を使用してもかまわないし、反対に多層の基板を使用してもかまわない。また、本実施形態では、一例として耐圧が６００Ｖクラスの場合で説明しているが、耐圧クラスは限定されない。 First, the part of the free-wheeling diode 100 is made of a substrate material in which an N − type drift region 2 is formed on a substrate region 1 of silicon carbide polytype 4H type N + type. As the substrate region 1, one having a resistivity of several mΩcm to several tens of mΩcm and a thickness of several tens of μm to several hundreds of μm can be used. As the drift region 2, an N-type impurity density of 10 15 cm −3 to 10 18 cm −3 and a thickness of several μm to several tens of μm can be used. In the present embodiment, for example, a case where an impurity density of 10 16 cm −3 , a thickness of 5 μm, and a breakdown voltage of 600 V class is used will be described. In the present embodiment, the case where the semiconductor substrate is a substrate composed of two layers of the substrate region 1 and the drift region 2 will be described. However, the magnitude of the resistivity is only the substrate region 1 that is not according to the above example. A formed substrate may be used, and conversely, a multilayer substrate may be used. In the present embodiment, the case where the withstand voltage is 600 V class is described as an example, but the withstand voltage class is not limited.

図４４中の右側破線の右側に形成される還流ダイオード１００の部分は、ドリフト領域２の基板領域１との接合面に対向する主面に接するように表面電極３が、さらには表面電極３に対向し、かつ基板領域１と接するように裏面電極４が形成されている。表面電極３は、ドリフト領域２との間にショットキー障壁を形成する金属材料を少なくとも含む単層もしくは多層の金属材料から構成されており、ショットキー障壁を形成する金属材料としては、チタン、ニッケル、モリブデン、金、白金などを用いることができる。また、表面電極３はアノード端子３００として外部電極との接続をするために、最表面にアルミ、銅、金、ニッケル、銀などの金属材料を用いて多層の構造としても良い。一方、裏面電極４は基板領域１とオーミック接続するような電極材料から構成されている。オーミック接続する電極材料の一例としてはニッケルシリサイドやチタン材料などが挙げられ、裏面電極４はカソード端子４００として外部電極と接続をする。このように、図４４に示す還流ダイオード１００は、表面電極３がアノード電極、裏面電極４がカソード電極としたダイオードとして機能する。さらに、図４４においては、ドリフト領域２と表面電極３との接合面の端部に、ドリフト領域２と表面電極３とそれぞれ接するように、シリコン酸化膜からなるフィールド絶縁膜５が形成されている。フィールド絶縁膜５は、還流ダイオード１００を半導体チップとして製造する際に、チップ外周部のショットキー接合部における電界集中を緩和するために、一般的に用いられる構造である。本実施形態においては、図４４に一例としてフィールド絶縁膜５の端部の形状として、表面電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていてももちろん良い。また、フィールド絶縁膜５が形成される外周端部の構成として、図４５に示すように、ドリフト領域２中の表面電極３とフィールド絶縁膜５とが接する部分に、Ｐ型の電界緩和領域７を形成しても良い。さらに、図４５の構成に加えて、電界緩和領域７の外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。   The surface of the free-wheeling diode 100 formed on the right side of the right broken line in FIG. 44 is in contact with the main surface of the drift region 2 facing the junction surface with the substrate region 1, and the surface electrode 3 is further in contact with the surface electrode 3. A back electrode 4 is formed so as to face the substrate region 1. The surface electrode 3 is composed of a single-layer or multi-layer metal material including at least a metal material that forms a Schottky barrier with the drift region 2. Examples of the metal material that forms the Schottky barrier include titanium, nickel, and the like. Molybdenum, gold, platinum, or the like can be used. Further, the surface electrode 3 may have a multilayer structure using a metal material such as aluminum, copper, gold, nickel, silver or the like on the outermost surface in order to connect the external electrode as the anode terminal 300. On the other hand, the back electrode 4 is made of an electrode material that is in ohmic contact with the substrate region 1. As an example of an electrode material for ohmic connection, nickel silicide, titanium material, or the like can be given. The back electrode 4 is connected to an external electrode as a cathode terminal 400. Thus, the free-wheeling diode 100 shown in FIG. 44 functions as a diode in which the front electrode 3 is an anode electrode and the back electrode 4 is a cathode electrode. Further, in FIG. 44, field insulating film 5 made of a silicon oxide film is formed at the end of the joint surface between drift region 2 and surface electrode 3 so as to be in contact with drift region 2 and surface electrode 3, respectively. . The field insulating film 5 is a structure that is generally used to reduce electric field concentration at the Schottky junction on the outer periphery of the chip when the freewheeling diode 100 is manufactured as a semiconductor chip. In the present embodiment, as an example of the shape of the end portion of the field insulating film 5 shown in FIG. 44, the portion in contact with the surface electrode is a right angle, but the end portion may of course have an acute angle shape. Further, as shown in FIG. 45, as the configuration of the outer peripheral end where the field insulating film 5 is formed, a P-type electric field relaxation region 7 is formed in a portion where the surface electrode 3 and the field insulating film 5 are in contact with each other in the drift region 2. May be formed. Furthermore, in addition to the configuration of FIG. 45, one or a plurality of guard rings may be formed so as to surround the outer periphery of the electric field relaxation region 7.

次に、図４４中の左側破線の左側に形成される半導体スナバ２００の部分について構成を説明する。上記還流ダイオード１００の外周端部の電界緩和に用いられているフィールド絶縁膜５の所定領域上に第１電極１００６が形成され、第１電極１００６は、図４２で示したように、還流ダイオード１００のアノード端子３００と同電位となっている。さらに、第１電極１００６とは離れた部分に、第１電極１００６とは、絶縁された第２電極１００７が形成されている。第２電極１００７は、図４２で示したように、還流ダイオード１００のカソード端子４００と同電位となっている。さらに、ドリフト領域２の表層部に、ドリフト領域２とは反対導電型のＰ型の反対導電型領域１００８が形成されている。つまり、反対導電型領域１００８は、第２電極１００７と、さらには、フィールド絶縁膜５を介して第１電極１００６と接するように形成されている。このように、図４２では、半導体スナバ２００が、第１実施形態の図２５で説明した構成を適用している。   Next, the configuration of the semiconductor snubber 200 formed on the left side of the left broken line in FIG. 44 will be described. A first electrode 1006 is formed on a predetermined region of the field insulating film 5 used for electric field relaxation at the outer peripheral edge of the freewheeling diode 100, and the first electrode 1006 is formed as shown in FIG. The anode terminal 300 has the same potential. Further, a second electrode 1007 that is insulated from the first electrode 1006 is formed in a portion away from the first electrode 1006. As shown in FIG. 42, the second electrode 1007 has the same potential as the cathode terminal 400 of the freewheeling diode 100. Further, a P type opposite conductivity type region 1008 having a conductivity type opposite to that of the drift region 2 is formed in the surface layer portion of the drift region 2. That is, the opposite conductivity type region 1008 is formed so as to be in contact with the second electrode 1007 and further with the first electrode 1006 through the field insulating film 5. Thus, in FIG. 42, the semiconductor snubber 200 applies the configuration described in FIG. 25 of the first embodiment.

すなわち、本実施形態における半導体スナバ２００においては、抵抗２２０は、反対導電型領域１００８で形成される。これは、カソード端子４００が裏面電極４と第２電極１００７で構成されているが、逆回復時には裏面電極４と第１電極１００６との間には逆接続のＰＮ接合を有するため、裏面電極４と第１電極１００６との間では電流が流れないためである。   That is, in the semiconductor snubber 200 in this embodiment, the resistor 220 is formed of the opposite conductivity type region 1008. This is because the cathode terminal 400 is composed of the back electrode 4 and the second electrode 1007, but the reverse electrode 4 has a reversely connected PN junction between the back electrode 4 and the first electrode 1006 during reverse recovery. This is because no current flows between the first electrode 1006 and the first electrode 1006.

また、抵抗２２０の抵抗値Ｒの大きさは、第１電極１００６と第２電極１００７との距離を所定距離とし、かつ、反対導電型領域１００８を所定の厚みとすることで、容易に設定することができる。これは、半導体スナバ２００の部分の第１電極１００６と第２電極１００７を同一主面上に形成する構造ならではの効果である。半導体スナバ内蔵還流ダイオード８００においては、電力変換装置としての性能を向上、つまり、還流ダイオード１００側の性能を向上するために、基板領域１は低抵抗で、かつ、ドリフト領域２は耐圧を保持しつつ可能な限り低抵抗であることが要求される。そのため、同一の基板上に半導体スナバ２００の領域を形成する場合、半導体基体の不純物濃度が簡単には変えられないため、最適な抵抗２２０の抵抗値Ｒを実現するには元々自由度が小さかった。しかしながら、本実施形態においては、第１実施形態でも説明したように、第１電極１００６と第２電極１００７との距離を変えられるのと同時に、電流導通路の厚みや幅を自由に変えることができる。つまり、簡単な製造プロセスで、容易に半導体スナバ２００を１チップ上に形成できる。さらに、本実施形態においては、半導体基板を抵抗２２０として使用することもでき、振動現象で生じる熱エネルギーを、半導体基板を通して放熱できるため、抵抗部分の高密度化が可能となる。   The resistance value R of the resistor 220 is easily set by setting the distance between the first electrode 1006 and the second electrode 1007 to a predetermined distance and setting the opposite conductivity type region 1008 to a predetermined thickness. be able to. This is an effect unique to a structure in which the first electrode 1006 and the second electrode 1007 of the semiconductor snubber 200 are formed on the same main surface. In the semiconductor snubber built-in freewheeling diode 800, the substrate region 1 has a low resistance and the drift region 2 has a withstand voltage in order to improve the performance as a power converter, that is, to improve the performance on the freewheeling diode 100 side. However, it is required to have as low resistance as possible. Therefore, when the region of the semiconductor snubber 200 is formed on the same substrate, since the impurity concentration of the semiconductor substrate cannot be easily changed, the degree of freedom is originally small for realizing the optimum resistance value R of the resistor 220. . However, in this embodiment, as described in the first embodiment, the distance between the first electrode 1006 and the second electrode 1007 can be changed, and at the same time, the thickness and width of the current conduction path can be freely changed. it can. That is, the semiconductor snubber 200 can be easily formed on one chip by a simple manufacturing process. Furthermore, in this embodiment, a semiconductor substrate can be used as the resistor 220, and heat energy generated by the vibration phenomenon can be radiated through the semiconductor substrate, so that the resistance portion can be densified.

また、半導体スナバ２００におけるキャパシタ２１０は、フィールド絶縁膜５によって形成される。フィールド絶縁膜５は、必要な耐圧並びに必要なキャパシタ２１０の容量Ｃの大きさに応じて、厚みや面積を決めることができる。耐圧については、半導体スナバ２００の機能としてだけではなく、還流ダイオード１００の電界緩和という機能を満たすために、フィールド絶縁膜５の破壊防止のため、還流ダイオード１００で形成されるショットキーバリアダイオードよりも高いことが望ましい。また、キャパシタ２１０の容量Ｃについては、還流ダイオード１００が遮断状態時（高電圧印加時）に充電される空乏容量に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、十分なスナバ機能を発揮し、かつ損失の増加を極力抑え、必要となるチップ面積を考慮すると、第１実施形態で示した計算結果と同様に、概ね１０分の１程度から１０倍程度の範囲が望ましい。   The capacitor 210 in the semiconductor snubber 200 is formed by the field insulating film 5. The thickness and area of the field insulating film 5 can be determined according to the required withstand voltage and the required capacitance C of the capacitor 210. With respect to the withstand voltage, not only as a function of the semiconductor snubber 200 but also in order to satisfy the function of electric field relaxation of the free-wheeling diode 100, in order to prevent the field insulating film 5 from being broken, it is more than the Schottky barrier diode formed by the free-wheeling diode 100. High is desirable. The capacitance C of the capacitor 210 can be selected in the range of about 1/100 to about 100 times the depletion capacity charged when the freewheeling diode 100 is in the cutoff state (when a high voltage is applied). When the sufficient snubber function is exhibited, the increase in loss is suppressed as much as possible, and the necessary chip area is taken into consideration, the calculation result shown in the first embodiment is about 1/10 to about 10 times. A range is desirable.

本実施形態においては、還流ダイオード１００のショットキーバリアダイオードよりも耐圧が高くなるように厚みは１μｍとし、キャパシタ２１０の容量Ｃが還流ダイオード１００の遮断状態時に形成される空乏容量と同程度としたものを用いた場合で説明する。なお、フィールド絶縁膜５は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、かつ電界緩和機能とキャパシタ２１０として機能する誘電材料であればどのような材料でも良いが絶縁破壊電界と比誘電率との積の値がシリコン酸化膜の値よりも大きい材料であれば、さらによい。そのような材料を用いた場合には、誘電領域１２の絶縁耐圧を維持しつつ、少ない面積で必要な静電容量を得ることができる。一般的なシリコン酸化膜の物性値として、絶縁破壊電界を１×１０９Ｖ／ｍとし、比誘電率を３．９とした場合、シリコン酸化膜の厚みが１μｍの場合の１ｃｍ２当たりの静電容量は約３．４ｎＦ程度になる。それに対して、シリコン酸化膜の代わりにＳｉ３Ｎ４を用いた場合、絶縁破壊電界を１×１０９Ｖ／ｍとし、比誘電率を７．５とした場合、厚みが１μｍで同等の耐圧を確保することができる。このとき、Ｓｉ３Ｎ４を用いた場合の１ｃｍ２当たりの静電容量は６．６ｎＦ程度になる。このように、Ｓｉ３Ｎ４を用いた方が、静電容量が約２倍程度大きくなり、誘電領域の絶縁耐圧を維持しつつ、より大きな静電容量を得ることができる。したがって面積効率が向上し、ウエハコストを低減することができる。この効果は誘電材料の絶縁破壊電界と比誘電率との積で比較することができ、シリコン酸化膜の値と、Ｓｉ３Ｎ４の値を比較すると約２倍程度になっている。さらに、誘電領域の材料がＢａＴｉＯ３のような強誘電体であれば、その値がシリコン酸化膜の約１３倍となり、より少ない面積にすることができる。他にも強誘電体膜としては、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３やＳｒＢｉ２Ｔａ２Ｏ９やＴｉ４Ｔｉ３Ｏ１２があるが、絶縁破壊電界と比誘電率の積がシリコン酸化膜の値よりも大きければ、いずれでもよい。また、誘電領域は単一の誘電材料とは限らず複数の誘電材料を積層したものを用いても良い。図７に示すようなＳｉ３Ｎ４をシリコン酸化膜で挟んだＯＮＯ構造では、Ｓｉ３Ｎ４のリーク電流をシリコン酸化膜により最小限にすることができる。 In this embodiment, the thickness of the free-wheeling diode 100 is set to 1 μm so that the withstand voltage is higher than that of the Schottky barrier diode, and the capacitance C of the capacitor 210 is set to be approximately the same as the depletion capacity formed when the free-wheeling diode 100 is cut off. The case where a thing is used is demonstrated. The field insulating film 5 may be made of any material other than a silicon oxide film as long as it has a predetermined breakdown voltage and is a dielectric material that functions as an electric field relaxation function and a capacitor 210. It is even better if the value of the product with the dielectric constant is larger than that of the silicon oxide film. When such a material is used, a necessary capacitance can be obtained with a small area while maintaining the withstand voltage of the dielectric region 12. As physical property values of a general silicon oxide film, when the dielectric breakdown electric field is 1 × 10 9 V / m and the relative dielectric constant is 3.9, the static per 1 cm 2 when the thickness of the silicon oxide film is 1 μm. The electric capacity is about 3.4 nF. On the other hand, when Si 3 N 4 is used instead of the silicon oxide film, when the dielectric breakdown electric field is 1 × 10 9 V / m and the relative dielectric constant is 7.5, the thickness is 1 μm and the equivalent breakdown voltage is obtained. Can be secured. At this time, the electrostatic capacity per 1 cm 2 when Si 3 N 4 is used is about 6.6 nF. In this way, the use of Si 3 N 4 increases the capacitance by about twice, and a larger capacitance can be obtained while maintaining the dielectric strength of the dielectric region. Accordingly, the area efficiency can be improved and the wafer cost can be reduced. This effect can be compared by the product of the dielectric breakdown electric field and the relative dielectric constant of the dielectric material, and the value of the silicon oxide film and the value of Si 3 N 4 are approximately doubled. Further, if the material of the dielectric region is a ferroelectric such as BaTiO 3 , the value is about 13 times that of the silicon oxide film, and the area can be reduced. Other ferroelectric films include Pb (Zr, Ti) O 3 , SrBi 2 Ta 2 O 9 and Ti 4 Ti 3 O 12, but the product of the dielectric breakdown electric field and the relative dielectric constant is that of the silicon oxide film. As long as it is larger than the value, any may be used. In addition, the dielectric region is not limited to a single dielectric material, and a laminate of a plurality of dielectric materials may be used. The Si 3 N 4 as shown in FIG. 7 in the ONO structure sandwiched between a silicon oxide film, a leakage current the Si 3 N 4 can be minimized by the silicon oxide film.

また、反対導電型領域１００８で形成される抵抗２２０の領域の抵抗値Ｒの大きさとしては、効果的にスナバ機能を発揮する一般的な設計式Ｃ＝１／（２πｆＲ）を満たすように設定するのが望ましい。   Further, the resistance value R of the region of the resistor 220 formed of the opposite conductivity type region 1008 is set so as to satisfy a general design formula C = 1 / (2πfR) that effectively exhibits a snubber function. It is desirable to do.

このように、１チップに還流ダイオード１００と半導体スナバ２００が形成された場合にも、第１実施形態で説明した動作及び効果を得ることができる。   As described above, even when the freewheeling diode 100 and the semiconductor snubber 200 are formed on one chip, the operations and effects described in the first embodiment can be obtained.

さらに、本実施形態においては、還流ダイオード１００と半導体スナバ２００が支持基体としての基板領域１及びドリフト領域２を共用し、かつ、電極材として表面電極３と第１電極１００６及び第２電極１００７を共用している。さらに、還流ダイオード１００の電界緩和機能として働くフィールド絶縁膜５もキャパシタ２１０の機能として共用することができる。つまり、これらの部分については、同一プロセスで形成することができるため、製造プロセスを簡易化することができる。また、１チップ化することによって、実装面積（敷地面積）を減らすことができるため、半導体パッケージを小型化することができる。また、還流ダイオード１００及び半導体スナバ２００のアノード側電極を共通化した場合、第１実施形態では金属配線３２０、３３０で接続されていたのに比べて、配線等に生じる寄生インダクタンスをさらに低減することができるため、還流ダイオード１００における振動現象をさらに低減することができる。また、配線長がより短くなることは、振動電流により配線から発する放射ノイズをさらに低減させる効果もある。さらに、本実施形態をＬ負荷回路に用いた場合には、還流ダイオード１００と半導体スナバ２００とを１チップ化した新たな効果を生むことができる。すなわち、第１実施形態から第３実施形態を通して説明してきたように、還流ダイオード１００が遮断時及び導通時には半導体スナバ２００は動作せずに過渡時のみ動作をし、還流ダイオード１００の空乏容量並びに半導体スナバ２００のキャパシタ２１０の容量Ｃに起因して発生する過渡電流を消費するべく抵抗２２０で発熱する。一方、還流ダイオード１００においては、ターンオンおよびターンオフの過渡動作時においては、電流と電圧の位相ずれの影響であまり発熱しない。換言すると、還流ダイオード１００が最も発熱するのが定常の導通時となる。即ち、還流ダイオード１００と半導体スナバ２００とスイッチング回路の一連の動作の中で、発熱するタイミングが異なる。このため、１チップ化することによって、還流ダイオード１００の部分が導通時に発熱している際には半導体スナバ２００の部分は遮断状態にあり発熱していないため、チップ全体としての温度上昇は別チップの場合と比べて低く抑えることができる。つまり、１チップ化することによって、還流ダイオード１００の導通性能も向上することができる。   Furthermore, in this embodiment, the free-wheeling diode 100 and the semiconductor snubber 200 share the substrate region 1 and the drift region 2 as the support base, and the surface electrode 3, the first electrode 1006, and the second electrode 1007 are used as electrode materials. Shared. Furthermore, the field insulating film 5 that functions as an electric field relaxation function of the freewheeling diode 100 can also be shared as the function of the capacitor 210. That is, since these portions can be formed by the same process, the manufacturing process can be simplified. In addition, since the mounting area (site area) can be reduced by using one chip, the semiconductor package can be reduced in size. Further, when the free-wheeling diode 100 and the anode electrode of the semiconductor snubber 200 are made common, the parasitic inductance generated in the wiring and the like is further reduced as compared with the case where the metal wiring 320 and 330 are connected in the first embodiment. Therefore, the vibration phenomenon in the freewheeling diode 100 can be further reduced. Further, the shorter wiring length has an effect of further reducing radiation noise generated from the wiring due to the oscillating current. Furthermore, when this embodiment is used in an L load circuit, a new effect can be produced in which the free wheel diode 100 and the semiconductor snubber 200 are integrated into one chip. That is, as has been described through the first to third embodiments, the semiconductor snubber 200 does not operate when the free-wheeling diode 100 is cut off and conductive, and operates only during a transient state. The resistor 220 generates heat to consume the transient current generated due to the capacitance C of the capacitor 210 of the snubber 200. On the other hand, the freewheeling diode 100 does not generate much heat during the turn-on and turn-off transient operations due to the effect of phase shift between current and voltage. In other words, the freewheeling diode 100 generates the most heat during steady conduction. That is, the timing of heat generation is different in a series of operations of the reflux diode 100, the semiconductor snubber 200, and the switching circuit. For this reason, when the chip is made into one chip, when the part of the freewheeling diode 100 is generating heat during conduction, the semiconductor snubber 200 is in a cut-off state and is not generating heat. Compared to the case of, it can be kept low. In other words, the conduction performance of the free-wheeling diode 100 can be improved by using one chip.

以上のように、本実施形態では、振動現象をさらに抑制し過渡性能を向上する効果と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。   As described above, in the present embodiment, both the effect of further suppressing the vibration phenomenon and improving the transient performance and the conduction performance can be improved, and at the same time, it can be realized in a small size and at a low cost.

また、図４５のように、電界緩和領域７を有する還流ダイオード１００と１チップ化した場合においては、電界緩和領域７と同じ導電型・不純物密度とすれば、同時に形成でき、製造プロセスを簡略化することができるという効果も有する。   Also, as shown in FIG. 45, in the case where the free-wheeling diode 100 having the electric field relaxation region 7 is made into one chip, if it has the same conductivity type and impurity density as the electric field relaxation region 7, it can be formed simultaneously and the manufacturing process is simplified. It also has the effect that it can be done.

また、図４４及び図４５の場合においても、第１実施形態の図２６〜図２８で説明したように、紙面奥行き方向の領域において、反対導電型領域１００８が横方向にストライプ状に形成されていても良いし、図４６に示すようにＮ型の拡散領域１００９を形成し、反対導電型領域１００８の電流導通路の厚みを一部狭める構成となっていても良い。   Also in the case of FIGS. 44 and 45, as described in FIGS. 26 to 28 of the first embodiment, the opposite conductivity type regions 1008 are formed in stripes in the lateral direction in the region in the depth direction of the drawing. Alternatively, as shown in FIG. 46, an N-type diffusion region 1009 may be formed, and the thickness of the current conduction path of the opposite conductivity type region 1008 may be partially reduced.

いずれの構成においても、還流ダイオード１００の性能を最大限発揮しつつ、簡単な製造プロセスで同一チップ上に半導体スナバ２００を形成することができる。   In any configuration, the semiconductor snubber 200 can be formed on the same chip by a simple manufacturing process while maximizing the performance of the freewheeling diode 100.

（変形例）
以上、図４４、図４５では還流ダイオード１００がショットキーバリアダイオードの場合を説明してきたが、第３実施形態で説明したヘテロ接合ダイオードの場合でも同様に容易に実現することができる。図４７は、図４４に対応する断面図である。 (Modification)
44 and 45, the case where the free wheeling diode 100 is a Schottky barrier diode has been described, but the same can be easily realized even in the case of the heterojunction diode described in the third embodiment. 47 is a cross-sectional view corresponding to FIG.

図４７中、基板領域４１、ドリフト領域４２、ヘテロ半導体領域４３、表面電極４４及び裏面電極４５からなるヘテロ接合ダイオードに加えて、フィールド絶縁膜４６が、ドリフト領域４２とヘテロ半導体領域４３との接合面の端部に、ドリフト領域４２とヘテロ半導体領域４３とそれぞれ接するように形成されている。そして、第１電極１００６が、フィールド絶縁膜４６に接するように形成され、還流ダイオード１００のアノード端子３００と同電位となっている。第２電極１００７は、金属配線等を介してカソード端子４００と同電位になっている。また、ドリフト領域４２の表層部には、ドリフト領域４２とは反対導電型のＰ型の反対導電型領域１００８が形成されている。   47, in addition to the heterojunction diode composed of the substrate region 41, the drift region 42, the hetero semiconductor region 43, the front surface electrode 44, and the back surface electrode 45, the field insulating film 46 includes a junction between the drift region 42 and the hetero semiconductor region 43. The drift region 42 and the hetero semiconductor region 43 are formed in contact with the end portion of the surface. The first electrode 1006 is formed so as to be in contact with the field insulating film 46 and has the same potential as the anode terminal 300 of the reflux diode 100. The second electrode 1007 is at the same potential as the cathode terminal 400 via a metal wiring or the like. In addition, a P-type opposite conductivity type region 1008 having a conductivity type opposite to that of the drift region 42 is formed in the surface layer portion of the drift region 42.

図４７においても図４４と同様に、フィールド絶縁膜４６の端部の形状は鋭角形状でも良いし、図４５のようにＰ型の電界緩和領域が形成されていても良い。また、電界緩和領域の外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。   47, similarly to FIG. 44, the end portion of the field insulating film 46 may have an acute angle shape, or a P-type electric field relaxation region may be formed as shown in FIG. One or a plurality of guard rings may be formed so as to surround the outer periphery of the electric field relaxation region.

また、図４７の動作については、第３実施形態で説明した固有の効果と、本実施形態で説明した１チップ化した際の効果を実現することができる。他にも図４８に示すような構成で、還流ダイオード１００と半導体スナバ２００とを１チップ化することができる。   In addition, with respect to the operation of FIG. 47, it is possible to realize the unique effect described in the third embodiment and the effect when the chip is formed as described in the present embodiment. In addition, with the configuration shown in FIG. 48, the freewheeling diode 100 and the semiconductor snubber 200 can be integrated into one chip.

図４８は、図４４に対して、還流ダイオード１００としてショットキーバリアダイオードの代わりに図４１で示したユニポーラ動作と同等の動作を有するＰＮ接合ダイオードを構成した点が異なっている。本実施形態においても、図４４と同様に、１チップ化が容易に実現でき、振動現象をさらに抑制し過渡性能を向上する効果と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。また、還流ダイオード１００として働く反対導電型領域８３と半導体スナバ２００として働く反対導電型領域１００８とを同時に、不純物導入と不純物の活性化によって形成することで容易に実現できる。このような構成にすることによって、還流ダイオード１００と半導体スナバ２００とを同一プロセスで形成可能なため、製造工程を簡略化でき製造コストを低減することができる。   48 differs from FIG. 44 in that a PN junction diode having an operation equivalent to the unipolar operation shown in FIG. 41 is configured as the freewheeling diode 100 instead of the Schottky barrier diode. Also in the present embodiment, as in FIG. 44, it is possible to easily realize a single chip, further suppress the vibration phenomenon, improve the transient performance, and improve the conduction performance, and at the same time achieve a small size and low cost. be able to. Further, it can be easily realized by simultaneously forming the opposite conductivity type region 83 functioning as the freewheeling diode 100 and the opposite conductivity type region 1008 functioning as the semiconductor snubber 200 by introducing impurities and activating the impurities. With such a configuration, since the freewheeling diode 100 and the semiconductor snubber 200 can be formed by the same process, the manufacturing process can be simplified and the manufacturing cost can be reduced.

以上、還流ダイオード１００と半導体スナバ２００とを１チップ化した場合の構成を複数例示してきたが、上記で例示した以外にも、還流ダイオード１００と半導体スナバ２００の組み合わせを入れ替えて、１チップ化してももちろん良い。また、本実施形態においては、第１実施形態に対応する還流ダイオード１００と半導体スナバ２００のみが並列接続している場合で例示してきたが、第２実施形態及び第３実施形態で示したようなスイッチング素子６００が並列接続されるような回路においても同様に本発明の効果を発揮することができる。いずれにしても、少なくとも還流ダイオード１００と半導体スナバ２００とを１チップ化することで、振動現象をさらに抑制し過渡性能を向上する効果と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。   As described above, a plurality of configurations in which the freewheeling diode 100 and the semiconductor snubber 200 are made into one chip have been exemplified. However, in addition to the above examples, the combination of the freewheeling diode 100 and the semiconductor snubber 200 can be changed into one chip. Is of course good. Moreover, in this embodiment, although it illustrated in the case where only the free-wheeling diode 100 corresponding to 1st Embodiment and the semiconductor snubber 200 were connected in parallel, as shown in 2nd Embodiment and 3rd Embodiment. Even in a circuit in which the switching elements 600 are connected in parallel, the effect of the present invention can be exhibited. In any case, at least the freewheeling diode 100 and the semiconductor snubber 200 are integrated into one chip, so that the vibration phenomenon is further suppressed and the transient performance is improved and the conduction performance is improved, and at the same time, it is realized at a small size and at a low cost. can do.

以上、還流ダイオード１００と半導体スナバ２００とを１チップ化した場合の構成を複数例示してきたが、還流ダイオード１００のアノード端子及びカソード端子と接続する各電極が同一主面上にある所謂横型の素子であってももちろん良い。   In the above, a plurality of configurations in which the freewheeling diode 100 and the semiconductor snubber 200 are integrated into one chip have been exemplified. But of course it is good.

（第５実施形態）
本実施形態においては、第２実施形態の図３２に示した回路図において、スイッチング素子６００と半導体スナバ２００が１つのチップ上に形成された場合について例示する。 (Fifth embodiment)
In the present embodiment, the case where the switching element 600 and the semiconductor snubber 200 are formed on one chip in the circuit diagram shown in FIG. 32 of the second embodiment will be exemplified.

図４９は図３３に対応する半導体チップの実装図、図５０は、図３４の実装図に用いられている半導体チップの断面構造図の一例である。つまり、図５０に示す断面構造図においてはスイッチング素子６００と半導体スナバ２００とが形成されている。本実施形態においては、第２実施形態と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。   49 is a mounting diagram of a semiconductor chip corresponding to FIG. 33, and FIG. 50 is an example of a cross-sectional structure diagram of the semiconductor chip used in the mounting diagram of FIG. That is, in the cross-sectional structure diagram shown in FIG. 50, the switching element 600 and the semiconductor snubber 200 are formed. In the present embodiment, the description of the same operation as that of the second embodiment is omitted, and different features will be described in detail.

（半導体装置の実装構造）
図４９に示すように、カソード側金属膜４１０上には、半導体スナバ内蔵スイッチング素子９００のチップ裏面に形成されるコレクタ端子４０１側が、還流ダイオード１００のカソード端子と共に、例えば半田やろう材等の接合材料を介して接するように配置されている。そして、半導体スナバ内蔵スイッチング素子９００のスイッチング素子６００側のエミッタ端子３０１側は、還流ダイオード１００のアノード端子と共に、例えばアルミワイヤやアルミリボンなどの金属配線３５０を介して、共にアノード側金属膜３１０に接続された構成となっている。 (Semiconductor device mounting structure)
As shown in FIG. 49, on the cathode side metal film 410, the collector terminal 401 side formed on the chip back surface of the semiconductor snubber built-in switching element 900 is joined together with, for example, solder, brazing material, etc. together with the cathode terminal of the reflux diode 100. It arrange | positions so that it may contact | connect through material. The emitter terminal 301 side of the switching element 600 side of the switching element 900 with a built-in semiconductor snubber is connected to the anode side metal film 310 together with the anode terminal of the freewheeling diode 100 via a metal wiring 350 such as an aluminum wire or an aluminum ribbon. It is a connected configuration.

一方、半導体スナバ内蔵スイッチング素子９００の半導体スナバ２００側においては、アノード端子１３００とカソード端子１４００が半導体スナバ内蔵スイッチング素子９００のチップ表面側に互いに絶縁されるように形成されている。そして、カソード端子１４００は、例えばアルミワイヤやアルミリボンなどの金属配線１１００を介してカソード側金属膜４１０と電気的に接続されており、アノード端子１３００は、例えばアルミワイヤやアルミリボンなどの金属配線３３０を介して、アノード側金属膜３１０に接続された構成となっている。なお、本実施形態においては、半導体スナバ２００側のアノード端子１３００とスイッチング素子６００側のエミッタ端子３０１を別の電極領域として構成し、別々に金属配線を用いてアノード側金属膜３１０と接続しているが、共通の電極を用いて形成してもかまわない。   On the other hand, on the semiconductor snubber 200 side of the semiconductor snubber built-in switching element 900, the anode terminal 1300 and the cathode terminal 1400 are formed on the chip surface side of the semiconductor snubber built-in switching element 900 so as to be insulated from each other. The cathode terminal 1400 is electrically connected to the cathode-side metal film 410 via a metal wiring 1100 such as an aluminum wire or an aluminum ribbon, and the anode terminal 1300 is a metal wiring such as an aluminum wire or an aluminum ribbon. The structure is connected to the anode-side metal film 310 via 330. In the present embodiment, the anode terminal 1300 on the semiconductor snubber 200 side and the emitter terminal 301 on the switching element 600 side are configured as separate electrode regions, and are separately connected to the anode side metal film 310 using metal wiring. However, it may be formed using a common electrode.

（半導体スナバ内蔵スイッチング素子の構造）
また、半導体スナバ内蔵スイッチング素子９００を構成する半導体チップの断面構造を示したのが、図５０に示す断面構造図である。 (Structure of switching element with built-in semiconductor snubber)
FIG. 50 is a cross-sectional structure diagram showing a cross-sectional structure of a semiconductor chip constituting the semiconductor snubber built-in switching element 900.

図５０に示すように、半導体スナバ内蔵スイッチング素子９００は、右側破線の右側に形成されるスイッチング素子６００の部分と、左側破線の左側に形成される半導体スナバ２００の部分で構成されている。   As shown in FIG. 50, the semiconductor snubber built-in switching element 900 includes a switching element 600 formed on the right side of the right broken line and a semiconductor snubber 200 formed on the left side of the left broken line.

まず、スイッチング素子６００の部分は、一般的なＩＧＢＴの構成を示している。シリコンを材料としたＰ＋型の基板領域２１上に、Ｎ型のバッファ領域２２を介して、Ｎ−型のドリフト領域２３が形成された基板材料で構成されている。ドリフト領域２３中の表層部にＰ型のウェル領域２４が、さらにウェル領域２４中の表層部にＮ＋型エミッタ領域２５が形成されている。そして、ドリフト領域２３、ウェル領域２４及びエミッタ領域２５の表層部に接するように、シリコン酸化膜からなるゲート絶縁膜２６を介して、Ｎ型の多結晶シリコンからなるゲート電極２７が配設されている。さらに、エミッタ領域２５並びにウェル領域２４に接するように、アルミ材料からなるエミッタ電極２８が形成されている。また、基板領域２１にオーミック接続するようにコレクタ電極３０が形成されている。このように、本説明で用いるＩＧＢＴはゲート電極２７が半導体基体に対して平面上に形成されている所謂プレーナ型をしている。 First, the portion of the switching element 600 shows a general IGBT configuration. It is made of a substrate material in which an N − type drift region 23 is formed on a P + type substrate region 21 made of silicon via an N type buffer region 22. A P-type well region 24 is formed in the surface layer portion in the drift region 23, and an N + -type emitter region 25 is formed in the surface layer portion in the well region 24. Then, a gate electrode 27 made of N-type polycrystalline silicon is disposed through a gate insulating film 26 made of a silicon oxide film so as to be in contact with the surface layer portions of the drift region 23, the well region 24 and the emitter region 25. Yes. Further, an emitter electrode 28 made of an aluminum material is formed in contact with the emitter region 25 and the well region 24. A collector electrode 30 is formed so as to be in ohmic contact with the substrate region 21. As described above, the IGBT used in this description has a so-called planar type in which the gate electrode 27 is formed on a plane with respect to the semiconductor substrate.

さらに、図５０においては、ドリフト領域２３もしくはウェル領域２４の表層部に接するように、シリコン酸化膜からなるフィールド絶縁膜３１が形成されている。フィールド絶縁膜３１は、スイッチング素子６００を半導体チップとして製造する際に、チップ外周部のＰＮ接合部における電界集中を緩和するために、一般的に用いられる構造である。本実施形態においては、図５０に一例としてフィールド絶縁膜３１の端部の形状として、表面電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていてももちろん良い。また、フィールド絶縁膜３１が形成される外周端部の構成として、ウェル領域２４の外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。   Further, in FIG. 50, a field insulating film 31 made of a silicon oxide film is formed so as to be in contact with the surface layer portion of the drift region 23 or the well region 24. The field insulating film 31 is a structure that is generally used in order to alleviate electric field concentration at the PN junction on the outer periphery of the chip when the switching element 600 is manufactured as a semiconductor chip. In the present embodiment, as an example of the shape of the end portion of the field insulating film 31, FIG. 50 shows a case where the portion in contact with the surface electrode is a right angle, but the end portion may of course have an acute angle shape. Further, as a configuration of the outer peripheral end where the field insulating film 31 is formed, one or a plurality of guard rings may be formed so as to surround the outer periphery of the well region 24.

次に、図５０中の左側破線の左側に形成される半導体スナバ２００の部分について構成を説明する。   Next, the configuration of the semiconductor snubber 200 formed on the left side of the left broken line in FIG. 50 will be described.

上記スイッチング素子６００の外周端部の電界緩和に用いられているフィールド絶縁膜３１の所定領域上に第１電極１００６が形成され、第１電極１００６は、図４９で示したように、スイッチング素子６００のエミッタ端子３０１と同電位となっている。さらに、第１電極１００６とは離れた部分に、第１電極１００６とは絶縁された第２電極１００７が形成されている。第２電極１００７は、図４９で示したように、スイッチング素子６００のコレクタ端子４０１と同電位となっている。さらに、ドリフト領域２３の表層部に、ドリフト領域２３とは反対導電型のＰ型の反対導電型領域１００８が形成されている。つまり、反対導電型領域１００８は第２電極１００７と、さらには、フィールド絶縁膜３１を介して、第１電極１００６と接するように形成されている。このように、図５０では、半導体スナバ２００が第１実施形態の図２５で説明した構成を適用している。   A first electrode 1006 is formed on a predetermined region of the field insulating film 31 used for electric field relaxation at the outer peripheral edge of the switching element 600, and the first electrode 1006 is formed as shown in FIG. The emitter terminal 301 is at the same potential. Further, a second electrode 1007 that is insulated from the first electrode 1006 is formed in a portion away from the first electrode 1006. The second electrode 1007 has the same potential as the collector terminal 401 of the switching element 600 as shown in FIG. Further, a P type opposite conductivity type region 1008 having a conductivity type opposite to that of the drift region 23 is formed in the surface layer portion of the drift region 23. That is, the opposite conductivity type region 1008 is formed so as to be in contact with the first electrode 1006 through the second electrode 1007 and further through the field insulating film 31. As described above, in FIG. 50, the semiconductor snubber 200 applies the configuration described in FIG. 25 of the first embodiment.

すなわち、本実施形態における半導体スナバ２００においては、抵抗２２０は反対導電型領域１００８で形成される。これは、コレクタ端子４０１がコレクタ電極３０と第２電極１００７で構成されているが、逆回復時にはコレクタ電極３０と第１電極１００６との間には少なくとも逆接続のＰＮ接合を有するため、コレクタ電極３０と第１電極１００６との間では電流が流れないためである。   That is, in the semiconductor snubber 200 in this embodiment, the resistor 220 is formed of the opposite conductivity type region 1008. This is because the collector terminal 401 is composed of the collector electrode 30 and the second electrode 1007, but at the time of reverse recovery, the collector electrode 30 has at least a reversely connected PN junction between the collector electrode 30 and the first electrode 1006. This is because no current flows between the electrode 30 and the first electrode 1006.

また、抵抗２２０の抵抗値Ｒの大きさは、第１電極１００６と第２電極１００７との距離を所定距離とし、かつ、反対導電型領域１００８を所定の厚みとすることで、容易に設定することができる。これは、半導体スナバ２００部の第１電極１００６と第２電極１００７を同一主面上に形成する構造ならではの効果である。半導体スナバ内蔵スイッチング素子９００においては、電力変換装置としての性能を向上、つまり、スイッチング素子６００側の性能を向上するために、基板領域２１は低抵抗で、かつ、バッファ領域２２及びドリフト領域２３は耐圧を保持しつつ可能な限り低抵抗であることが要求される。そのため、同一の基板上に半導体スナバ２００の領域を形成する場合、半導体基体の不純物濃度が簡単には変えられないため、最適な抵抗２２０の抵抗値Ｒを実現するには元々自由度が小さかった。しかしながら、本実施形態においては、第１実施形態でも説明したように、第１電極１００６と第２電極１００７との距離を変えられるのと同時に、電流導通路の厚みや幅を自由に変えることができる。つまり、簡単な製造プロセスで、容易に半導体スナバ２００を１チップ上に形成できる。さらに本実施形態においては、半導体基板を抵抗として使用することもでき、振動現象で生じる熱エネルギーを半導体基板を通して放熱できるため、抵抗部分の高密度化が可能となる。   The resistance value R of the resistor 220 is easily set by setting the distance between the first electrode 1006 and the second electrode 1007 to a predetermined distance and setting the opposite conductivity type region 1008 to a predetermined thickness. be able to. This is an effect unique to a structure in which the first electrode 1006 and the second electrode 1007 of the semiconductor snubber 200 part are formed on the same main surface. In the semiconductor snubber built-in switching element 900, in order to improve the performance as a power conversion device, that is, to improve the performance on the switching element 600 side, the substrate region 21 has a low resistance, and the buffer region 22 and the drift region 23 are The resistance is required to be as low as possible while maintaining the withstand voltage. Therefore, when the region of the semiconductor snubber 200 is formed on the same substrate, since the impurity concentration of the semiconductor substrate cannot be easily changed, the degree of freedom is originally small for realizing the optimum resistance value R of the resistor 220. . However, in this embodiment, as described in the first embodiment, the distance between the first electrode 1006 and the second electrode 1007 can be changed, and at the same time, the thickness and width of the current conduction path can be freely changed. it can. That is, the semiconductor snubber 200 can be easily formed on one chip by a simple manufacturing process. Furthermore, in this embodiment, the semiconductor substrate can also be used as a resistor, and the heat energy generated by the vibration phenomenon can be radiated through the semiconductor substrate, so that the resistance portion can be densified.

また、半導体スナバ２００におけるキャパシタ２１０はフィールド絶縁膜３１によって形成される。フィールド絶縁膜３１は、必要な耐圧並びに必要なキャパシタ２１０の容量Ｃの大きさに応じて、厚みや面積を決めることができる。耐圧については、半導体スナバ２００の機能としてだけではなく、スイッチング素子６００の電界緩和という機能を満たすためのフィールド絶縁膜３１の破壊防止のため、スイッチング素子６００の耐圧よりも高いことが望ましい。また、キャパシタ２１０の容量Ｃについては、同一チップ上のスイッチング素子６００とともに並列に接続される還流ダイオード１００がそれぞれ遮断状態時（高電圧印加時）に充電される空乏容量に対して、１００分の１程度から１００倍ぐらいの範囲で選ぶことができるが、十分なスナバ機能を発揮し、かつ損失の増加を極力抑え、必要となるチップ面積を考慮すると、第２実施形態で示した計算結果と同様に、概ね１０分の１程度から１０倍程度の範囲が望ましい。   The capacitor 210 in the semiconductor snubber 200 is formed by the field insulating film 31. The thickness and area of the field insulating film 31 can be determined according to the required breakdown voltage and the required capacitance C of the capacitor 210. The withstand voltage is desirably higher than the withstand voltage of the switching element 600 not only as a function of the semiconductor snubber 200 but also for preventing breakdown of the field insulating film 31 for satisfying the electric field relaxation function of the switching element 600. The capacitance C of the capacitor 210 is 100 minutes with respect to the depletion capacitance that is charged when the free-wheeling diode 100 connected in parallel with the switching element 600 on the same chip is cut off (when a high voltage is applied). Although it can be selected within the range of about 1 to about 100 times, the calculation result shown in the second embodiment is obtained when the sufficient snubber function is exhibited, the increase in loss is suppressed as much as possible, and the necessary chip area is considered. Similarly, a range of about 1/10 to about 10 times is desirable.

本実施形態においては、スイッチング素子６００の耐圧よりも高くなるように、厚みは１μｍとし、キャパシタ２１０の容量Ｃがスイッチング素子６００と還流ダイオード１００の遮断状態時に形成される空乏容量の和と同程度としたものを用いた場合で説明する。なお、フィールド絶縁膜３１は、シリコン酸化膜以外の材料でも、所定の耐圧を有し、かつ電界緩和機能とキャパシタ２１０として機能する誘電材料であればどのような材料でも良い。   In the present embodiment, the thickness is set to 1 μm so as to be higher than the breakdown voltage of the switching element 600, and the capacitance C of the capacitor 210 is approximately the same as the sum of the depletion capacitance formed when the switching element 600 and the free-wheeling diode 100 are cut off. This will be described in the case of using the above. The field insulating film 31 may be any material other than a silicon oxide film as long as it has a predetermined breakdown voltage and functions as an electric field relaxation function and a capacitor 210.

また、反対導電型領域１００８で形成される抵抗２２０の抵抗値Ｒの大きさとしては、効果的にスナバ機能を発揮する一般的な設計式Ｃ＝１／（２πｆＲ）を満たすように設定するのが望ましい。   Also, the magnitude of the resistance value R of the resistor 220 formed in the opposite conductivity type region 1008 is set so as to satisfy a general design formula C = 1 / (2πfR) that effectively exhibits a snubber function. Is desirable.

このように、１チップにスイッチング素子６００と半導体スナバ２００が形成された場合にも、第１実施形態で説明した動作及び効果を得ることができる。   As described above, even when the switching element 600 and the semiconductor snubber 200 are formed on one chip, the operations and effects described in the first embodiment can be obtained.

さらに、本実施形態においては、スイッチング素子６００と半導体スナバ２００が支持基体としての基板領域２１及びバッファ領域２２及びドリフト領域２３を共用し、かつ、電極材としてエミッタ電極２８を共用している。さらに、スイッチング素子６００の電界緩和機能として働くフィールド絶縁膜３１もキャパシタ２１０の機能として共用することができる。さらに、反対導電型領域１００８をウェル領域２４と同じ導電型・不純物密度として共用して作成が可能である。つまり、これらの部分については、同一プロセスで形成することができるため、製造プロセスを簡易化することができる。また、１チップ化することによって、実装面積（敷地面積）を減らすことができるため、半導体パッケージを小型化することができる。また、スイッチング素子６００のエミッタ電極２８と半導体スナバ２００のアノード側電極を共通化した場合、第２実施形態では金属配線３５０、３３０で接続されていたのに比べて、配線等に生じる寄生インダクタンスをさらに低減することができるため、並列接続している還流ダイオード１００の逆回復時における振動現象をさらに低減することができる。さらに、本実施形態を例えば図３５に示すようなインバータ回路に用いた場合には、スイッチング素子６００と半導体スナバ２００とを１チップ化した新たな効果を生むことができる。すなわち、第２実施形態から第３実施形態を通して説明してきたように、還流ダイオード１００が逆回復動作をする場合においては、半導体スナバ２００は振動現象を緩和するべく、還流ダイオード１００、スイッチング素子６００の空乏容量並びに半導体スナバ２００のキャパシタ容量Ｃに起因して発生する過渡電流を消費し抵抗２２０で発熱する。一方、還流ダイオード１００が逆回復動作をする場合においては、それに並列接続されているスイッチング素子６００は導通状態にないため、ほとんど発熱していない。このことから、１チップ化することによって、逆回復時に半導体スナバ２００の部分が発熱している際にはスイッチング素子６００の部分は遮断状態にあり発熱していないため、チップ全体としての温度上昇は別チップの場合と比べて低く抑えることができる。つまり、１チップ化することによって、半導体スナバ２００の高集積化が期待できる。   Further, in the present embodiment, the switching element 600 and the semiconductor snubber 200 share the substrate region 21, the buffer region 22, and the drift region 23 as the support base, and also share the emitter electrode 28 as the electrode material. Further, the field insulating film 31 serving as the electric field relaxation function of the switching element 600 can also be shared as the function of the capacitor 210. Further, the opposite conductivity type region 1008 can be formed by sharing the same conductivity type and impurity density as the well region 24. That is, since these portions can be formed by the same process, the manufacturing process can be simplified. In addition, since the mounting area (site area) can be reduced by using one chip, the semiconductor package can be reduced in size. Further, when the emitter electrode 28 of the switching element 600 and the anode side electrode of the semiconductor snubber 200 are made common, the parasitic inductance generated in the wiring or the like is reduced compared to the case where the metal wiring 350 and 330 is connected in the second embodiment. Since it can further reduce, the vibration phenomenon at the time of reverse recovery of the free-wheeling diode 100 connected in parallel can be further reduced. Furthermore, when this embodiment is used for an inverter circuit as shown in FIG. 35, for example, a new effect can be produced in which the switching element 600 and the semiconductor snubber 200 are integrated into one chip. In other words, as described above from the second embodiment to the third embodiment, when the freewheeling diode 100 performs a reverse recovery operation, the semiconductor snubber 200 is configured to reduce the oscillation phenomenon. A transient current generated due to the depletion capacity and the capacitor capacity C of the semiconductor snubber 200 is consumed, and the resistor 220 generates heat. On the other hand, when the freewheeling diode 100 performs a reverse recovery operation, the switching element 600 connected in parallel thereto is not in a conductive state and therefore hardly generates heat. From this, by making one chip, when the portion of the semiconductor snubber 200 is generating heat during reverse recovery, the portion of the switching element 600 is in a cut-off state and is not generating heat. Compared to the case of another chip, it can be kept low. That is, by integrating into one chip, high integration of the semiconductor snubber 200 can be expected.

以上のように、本実施形態では、振動現象をさらに抑制し過渡性能を向上する効果と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。   As described above, in the present embodiment, both the effect of further suppressing the vibration phenomenon and improving the transient performance and the conduction performance can be improved, and at the same time, it can be realized in a small size and at a low cost.

また、図５０の場合においても、第１実施形態の図２６〜図２８で説明したように、紙面奥行き方向の領域において、反対導電型領域１００８が横方向にストライプ状に形成されていても良いし、図２１に示すようにＮ型の拡散領域を形成し、反対導電型領域１００８の電流導通路の厚みを一部狭める構成となっていても良い。   Also in the case of FIG. 50, as described with reference to FIGS. 26 to 28 of the first embodiment, the opposite conductivity type region 1008 may be formed in a stripe shape in the lateral direction in the region in the depth direction of the drawing. However, as shown in FIG. 21, an N-type diffusion region may be formed, and the thickness of the current conduction path of the opposite conductivity type region 1008 may be partially reduced.

いずれの構成においても、スイッチング素子６００の性能を最大限発揮しつつ、簡単な製造プロセスで同１チップ上に半導体スナバ２００を形成することができる。   In any configuration, the semiconductor snubber 200 can be formed on the same chip by a simple manufacturing process while maximizing the performance of the switching element 600.

以上、図４９、図５０ではスイッチング素子６００がＩＧＢＴの場合を説明してきたが、第２実施形態および第３実施形態で説明したさまざまなスイッチング素子６００と１チップ化した場合でも同様に容易に実現することができる。図５１〜図５３はその一例である。   As described above, FIGS. 49 and 50 have described the case where the switching element 600 is an IGBT. However, even when the switching elements 600 described in the second embodiment and the third embodiment are combined into one chip, it can be easily realized. can do. FIGS. 51 to 53 are examples thereof.

図５１は、図５０のスイッチング素子６００としてＩＧＢＴを用いる代わりに、ＭＯＳＦＥＴを用いた場合を示している。なお、図５１のＭＯＳＦＥＴは、炭化珪素半導体基体からなる場合を示している。Ｎ＋型である基板領域５１上にＮ−型のドリフト領域５２が形成された基板材料を用いており、ドリフト領域５２中の表層部にＰ型のウェル領域５３が、さらにウェル領域５３中の表層部にＮ＋型ソース領域５４が形成されている。そして、ドリフト領域５２、ウェル領域５３及びソース領域５４の表層部に接するように、シリコン酸化膜からなるゲート絶縁膜５５を介して、Ｎ型の多結晶シリコンからなるゲート電極５６が配設されている。さらに、ソース領域５４並びにウェル領域５３に接するようにソース電極５７が形成され、基板領域５１にオーミック接続するようにドレイン電極５９が形成されている。 FIG. 51 shows a case where a MOSFET is used instead of the IGBT as the switching element 600 of FIG. 51 shows a case where the MOSFET of FIG. 51 is made of a silicon carbide semiconductor substrate. A substrate material in which an N − type drift region 52 is formed on an N + type substrate region 51 is used, and a P type well region 53 is formed on the surface layer portion of the drift region 52. An N + type source region 54 is formed in the surface layer portion. A gate electrode 56 made of N-type polycrystalline silicon is disposed through a gate insulating film 55 made of a silicon oxide film so as to be in contact with the surface layer portions of the drift region 52, the well region 53, and the source region 54. Yes. Further, a source electrode 57 is formed so as to be in contact with the source region 54 and the well region 53, and a drain electrode 59 is formed so as to be in ohmic contact with the substrate region 51.

さらに、図５１においては、ドリフト領域５２もしくはウェル領域５３の表層部に接するように、シリコン酸化膜からなるフィールド絶縁膜３１が形成されている。フィールド絶縁膜３１は、スイッチング素子６００を半導体チップとして製造する際に、チップ外周部のＰＮ接合部における電界集中を緩和するために、一般的に用いられる構造である。本実施形態においては、図５１に一例としてフィールド絶縁膜３１の端部の形状として、表面電極と接する部分が直角の場合を示しているが、端部が鋭角形状になっていてももちろん良い。また、フィールド絶縁膜３１が形成される外周端部の構成として、ウェル領域５３の外周を囲むように、１本もしくは複数のガードリングが形成されていても良い。   Further, in FIG. 51, field insulating film 31 made of a silicon oxide film is formed so as to be in contact with the surface layer portion of drift region 52 or well region 53. The field insulating film 31 is a structure that is generally used in order to alleviate electric field concentration at the PN junction on the outer periphery of the chip when the switching element 600 is manufactured as a semiconductor chip. In the present embodiment, as an example of the shape of the end portion of the field insulating film 31, FIG. 51 shows a case where the portion in contact with the surface electrode is a right angle, but the end portion may of course have an acute angle shape. Further, as a configuration of the outer peripheral end where the field insulating film 31 is formed, one or a plurality of guard rings may be formed so as to surround the outer periphery of the well region 53.

次に、図５１中の左側破線の左側に形成される半導体スナバ２００の部分について構成を説明する。上記スイッチング素子６００の外周端部の電界緩和に用いられているフィールド絶縁膜３１の所定領域上に、第１電極１００６が形成され、第１電極１００６はスイッチング素子６００のソース端子３０２と同電位となっている。さらに、第１電極１００６とは離れた部分に、第１電極１００６とは絶縁された第２電極１００７が形成されている。第２電極１００７は、スイッチング素子６００のドレイン端子４０２と同電位となっている。   Next, the configuration of the semiconductor snubber 200 formed on the left side of the left broken line in FIG. 51 will be described. A first electrode 1006 is formed on a predetermined region of the field insulating film 31 used for electric field relaxation at the outer peripheral edge of the switching element 600, and the first electrode 1006 has the same potential as the source terminal 302 of the switching element 600. It has become. Further, a second electrode 1007 that is insulated from the first electrode 1006 is formed in a portion away from the first electrode 1006. The second electrode 1007 has the same potential as the drain terminal 402 of the switching element 600.

さらに、ドリフト領域５２の表層部に、ドリフト領域５２とは反対導電型のＰ型の反対導電型領域１００８が形成されている。つまり、反対導電型領域１００８は、第２電極１００７と、さらには、フィールド絶縁膜３１を介して、第１電極１００６と接するように形成されている。このように、図５０では、半導体スナバ２００が第１実施形態の図２５で説明した構成を適用している。   Further, a P type opposite conductivity type region 1008 having a conductivity type opposite to that of the drift region 52 is formed in the surface layer portion of the drift region 52. That is, the opposite conductivity type region 1008 is formed so as to be in contact with the first electrode 1006 through the second electrode 1007 and further through the field insulating film 31. As described above, in FIG. 50, the semiconductor snubber 200 applies the configuration described in FIG. 25 of the first embodiment.

本実施形態においても、抵抗２２０は反対導電型領域１００８で形成され、キャパシタ２１０はフィールド絶縁膜３１で形成される。   Also in this embodiment, the resistor 220 is formed of the opposite conductivity type region 1008, and the capacitor 210 is formed of the field insulating film 31.

図５１の動作については、第３実施形態で説明した固有の効果と、図５０を用いて説明した本実施形態で説明した１チップ化した際の効果を実現することができる。   With respect to the operation of FIG. 51, it is possible to realize the unique effect described in the third embodiment and the effect of the single chip described in the present embodiment described with reference to FIG.

他にも、図５２で示すようなヘテロ接合部を絶縁ゲート電極で駆動するトランジスタや図５３で示すようなＪＦＥＴと１チップ化することもでき、図５１で説明した効果を同様に得ることができる。   In addition, a heterojunction portion as shown in FIG. 52 can be integrated into one chip with a transistor driven with an insulated gate electrode or a JFET as shown in FIG. 53, and the same effect as described in FIG. 51 can be obtained similarly. it can.

図５２は図５０のスイッチング素子６００としてＩＧＢＴを用いる代わりに、図３９で示したヘテロ接合部を絶縁ゲート電極で駆動するトランジスタを用いた場合を示している。   FIG. 52 shows a case where a transistor for driving the heterojunction portion shown in FIG. 39 with an insulated gate electrode is used instead of the IGBT as the switching element 600 in FIG.

図５２では、炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域６１上にＮ−型のドリフト領域６２が形成され、ドリフト領域６２の基板領域６１との接合面に対向する主面に接するように、Ｎ型の多結晶シリコンからなるヘテロ半導体領域６３が形成されている。そして、ヘテロ半導体領域６３とドリフト領域６２との接合面に共に接するように、シリコン酸化膜から成るゲート絶縁膜６４が形成されている。また、ゲート絶縁膜６４上にはゲート電極６５が、ヘテロ半導体領域６３のドリフト領域６２との接合面に対向する対面にはソース電極６６が、基板領域６１にはドレイン電極６８が接続するように形成されている。また、半導体スナバ２００の部分は図５０と同様であり、同じ効果を得ることができる。 In FIG. 52, an N − type drift region 62 is formed on substrate region 61 of silicon carbide polytype 4H type N + type, and the main surface faces the junction surface of drift region 62 with substrate region 61. A hetero semiconductor region 63 made of N-type polycrystalline silicon is formed so as to be in contact with. A gate insulating film 64 made of a silicon oxide film is formed so as to be in contact with the junction surface between the hetero semiconductor region 63 and the drift region 62 together. The gate electrode 65 is connected to the gate insulating film 64, the source electrode 66 is connected to the opposite surface of the hetero semiconductor region 63 that faces the drift region 62, and the drain electrode 68 is connected to the substrate region 61. Is formed. The semiconductor snubber 200 is the same as that shown in FIG. 50, and the same effect can be obtained.

図５３は図５０のスイッチング素子６００としてＩＧＢＴを用いる代わりに、図４０で示したＪＦＥＴを用いた場合を示している。   FIG. 53 shows a case where the JFET shown in FIG. 40 is used instead of the IGBT as the switching element 600 of FIG.

図５３のＪＦＥＴの部分は、炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板領域７１上にＮ−型のドリフト領域７２が形成され、Ｎ＋型のソース領域７３とＰ型のゲート領域７４が形成されており、ゲート領域７４はゲート電極７５に接続されており、ソース領域７３はソース電極７６に接続されており、基板領域７１はドレイン電極７８に接続されている。また、半導体スナバ２００の部分は図５０と同様であり、反対導電型領域１００８はゲート領域７４と共用して作成することができる。 53, an N − type drift region 72 is formed on a substrate region 71 of silicon carbide polytype 4H type N + type, and an N + type source region 73 and a P type gate are formed. A region 74 is formed, the gate region 74 is connected to the gate electrode 75, the source region 73 is connected to the source electrode 76, and the substrate region 71 is connected to the drain electrode 78. Further, the semiconductor snubber 200 is the same as that in FIG. 50, and the opposite conductivity type region 1008 can be formed in common with the gate region 74.

図５３の動作については、第３実施形態で説明した固有の効果と、本実施形態で説明した１チップ化した際の効果を実現することができる。このような構成することによって、製造工程をさらに簡略化し、低コストで実現することができる。   With respect to the operation of FIG. 53, the unique effect described in the third embodiment and the effect obtained when the chip is formed as described in the present embodiment can be realized. With such a configuration, the manufacturing process can be further simplified and realized at low cost.

さらに、第３実施形態で説明したように、本実施形態においては、スイッチング素子６００をユニポーラ型の還流ダイオードとしても使用ができるため、還流ダイオード１００についても図５２で示した半導体装置１０で共用することができる。すなわち、本実施形態においては、還流ダイオード１００を別チップで形成する以外にも、還流ダイオード１００とスイッチング素子６００と半導体スナバ２００とを１チップ化して、半導体パッケージを小型化することができる。このことにより、配線等に生じる寄生インダクタンスをさらに低減することができるため、半導体スナバ２００による振動現象をさらに低減することができる。また、配線長がより短くなることは、振動電流により配線から発する放射ノイズをさらに低減させる効果もある。また、チップサイズの低減によってコストが低減されると共に、還流ダイオード１００とスイッチング素子６００とのキャパシタ容量の和が小さくなるため、半導体スナバ２００に必要なキャパシタ２１０の容量Ｃも小さくすることができる。つまり、小型且つ低コストで振動現象を抑制することができる。   Furthermore, as described in the third embodiment, in this embodiment, the switching element 600 can be used as a unipolar free-wheeling diode, and thus the free-wheeling diode 100 is also shared by the semiconductor device 10 shown in FIG. be able to. That is, in the present embodiment, in addition to forming the free-wheeling diode 100 as a separate chip, the free-wheeling diode 100, the switching element 600, and the semiconductor snubber 200 can be made into one chip, and the semiconductor package can be downsized. As a result, the parasitic inductance generated in the wiring or the like can be further reduced, so that the vibration phenomenon caused by the semiconductor snubber 200 can be further reduced. Further, the shorter wiring length has an effect of further reducing radiation noise generated from the wiring due to the oscillating current. Further, the cost is reduced by reducing the chip size, and the sum of the capacitor capacities of the freewheeling diode 100 and the switching element 600 is reduced, so that the capacitance C of the capacitor 210 necessary for the semiconductor snubber 200 can also be reduced. That is, the vibration phenomenon can be suppressed with a small size and low cost.

以上、スイッチング素子６００と半導体スナバ２００とを１チップ化する例を説明してきたが、１チップ化する際に、半導体スナバ２００の抵抗２２０の抵抗値Ｒとしては、反対導電型領域１００８以外にも、半導体基体中の基板領域やドリフト領域もしくは半導体基退場に形成された多結晶シリコンなどからなる抵抗領域を用いてもよい。また、半導体スナバ２００のキャパシタ２１０の容量Ｃとしても、シリコン酸化膜からなるフィールド絶縁膜３１以外にも、ＰＮ接合やヘテロ接合などの逆バイアス時に空乏層を形成する構成とし、空乏容量を用いても良い。また、ショットキーバリアダイオードを内蔵するＭＯＳＦＥＴなどのように、スイッチング素子６００中に還流ダイオード１００を内蔵する構成とし、半導体スナバ２００と共に１チップ化してもよい。いずれの構成においても、本発明の特徴である振動現象をさらに抑制し、過渡性能と導通性能をともに向上すると同時に、小型でかつ低コストで実現することができる。   The example in which the switching element 600 and the semiconductor snubber 200 are made into one chip has been described above. However, when the chip is made into one chip, the resistance value R of the resistor 220 of the semiconductor snubber 200 is not limited to the opposite conductivity type region 1008. Alternatively, a resistance region made of polycrystalline silicon or the like formed in the substrate region, drift region, or semiconductor base field in the semiconductor substrate may be used. Also, as the capacitance C of the capacitor 210 of the semiconductor snubber 200, in addition to the field insulating film 31 made of a silicon oxide film, a depletion layer is formed at the time of reverse bias such as a PN junction or a heterojunction, and the depletion capacitance is used. Also good. Further, the free-wheeling diode 100 may be built in the switching element 600, such as a MOSFET containing a Schottky barrier diode, and may be integrated into one chip together with the semiconductor snubber 200. In any configuration, the vibration phenomenon, which is a feature of the present invention, can be further suppressed, and both the transient performance and the conduction performance can be improved.

以上、スイッチング素子６００と半導体スナバ２００とを１チップ化した場合の構成を複数例示してきたが、スイッチング素子６００のエミッタ端子（ソース端子）及びコレクタ端子（ドレイン端子）及びゲート端子（ベース端子）と接続する各電極が同一主面上にある所謂横型の素子であってももちろん良い。   As described above, a plurality of configurations when the switching element 600 and the semiconductor snubber 200 are integrated into one chip have been exemplified. However, the emitter terminal (source terminal), collector terminal (drain terminal), gate terminal (base terminal) of the switching element 600 Of course, a so-called horizontal element in which each electrode to be connected is on the same main surface may be used.

（その他の実施形態）
以上、第１〜第５実施形態を通して、本発明の具体的な構成及び効果を説明してきたが、半導体スナバ２００は、少なくとも還流ダイオード１００と並列接続されていれば、同一実装基板上に実装されていなくても発振現象を低減する効果を得ることができる。 (Other embodiments)
As described above, the specific configuration and effects of the present invention have been described through the first to fifth embodiments. However, the semiconductor snubber 200 is mounted on the same mounting substrate as long as it is connected in parallel with at least the freewheeling diode 100. Even if not, the effect of reducing the oscillation phenomenon can be obtained.

また、全ての実施形態において、還流ダイオード１００、スイッチング素子６００、半導体スナバ２００の材料として、シリコン材料、炭化珪素材料などを一例として説明してきたが、振動現象の低減効果が得られれば、基板材料はシリコンゲルマン、窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。また、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。また、スイッチング素子６００および還流ダイオード１００のドリフト領域としてＮ型の場合で説明してきたが、Ｐ型で構成されていてももちろん良い。   Moreover, in all the embodiments, the materials of the free wheel diode 100, the switching element 600, and the semiconductor snubber 200 have been described using silicon materials, silicon carbide materials, and the like as examples. May be other semiconductor materials such as silicon germane, gallium nitride, and diamond. Moreover, although 4H type was demonstrated as a polytype of silicon carbide, other polytypes, such as 6H and 3C, may be sufficient. In addition, although the case where the drift region of the switching element 600 and the return diode 100 is an N type has been described, it may of course be a P type.

また、本発明の半導体装置１０を適用可能な電力変換装置として、ＤＣ／ＤＣコンバータや３相交流インバータなどを一例として説明してきたが、図３６に示すような一般にＨブリッジなどと呼ばれる電力変換装置に用いても良い。いずれにしても、直流電圧を交流電圧に変換するインバータや、交流電圧を直流電圧に変換する整流器や、直流電圧を電圧を変えて出力するＤＣ／ＤＣコンバータなどのように、あらゆるタイプの電力変換装置に適用することができる。そして、本発明の構成を用いる電力変換装置であれば、大電流領域及びゼロ電領域のいずれの領域においても、さらには、低温および高温時のいずれにおいても、振動現象を低減することができる。このため、導通損失及び過渡損失を低減し高密度化ができると共に、振動現象が低減し安定的に動作させることができるので、装置の基本性能を両立して向上させることができる。   Further, as a power conversion device to which the semiconductor device 10 of the present invention can be applied, a DC / DC converter, a three-phase AC inverter, and the like have been described as an example. However, a power conversion device generally called an H bridge as shown in FIG. You may use for. In any case, all types of power conversion such as inverters that convert DC voltage to AC voltage, rectifiers that convert AC voltage to DC voltage, and DC / DC converters that output DC voltage by changing the voltage, etc. It can be applied to the device. And if it is a power converter device using the structure of this invention, in any area | region of a large electric current area | region and a zero electric power area | region, and also in any of low temperature and high temperature, a vibration phenomenon can be reduced. For this reason, the conduction loss and the transient loss can be reduced and the density can be increased, and the vibration phenomenon can be reduced and the operation can be stably performed, so that the basic performance of the apparatus can be improved at the same time.

さらに、本発明の構成においては、図３５で示す３相交流インバータや図３６で示すＨブリッジなどの半導体スナバ２００が直列に接続される回路構成を有するような電力変換装置に適用する場合、新たな効果を得ることができる。   Furthermore, in the configuration of the present invention, when applied to a power converter having a circuit configuration in which a semiconductor snubber 200 such as a three-phase AC inverter shown in FIG. 35 or an H bridge shown in FIG. Effects can be obtained.

図５４は、図３５もしくは図３６で示す電力変換装置の回路図の１相分を抜き出した回路図である。図５４は、還流ダイオード１００とスイッチング素子６００と半導体スナバ２００が並列に接続された半導体装置１０を直列に接続した回路図である。そして、上アーム側のコレクタ端子、エミッタ端子、ゲート端子をそれぞれ、Ｃ１、Ｅ１、Ｇ１とし、下アーム側のコレクタ端子、エミッタ端子、ゲート端子をそれぞれ、Ｃ２、Ｅ２、Ｇ２とする。上アームのエミッタ端子Ｅ１と下アームのコレクタ端子Ｃ２は接続されており、一般にモータ等の負荷に接続されている。この図５４の構成を、半導体パッケージ構造として例示したのが、図５５となる。上アーム及び下アームに還流ダイオード１００とスイッチング素子６００がそれぞれ１チップずつ実装されており、各電極は図５４に対応するＣ１、Ｅ１（Ｃ２）、Ｇ１、Ｅ２、Ｇ２にそれぞれ接続されている。さらに、本実施形態においては、上アーム及び下アームにそれぞれ接続されている半導体スナバ２００を１チップで形成した上下アーム一体半導体スナバ２０００を用いた場合を示している。なお図５５中においては、上下アーム一体半導体スナバ２０００の配置場所が、独立した電極膜１２００上に形成しているが、上下アーム一体半導体スナバ２０００のチップの裏面には電気的な接続がされていないので、どの部分に実装されていてもよい。図５５に示す上下アーム一体半導体スナバ２０００の具体的な断面構造を示したのが図５６である。図５６に示すように、基板領域１１上にシリコン酸化膜などからなる誘電領域１２が形成されており、誘電領域１２に接するように、上アーム第２電極１０１０と上アーム第１電極１０１１と下アーム第２電極１０１２と下アーム第１電極１０１３がそれぞれ形成されている。つまり、本実施形態においては、第１実施形態で説明した図１９の半導体スナバ２００が二個分形成されている構成となっている。そして、図５５の回路に示すように、上アーム第２電極１０１０はＣ１端子に、上アーム第１電極１０１１と下アーム第２電極１０１２は、Ｅ１（Ｃ２）端子に、下アーム第１電極１０１３はＥ２端子に金属配線等でそれぞれ接続されている。   FIG. 54 is a circuit diagram in which one phase of the circuit diagram of the power conversion device shown in FIG. 35 or 36 is extracted. FIG. 54 is a circuit diagram in which the semiconductor device 10 in which the reflux diode 100, the switching element 600, and the semiconductor snubber 200 are connected in parallel is connected in series. Then, the collector terminal, emitter terminal, and gate terminal on the upper arm side are C1, E1, and G1, respectively, and the collector terminal, emitter terminal, and gate terminal on the lower arm side are C2, E2, and G2, respectively. The emitter terminal E1 of the upper arm and the collector terminal C2 of the lower arm are connected, and are generally connected to a load such as a motor. FIG. 55 illustrates the configuration of FIG. 54 as a semiconductor package structure. Each of the return diode 100 and the switching element 600 is mounted on the upper arm and the lower arm, and each electrode is connected to C1, E1 (C2), G1, E2, and G2 corresponding to FIG. Furthermore, in this embodiment, the case where the upper and lower arm integrated semiconductor snubber 2000 in which the semiconductor snubber 200 connected to each of the upper arm and the lower arm is formed by one chip is shown. In FIG. 55, the arrangement position of the upper and lower arm integrated semiconductor snubber 2000 is formed on the independent electrode film 1200, but the back surface of the chip of the upper and lower arm integrated semiconductor snubber 2000 is electrically connected. Since it is not, it may be installed in any part. FIG. 56 shows a specific cross-sectional structure of the upper and lower arm integrated semiconductor snubber 2000 shown in FIG. As shown in FIG. 56, a dielectric region 12 made of a silicon oxide film or the like is formed on the substrate region 11, and the upper arm second electrode 1010, the upper arm first electrode 1011 and the lower arm are in contact with the dielectric region 12. An arm second electrode 1012 and a lower arm first electrode 1013 are respectively formed. That is, in the present embodiment, two semiconductor snubbers 200 of FIG. 19 described in the first embodiment are formed. As shown in the circuit of FIG. 55, the upper arm second electrode 1010 is connected to the C1 terminal, the upper arm first electrode 1011 and the lower arm second electrode 1012 are connected to the E1 (C2) terminal, and the lower arm first electrode 1013 is connected. Are respectively connected to the E2 terminal by metal wiring or the like.

このように、本実施形態においては、上アーム及び下アームにそれぞれ別チップで形成されていた半導体スナバ２００を１チップに一体化することで、基板領域１１及び誘電領域１２を共用することができると共に、４つの電極を同一プロセスで形成することができる。また、本実施形態においては、誘電領域１２の厚みを所望の耐圧の半分程度が得られる厚みにすることで、各Ｃ１端子とＥ１端子間、Ｃ２端子とＥ２端子間、そしてＣ１端子とＥ２端子間のいずれにおいても、所定の誘電容量を確保しつつ、所望の耐圧を得ることができる。このように、本実施形態にすることで、チップサイズを小型化し、製造プロセスを簡略化することができる。また、図５７に示すように、Ｅ１（Ｃ２）端子に接続され同一の電位となる上アーム第１電極１０１１と下アーム第２電極１０１２を中間電極１０１４として１つの電極として形成した場合、中間電極１０１４直下に形成される誘電領域１２の面積を少なくとも２倍以上にすることができるため、誘電容量を２倍以上に集積化することが可能となる。この作用は、上アームと下アームを１チップ化したことで得られる大きな特徴であり、さらなるチップの縮小化に寄与する。   As described above, in the present embodiment, the substrate region 11 and the dielectric region 12 can be shared by integrating the semiconductor snubber 200 formed on the upper arm and the lower arm as separate chips into one chip. At the same time, four electrodes can be formed by the same process. Further, in the present embodiment, the thickness of the dielectric region 12 is set so that about half of the desired breakdown voltage can be obtained, so that each C1 terminal and the E1 terminal, between the C2 terminal and the E2 terminal, and between the C1 terminal and the E2 terminal. In any case, a desired breakdown voltage can be obtained while ensuring a predetermined dielectric capacitance. Thus, by using this embodiment, the chip size can be reduced and the manufacturing process can be simplified. As shown in FIG. 57, when the upper arm first electrode 1011 and the lower arm second electrode 1012 connected to the E1 (C2) terminal and having the same potential are formed as one electrode as the intermediate electrode 1014, the intermediate electrode Since the area of the dielectric region 12 formed immediately below 1014 can be at least doubled, the dielectric capacitance can be integrated twice or more. This action is a significant feature obtained by integrating the upper arm and the lower arm into one chip, and contributes to further chip size reduction.

以上、図５５〜図５７を用いて、上下アームに形成された半導体スナバ２００を１チップ化する場合について説明してきたが、還流ダイオード１００及びスイッチング素子６００を各電極が同一主面に形成する所謂横型素子として形成した場合、図５８に示すように、上下アーム全てのチップを１チップ内に形成することができる。このようにすることで、トータルのチップサイズを縮小化することができるとともに、第２実施形態で説明したように、上下アームの各素子は、全てが同時には動作しないため、半導体基体からの放熱体積が増える分、放熱効率が向上し、さらにチップサイズを低減することができる。また、図５９に示すように、図３５で示した３相交流インバータを構成する半導体装置１０全てのチップを１チップ化した場合を示している。このようにすることで、さらにチップサイズを縮小化でき、パッケージ実装も含めて製造工程が容易になる。３相交流回路においても、３相全てが同時に最大発熱にならないように電流が分散するため、１チップ化したことによる放熱効率についても向上する。   As described above, the case where the semiconductor snubber 200 formed on the upper and lower arms is made into one chip has been described with reference to FIGS. 55 to 57. However, the so-called free-wheeling diode 100 and the switching element 600 are formed on the same main surface. When formed as a horizontal element, as shown in FIG. 58, the chips of all the upper and lower arms can be formed in one chip. In this way, the total chip size can be reduced and, as described in the second embodiment, all the elements of the upper and lower arms do not operate simultaneously, so that heat is radiated from the semiconductor substrate. As the volume increases, the heat dissipation efficiency is improved, and the chip size can be further reduced. Further, as shown in FIG. 59, the case where all the chips of the semiconductor device 10 constituting the three-phase AC inverter shown in FIG. 35 are integrated into one chip is shown. In this way, the chip size can be further reduced, and the manufacturing process including package mounting becomes easy. Also in the three-phase AC circuit, the current is dispersed so that all three phases do not generate heat at the same time, so that the heat dissipation efficiency due to the integration into one chip is also improved.

以上、本実施形態で示したように、半導体スナバ２００の第１電極と第２電極の少なくとも一部を、支持基材となる基板領域１の同一主面側に形成することで、還流ダイオード１００もしくはスイッチング素子６００もしくは、半導体スナバ２００同士との一体化が容易にできるため、チップサイズを低減し、容易な製造プロセスで形成することができる。このようにすることで、半導体装置１０そのものだけでなく電力変換装置としても、小型化・低コスト化が可能となる。   As described above, as shown in the present embodiment, by forming at least a part of the first electrode and the second electrode of the semiconductor snubber 200 on the same main surface side of the substrate region 1 serving as a support base material, the free-wheeling diode 100 is formed. Alternatively, since the switching element 600 or the semiconductor snubber 200 can be easily integrated with each other, the chip size can be reduced and the manufacturing process can be simplified. By doing so, not only the semiconductor device 10 itself but also the power conversion device can be reduced in size and cost.

以上、実施形態を用いて本発明を詳細に説明したが、本発明は本明細書中に説明した実施形態に限定されるものではない。本発明の範囲は、特許請求の範囲の記載及び特許請求の範囲の記載と均等の範囲により決定されるものである。   As mentioned above, although this invention was demonstrated in detail using embodiment, this invention is not limited to embodiment described in this specification. The scope of the present invention is determined by the description of the scope of claims and the scope equivalent to the description of the scope of claims.

１ 基板領域
２ ドリフト領域
３ 表面電極
４ 裏面電極
５ フィールド絶縁膜
７ 電界緩和領域
１０ 半導体装置
１１ 基板領域
１２ 誘電領域
１３ 第１電極
１４ 第２電極
１５ 反対導電型領域
１６ 低抵抗基板領域
１７ 抵抗領域
１８ 絶縁基板
１９ 抵抗領域
２１ 基板領域
２２ バッファ領域
２３ ドリフト領域
２４ ウェル領域
２５ エミッタ領域
２６ ゲート絶縁膜
２７ ゲート電極
２８ エミッタ電極
２９ 層間絶縁膜
３０ コレクタ電極
３１ フィールド絶縁膜
４１ 基板領域
４２ ドリフト領域
４３ ヘテロ半導体領域
４４ 表面電極
４５ 裏面電極
４６ フィールド絶縁膜
５１ 基板領域
５２ ドリフト領域
５３ ウェル領域
５４ ソース領域
５５ ゲート絶縁膜
５６ ゲート電極
５７ ソース電極
５８ 層間絶縁膜
５９ ドレイン電極
６１ 基板領域
６２ ドリフト領域
６３ ヘテロ半導体領域
６４ ゲート絶縁膜
６５ ゲート電極
６６ ソース電極
６７ 層間絶縁膜
６８ ドレイン電極
７１ 基板領域
７２ ドリフト領域
７３ ソース領域
７４ ゲート領域
７５ ゲート電極
７６ ソース電極
７８ ドレイン電極
８１ 基板領域
８２ ドリフト領域
８３ 反対導電型領域
８４ 表面電極
８５ 裏面電極
１００ 還流ダイオード
２００ 半導体スナバ
２１０ キャパシタ
２２０ 抵抗
２３０ ダイオード
３００ アノード端子
３０１ エミッタ端子
３０２ ソース端子
３１０ アノード側金属膜
３２０ 金属配線
３３０ 金属配線
３４０ アノード端子
３５０ 金属配線
４００ カソード端子
４０１ コレクタ端子
４０２ ドレイン端子
４１０ カソード側金属膜
４２０ 金属基材
５００ 絶縁基板
５１０ モールド樹脂
６００ スイッチング素子
７００ ゲート側金属膜
７１０ 金属配線
８００ 半導体スナバ内蔵還流ダイオード
９００ 半導体スナバ内蔵スイッチング素子
１００１ 埋め込み領域
１００２ 反対導電型領域
１００３ 反対導電型領域
１００４ ドリフト領域
１００５ 高濃度ドリフト領域
１００６ 第１電極
１００７ 第２電極
１００８ 反対導電型領域
１００９ 拡散領域
１０１０ 第２電極
１０１１ 第１電極
１０１２ 第２電極
１０１３ 第１電極
１０１４ 中間電極
１１００ 金属配線
１２００ 電極膜
１３００ アノード端子
１４００ カソード端子
２０００ 上下アーム一体半導体スナバ DESCRIPTION OF SYMBOLS 1 Substrate region 2 Drift region 3 Front surface electrode 4 Back surface electrode 5 Field insulating film 7 Electric field relaxation region 10 Semiconductor device 11 Substrate region 12 Dielectric region 13 First electrode 14 Second electrode 15 Opposite conductivity type region 16 Low resistance substrate region 17 Resistance region 18 Insulating substrate 19 Resistance region 21 Substrate region 22 Buffer region 23 Drift region 24 Well region 25 Emitter region 26 Gate insulating film 27 Gate electrode 28 Emitter electrode 29 Interlayer insulating film 30 Collector electrode 31 Field insulating film 41 Substrate region 42 Drift region 43 Hetero Semiconductor region 44 Front electrode 45 Back electrode 46 Field insulating film 51 Substrate region 52 Drift region 53 Well region 54 Source region 55 Gate insulating film 56 Gate electrode 57 Source electrode 58 Interlayer insulating film 59 Drain electrode 61 Substrate region 62 Drift region 63 B Semiconductor region 64 Gate insulating film 65 Gate electrode 66 Source electrode 67 Interlayer insulating film 68 Drain electrode 71 Substrate region 72 Drift region 73 Source region 74 Gate region 75 Gate electrode 76 Source electrode 78 Drain electrode 81 Substrate region 82 Drift region 83 Opposite conductivity Type region 84 Front electrode 85 Back electrode 100 Free-wheeling diode 200 Semiconductor snubber 210 Capacitor 220 Resistor 230 Diode 300 Anode terminal 301 Emitter terminal 302 Source terminal 310 Anode-side metal film 320 Metal wiring 330 Metal wiring 340 Anode terminal 350 Metal wiring 400 Cathode terminal 401 Collector terminal 402 Drain terminal 410 Cathode side metal film 420 Metal substrate 500 Insulating substrate 510 Mold resin 600 Switching element 700 Gate side metal film 71 Metal wiring 800 Semiconductor snubber built-in free-wheel diode 900 Semiconductor snubber built-in switching element 1001 Buried region 1002 Opposite conductivity type region 1003 Opposite conductivity type region 1004 Drift region 1005 High concentration drift region 1006 First electrode 1007 Second electrode 1008 Opposite conductivity type region 1009 Diffusion Region 1010 Second electrode 1011 First electrode 1012 Second electrode 1013 First electrode 1014 Intermediate electrode 1100 Metal wiring 1200 Electrode film 1300 Anode terminal 1400 Cathode terminal 2000 Upper and lower arm integrated semiconductor snubber

Claims (40)

ユニポーラ動作をする還流ダイオードと、
前記還流ダイオードに並列接続され、かつ、キャパシタおよび抵抗を有するスナバ回路部とを備え、
前記スナバ回路部は、
前記キャパシタまたは前記抵抗と接続される第１電極と、
前記第１電極と絶縁されつつ、前記第１電極と同一主面上に形成されて、前記キャパシタまたは前記抵抗と接続される第２電極とを有することを特徴とする半導体装置。 A free-wheeling diode that performs unipolar operation;
A snubber circuit unit connected in parallel to the freewheeling diode and having a capacitor and a resistor,
The snubber circuit section is
A first electrode connected to the capacitor or the resistor;
A semiconductor device comprising: a second electrode formed on the same main surface as the first electrode and connected to the capacitor or the resistor while being insulated from the first electrode. 前記還流ダイオードに並列接続されたスイッチング素子を有することを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, further comprising a switching element connected in parallel to the freewheeling diode. 前記スナバ回路部は、前記キャパシタと前記抵抗とが前記第１電極と前記第２電極との間で直列接続された二端子素子であることを特徴とする請求項１または２に記載の半導体装置。   The semiconductor device according to claim 1, wherein the snubber circuit unit is a two-terminal element in which the capacitor and the resistor are connected in series between the first electrode and the second electrode. . 前記抵抗の一部が、前記スナバ回路部が有する半導体基体により構成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。   4. The semiconductor device according to claim 1, wherein a part of the resistor is configured by a semiconductor substrate included in the snubber circuit portion. 前記半導体基体において、前記抵抗として機能する電流導通路の厚みまたは幅が、電流阻止領域によって制限されていることを特徴とする請求項４に記載の半導体装置。   5. The semiconductor device according to claim 4, wherein a thickness or width of a current conduction path functioning as the resistor is limited by a current blocking region in the semiconductor substrate. 前記電流阻止領域が、前記半導体基体に形成された溝に設けられていることを特徴とする請求項５に記載の半導体装置。   The semiconductor device according to claim 5, wherein the current blocking region is provided in a groove formed in the semiconductor substrate. 前記溝に絶縁材料が埋め込まれていることを特徴とする請求項６に記載の半導体装置。   The semiconductor device according to claim 6, wherein an insulating material is embedded in the groove. 前記電流阻止領域には、前記半導体基体の導電型とは反対導電型の反対導電型領域が形成されていることを特徴とする請求項５〜７のいずれか１項に記載の半導体装置。   8. The semiconductor device according to claim 5, wherein an opposite conductivity type region having a conductivity type opposite to a conductivity type of the semiconductor substrate is formed in the current blocking region. 9. 前記電流導通路が、前記複数の電流阻止領域の間に形成されていることを特徴とする請求項５〜８のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 5, wherein the current conduction path is formed between the plurality of current blocking regions. 前記抵抗の一部が、前記半導体基体の一主面上に直接的に、または、間接的に形成された導電性材料からなることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。   10. A part of the resistor is made of a conductive material formed directly or indirectly on one main surface of the semiconductor substrate. Semiconductor device. 前記導電性材料が、シリコンの絶縁破壊電界よりも大きな絶縁破壊電界をもつ材料であることを特徴とする請求項１０に記載の半導体装置。   The semiconductor device according to claim 10, wherein the conductive material is a material having a breakdown electric field larger than that of silicon. 前記抵抗の抵抗値は、前記還流ダイオードの抵抗値よりも大きいことを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein a resistance value of the resistor is larger than a resistance value of the freewheeling diode. 前記キャパシタの一部が、前記半導体基体の一主面上に直接的に、または、間接的に形成された誘電材料からなることを特徴とする請求項１〜１２のいずれか１項に記載の半導体装置。   13. The capacitor according to claim 1, wherein a part of the capacitor is made of a dielectric material formed directly or indirectly on one main surface of the semiconductor substrate. Semiconductor device. 前記誘電材料の絶縁破壊電界と比誘電率の積の値が、シリコン酸化膜の値よりも大きいことを特徴とする請求項１３に記載の半導体装置。   The semiconductor device according to claim 13, wherein a value of a product of a dielectric breakdown electric field and a relative dielectric constant of the dielectric material is larger than a value of the silicon oxide film. 前記誘電材料が複数の誘電体の積層構造による組み合わせであることを特徴とする請求項１４に記載の半導体装置。   The semiconductor device according to claim 14, wherein the dielectric material is a combination of a plurality of dielectric layers. 前記キャパシタの一部が、前記半導体基体に形成される空乏層によって構成されていることを特徴とする請求項１〜１５のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein a part of the capacitor is configured by a depletion layer formed on the semiconductor substrate. 前記キャパシタの一部が、前記半導体基体によって構成されていることを特徴とする請求項１〜１６のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein a part of the capacitor is constituted by the semiconductor substrate. 前記キャパシタの一部が、前記第１電極と前記第２電極との間で、直列接続されていることを特徴とする請求項１〜１７のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein a part of the capacitor is connected in series between the first electrode and the second electrode. 前記キャパシタは、並列接続されている前記還流ダイオードもしくは前記還流ダイオードとスイッチング素子とが遮断状態に有するキャパシタ容量の総和に対して、少なくとも１／１０倍から１０倍の範囲の値を有することを特徴とする請求項１〜１８のいずれか１項に記載の半導体装置。   The capacitor has a value in the range of at least 1/10 to 10 times the total of the capacitor capacity of the free-wheeling diode connected in parallel or the free-wheeling diode and the switching element in a cut-off state. The semiconductor device according to claim 1. 前記抵抗に並列接続されたダイオードを有することを特徴とする請求項１〜１９のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, further comprising a diode connected in parallel to the resistor. 前記還流ダイオードが、ショットキーバリアダイオードからなることを特徴とする請求項１〜２０のいずれか１項に記載の半導体装置。   21. The semiconductor device according to claim 1, wherein the reflux diode is a Schottky barrier diode. 前記還流ダイオードが、互いに異なるバンドギャップを有する半導体材料からなるヘテロ接合ダイオードからなることを特徴とする請求項１〜２０のいずれか１項に記載の半導体装置。   21. The semiconductor device according to claim 1, wherein the free-wheeling diode is a heterojunction diode made of a semiconductor material having different band gaps. 前記還流ダイオードが、ゼロ電流状態から逆バイアス状態に過渡動作する際に、ユニポーラ動作と同等の動作をするＰＮ接合ダイオードからなることを特徴とする請求項１〜２０のいずれか１項に記載の半導体装置。   21. The freewheeling diode according to any one of claims 1 to 20, wherein the free-wheeling diode includes a PN junction diode that performs an operation equivalent to a unipolar operation when performing a transient operation from a zero current state to a reverse bias state. Semiconductor device. 前記還流ダイオードを構成する半導体基体が、シリコン材料よりもワイドバンドギャップの半導体材料からなることを特徴とする請求項１〜２３のいずれか１項に記載の半導体装置。   The semiconductor device according to any one of claims 1 to 23, wherein the semiconductor substrate constituting the free-wheeling diode is made of a semiconductor material having a wider bandgap than a silicon material. 前記還流ダイオードは、互いに絶縁されたアノード電極とカソード電極を有し、前記アノード電極と前記カソード電極の少なくとも一部が同一主面上に形成されていることを特徴とする請求項１〜２４のいずれか１項に記載の半導体装置。   25. The reflux diode according to claim 1, wherein the free-wheeling diode includes an anode electrode and a cathode electrode which are insulated from each other, and at least a part of the anode electrode and the cathode electrode are formed on the same main surface. The semiconductor device according to any one of the above. 前記スイッチング素子は、ゲート電極またはベース電極と、ソース電極またはエミッタ電極と、ドレイン電極またはコレクタ電極とを有する三端子素子であることを特徴とする請求項２〜２５のいずれか１項に記載の半導体装置。   26. The switching element according to claim 2, wherein the switching element is a three-terminal element having a gate electrode or a base electrode, a source electrode or an emitter electrode, and a drain electrode or a collector electrode. Semiconductor device. 前記三端子素子が、第１半導体領域と、前記第１半導体領域の一主面に接して前記第１半導体領域とはバンドギャップが異なった第２半導体領域と、前記第１半導体領域と前記第２半導体領域との接合部においてゲート絶縁膜を介して接するゲート電極と、前記第１半導体領域とオーミック接続されたドレイン電極と、前記第２半導体領域とオーミック接続されたソース電極とを備えていることを特徴とする請求項２６に記載の半導体装置。   The three-terminal element includes a first semiconductor region, a second semiconductor region in contact with one main surface of the first semiconductor region and having a band gap different from the first semiconductor region, the first semiconductor region, and the first semiconductor region. A gate electrode in contact with the two semiconductor regions through a gate insulating film; a drain electrode that is ohmically connected to the first semiconductor region; and a source electrode that is ohmically connected to the second semiconductor region. 27. The semiconductor device according to claim 26. 前記スイッチング素子を構成する半導体基体が、シリコン材料よりもワイドバンドギャップの半導体材料からなることを特徴とする請求項２〜２７のいずれか１項に記載の半導体装置。   28. The semiconductor device according to claim 2, wherein the semiconductor substrate constituting the switching element is made of a semiconductor material having a wider bandgap than a silicon material. 前記スイッチング素子のゲート電極またはベース電極と、ソース電極またはエミッタ電極とが、前記スイッチング素子を構成する半導体基体の同一主面側に形成されていることを特徴とする請求項２６〜２８のいずれか１項に記載の半導体装置。   The gate electrode or base electrode of the switching element, and the source electrode or emitter electrode are formed on the same main surface side of the semiconductor substrate constituting the switching element. 2. A semiconductor device according to item 1. 前記スナバ回路部と記還流ダイオードとが同じ半導体基体に形成されていることを特徴とする請求項１〜２９のいずれか１項に記載の半導体装置。   30. The semiconductor device according to claim 1, wherein the snubber circuit portion and the reflux diode are formed on the same semiconductor substrate. 前記スナバ回路部の前記第１電極または前記第２電極の少なくとも一方が、前記還流ダイオードの前記アノード電極もしくは前記カソード電極を利用していることを特徴とする請求項３０に記載の半導体装置。   31. The semiconductor device according to claim 30, wherein at least one of the first electrode and the second electrode of the snubber circuit section uses the anode electrode or the cathode electrode of the free-wheeling diode. 前記スナバ回路部の前記第１電極および前記第２電極の両方のそれぞれ少なくとも一部が、前記還流ダイオードの前記アノード電極および前記カソード電極を利用していることを特徴とする請求項３０に記載の半導体装置。   The at least part of both of the first electrode and the second electrode of the snubber circuit unit uses the anode electrode and the cathode electrode of the freewheeling diode. Semiconductor device. 前記スナバ回路部に形成されるキャパシタの一部が前記誘電領域からなり、前記誘電領域は、前記還流ダイオードを構成する半導体基体の一主面に接するように形成されたフィールド絶縁膜を少なくとも利用していることを特徴とする請求項３０〜３２のいずれか１項に記載の半導体装置。   A part of the capacitor formed in the snubber circuit portion is composed of the dielectric region, and the dielectric region uses at least a field insulating film formed so as to be in contact with one main surface of the semiconductor substrate constituting the free-wheeling diode. The semiconductor device according to claim 30, wherein the semiconductor device is a semiconductor device. 前記スナバ回路部に形成される抵抗の一部が、前記還流ダイオードの前記半導体基体からなることを特徴とする請求項３０〜３３のいずれか１項に記載の半導体装置。   The semiconductor device according to any one of claims 30 to 33, wherein a part of the resistor formed in the snubber circuit portion is made of the semiconductor substrate of the free-wheeling diode. 前記スナバ回路部に形成される抵抗の一部が、ヘテロ接合ダイオードである前記還流ダイオードを構成する半導体材料からなることを特徴とする請求項３０〜３４のいずれか１項に記載の半導体装置。   35. The semiconductor device according to any one of claims 30 to 34, wherein a part of the resistor formed in the snubber circuit portion is made of a semiconductor material constituting the freewheeling diode that is a heterojunction diode. 前記スナバ回路部とスイッチング素子とが、同じ半導体基体に形成されていることを特徴とする請求項２〜３５のいずれか１項に記載の半導体装置。   36. The semiconductor device according to claim 2, wherein the snubber circuit portion and the switching element are formed on the same semiconductor substrate. 前記スナバ回路部の前記第１電極または前記第２電極の一部が、前記スイッチング素子の前記ソース電極またはエミッタ電極、または、前記ドレイン電極またはコレクタ電極を利用していることを特徴とする請求項３６に記載の半導体装置。   The part of the first electrode or the second electrode of the snubber circuit section uses the source electrode or emitter electrode, or the drain electrode or collector electrode of the switching element. 36. The semiconductor device according to 36. 前記スナバ回路部の前記第１電極および前記第２電極の両方が、前記スイッチング素子の前記ソース電極またはエミッタ電極、および、前記ドレイン電極またはコレクタ電極を利用していることを特徴とする請求項３６に記載の半導体装置。   37. Both the first electrode and the second electrode of the snubber circuit section utilize the source electrode or emitter electrode and the drain electrode or collector electrode of the switching element. A semiconductor device according to 1. 前記スナバ回路部に形成されるキャパシタの一部が、前記スイッチング素子を構成する半導体基体の一主面に接するように形成されたフィールド絶縁膜からなることを特徴とする請求項３６〜３８のいずれか１項に記載の半導体装置。   The part of the capacitor formed in the snubber circuit portion is made of a field insulating film formed so as to be in contact with one main surface of the semiconductor substrate constituting the switching element. 2. The semiconductor device according to claim 1. 前記スナバ回路部の抵抗の一部が、前記スイッチング素子の半導体基体からなることを特徴とする請求項３６〜３９のいずれか１項に記載の半導体装置。   40. The semiconductor device according to claim 36, wherein a part of the resistance of the snubber circuit portion is made of a semiconductor substrate of the switching element.
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