JP2010191640A - マルチリーダ装置 - Google Patents
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Abstract
【課題】RFICシステムにおいて、異なるエアインタフェースを持つ複数の種類のICカードの情報の読み取りを非接触に行うリマルチリーダ装置であって、専用ICを用いずに、低コストで構成する。
【解決手段】変調回路37と、復調回路38と、マイクロコンピュータで構成される制御回路39とを有する。制御回路39は、各エアインタフェースに適したフレーム構成をなした符号化信号を作成し、変調回路37に該符号化信号をシリアル出力する手段と、符号化信号と同期した同期クロックを変調回路37へと出力する手段と、復調回路38からの復調信号をシリアル入力する手段と、前記復調信号に同期した同期クロックを復調回路から受け取る手段と、使用するべきエアインタフェースを特定する選択信号を変調回路37及び復調回路38に送る手段と、備える。
【選択図】図8A
【解決手段】変調回路37と、復調回路38と、マイクロコンピュータで構成される制御回路39とを有する。制御回路39は、各エアインタフェースに適したフレーム構成をなした符号化信号を作成し、変調回路37に該符号化信号をシリアル出力する手段と、符号化信号と同期した同期クロックを変調回路37へと出力する手段と、復調回路38からの復調信号をシリアル入力する手段と、前記復調信号に同期した同期クロックを復調回路から受け取る手段と、使用するべきエアインタフェースを特定する選択信号を変調回路37及び復調回路38に送る手段と、備える。
【選択図】図8A
Description
本発明は、RFICシステムにおいて、ICカード、ICタグといった非接触情報媒体との非接触通信を行うリーダ装置であって、異なるエアインタフェースによって複数の種類の非接触情報媒体の情報の読み取りを可能にするマルチリーダ装置に関する。
非接触通信を行うICカード、ICタグが普及しており、キャッシュカード、交通機関の改札機を通過するための交通乗車券、住民基本台帳カード、財布の機能を持ったモバイル電話、電子マネーカード、各種免許証カード、入退室管理カード、その他の各種管理カードとして、多種類のICカードが利用されており、これに対応して各種規格が決められている。
例えばRFIDのISO/IEC規格の電磁誘導方式には、14443の近接型としてタイプA及びタイプBの他、18092、15693が決められている。
ISO/IEC14443タイプAは、広く世界で普及されているMifare(登録商標)カードに使用されていることが有名であり、ISO/IEC14443タイプBは公共用カードとしての住民基本台帳カード、ICパスポート等に使用されており、ISO/IEC18092に準拠するFelica(登録商標)カードは交通機関、モバイル電話、電子マネーカード等に使用されている。また、ISO/IEC15693は元々、物流などの多少リード距離の長いもののICタグ用に利用されていたが、近年はカードにも利用されている。
また、これらの規格が一体になったNFC(ニアーフィールドコミュニケーション)と言われる規格もあり、いずれ統一化されてマルチカード、マルチリーダとして利用されるものと考えられる。
このような状況に対応して、各規格に対応した専用チップが開発されており、各種専用チップを搭載したマルチリーダ装置が開発されてきている。
マルチリーダ装置のための規格の異なるカードの対策として、特許文献1〜特許文献8では、次のような提案がなされている。
特許文献1では、規格の異なる非接触式ICカードに対応するために、規格の異なる非接触式ICカードに対応する複数種のポーリング信号をリーダライタから順次送出し、応答のあった非接触式ICカードに対応した所定の読み取り処理及び書き込み処理を行うようにしている。
特許文献2でも、多種多様な非接触ICカードを混在して利用できるようにするために、異なる非接触ICカードに対応する探索信号をリーダライタから出力し、ICカードが探索信号を受信して出力する応答信号を受信して、ICカードを認識するようにしている。
特許文献3は、変復調方式が異なる非接触ICカードを識別するために、非接触ICカードからの応答信号を2値化し、2値化した信号から時間幅を計測し、その時間幅から特定の変調方式を決定するようにしている。
特許文献4は、ISO/IEC14443タイプA用の符号化/復号化を行う回路と、ISO/IEC14443タイプB用の符号化を行う回路とをそれぞれ備えた非接触ICカード用リーダライタを提案する。
特許文献5は、ISO/IEC14443タイプAとタイプBとの相違に対応するために、マイクロコンピュータの動作周波数を搬送波の周波数と同一にして、2値化回路の出力を直接マイクロコンピュータに入力して、マイクロコンピュータで通信方式を判別している。
特許文献6は、ISO/IEC14443タイプA用の復調回路と、ISO/IEC14443タイプB及びFeliCa(登録商標)用の復調回路とを備えており、それぞれの方式の非接触ICカードからの返信を受信している。
特許文献7は、複数種類のICカードに対して探索信号列を発生する探索モードを切換えるようにしている。
特許文献8は、RFIDリーダライタ装置が複数の変復調部を有しており、通信するRFIDタグの規格に対応する変復調部をONするようにしている。
以上のように従来のほとんどの提案では、マルチリーダ装置が複数の異なる種類のICカードに対応して複数の変復調回路を備えている。つまり、各規格に対応した専用ICに対して送信の際には、CPUからパラレル−シリアル変換を行って専用ICへとデータが送信され、受信の際には、専用ICからシリアル−パラレル変換を行ってCPUへと供給されており、暗号化などのセキュリティ処理が行われる。
従って、従来のマルチリーダ装置の構成では、専用ICが必要となるために、高価になるという問題がある。
また、マルチリーダ装置とホスト側のアプリケーションが複雑になり、処理時間がかかるという問題がある。
本発明は、かかる課題に鑑みなされたもので、低コストで構成することができるマルチリーダ装置を提供することをその目的とする。
また、本発明の他の目的は、短い処理時間で通信を行うことができるマルチリーダ装置を提供することをその目的とする。
上記目的を達成するために、本発明は、異なるエアインタフェースによって複数の種類の非接触情報媒体との非接触通信を行うマルチリーダ装置であって、
符号化信号によってデジタル変調を行う変調回路と、
非接触情報媒体からのデジタル変調信号を復調して復調信号を得る復調回路と、
前記変調回路へ符号化信号を出力し、復調回路からの復調信号を入力する、マイクロコンピュータと、
を備え、前記マイクロコンピュータは、
各エアインタフェースに適したフレーム構成をなした符号化信号を作成し、前記変調回路に該符号化信号をシリアル出力する手段と、
前記符号化信号と同期した同期クロックを変調回路へと出力する手段と、
前記復調回路からの復調信号をシリアル入力する手段と、
前記復調信号に同期した同期クロックを復調回路から受け取る手段と、
使用するべきエアインタフェースを特定する選択信号を変調回路及び復調回路に送る手段と、
備えることを特徴とする。
符号化信号によってデジタル変調を行う変調回路と、
非接触情報媒体からのデジタル変調信号を復調して復調信号を得る復調回路と、
前記変調回路へ符号化信号を出力し、復調回路からの復調信号を入力する、マイクロコンピュータと、
を備え、前記マイクロコンピュータは、
各エアインタフェースに適したフレーム構成をなした符号化信号を作成し、前記変調回路に該符号化信号をシリアル出力する手段と、
前記符号化信号と同期した同期クロックを変調回路へと出力する手段と、
前記復調回路からの復調信号をシリアル入力する手段と、
前記復調信号に同期した同期クロックを復調回路から受け取る手段と、
使用するべきエアインタフェースを特定する選択信号を変調回路及び復調回路に送る手段と、
備えることを特徴とする。
請求項2記載の発明は、請求項1記載の前記マイクロコンピュータからの符号化信号が特定の符号化方式による符号化信号であって、前記変調回路は、前記選択信号に応じて、該特定の符号化信号から各エアインタフェースに適した符号化信号を生成及び/または選択し、該適した符号化信号によってデジタル変調を行うことを特徴とする。
請求項3記載の発明は、請求項1または2記載の前記復調回路が、前記選択信号に応じて、復調のための復調クロックの周波数を各エアインタフェースに適した周波数に選択することを特徴とする。
請求項4記載の発明は、請求項1ないし3のいずれか1項に記載の前記復調回路が、前記選択信号に応じて、同期クロックを生成するための基準クロックの周波数を各エアインタフェースに適した周波数に選択することを特徴とする。
請求項5記載の発明は、請求項1ないし4のいずれか1項に記載の前記非接触情報媒体が、該媒体を識別する識別データを格納しており、前記復調信号には該識別データが含まれており、前記マイクロコンピュータは、復調信号から該識別データを抽出する手段を備えることを特徴とする。
請求項6記載の発明は、請求項5記載の前記マイクロコンピュータが、該抽出した識別データを外部へと所定のフォーマットで出力する手段をさらに備えることを特徴とする。
請求項7記載の発明は、異なるエアインタフェースによって複数の種類の非接触情報媒体との非接触通信を行うマルチリーダ装置であって、
符号化信号によってデジタル変調を行う変調回路と、
非接触情報媒体からのデジタル変調信号を復調して復調信号を得る復調回路と、
前記変調回路へ符号化信号を出力し、復調回路からの復調信号を入力する、マイクロコンピュータと、
を備え、前記マイクロコンピュータは、使用するべきエアインタフェースを特定する選択信号を復調回路に送る手段を備え、
前記復調回路は、前記選択信号に応じて、復調のための復調クロックの周波数を各エアインタフェースに適した周波数に選択することを特徴とする。
符号化信号によってデジタル変調を行う変調回路と、
非接触情報媒体からのデジタル変調信号を復調して復調信号を得る復調回路と、
前記変調回路へ符号化信号を出力し、復調回路からの復調信号を入力する、マイクロコンピュータと、
を備え、前記マイクロコンピュータは、使用するべきエアインタフェースを特定する選択信号を復調回路に送る手段を備え、
前記復調回路は、前記選択信号に応じて、復調のための復調クロックの周波数を各エアインタフェースに適した周波数に選択することを特徴とする。
本発明によれば、マイクロコンピュータによって各エアインタフェースに適したフレーム構成をなした符号化信号を作成し、それを変調回路へと同期クロックと共にシリアル出力し、また、変調回路からの復調信号を同期クロックと共にマイクロコンピュータにシリアル入力することにより、各エアインタフェースに対応する変復調回路の個別の専用ICチップを不要とすることができ、低コストで構成することができる。
また、変調回路が選択信号に応じて各エアインタフェースに適した符号化信号を生成及び/または選択することにより、または復調回路が選択信号に応じて復調のための復調クロックの周波数または同期クロックを生成するための基準クロックの周波数として各エアインタフェースに適した周波数を選択することにより、異なるエアインタフェースに対して共通の変調回路または復調回路を使用することができる。
また、非接触情報媒体に格納され、該媒体を識別する識別データをマイクロコンピュータが復調信号から抽出することにより、該媒体及びその媒体を保持する者/物を特定することが可能になる。リーダ装置で非接触情報媒体から専ら識別データのみを読み出し、それ以外の複雑な処理を省き、該抽出した識別データに基づき、適宜管理等の処理を行うことで、リーダ装置での全体処理時間を短縮化することができる。
該抽出した識別データを外部へ所定のフォーマットで出力して、外部でその識別データを用いた個別処理を行うことにより、リーダ装置での処理を簡素化してリーダ装置での全体処理時間を短縮化することができる。
以下、本発明の実施形態を図面に基づいて説明する。
図1は、RFICシステムを構成する非接触情報媒体としてのICカード10と本発明に係るマルチリーダ装置12(単にリーダ装置とも称する。)とを表すブロック図である。
図1は、RFICシステムを構成する非接触情報媒体としてのICカード10と本発明に係るマルチリーダ装置12(単にリーダ装置とも称する。)とを表すブロック図である。
図1に示すように、ICカード10は、送受信コイルL1、送受信コイルL1と共振回路を構成するコンデンサC1、送受信回路22、電源回路23、復調回路24、変調回路25、制御回路26及びメモリ27を有している。
ICカード10の制御回路26のROMまたはメモリ27のオープンエリアには、このICカード10を識別する識別ID(識別データ)が格納されている。この識別IDとしては、そのICカードのシリアル番号または固有IDとすることができる。固有IDとしては、例えば、UID(Unique Identification)(Mifareカードの場合)、IDm(Felicaカードの場合)、疑似固有PICC識別子(PUPI)(14443タイプBの場合)を例示することができる。
リーダ装置12は、送受信コイルL2、コンデンサC2、C3、検波回路34、増幅器35、36、変調回路37、復調回路38及び制御回路39を有している。変調回路37及び復調回路38は1つのCPLD制御チップで構成することができ、制御回路39はCPU、RAM、ROMを有するマイクロコンピュータで構成される。
リーダ装置12は、さらにホストコンピュータ14と接続することができる。
リーダ装置12の変調回路37で変調された信号は、増幅器35で増幅された後、周波数fcのキャリア信号で送受信コイルL2からICカード10へと送信される。ICカード10の送受信コイルL1に誘導された電圧は、電源回路23で整流、平滑され直流電源となると同時に、復調回路24によって受信信号の復調が行われ、制御回路26で復調信号に含まれたコマンドに従った応答に応じて、変調回路25において負荷変動により変調される。この応答信号をリーダ装置12の送受信コイルL2で捉えて、検波回路34、増幅器36で増幅した後、復調回路38で復調を行う。制御回路39は、復調回路38で復調された復調信号から必要なICカード10の情報を抽出して、ホストコンピュータ14へと送出する。
ホストコンピュータ14には、リーダ装置12からの情報を受けて処理を行うアプリケーションを実行するプログラムが格納されており、ホストコンピュータ14は、該プログラムによって各処理を実行するように機能する。
このリーダ装置12では、1つの変調回路37及び復調回路38で、複数の規格に対応する処理を行うようになっており、例えば、ISO/IEC14443タイプA、タイプB、ISO/IEC18092及びISO/IEC15693の規格または規格準拠のICカードに対応可能となっている。
図2は、リーダ装置12と、ICカード10と、ホストコンピュータ14との間で伝送される情報を表す例である。
図2(a)は、通常レベルの情報伝送を、図2(b)は簡易レベルの情報伝送を示している。
リーダ装置12は、図2(a)に示すように、各規格に対応して「リクエスト」コマンドを順次送信している。送信した規格に該当するICカード10がリーダ装置12に近づきICカード10からの応答信号が送受信コイルL1で受信されると、「衝突防止」コマンド(ANTI)、「セレクト」コマンド(SEL)、「認証」コマンド(AUTH)、「読み取り」コマンド(READ)、「停止」コマンド(HALT)の各コマンドがリーダ装置12からICカード10へと出され、1つのカードとの情報伝送を完了し、次の規格に対応する「リクエスト」コマンドに該当するICカード10との情報伝送を行うようになっている。ホストコンピュータ14からリーダ装置12へと適宜タイミングで信号が送られる。
これに対して図2(b)では、ホストコンピュータ14からリーダ装置12への信号は最低限しか行われず、リーダ装置12は、各規格に対応して「リクエスト」コマンドを順次送信しており、送信した規格に該当するICカード10がリーダ装置12に近づきICカード10からの応答信号が送受信コイルL1で受信されると、その信号からICカード10の識別IDを抽出し、これをホストコンピュータ14へと一方通行で送っている。
本発明のリーダ装置は、図2(a)、(b)のいずれの情報伝送を行わせても良いが、好ましくは図2(b)の情報伝送に適している。以下、詳細に説明する。
(各規格のエアインタフェース)
リーダ装置12の詳細説明に先立って、各規格のエアインタフェースについて説明する。表1は、各規格のエアインタフェースの対照表である。
リーダ装置12の詳細説明に先立って、各規格のエアインタフェースについて説明する。表1は、各規格のエアインタフェースの対照表である。
図3(a)は、NRZ、マンチェスタ、ミラー、モディファイドミラー符号、(b)はPPM(パルス位置変調方式)によるそれぞれの符号化信号の波形を表す。
図4〜図7は、ISO/IEC14443タイプA、14443タイプB、18092、15693のそれぞれのエアインタフェースを表している。
図4は、ISO/IEC14443タイプAの場合のエアインタフェースである。リーダ装置からICカードへの通信初期のリクエストコマンド、ウェークアップコマンドの送信の場合のみ、図に示すショートフレーム構成となり、スタートビットSB、7ビットデータ、エンドビットEBで構成される。標準フレームは、スタートビットSB、{8ビットデータ、パリティ}の繰り返し、巡回冗長符号CRC、エンドビットEBで構成される。
また、ICカードからリーダ装置へは、847kHzのサブキャリアを用いたマンチェスタで符号化され、フレームは、スタートビットSB、データ、パリティP、エンドビットEBから構成される。
図5は、ISO/IEC14443タイプBの場合のエアインタフェースである。リーダ装置からICカードへの送信では、10〜11ビットの「0」+2〜3ビットの「1」のスタートフレーム検出コードSOF、{スタート、8ビットデータ、ストップ}の繰り返し、CRC(図では省略)、10〜11ビットの「0」のエンドフレーム検出コードEOF、からフレームが構成される。
また、ICカードからリーダ装置へは、847kHzのサブキャリアを用いたマンチェスタで符号化され、フレームは、プリアンブルPREAMBLE、スタートSTART、データ、ストップSTOPから構成される。スタートフレーム検出コードSOF及びエンドフレーム検出コードEOFが有りと場合と無しの場合があり、有りの場合には、スタートの前にSOFが、ストップの後にEOFが入る。
図6は、ISO/IEC18092の場合のエアインタフェースである。リーダ装置からICカードへの送信及びICカードからリーダ装置への送信では、最低限48ビットのプリアンブルPREAMBLE、「B2」及び/又は「4D」の同期SYNC、データ、巡回冗長符号CRCからフレームが構成される。
図7は、ISO/IEC15693の場合のエアインタフェースである。リーダ装置からICカードへの送信及びICカードからリーダ装置への送信では、スタートフレーム検出コードSOF、データ、エンドフレーム検出コードEOF、からフレームが構成される。
(リーダ装置12の制御回路39の処理)
図8〜図11は、各規格に対応する処理を行うときのリーダ装置12の構成を表す機能ブロック図、リーダ装置12の制御回路39から出される符号化信号等の波形図、制御回路39の送信のための処理を表すフローチャート、制御回路39の受信のための処理を表すフローチャートである。
図8〜図11は、各規格に対応する処理を行うときのリーダ装置12の構成を表す機能ブロック図、リーダ装置12の制御回路39から出される符号化信号等の波形図、制御回路39の送信のための処理を表すフローチャート、制御回路39の受信のための処理を表すフローチャートである。
リーダ装置12の制御回路39を構成するマイクロコンピュータは、プログラムによってエンコーダ部とデコーダ部として機能する。エンコーダ部390〜393は、各規格に対応して送信データのパラレル/シリアル変換を行い、シリアル変換されたNRZデータ、同期クロック、送信制御信号である送信イネーブル/ディセーブル信号を変調回路37に出力する。デコーダ部395〜398は、各規格に対応して受信制御信号である受信イネーブル/ディセーブル信号を復調回路38に出力すると共に、復調回路38からの受信データの同期シリアル/調歩同期シリアル変換を行い調歩同期シリアルによってICカードから受信した受信データをホストコンピュータ14に出力する。
また、リーダ装置12の制御回路39は、制御信号として、前記図2(b)に示すシーケンスに従ってどの規格に対する送受信を行うかを表す規格選択信号を変調回路37及び復調回路38に出力する手段として機能する。
図8A〜図8Dは、リーダ装置12がISO/IEC14443タイプAに対応する場合を表す。
エンコーダ部390は、SB/EB付加部390A、パリティ付加部390B、CRC付加部390C、同期シリアルデータ/クロック出力部390Dを備えており、図8Cの処理を行う。即ち、CPU内部のシリアルビット同期モードを使用し、内部同期クロックを出力する(S102)。通信8ビットデータをRAMに格納し(S104)、パリティチェックを行いパリティをデータに付加する(S106)。送信バイト数に相当する回数、S104〜S106を繰り返し、送信バイト数に達したならば(S108)、CRCチェックを行って、CRCを付加し(S110)、SB/EBを付加し(S112)、送信イネーブル信号を出力し(S114)、106kHzの同期クロックを出力すると共に同期クロックに同期して、シリアルデータを106kbit/sで出力する(S116)。送信が終了すると(S118でYes)、送信ディセーブルを出力し(S120)、終了する。
この処理によって、図8Bに示したように、ISO/IEC14443タイプAに適したフレーム構成のNRZ信号を変調回路37に出力する。
デコーダ部395は、SB/EB検出部395A、パリティ検出部395B、CRCチェック部395C、データ抽出部395D、各種フォーマット変換部395E、同期クロック入力部395Fを備えており、図8Dの処理を行う。即ち、復調回路38から同期クロックを入力し(S152)、受信イネーブルを出力する(S154)。SB/EBチェックを行い(S156)、106kHzの同期クロックで受信8ビットデータ毎にデータをRAMに格納する(S158)。受信バイト数に相当する回数、S156〜S158を繰り返し、受信バイト数に達したならば(S160)、受信ディセーブルを出力し(S162)、パリティチェックを行い(S164)、CRCチェックを行い(S166)、受信データを適したフォーマットに変換してホストコンピュータ14に調歩同期シリアル出力を行い(S168)、送信を終了する(S170、Yes)。
図9A〜図9Dは、リーダ装置12がISO/IEC14443タイプBに対応する場合を表す。
エンコーダ部391は、SOF/EOF付加部391A、START/STOP付加部391B、CRC付加部391C、同期シリアルデータ/クロック出力部391Dを備えており、図9Cの処理(S202〜S220)を行う。この処理によって、図9Bに示したように、ISO/IEC14443タイプBに適したフレーム構成のNRZ信号を変調回路37に出力する。図9Cの処理は、図8Cの処理と同様であるが、ISO/IEC14443タイプBに適合するようにSOF/EOFを付加する処理(S212)などがタイプAと異なっている。
また、デコーダ部396は、SB/EB検出部396A、START/STOP検出部396B、CRCチェック部396C、データ抽出部396D、各種フォーマット変換部396E、同期クロック入力部396Fを備えており、図9Dの処理(S252〜S270)を行う。
図10A〜図10Dは、リーダ装置12がISO/IEC18092に対応する場合を表す。
エンコーダ部392は、プリアンブル付加部392A、「B2,4D」信号付加部392B、CRC付加部392C、同期シリアルデータ/クロック出力部392Dを備えており、図10Cの処理(S302〜S320)を行う。この処理によって、図10Bに示したように、ISO/IEC18092に適したフレーム構成のNRZ信号を変調回路37に出力する。図10Cの処理は、図8Cまたは図9Cの処理と同様であるが、ISO/IEC18092に適合するようにPREAMBLE,SYNCを付加する処理(S308、S312)などがISO/IEC18092独自の処理となっている。また、同期クロックは212kHzである。
また、デコーダ部397は、バイト数検出部397A、「B2,4D」検出部397B、CRCチェック部397C、データ抽出部397D、各種フォーマット変換部397E、同期クロック入力部397Fを備えており、図10Dの処理(S352〜S370)を行う。
図11A〜図11Dは、リーダ装置12がISO/IEC15693に対応する場合を表す。
エンコーダ部393は、SOF/EOF付加部393A、ビットパターン変換部393B、CRC付加部393C、同期シリアルデータ/クロック出力部393Dを備えており、図11Cの処理(S402〜S420)を行う。この処理によって、図11Bに示したように、ISO/IEC15693に適したフレーム構成のNRZ信号を変調回路37に出力する。図11Cの処理は、図8C〜図10Cの処理と同様であるが、ISO/IEC15693に適合するように、2ビットずつ4組のビットパターンに変換する処理(S406)などがISO/IEC15693独自の処理となっており、これによって、パルス位置変調信号をNRZ信号として扱うことができる。同期クロックは106kHzである。
また、デコーダ部398は、SOF/EOF検出部398A、CRCチェック部398C、データ抽出部398D、各種フォーマット変換部398E、同期クロック入力部398Fを備えており、図11Dの処理(S452〜S468)を行う。
汎用のマイクロコンピュータは、内部に調歩同期ファンクションブロックと同期ファンクションブロックを備えているので、エンコーダ部390〜393では、同期ファンクションブロックを用いて、CPUがバイトデータを同期ファンクションブロックのバイトレジスタにロードする。ダブルバッファレジスタ構成となって連続的に書き込みが可能になっているので、8ビットのNRZ信号を、ビット間隔を一定及びバイト間隔も一定の状態で、同期クロックと一緒に出力することができる。
また、デコーダ部394〜398は、調歩同期ファンクションブロックを用いて同期シリアル/調歩同期シリアル変換を行うことができる。
但し、マイクロコンピュータを汎用のもので構成する以外に、DSP(ディジタル信号処理プロセッサ)またはCPU込みASICを追加して高速マイクロコンピュータで構成することで、該マイクロコンピュータで構成される制御回路39からNRZ信号の代わりに、各規格に合致した符号化信号を出力することにしてもよい。
(変調回路37)
次に、図12は、変調回路37の具体例を示す。
次に、図12は、変調回路37の具体例を示す。
以上に説明したように制御回路39のエンコーダ部は、いずれの規格であってもNRZ信号で符号化信号を出力するので、ISO/IEC14443タイプB及びISO/IEC15693以外については、適合する符号化信号に変換する必要がある。
そのために、変調回路37は、DフリップフロップDFF10〜15、EXORゲートEXOR10、11、ワンショット回路OS10を備える。
変調回路37は、制御回路39からのNRZデータと同期クロックを、それぞれDフリップフロップDFF10、DFF12において変調回路37の基準クロックでラッチした後(図13(b)、(c))、EXOR10で排他的論理和をとって、DFF13を通過させることによりマンチェスタ信号を生成する(図13(d))。
さらに、マンチェスタ信号から、DFF14によりマンチェスタ信号の立ち下がりで状態が変化する信号を生成することによって、ミラー信号を生成する(図13(f))。このミラー信号と、DFF15を通過させたミラー信号Q−出力(図13(g))との排他的論理和をとって、ミラー信号の立ち上がりと立ち下がりで変化する信号(図13(h))を生成し、この信号をワンショット回路OS01を通過させてモディファイドミラー信号(図13(i))を生成することができる。
DFF10を通過したNRZ信号、及びそれぞれ生成されたマンチェスタ信号、モディファイドミラー信号は、データセレクタDS10に入力される。
データセレクタDS10は、制御回路39からの送信イネーブルを受けると共に制御回路39からの制御信号である規格選択信号によっていずれかの符号化信号を選択する。
変調回路37は、さらにこの符号化信号を変調信号として搬送波(13.56MHz)の変調を行って、送受信コイルL2へと出力する。
以上の例は、各符号化信号が常時生成され、データセレクタDS10がいずれかの符号化信号を選択するようにしていたが、これに限るものではなく、選択された規格に対応する符号化信号を選択的に生成するようにしてもよい。
(復調回路38)
送受信コイルL2で受けたICカードの応答信号は、検波回路34で検波され、二値化されて復調回路38へと入力する。
送受信コイルL2で受けたICカードの応答信号は、検波回路34で検波され、二値化されて復調回路38へと入力する。
図14は、復調回路38の構成ブロック図を示す。復調回路38は、1つの回路で各規格に対応することができるものであり、セレクト部40、リードゾーン信号生成部41、基準クロック発振部42、ラッチ部44、同期パルス発生部46、周波数セレクト部48、復調用クロック生成部50、復調部52、立ち上がり・立ち下がりパルス生成部62、同期クロック生成部64及びラッチ部66を備える。
セレクト部40は、図15のように構成することができ、データセレクタDS12、DフリップフロップDFF18、DフリップフロップDFF20、EXORゲートEXOR20及びORゲートG20で構成される。このセレクト部40は、制御回路39からの規格選択信号によって選択された規格がISO/IEC14443タイプA及びISO/IEC15693である場合に、応答信号から副搬送波を除去するためのものである。
そのため、データセレクタDS12は、制御回路39からの規格選択信号に応じて、ISO/IEC14443タイプA及びISO/IEC15693の場合だけ別々のポートに出力する。そして、応答信号を、DフリップフロップDFF18にて基準クロックでラッチした信号に対して、DフリップフロップDFF20及びEXORゲートEXOR20によって、それぞれ周波数セレクト部48から得られた副搬送波の2倍の周波数の信号を用いて副搬送波の除去されたマンチェスタ信号とする。こうして、ORゲートG20からは、副搬送波の除去されたISO/IEC14443タイプA及びISO/IEC15693のマンチェスタ信号、または、ISO/IEC14443タイプBのBPSK信号、ISO/IEC18092のマンチェスタ信号のいずれかの応答信号が出力される。
周波数セレクト部48は、制御回路39からの規格選択信号によって選択された規格によって、基準クロック発振部42の基準クロックを分周し、該当する周波数の信号を選択して出力するものである。
復調回路38のその他の具体的な回路構成を図16及び図17に示す。この復調回路38としては、特開2001−148693公報記載の構成を基に構成することができる。
リードゾーン信号生成部41は、リードゾーン信号を生成するものである。リーダ装置12からICカード10へ出力したコマンドに対するICカード10のレスポンス時間は予めある程度分かっているので、リードゾーン信号生成部41は、そのコマンドに応じてリーダライタ12からの送信から所定時間経過後に立ち上がるリードゾーン信号(図18(c))を生成する。
同期パルス発生部46は、リードゾーン信号生成部41からのリードゾーン信号がONとなった後の、セレクト部40からの応答信号で同期パルスを発生するためのもので、具体的には、JKフリップフロップJKFF1、ANDゲートG1、JKフリップフロップJKFF2、ANDゲートG2及びインバータINV1とから構成される。
ラッチ部44は、応答信号を基準クロック分遅延させるためのものであり、DフリップフロップDFF1で構成される。
復調用クロック生成部50は、前記同期パルス発生部46で発生された同期パルスをリセット信号として、カウントを開始して、応答信号と略同じ周期で且つ90°位相のずれた復調用クロックを発生するためのものであり、カウンタCOUNT1及びDフリップフロップDFF2で構成される。
復調部52は、前記復調用クロック生成部50からの復調用クロックで応答信号を復調するもので、EXORゲートEXOR1及びDフリップフロップDFF3で構成される。
図16の復調部52までの動作を、図18を参照しながら説明する。まず、同期パルス発生部46では、ANDゲートG1で、リードゾーン信号(図18(c))がONとなった後の応答信号を取り出すことで(図18(d))、この応答信号の手前に外部ノイズがあったとしても、影響を受けないようにする。
リードゾーン信号がONとなった後の応答信号(図18(d))と、JKフリップフロップJKFF2とによって、リードゾーン信号がONになった後の応答信号を受けて、1基準クロック後に信号が反転する信号を生成する(図18(e))。さらにANDゲートG2で、この信号(図18(e))と応答信号(図18(d))との論理積をとることにより、リードゾーン信号がONとなった後の応答信号に同期し1基準クロック周期を持つ同期パルス(図18(g))を発生している。
この同期パルス(図18(g))は復調用クロック生成部50に入り、カウンタCOUNT1をリセットする。カウンタCOUNT1は、この同期パルス(図18(g))を受けて計数を開始することにより、応答信号(図18(d))と同期のとれたカウント出力を出力し、応答信号の1/2周期のカウント出力(図18(h))を出力する。
尚、ここで、カウンタCOUNT1は、周波数セレクト部48によって選択された周波数の信号を受けて、それをさらに分周して、それぞれ規格毎の応答信号に適合した周波数を出力する。例えば、ISO/IEC14443タイプAの場合には、106kHzの2倍の周波数、ISO/IEC14443タイプBの場合には、847.5kHzの2倍の周波数、ISO/IEC18092の場合には、212kHzの2倍の周波数、ISO/IEC15693の場合には、26.48kHzの2倍の周波数の信号が、それぞれカウンタCOUNT1のカウント出力QB(図18(h))から出力される。
さらに、カウンタCOUNT1のカウント出力QB(図18(h))は、DフリップフロップDFF2でラッチされ、応答信号に対して略同周期で且つ約90°位相のずれた復調用クロック(図18(i))となる。
復調部52で、上記DフリップフロップDFF2からの復調用クロック(図18(i))と応答信号(図18(b))とをEXORゲートEXOR1に通し、排他的論理和をとり(図18(j))、DフリップフロップDFF3で、復調用クロックの立ち上がりのタイミングでラッチして、復調信号(図18(k))を出力する。
復調部52では、応答信号を、この応答信号に対して90°位相のずれた復調用クロックで復調しているため、応答信号にジッタが生じても誤動作が生じないようになっている。
尚、ここで図18の構成によれば、応答信号がBPSK変調によるNRZ符号の例(即ちISO/IEC14443タイプBの場合)であっても、マンチェスタ符号の場合(その他の規格の場合)であっても同じに動作して、NRZの変調信号が得られることに留意されたい。
次に、図17に示すように、立ち上がり・立ち下がりパルス生成部62は、復調信号の立ち上がり及び立ち下がりでパルスを生成するものであり、DフリップフロップDFF4,DFF5、インバータINV2,INV3、EXORゲートEXOR12、JKフリップフロップJKFF3及びANDゲートG4で構成される。
同期クロック生成部64は、同期クロック信号を出力するもので、COUNT1からのカウント出力をクロック信号とするカウンタCOUNT2、カウンタCOUNT2からのカウント出力をクロック信号とするCOUNT3及びデータセレクタ部DS2で構成される。
ラッチ部66は、前記同期クロック生成部64から出力されるクロック信号で復調信号をラッチするものであり、DフリップフロップDFF6及びNANDゲートG5で構成される。
さらに、復調回路38は、リードゾーン信号とリセット信号との論理積をとるANDゲートG3、JKフリップフロップJKFF4及びスイッチSW1を有している。
図17の立ち上がり・立ち下がりパルス生成部62以降の動作を、図19を参照しながら説明する。復調信号(図18(k))は、立ち上がり・立ち下がりパルス生成部62に入り、DフリップフロップDFF4でラッチされ(図19(l))、さらに、DフリップフロップDFF5でラッチされて反転されたもの(図19(m))との間でEXORゲートEXOR2で排他的論理和がとられる。こうして、EXORゲートEXOR2から復調信号の立ち上がりと立ち下がりに同期したパルスが出力される(図19(n))。
一方、リードゾーン信号とリセット信号との論理積を取ったもの(図19(c’))をJKフリップフロップJKFF4のリセット信号として、カウンタCOUNT2からのRCO信号をJKフリップフロップJKFF4のJ入力とし、JKフリップフロップJKFF4でリードゾーン信号からPREAMBLEの少なくとも一部に相当する所定時間経過後に立ち上がる信号を作る(図19(s))。但し、ISO/IEC14443A及び15693の場合には、PREAMBLEがないので、スイッチSW1でVccに切り換える(図19(s)の破線)。
このSW1通過後の出力は、立ち上がり・立ち下がりパルス生成部62のJKフリップフロップJKFF3のリセット信号となる。
JKフリップフロップJKFF3では、SW1通過後のリセット信号を受けた後の復調信号の立ち上がりまたは立ち下がりでONとなる信号を出力する(図19(p))。そして、この信号(図19(p))とEXORゲートEXOR2からの出力とをANDゲートG4に通す(図19(t))。
同期クロック生成部64のカウンタCOUNT3は、ANDゲートG4からの出力をLOAD信号としてカウンタCOUNT2からの出力をクロック信号として計数する。
データセレクタ部DS2は、制御回路39からの規格選択信号に応じて、ISO/IEC14443タイプBの場合には、カウンタCOUNT3のカウント出力QCを同期クロック(図19(u))として出力し、それ以外の規格の場合には、カウンタCOUNT2のカウント出力QAを同期クロック(図19(r))として出力する。
それぞれの同期クロックは、復調信号の1ビット周期とほぼ同じ周期となるように、周波数セレクト部48の選択及びカウンタCOUNT1、2、3の分周で設定されている。
この同期クロック(図19(u)または(r))は、ラッチ部66のDフリップフロップDFF6のクロック信号となる。DフリップフロップDFF6は、同期クロックの立ち上がりでDフリップフロップDFF4からの復調信号(図19(l))をラッチする。さらに、このラッチ信号と、スイッチSW1の出力(図19(s))とをNANDゲートG5に通すことにより、図19(v)または(v’)の信号が得られる。
NANDゲートG5出力(図19(v)または(v’))と、同期クロック(図19(u))は、それぞれ制御回路39に取り込まれ、制御回路39において、同期クロックの立ち下がりでNANDゲートG5の出力が取り込まれる。
立ち上がり・立ち下がりパルス生成部62を設けておくことにより、ISO/IEC14443タイプBの場合、復調信号のパルス幅が細くなっても、必ず復調信号の立ち上がりまたは立ち下がりと、同期クロックの立ち上がりとを一致させることができ、同期クロックの立ち下がりにおいて、復調信号のデータを取り込むことにより、復調信号のパルス幅が同期クロックの周期の1/2よりも小さくならない限り、確実に正しいデータを取り込むことができるようになっている。
(応用例)
以上のように各規格に拘わらず、適宜、規格に応じて変調回路37のデータセレクタDS10及び復調回路38のセレクト部40、周波数セレクト部48、データセレクタDS2の選択を行うことで、共通の変調回路37及び復調回路38を用いることができ、それ以外の処理は、制御回路39のCPUにおいてソフトウエア上で行うことにより、安価に構成することができる。
以上のように各規格に拘わらず、適宜、規格に応じて変調回路37のデータセレクタDS10及び復調回路38のセレクト部40、周波数セレクト部48、データセレクタDS2の選択を行うことで、共通の変調回路37及び復調回路38を用いることができ、それ以外の処理は、制御回路39のCPUにおいてソフトウエア上で行うことにより、安価に構成することができる。
この本発明の構成は、前述の図2(b)に示したICカードへのリクエストコマンドとして、ICカードの識別IDを読み出し、制御回路39からホストコンピュータ14へと読み出した識別IDを一方通行に送出する場合に、制御回路39において複雑な処理を要求されないので、特に有効である。この場合、ホストコンピュータ14からリーダ装置12への通信は低減されて、リーダ装置12から一方通行でホストコンピュータ14に情報を伝送するために、高速に処理を行うことができる。
ホストコンピュータ14には、識別IDを受けて処理を行うアプリケーションを実行するプログラムが格納されており、該プログラムによって各処理を実行するように機能する。
そのため、ホストコンピュータ14には、識別IDとそのICカード保持者または保持物との属性とを関連付けるテーブルを格納することができ、上記アプリケーションに従い、テーブルを参照して、入退室管理、プリンタ管理、鍵管理、その他管理を実行することができる。
このために制御回路39における各種フォーマット変換部395E〜398Eは、管理に適したフォーマット、例えば、磁気カードフォーマット、バーコードフォーマット、CSVファイルフォーマットの各種フォーマットでホストコンピュータ14へと出力することができる。
(その他)
以上の説明は、ICカードについてのISO/IEC14443タイプA、タイプB、18092、15693の4種類の規格に適用可能なマルチリーダ装置について説明したが、これらに限るものではなく、ISO18000−3m1,3m3についても同様に適用可能なマルチリーダ装置とすることもできる。
以上の説明は、ICカードについてのISO/IEC14443タイプA、タイプB、18092、15693の4種類の規格に適用可能なマルチリーダ装置について説明したが、これらに限るものではなく、ISO18000−3m1,3m3についても同様に適用可能なマルチリーダ装置とすることもできる。
また、リーダ装置12が非接触通信を行う非接触情報媒体は、ICカードのみならずICタグであってもよい。
10 ICカード(非接触情報媒体)
12 マルチリーダ装置
37 変調回路
38 復調回路
39 制御回路(マイクロコンピュータ)
12 マルチリーダ装置
37 変調回路
38 復調回路
39 制御回路(マイクロコンピュータ)
Claims (7)
- 異なるエアインタフェースによって複数の種類の非接触情報媒体との非接触通信を行うマルチリーダ装置であって、
符号化信号によってデジタル変調を行う変調回路と、
非接触情報媒体からのデジタル変調信号を復調して復調信号を得る復調回路と、
前記変調回路へ符号化信号を出力し、復調回路からの復調信号を入力する、マイクロコンピュータと、
を備え、前記マイクロコンピュータは、
各エアインタフェースに適したフレーム構成をなした符号化信号を作成し、前記変調回路に該符号化信号をシリアル出力する手段と、
前記符号化信号と同期した同期クロックを変調回路へと出力する手段と、
前記復調回路からの復調信号をシリアル入力する手段と、
前記復調信号に同期した同期クロックを復調回路から受け取る手段と、
使用するべきエアインタフェースを特定する選択信号を変調回路及び復調回路に送る手段と、
備えることを特徴とするマルチリーダ装置。 - 前記マイクロコンピュータからの符号化信号は特定の符号化方式による符号化信号であって、前記変調回路は、前記選択信号に応じて、該特定の符号化信号から各エアインタフェースに適した符号化信号を生成及び/または選択し、該適した符号化信号によってデジタル変調を行うことを特徴とする請求項1記載のマルチリーダ装置。
- 前記復調回路は、前記選択信号に応じて、復調のための復調クロックの周波数を各エアインタフェースに適した周波数に選択することを特徴とする請求項1または2記載のマルチリーダ装置。
- 前記復調回路は、前記選択信号に応じて、同期クロックを生成するための基準クロックの周波数を各エアインタフェースに適した周波数に選択することを特徴とする請求項1ないし3のいずれか1項に記載のマルチリーダ装置。
- 前記非接触情報媒体は、該媒体を識別する識別データを格納しており、前記復調信号には該識別データが含まれており、前記マイクロコンピュータは、復調信号から該識別データを抽出する手段を備えることを特徴とする請求項1ないし4のいずれか1項に記載のマルチリーダ装置。
- 前記マイクロコンピュータは、該抽出した識別データを外部へと所定のフォーマットで出力する手段をさらに備えることを特徴とする請求項5記載のマルチリーダ装置。
- 異なるエアインタフェースによって複数の種類の非接触情報媒体との非接触通信を行うマルチリーダ装置であって、
符号化信号によってデジタル変調を行う変調回路と、
非接触情報媒体からのデジタル変調信号を復調して復調信号を得る復調回路と、
前記変調回路へ符号化信号を出力し、復調回路からの復調信号を入力する、マイクロコンピュータと、
を備え、前記マイクロコンピュータは、使用するべきエアインタフェースを特定する選択信号を復調回路に送る手段を備え、
前記復調回路は、前記選択信号に応じて、復調のための復調クロックの周波数を各エアインタフェースに適した周波数に選択することを特徴とするマルチリーダ装置。
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JP2009034626A JP2010191640A (ja) | 2009-02-17 | 2009-02-17 | マルチリーダ装置 |
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JP2014505285A (ja) * | 2010-12-03 | 2014-02-27 | グーグル・インコーポレーテッド | タップによる複数のデバイス間の対話および通信プロトコル |
JP2014143629A (ja) * | 2013-01-25 | 2014-08-07 | Sony Corp | 信号処理装置、信号処理方法、並びに記録媒体 |
US10134025B2 (en) | 2011-09-18 | 2018-11-20 | Google Llc | One-click offline buying |
-
2009
- 2009-02-17 JP JP2009034626A patent/JP2010191640A/ja not_active Withdrawn
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