JP2010152324A - 表示装置の電源回路及びそれを用いた表示装置 - Google Patents

Abstract

【課題】消費電流が変動する表示パネルに適用した場合であっても電力効率を向上することが可能な電源回路及び表示装置を提供する。
【解決手段】入力電圧の電荷を充電するコイル１０６と、コイルへの電荷の充電放電を制御するスイッチ素子１０５と、コイルへの充電期間において出力電圧の安定化を図る容量１０８と、出力電圧の基準となるクロック信号を生成する発信器１０１と、クロック信号と出力電圧とを比較するコンパレータ１０３と、コンパレータの出力信号に応じてスイッチ素子の制御信号を生成するパルス制御回路１０４と、表示装置の垂直同期信号と水平同期信号に基づいて発信器で生成するクロック信号の周波数を制御する周波数制御回路１０２とを有し、水平同期信号の出力回数が予め設定された第１の出力回数と第２の出力回数との間にある第１の状態と、第１及び第２の出力回数の間にない第２の状態とで異なる周波数のクロック信号に制御する。
【選択図】図１

Description

本発明は表示装置の電源回路及びそれを用いた表示装置に係わり、特に、表示データの書き込み動作時における電力効率を向上させる電源回路及び表示装置に関する。

液晶パネルを駆動する表示装置用駆動回路内の電源部の昇圧方式において、電力損失を少なくし、高精度・高効率な電力を得ることが可能なスイッチングレギュレータが、電源回路に用いられている。スイッチングレギュレータを用いた電源回路は、入力電圧の電荷をコイルにて充電し、コイルに充電した電荷を放電することで昇圧を行う構成となっている。その際、コイルの電荷の充電及び放電期間は、ＭＯＳ−ＦＥＴ等を用いたスイッチング素子によりＯＮ／ＯＦＦの時間の割合（Ｄｕｔｙ比）を制御し、該Ｄｕｔｙ比により出力電圧が決定する構成となっている。

このスイッチング素子を用いた電源回路として、特許文献１に記載の電源回路がある。該特許文献１に記載の電源回路は、負荷に供給すべき目標電圧を設定しておき、出力電圧と目標電圧とを比較し、高負荷時においては蓄積手段であるコイルに電力を蓄積する時間を長くすることにより、所望の出力電圧を生成するものである。

特開２０００−２７８９３８号公報

液晶パネルは、消費電流が大きい期間（データ電圧印加期間＝高負荷期間）と消費電流が小さい期間（データ電圧保持期間＝低負荷期間）がある。このため、特許文献１に記載の電源回路では、高負荷期間においてはＤｕｔｙ比を低負荷期間に合わせた比率とした場合は、出力電圧の電圧降下が大きくなり、コイルへの充電期間が長くなり（コイルの起電力が上昇）、電力効率が低下してしまうという問題がある。また、電圧降下抑制のためにＯＮ／ＯＦＦの周波数を高くする方法も考えられるが、低負荷期間でのコイルへの電荷の充電が過剰となるため、出力電圧が上昇してしまい、その結果、電力効率が低下してしまうという問題がある。

本発明は前記課題を解決すべくなされたものであり、本発明の目的は消費電流が変動する液晶パネルに適用した場合であっても電力効率を向上することが可能な電源回路及び表示装置を提供することにある。

本発明のその他の目的については、明細書全体の記載から明らかにされる。

（１）前記課題を解決すべく、入力電圧を昇圧し、該入力電圧よりも高い駆動電圧を表示装置に供給する表示装置の電源回路であって、前記入力電圧の電荷を充電するコイルと、前記コイルへの前記電荷の充電と、該充電された電荷の放電を制御するスイッチ素子と、前記コイルへの充電期間において出力電圧の安定化を図る容量と、出力電圧の基準となるクロック信号を生成する発信器と、前記クロック信号と前記出力電圧とを比較するコンパレータと、前記コンパレータの出力信号に応じて前記スイッチ素子の制御信号を生成するパルス制御回路と、前記表示装置の垂直同期信号と水平同期信号とが入力され、該入力信号に基づいて前記発信器で生成する前記クロック信号の周波数を制御する周波数制御回路とを有し、前記周波数制御回路は、前記垂直同期信号の出力に続く前記水平同期信号の出力回数を計数し、前記周波数制御回路は、前記水平同期信号の出力回数が予め設定された第１の出力回数と第２の出力回数との間にある第１の状態と、前記水平同期信号の出力回数が前記第１及び第２の出力回数の間にない第２の状態とで異なる周波数のクロック信号に制御し、前記第２の状態における前記クロック信号の周波数よりも、前記第１の状態における前記クロック信号の周波数が高い表示装置の電源回路である。

（２）前記課題を解決すべく、入力電圧を昇圧し、該入力電圧よりも高い駆動電圧を表示装置に供給する表示装置の電源回路であって、前記入力電圧の電荷を充電するコイルと、前記コイルへの前記電荷の充電と、該充電された電荷の放電を制御するスイッチ素子と、前記コイルへの充電期間において出力電圧の安定化を図る容量と、出力電圧の基準となるクロック信号を生成する発信器と、前記クロック信号と前記出力電圧とを比較するコンパレータと、前記コンパレータの出力信号に応じて前記スイッチ素子の制御信号を生成するパルス制御回路と、前記表示装置の画素へ表示データを書き込む信号水平同期信号が入力され、該入力信号に基づいて前記発信器で生成する前記クロック信号の周波数を制御する周波数制御回路とを有し、前記周波数制御回路は、一水平期間内におけるＲ（赤）Ｇ（緑）Ｂ（青）の各画素への表示データの書き込み期間を信号立ち上がり期間とそれ以外の期間とに分け、前記信号立ち上がり期間とそれ以外の期間とで異なる周波数のクロック信号に制御し、前記それ以外の期間における前記クロック信号の周波数よりも、前記信号立ち上がり期間における前記クロック信号の周波数が高くなるように制御する表示装置の電源回路である。

（３）前記課題を解決すべく、入力電圧を昇圧し、該入力電圧よりも高い駆動電圧を表示装置に供給する表示装置の電源回路であって、前記入力電圧の電荷を充電するコイルと、前記コイルへの前記電荷の充電と、該充電された電荷の放電を制御するスイッチ素子と、前記コイルへの充電期間において出力電圧の安定化を図る容量と、出力電圧の基準となるクロック信号を生成する発信器と、前記クロック信号と前記出力電圧とを比較するコンパレータと、前記コンパレータの出力信号に応じて、前記スイッチ素子の制御信号を生成するパルス制御回路とを有し、前記パルス制御回路は、前記表示装置の垂直同期信号と水平同期信号とに基づいて、前記表示装置の負荷を監視し、前記負荷が軽い低負荷期間では前記パルス信号を所定期間に１回出力させ、前記負荷が重い高負荷期間では前記パルス信号を前記所定時間に２回以上出力させる表示装置の電源回路である。

（４）前記課題を解決すべく、前述する（１）乃至（３）の内のいずれかに記載の電源回路を有する表示駆動回路と、該表示駆動回路からの表示データに応じた画像表示を行う表示パネルとを備える表示装置。

（５）前記課題を解決すべく、入力電圧を昇圧し、該入力電圧よりも高い駆動電圧を表示装置に供給する表示装置の電源回路であって、前記入力電圧の電荷を充電するコンデンサと、前記コンデンサへの前記電荷の充電と、該充電された電荷の放電を制御するスイッチ素子と、前記コンデンサへの充電期間において出力電圧の安定化を図るコンデンサと、出力電圧の基準となるクロック信号を生成する発信器と、前記クロック信号と前記出力電圧とを比較するコンパレータと、前記コンパレータの出力信号に応じて前記スイッチ素子の制御信号を生成するパルス制御回路と、前記表示装置の垂直同期信号と水平同期信号とが入力され、該入力信号に基づいて前記パルス制御回路から出力する前記スイッチ素子の制御信号の周波数を制御する周波数制御回路とを有し、前記周波数制御回路は、前記垂直同期信号の出力に続く前記水平同期信号の出力回数を計数し、前記周波数制御回路は、前記水平同期信号の出力回数が予め設定された第１の出力回数と第２の出力回数との間にある第１の状態と、前記水平同期信号の出力回数が前記第１及び第２の出力回数の間にない第２の状態とで異なる制御信号の周波数で制御し、前記第２の状態における前記制御信号の周波数よりも、前記第１の状態における前記制御信号の周波数が高い表示装置の電源回路である。

（６）前記課題を解決すべく、入力電圧を昇圧し、該入力電圧よりも高い駆動電圧を表示装置に供給する表示装置の電源回路であって、前記入力電圧の電荷を充電するコンデンサと、前記コンデンサへの前記電荷の充電と、該充電された電荷の放電を制御するスイッチ素子と、前記コンデンサへの充電期間において出力電圧の安定化を図るコンデンサと、出力電圧の基準となるクロック信号を生成する発信器と、前記クロック信号と前記出力電圧とを比較するコンパレータと、前記コンパレータの出力信号に応じて前記スイッチ素子の制御信号を生成するパルス制御回路と、前記表示装置の垂直同期信号と水平同期信号とが入力され、該入力信号に基づいて前記パルス制御回路から出力する前記スイッチ素子の制御信号の周波数を制御する周波数制御回路とを有し、前記周波数制御回路は、一水平期間内におけるＲ（赤）Ｇ（緑）Ｂ（青）の各画素への表示データの書き込み期間を信号立ち上がり期間とそれ以外の期間とに分け、前記信号立ち上がり期間とそれ以外の期間とで異なる周波数の制御信号に制御し、前記それ以外の期間における前記制御信号の周波数よりも、前記信号立ち上がり期間における前記制御信号の周波数が高くなるように制御する表示装置の電源回路である。

本発明によれば、表示装置（液晶パネル）での消費電流が最も大きくなるデータ電圧印加期間（以下、高負荷期間と呼ぶ）において、クロック信号の周波数を高くし、液晶パネルへの電流の放電時間を短くすることで、出力電圧の電圧効果量も小さく（リプル低減）なることから、電力効率を向上することが出来る。

また、表示装置での消費電流が最も小さくなるデータ電圧保持期間（以下、低負荷期間と呼ぶ）においては、出力電圧の電圧効果量が元々小さいため、クロック信号の周波数を低くすることで、出力電圧の電圧上昇量も小さく（リプル低減）なることから、電力効率を向上することが出来る。

さらには、高負荷期間でのＭＯＳ−ＦＥＴの制御信号パルス周期を、低負荷期間での制御信号パルス周期の半分とすることで、液晶パネルへの電流の放電時間を短くし、出力電圧の電圧効果量も小さく（リプル低減）なることから、電力効率を向上することが出来る。

本発明のその他の効果については、明細書全体の記載から明らかにされる。

本発明の実施形態１のパターン形成方法を説明するためのプロセスフローを示した図である。 本発明の実施形態１の電源回路におけるコイルへの充放電動作を説明するための図である 本発明の実施形態１の電源回路におけるＭＯＳスイッチの制御信号と出力電圧及び入力電流との関係を説明するための図である。 従来の電源回路における低負荷時と高負荷時とにおける出力電圧と入力電流との関係を説明する図である。 本発明の実施形態１の電源回路と従来の電源回路とにおけるＭＯＳスイッチの制御信号と出力電圧及び入力電流との関係を説明するための図である。 本発明の実施形態１の電源回路における高負荷時を表示有効期間とした場合の動作を説明するための図である。 本発明の実施形態１の電源回路における周波数制御回路の一例を説明するための図である。 本発明の実施形態２の電源回路における周波数制御回路の概略構成を説明するための図である。 本発明の実施形態３の電源回路における高負荷時を表示有効期間とした場合の動作を説明するための図である。 本発明の実施形態３の電源回路における周波数制御回路の一例を説明するための図である。 本発明の実施形態４の電源回路における周波数制御回路の概略構成を説明するための図である。 本発明の実施形態５の電源回路の概略構成を説明するための図である。 本発明の実施形態５の電源回路と従来の電源回路とにおけるＭＯＳスイッチの制御信号と出力電圧及び入力電流との関係を説明するための図である。 本発明の実施形態５の電源回路における高負荷時を表示有効期間とした場合の動作を説明するための図である。 本発明の実施形態６の電源回路における高負荷時を表示有効期間とした場合の動作を説明するための図である。 本発明の実施形態７の液晶表示装置の概略構成を説明するための図である。 本発明の実施形態８のチャージポンプ式電源回路の概略構成を説明するための図である。 本発明の実施形態８のチャージポンプ式電源回路におけるコンデンサへの充放電動作を説明するための図である。

以下、本発明が適用された実施形態について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明は省略する。

〈実施形態１〉
図１は本発明の実施形態１の電源回路の概略構成を説明するための図である。図１に示すように、実施形態１の電源回路は垂直同期信号及び水平同期信号が入力され、該垂直同期信号及び水平同期信号に基づいて発信器１０１の発振周波数を制御する周波数制御回路１０２を有する構成となっている。発信器１０１からのクロック信号と出力電圧とはコンパレータ１０３に入力され、該コンパレータ１０３の比較出力に基づいて、パルス制御回路１０４が例えばＭＯＳ−ＴＦＴからなるＭＯＳスイッチ（スイッチ素子）１０５のＯＮ／ＯＦＦを制御する構成となっている。特に、実施形態１の電源回路では、周波数制御回路１０２の出力に基づいて、発信器１０１の発振周波数を制御する構成となっているので、パルス制御回路１０４はＭＯＳスイッチ１０５のＯＮ／ＯＦＦ時間の割合であるＤｕｔｙ比と共に、ＯＮ／ＯＦＦの周期すなわち周波数を制御する構成となっている。なお、本実施形態に特徴的な周波数制御回路１０２の詳細については、後述する。

また、ＭＯＳスイッチ１０５の一端はコイル１０６の一端とダイオード１０７のアノードに接続される構成となっており、当該ＭＯＳスイッチ１０５の他端は接地されている。コイル１０６の他端には当該電源回路の電源である入力電圧が入力される構成となっており、入力電圧の電荷を当該コイル１０６に充電し該充電された電荷を放電することで入力電圧の昇圧を行うものである。ダイオード１０７のカソードには例えば周知のコンデンサを用いた容量１０８が接続され、コイル１０６で昇圧された電荷を蓄積し、該蓄積した電荷を出力電圧として出力する構成となっている。

なお、本実施形態の周波数制御回路１０２内には図示しないレジスタ（記憶手段）が設けられており、レジスタ内の値は有効表示ライン数、有効表示開始ライン、有効表示ドット数、有効表示開始ドットなどの値が保持される構成となっている。ただし、垂直同期信号及び水平同期信号並びにレジスタ値に応じて、周波数制御回路１０２は、高負荷期間及び低負荷期間を設定する構成となっている。また、該レジスタの値は外部から書き換え可能である。さらには、周波数制御回路１０２に１水平ライン毎の有効表示期間を示す有効データ信号も入力し、該有効データ信号に基づいた制御を行う構成でもよい。

図２は本発明の実施形態１の電源回路におけるコイルへの充放電動作を説明するための図であり、図３は本発明の実施形態１の電源回路におけるＭＯＳスイッチの制御信号と出力電圧及び入力電流との関係を説明するための図である。図２において、図２（ａ）はＭＯＳスイッチがオン時の動作を説明するための図であり、図２（ｂ）はＭＯＳスイッチがオフ時の動作を説明するための図である。

以下、図２及び図３に基づいて、図１に示す実施形態１の電源回路の基本動作を説明する。

図３に示すように、パルス制御回路１０４にて生成されるＭＯＳスイッチ１０５の制御信号３０３は、フィードバックした出力電圧値３０１が発信器１０１にて生成されたクロック信号３０２の電圧値より小さい期間ｔ１〜ｔ２では“ハイ”となり、ＭＯＳスイッチ１０５がオンとなる。このＭＯＳスイッチ１０５がオン時には、コイル１０６とＭＯＳスイッチ１０５とを介して入力電圧からの電流が接地に至る回路が形成され、図２（ａ）中の矢印に示すように、コイル１０６に電荷が充電されることとなる。このときのダイオード１０７のアノード電位は接地電位となるが、ダイオード１０７の作用により出力電圧は容量１０８から供給されることとなる。ただし、期間ｔ１〜ｔ２では、容量１０８には電荷が供給されないので、出力電圧３０１は降下することとなる。

一方、出力電圧値３０１がクロック信号３０２の電圧値より大きい期間ｔ２〜ｔ４では、ＭＯＳスイッチ１０５の制御信号３０３は“ロー”となり、ＭＯＳスイッチ１０５はオフとなる。このＭＯＳスイッチ１０５のオフ時には、コイル１０６からダイオード１０７と容量１０８とを介して接地に至る回路が形成され、図２（ｂ）中の矢印に示すように、コイル１０６に充電された電荷がダイオード１０７を介して容量１０８に充電されると共に、出力電圧３０１として出力されることとなる。ここで、期間ｔ２〜ｔ３ではコイル１０６に充電された電荷が容量１０８すなわち出力電圧３０１に供給されるので、図３に示すように、出力電圧３０１は上昇することとなる。これに対して、期間ｔ３〜ｔ４ではコイル１０６に充電された電荷の充電が終了してしまうので、出力電圧３０１は容量１０８から供給されることとなる。ただし、期間ｔ３〜ｔ４では、容量１０８には電荷が供給されないので、その出力電圧３０１は降下することとなる。

期間ｔ４〜ｔ５は前述する期間ｔ１〜ｔ２と同じとなり、以降、期間ｔ１〜ｔ４の充放電動作を繰り返すことにより、電源回路の入力電圧よりも高い電圧値の出力電圧３０１を供給する構成となっている。

次に、図４に従来の電源回路における低負荷時と高負荷時とにおける出力電圧と入力電流との関係を説明する図を、図５に本発明の実施形態１の電源回路と従来の電源回路とにおけるＭＯＳスイッチの制御信号と出力電圧及び入力電流との関係を説明するための図を示し、実施形態１の電源回路における電力効率の向上動作を説明する。ただし、図４において、図４（ａ）は従来の電源回路における低負荷時の出力電圧４０１と入力電流４０２との関係を説明する図であり、図４（ｂ）は従来の電源回路における高負荷時の出力電圧４０３と入力電流４０４との関係を説明する図である。また、図５において、図５（ａ）は従来の電源回路における低負荷時でのＭＯＳスイッチの制御信号５０３と出力電圧５０１及び入力電流５０４との関係を説明するための図であり、図５（ｂ）は従来の電源回路における高負荷時でのＭＯＳスイッチの制御信号５０６と出力電圧５０５及び入力電流５０７との関係を説明するための図であり、図５（ｃ）は実施形態１の電源回路における高負荷時でのＭＯＳスイッチの制御信号５１０と出力電圧５０８及び入力電流５１１との関係を説明するための図である。ただし、図４において、電圧Ｖ２＞電圧Ｖ１である。

図４（ａ）に示すように、発信器からのクロック信号の周波数が固定であり、低負荷時においては、期間Ｔ１〜Ｔ３における出力電圧４０１の電圧降下は電圧Ｖ２までであり、このとき期間Ｔ２〜Ｔ３において図示しないＭＯＳスイッチがオンされ、当該電源回路の電源からの入力電流４０２がコイルに流れ、コイルに電荷が充電される。次の期間Ｔ３〜Ｔ４においては、図示しないＭＯＳスイッチがオフされとコイルに起電力が発生し、この起電力による電荷が図示しない容量に充電されると共に出力電圧４０１として出力される。このときの電力効率は、放電期間時の電流の積分値（図中（２）の面積）を充電期間時の電流の積分値（図中（１）の面積）で割った値（（２）／（１））が電力効率となる。

一方、図４（ｂ）に示すように、高負荷時においては、コイルの充電に要する時間すなわち図示しないＭＯＳスイッチのオン時間が大きくなるので、期間Ｔ５〜Ｔ７における出力電圧４０３の電圧降下は電圧Ｖ１まで低下することとなる。このとき期間Ｔ６〜Ｔ７において図示しないＭＯＳスイッチがオンされ、図４（ａ）に示す低負荷時よりも多い入力電流４０４がコイルに流れ、コイルに電荷が充電される。次の期間Ｔ７〜Ｔ８においては、図示しないＭＯＳスイッチがオフされと、コイルに低負荷時よりも大きい起電力が発生し、この起電力による電荷が図示しない容量に充電されると共に出力電圧４０３として出力される。このときの入力電流４０４は低負荷時よりも短時間で大きな起電力となるので、その傾きも大きなものとなる。よって、電力効率は、放電期間時の電流の積分値（図中（２’）の面積）を充電期間時の電流の積分値（図中（１’）の面積）で割った値である電力効率は（（２’）／（１’））となり、低負荷時に比較して電力効率が大きく低下することとなる。従って、高負荷期間での電圧降下量を小さくすれば、電力効率は向上することが可能となる。そこで、本願発明では、出力電圧４０３の降下期間であり、充電動作に寄与しない期間Ｔ５〜Ｔ６を減少させ、高負荷期間での放電期間を短くすることにより、電力効率を向上する構成とした。

以下、その効果を図５（ａ）〜（ｃ）に基づいて説明する。

図５（ａ）に示すように、低負荷時においては出力電圧５０１の低下が小さいので、コイルの充電に要する時間すなわちＭＯＳスイッチのオン時間であるパルス幅制御出力５０３のハイ期間も少ない期間ｔ１〜ｔ２となり、該コイルに充電された電荷を容量に充電する期間ｔ２〜ｔ３も期間ｔ１〜ｔ２と同程度の期間となる。その結果、前述する図４（ａ）で説明したように、電力効率がよくなる。

しかしながら、図５（ｂ）に示すように、発信器の出力５０２が一定の場合、高負荷時においては出力電圧５０５の低下が大きくなるので、コイルの充電に要する時間であるパルス幅制御出力５０６はＰＷＭ制御によって低負荷時よりも長い期間ｔ５〜ｔ６となる。その結果、入力電流５０７も多くなりコイルに充電される電荷は大きくなると共に、パルス幅制御出力５０６がローになるすなわち図示しないＭＯＳスイッチがオフされ、コイルに充電された電荷が容量に充電される期間ｔ６〜ｔ７も低負荷時よりも短くなるので、前述する図４（ｂ）で説明したように、電力効率が低下する。

以上に説明した発信器出力５０２が固定される従来方式に比較して、実施形態１の電源回路では、高負荷時には周波数制御回路からの出力に基づいて、発信器出力５０９の周波数が高くなるので、図５（ｃ）に示すように、出力電圧５０８の低下（傾斜）が大きな場合であってもコイルの充電に要する時間であるパルス幅制御出力５１０のハイになる期間すなわち図示しないＭＯＳスイッチがオンされる期間が従来に比較して短い期間ｔ９〜ｔ１０となる。その結果、高負荷時であっても期間ｔ９〜ｔ１０でコイルに充電される電荷量及び容量から出力される電荷量を小さくすることが可能となり、コイルに充電された電荷を容量に充電する期間ｔ１０〜ｔ１１も図５（ｂ）に比較して十分長い期間とすることができる。すなわち、図５（ｃ）に示す高負荷時には、クロック信号の周波数を高くすることで、コイルからの電荷の放電時間を短くし、出力電圧の電圧降下量を小さくする構成としている。従って、放電期間時の電流の積分値を充電期間時の電流の積分値の面積）で割った値である電力効率を従来よりも向上させることができる。

図６は本発明の実施形態１の電源回路における高負荷時を表示有効期間とした場合の動作を説明するための図であり、図７は本発明の実施形態１の電源回路における周波数制御回路の一例を説明するための図である。

図６に示すように、本実施形態における電源回路では当該電源回路が電力を供給する図示しない表示パネル（例えば、液晶表示パネル）を駆動するための信号である垂直同期信号と水平同期信号とに基づいて、垂直同期信号の１フレーム期間６０１を表示有効期間６０３と垂直帰線期間６０２とに分けて電源回路の周波数を切り替える構成とするものである。すなわち、１フレーム期間６０１中の表示有効期間６０３では図示しない表示パネルへの表示データの書き込み動作が発生するので、垂直帰線期間６０２に比較して表示パネルで消費される電力量が大きくなる。従って。実施形態１の電源回路では、図６に示すように、垂直帰線期間６０２における発信器のクロック信号出力６０４の出力周波数よりも表示有効期間６０３における発信器のクロック信号出力６０５の周波数を高い周波数とすることにより、電力効率を向上させる構成としている。なお、図６に示すクロック信号出力６０４、６０５の周波数は模式的に示したものであり、実際の周波数とは異なるものである。

このときの周波数制御回路は、図７に示すように、ラインカウンタ７０１と比較回路７０２とで構成する。まず、ラインカウンタ７０１を垂直同期信号ＶＳＹＮＣＶのハイレベルでリセットする構成とし、水平同期信号ＨＳＹＮＣＶのハイレベル数をカウント（カウント値を＋１）する構成とする。該ラインカウンタ７０１で得られたカウント値と、有効表示開始ラインを格納するレジスタであるＳＴＡＲＴレジスタの値と、有効表示ライン数を格納するレジスタであるＥＮＤレジスタの値とに基づいて、比較回路７０２が有効表示期間信号として周波数制御回路の周波数を上げるための信号（例えば、ハイレベル信号）を周波数制御回路に出力する構成とする。このときの比較回路７０２における判定動作は、ＳＴＡＲＴレジスタの値とラインカウンタ７０１のカウント値とを比較すると共に、ラインカウンタ７０１のカウント値とＥＮＤレジスタの値とを比較し、ラインカウンタ７０１のカウント値がＳＴＡＲＴレジスタの値よりも大きく、かつラインカウンタ７０１のカウント値がＥＮＤレジスタの値よりも小さい場合を有効表示期間６０３として、有効表示期間信号を示すハイレベルを出力するものであり、該有効表示期間６０３として判定されない期間は垂直帰線期間又は垂直帰線期間に相当する期間とみなしてローレベルを出力する。従って、この構成により、表示データの書き込み動作が発生する表示有効期間６０３では発信器のクロック信号出力６０５の周波数を高い周波数とすることが可能となり、電力効率を向上させることができる。

以上説明したように、本発明の実施形態１の電源回路では、入力電圧の電荷を充電するコイル１０６と、該コイル１０６への充電・放電の制御を行うＭＯＳスイッチ１０５と、コイル１０６からの電荷の流れを整流化するダイオード１０７と、ＭＯＳスイッチ１０５がオン時において出力電圧の安定化を図る容量１０８と、コイル１０６及び容量１０８の充放電動作の基準となるクロック信号を生成する発信器１０１と、クロック信号と出力電圧とを比較するコンパレータ１０３と、該コンパレータ１０３の出力信号に応じてＭＯＳスイッチ１０５のオン・オフを制御するパルス制御回路１０４と、当該電源回路が電力を供給する表示パネルの垂直同期信号及び水平同期信号を外部信号とし、該外部信号に応じてクロック信号の周波数を動的に変化させる周波数制御回路１０２とを備え、表示データの書き込み動作が発生する表示有効期間６０３では発信器のクロック信号出力６０５の周波数を高い周波数とする構成となっているので、出力電圧の高負荷時における電力効率の低下を防止でき、その結果、表示有効期間６０３以外の期間を含めた全ての動作期間内における電力効率を向上させることができる。

なお、実施形態１の表示装置において、コンパレータ１０３にて比較するものとしては出力電圧と発信器にて生成したクロック信号としたが、これに限定されることはなく、予め基準電圧を生成し該基準電圧と出力電圧とをコンパレータにて比較する構成でもよい。

〈実施形態２〉
図８は本発明の実施形態２の電源回路における周波数制御回路の概略構成を説明するための図である。ただし、実施形態２の電源回路において、周波数制御回路を除く他の構成は実施形態１と同様の構成となる。従って、以下の説明では、実施形態２の周波数制御回路についてのみ、詳細に説明する。

図８に示すように、実施形態２の周波数制御回路は、垂直同期信号ＶＳＹＮＣＶと水平同期信号ＨＳＹＮＣＶとが入力されるＨカウンタ８０１、垂直同期信号ＶＳＹＮＣＶと有効データ信号ＤＴＭＧとが入力されるＤＴＭＧカウンタ８０２、Ｈカウンタ８０１のカウント値が入力される比較回路８０３、ＤＴＭＧカウンタ８０２のカウント値が入力される比較回路８０４、及び２入力のアンド回路８０５とから構成される。ただし、図８に示す周波数制御回路において、有効データ信号ＤＴＭＧは一水平ライン毎の有効表示期間を示す信号である。

Ｈカウンタ８０１は実施形態１のラインカウンタ７０１と同様に、当該Ｈカウンタ８０１のカウント値を垂直同期信号ＶＳＹＮＣＶのハイレベルでリセットする構成となっており、水平同期信号ＨＳＹＮＣＶのハイレベル数をカウント（カウント値を＋１）する構成となっている。また、ＤＴＭＧカウンタ８０２は垂直同期信号ＶＳＹＮＣＶのハイレベルでリセットされる構成となっており、有効データ信号ＤＴＭＧのハイレベル数をカウント（カウント値を＋１）する構成となっている。比較回路８０３はＨカウンタ８０１で得られたカウント値（Ｈカウンタ値）と、有効表示開始ラインを格納するレジスタであるＳＴＡＲＴレジスタの値とに基づいて、周波数制御回路の周波数を上げるためのハイレベル信号をアンド回路８０５に出力する構成となっている。比較回路８０４はＤＴＭＧカウンタ８０２で得られたカウント値（ＤＴＭＧカウンタ値）と、有効表示開始ラインを格納するレジスタであるＳＴＡＲＴレジスタの値とに基づいて、周波数制御回路の周波数を上げるためのハイレベル信号をアンド回路８０５に出力する構成となっている。その結果、アンド回路８０５からはＨカウンタ８０１とＤＴＭＧカウンタ８０２との出力が共にハイレベルの場合にのみ、有効表示期間を示すハイレベル（有効表示期間信号）が出力され、それ以外の期間はローレベルが出力される。

このように、実施形態２の周波数制御回路を用いることにより、表示データの書き込み動作が発生する表示有効期間６０３では発信器のクロック信号出力６０５の周波数を高い周波数とすることが可能となるので、前述する実施形態１の効果を得ることができる。特に、実施形態２の電源回路では、垂直同期信号ＶＳＹＮＣＶと水平同期信号ＨＳＹＮＣＶと共に、有効データ信号ＤＴＭＧに基づいて有効表示期間６０３を判定する構成となっているので、より正確に表示有効期間６０３を判定することが可能となり、実施形態１の電源回路よりも更に電力効率を向上させることができるという格別の効果を得ることができる。

〈実施形態３〉
図９は本発明の実施形態３の電源回路における高負荷時を表示有効期間とした場合の動作を説明するための図であり、図１０は本発明の実施形態３の電源回路における周波数制御回路の一例を説明するための図である。特に、図９は一水平同期期間９０５を３分割し、分割した各々の期間９０１においてＲ（赤）、Ｇ（緑）、Ｂ（青）の各副画素に対応したＲデータ、Ｇデータ、Ｂデータの順に印可するＲＧＢ時分割駆動方式におけるクロック信号の周波数を示した図である。また、実施形態３の電源回路において、周波数制御回路を除く他の構成は実施形態１と同様の構成となる。従って、以下の説明では、実施形態３の周波数制御回路についてのみ、詳細に説明する。

図９に示すように、実施形態３の電源回路では、当該電源回路が電力を供給する図示しない表示パネルを駆動するための信号である垂直同期信号と水平同期信号とドットクロックとに基づいて、ＲＧＢ時分割駆動方式での特徴である一水平同期期間内で３分割された各期間内における発信器のクロック信号周波数を変化させる構成である。この構成ではＲＧＢの各データを出力するための信号立ち上り期間９０４すなわちデータ電圧印加期間では、最も表示パネルの消費電流が大きくなることからクロック信号出力９０２の周波数を高くするものである。また、信号立ち上がりから所定時間経過後に画素の電位がデータ電圧に近づいた場合すなわち表示データの保持期間（データ電圧保持期間）は、表示パネルの消費電力は小さくなることから、クロック信号出力９０３の周波数を低くするものである。１水平同期期間９０５の内で、表示パネルのＲＧＢの表示データの書き込みが開始される信号立ち上がり期間９０４では、表示パネルの各副画素の接続されるドレイン線への表示データの出力や各画素への表示データの書き込み等が行われるために電力消費量が増加することとなる。従って、本実施形態においては、電力消費量が増加する信号立ち上がり期間９０４において、発信器のクロック信号出力９０２の周波数を、信号立ち上がり期間９０４以外の期間９０３の周波数よりも高い周波数とすることにより、電力効率を向上させる構成としている。なお、図９に示すクロック信号出力９０２、９０３の周波数は模式的に示したものであり、実際の周波数とは異なるものである。

図１０に示すように、実施形態３の周波数制御回路は、垂直同期信号ＶＳＹＮＣＶと水平同期信号ＨＳＹＮＣＶとが入力されるラインカウンタ１００１、水平同期信号ＨＳＹＮＣＶとドットクロックＤＯＴＣＬＫとが入力されるドットカウンタ１００２、ラインカウンタ１００１のカウント値（Ｈカウント値）と有効表示開始ラインを格納するレジスタである垂直ラインＳＴＡＲＴレジスタの値と有効表示ライン数を格納するレジスタである垂直ラインＥＮＤレジスタの値とが入力される比較回路１００３、ドットカウンタ１００２のカウント値（ドットクロックカウンタ値）と有効表示開始ドットを格納するレジスタである水平ラインＳＴＡＲＴレジスタの値と有効表示ドット数を格納するレジスタである水平ラインＥＮＤレジスタの値とが入力される比較回路１００４、及び２入力のアンド回路１００５とから構成される。

ラインカウンタ１００１は実施形態１のラインカウンタ７０１と同様に、当該ラインカウンタ１００１のカウント値を垂直同期信号ＶＳＹＮＣＶのハイレベルでリセットする構成となっており、水平同期信号ＨＳＹＮＣＶのハイレベル数をカウント（カウント値を＋１）する構成となっている。

また、ドットカウンタ１００２は水平同期信号ＨＳＹＮＣＶのハイレベルでリセットされる構成となっており、ドットクロック数をカウント（カウント値を＋１）する構成となっている。

比較回路１００３はラインカウンタ１００１で得られたカウント値と、垂直ラインＳＴＡＲＴレジスタの値と、垂直ラインＥＮＤレジスタの値とに基づいて、周波数制御回路の周波数を上げるためのハイレベル信号をアンド回路１００５に出力する構成となっている。このときの比較回路１００３における判定動作は、実施形態１の比較回路７０２と同様に、垂直ラインＳＴＡＲＴレジスタの値とラインカウンタ１００１のカウント値とを比較すると共に、ラインカウンタ１００１のカウント値と垂直ラインＥＮＤレジスタの値とを比較し、ラインカウンタ１００１のカウント値が垂直ラインＳＴＡＲＴレジスタの値よりも大きく、かつラインカウンタ１００１のカウント値が垂直ラインＥＮＤレジスタの値よりも小さい場合を有効表示期間として、有効表示期間信号を示すハイレベルを出力するものであり、該有効表示期間として判定されない期間はローレベルを出力する。

比較回路１００４はドットカウンタ１００２で得られたカウント値と、水平ラインＳＴＡＲＴレジスタの値と、水平ラインＥＮＤレジスタの値とに基づいて、周波数制御回路の周波数を上げるためのハイレベル信号をアンド回路１００６に出力する構成となっている。このときの比較回路１００４における判定動作は、水平ラインＳＴＡＲＴレジスタの値とドットカウンタ１００２のカウント値とを比較すると共に、ドットカウンタ１００２のカウント値と水平ラインＥＮＤレジスタの値とを比較する。この比較の結果、ドットカウンタ１００２のカウント値が水平ラインＳＴＡＲＴレジスタの値よりも大きく、かつドットカウンタ１００２のカウント値が水平ラインＥＮＤレジスタの値よりも小さい場合を信号立ち上がり期間９０４としてハイレベルを出力するものであり、信号立ち上がり期間９０４として判定されない期間はローレベルを出力する。ただし、図１０に示す周波数制御回路は、説明を簡単にするために、ＲＧＢの３つの副画素の内の１つの副画素に対応するものである。従って、ＲＧＢの各色の副画素へ表示データが書き込まれる際に周波数を制御するためには、少なくとも各色に対応した個数分の比較回路１００４が必要である。

このように、実施形態３の周波数制御回路を用いることにより、ＲＧＢ毎の書き込み動作が発生する一水平期間内における３回の信号立ち上がり期間９０４では、発信器のクロック信号出力９０２の周波数を、それ以外の期間のクロック信号出力９０３の周波数よりも高い周波数とすることができるので、出力電圧の高負荷時における電力効率の低下を防止でき、その結果、信号立ち上がり期間９０４以外の期間を含めた全ての動作期間内において、当該電源回路の電力効率を向上させることができる。

〈実施形態４〉
図１１は本発明の実施形態４の電源回路における周波数制御回路の概略構成を説明するための図である。ただし、実施形態４の電源回路において、周波数制御回路を除く他の構成は実施形態３の電源回路と同様の構成となる。従って、以下の説明では、実施形態４の周波数制御回路についてのみ、詳細に説明する。

図１１に示すように、実施形態４の周波数制御回路は、垂直同期信号ＶＳＹＮＣＶと水平同期信号ＨＳＹＮＣＶとが入力されるＨカウンタ８０１、垂直同期信号ＶＳＹＮＣＶと有効データ信号ＤＴＭＧとが入力されるＤＴＭＧカウンタ８０２、Ｈカウンタ８０１のカウント値が入力される比較回路８０３、ＤＴＭＧカウンタ８０２のカウント値が入力される比較回路８０４、２入力のアンド回路８０５、水平同期信号ＨＳＹＮＣＶとドットクロックＤＯＴＣＬＫとが入力されるドットカウンタ１００２、ドットカウンタ１００２のカウント値と水平ラインＳＴＡＲＴレジスタの値と水平ラインＥＮＤレジスタの値とが入力される比較回路１００４、及び２入力のアンド回路１１０１とから構成される。

図１１から明らかなように、実施形態４の周波数制御回路は、アンド回路８０５から出力される正確に判定された表示有効期間を示すハイレベルと、表示データの書き込み動作でもっとも消費電力が大きい信号立ち上がり期間９０４を示すハイレベルとが入力された場合のみ、アンド回路１１０１からはハイレベルが出力される構成となっている。ただし、図１０に示す周波数制御回路は、説明を簡単にするために、ＲＧＢの３つの副画素の内の１つの副画素に対応するものである。従って、ＲＧＢの各色の副画素へ表示データが書き込まれる際に周波数を制御するためには、少なくとも各色に対応した個数分の比較回路１００４が必要である。

このように、実施形態４の周波数制御回路を用いることにより、ＲＧＢ毎の書き込み動作が発生する一水平期間内における３回の信号立ち上がり期間９０４を正確に特定し、該信号立ち上がり期間９０４では発信器のクロック信号出力９０２の周波数を、それ以外の期間のクロック信号出力９０３の周波数よりも高い周波数とすることができるので、出力電圧の高負荷時における電力効率の低下を防止でき、その結果、信号立ち上がり期間９０４以外の期間を含めた全ての動作期間内において、当該電源回路の電力効率を向上させることができる。

〈実施形態５〉
図１２は本発明の実施形態５の電源回路の概略構成を説明するための図である。図１２に示すように、実施形態１２の電源回路は垂直同期信号及び水平同期信号が入力され、該垂直同期信号及び水平同期信号とコンパレータ１０３の出力とに基づいて、ＭＯＳスイッチ１０５をオン・オフさせる周期を制御するパルス制御回路１２０１を有する構成となっている。発信器１２０２からのクロック信号と出力電圧とはコンパレータ１０３に入力され、該コンパレータ１０３の比較出力に基づいて、実施形態５のパルス制御回路１２０１がＭＯＳスイッチ１０５のＯＮ／ＯＦＦを制御する構成となっている。なお、本実施形態に特徴的なパルス制御回路１２０１の詳細については、後述する。また、前述するように、本実施形態では発信器１２０２から出力されるクロック信号の周波数は、パルス制御回路１２０１に設定される周期すなわちパルス幅制御出力に対応した周波数に設定される構成となっている。

他の構成は実施形態１と同様の構成となっており、ＭＯＳスイッチ１０５の一端はコイル１０６の一端とダイオード１０７のアノードに接続される構成となっており、当該ＭＯＳスイッチ１０５の他端は接地されている。コイル１０６の他端には当該電源回路の電源である入力電圧が入力される構成となっており、入力電圧の電荷を当該コイル１０６に充電し該充電された電荷を放電することで入力電圧の昇圧を行うものである。ダイオード１０７のカソードには例えば周知のコンデンサを用いた容量１０８が接続され、コイル１０６で昇圧された電荷を蓄積し、該蓄積した電荷を出力電圧として出力する構成となっている。

なお、本実施形態のパルス制御回路１２０１内にはレジスタが設けられており、レジスタ内の値は有効表示ライン数、有効表示開始ライン、有効表示ドット数、有効表示開始ドットなどの値が保持される構成となっている。ただし、垂直同期信号及び水平同期信号並びにレジスタ値に応じて、パルス制御回路１２０１は、高負荷期間及び低負荷期間を設定する構成となっている。また、該レジスタの値は外部から書き換え可能である。さらには、パルス制御回路１２０１に１水平ライン毎の有効表示期間を示す有効データ信号も入力し、該有効データ信号に基づいた制御を行う構成でもよい。

次に、図１３に本発明の実施形態５の電源回路と従来の電源回路とにおけるＭＯＳスイッチの制御信号と出力電圧及び入力電流との関係を説明するための図を示し、実施形態５の電源回路における電力効率の向上動作を説明する。ただし、図１３において、図１３（ａ）は従来の電源回路における低負荷時でのＭＯＳスイッチの制御信号（パルス幅制御出力）１３０３と出力電圧１３０１及び入力電流１３０４との関係を説明するための図であり、図１３（ｂ）は従来の電源回路における高負荷時でのＭＯＳスイッチの制御信号１３０７と出力電圧１３０５及び入力電流１３０７との関係を説明するための図であり、図１３（ｃ）は実施形態５の電源回路における高負荷時でのＭＯＳスイッチの制御信号１３１０と出力電圧１３０８及び入力電流１３１１との関係を説明するための図である。

図１３（ａ）に示すように、低負荷時においては出力電圧１３０１の低下が小さいので、コイルの充電に要する時間すなわちＭＯＳスイッチ１０５のオン時間であるパルス幅制御出力１３０３のハイ期間も少ない期間ｔ１〜ｔ２となり、該コイルに充電された電荷を容量に充電する期間ｔ２〜ｔ３も期間ｔ１〜ｔ２と同程度の期間となる。その結果、前述する実施形態１で説明したように、電力効率がよくなる。

しかしながら、図１３（ｂ）に示すように、発信器の出力１３０２が一定の場合、高負荷時においては出力電圧１３０５の低下が大きくなるので、コイルの充電に要する時間であるパルス幅制御出力１３０６はＰＷＭ制御によって低負荷時よりも長い期間ｔ５〜ｔ６となる。その結果、入力電流１３０７も多くなり該コイルに充電される電荷は大きくなると共に、パルス幅制御出力１３０６がローになるすなわち図示しないＭＯＳスイッチがオフされ、コイルに充電された電荷が容量に充電される期間ｔ６〜ｔ７も低負荷時よりも短くなるので、前述する実施形態１で説明したように、電力効率が低下する。

以上に説明したパルス幅制御出力の周期が固定される従来方式に比較して、実施形態５の電源回路では、高負荷時にはパルス制御回路１２０１から出力されるパルス幅制御出力１３１０の周期が低負荷時の周期の２分の１に設定されるので、発信器出力１３０９の周期も低負荷時の周期の２分の１に設定される。この場合、図１３（ｃ）に示すように、従来の１周期であるＴ１時間内に２回の充放電が行われる構成となるので、出力電圧１３０８の低下（傾斜）が大きな場合であってもコイルの充電に要する時間であるパルス幅制御出力１３１０のハイになる期間すなわち図示しないＭＯＳスイッチがオンされる期間が従来に比較して短い期間ｔ９〜ｔ１０、ｔ１１〜ｔ１２が２回となる。その結果、高負荷時であっても期間ｔ９〜ｔ１０、ｔ１１〜ｔ１２でコイルに充電される電荷量及び容量から出力される電荷量を小さくすることが可能となり、コイルに充電された電荷を容量に充電する期間ｔ１０〜ｔ１１、ｔ１２〜ｔ１３も２回となるので、コイルからの電荷の放電時間を短くし、出力電圧の電圧降下量を小さくすることが可能となり、放電期間時の電流の積分値を充電期間時の電流の積分値の面積で割った値である電力効率を従来よりも向上させることができる。

図１４は本発明の実施形態５の電源回路における高負荷時を表示有効期間とした場合の動作を説明するための図である。図１４に示すように、実施形態５の電源回路では、当該電源回路が電力を供給する図示しない表示パネルを駆動するための信号である垂直同期信号と水平同期信号とに基づいて、１フレーム期間１４０１を表示有効期間１４０３と垂直帰線期間１４０２を含むそれ以外の期間とに分けて電源回路の充放電に要する周期を切り替える構成とするものである。すなわち、１フレーム１４０１中の表示有効期間１４０３では図示しない表示パネルへの表示データの書き込み動作が発生するので、垂直帰線期間１４０２を含む表示有効期間１４０３以外の期間（以下、単に垂直帰線期間と記す）に比較して表示パネルで消費される電力量が大きくなる。従って。実施形態５の電源回路では、図１４に示すように、垂直帰線期間１４０２におけるパルス幅制御出力の周期に対する表示有効期間１４０３におけるパルス幅制御出力の周期を半分の周期とすることにより、電力効率を向上させる構成としている。なお、図１４に示すパルス幅制御出力は模式的に示したものであり、実際の周期とは異なるものである。

このときのパルス制御回路は、実施形態１の周波数制御回路と同様の回路を有し、該回路の出力に応じてパルス幅制御出力の周期を可変させる構成となる。従って、以下の説明では、その詳細な説明は省略する。

以上説明したように、本発明の実施形態５の電源回路では、入力電圧の電荷を充電するコイル１０６と、該コイル１０６への充電・放電の制御を行うＭＯＳスイッチ１０５と、コイル１０６からの電荷の流れを整流化するダイオード１０７と、ＭＯＳスイッチ１０５がオン時において出力電圧の安定化を図る容量１０８と、コイル１０６及び容量１０８の充放電動作の基準となるクロック信号を生成する発信器１２０２と、クロック信号と出力電圧とを比較するコンパレータ１０３と、当該電源回路が電力を供給する表示パネルの垂直同期信号及び水平同期信号等の外部信号と該コンパレータ１０３の出力信号とに応じてＭＯＳスイッチ１０５のオン・オフを制御するパルス幅制御出力の周期を半分に可変させるパルス制御回路１２０１とを備え、表示データの書き込み動作が発生する表示有効期間１４０３ではパルス幅制御信号の周期を小さくする構成となっているので、出力電圧の高負荷時における電力効率の低下を防止でき、その結果、表示有効期間１４０３以外の期間を含めた全ての動作期間内における電力効率を向上させることができる。

なお、実施形態５の電源回路では、パルス制御回路１２０１から出力されるパルス幅制御出力の周期を変更する手段として、実施形態１の周波数制御回路の出力を用いる構成としたが、これに限定されることはなく、前述する実施形態２の周波数制御回路を用いた場合であっても、前述した効果を得ることができる。また、実施形態５においては、パルス幅制御信号の周期を半分にする構成としたが、これに限定されることはなく、１／ｎ（ただし、ｎは２以上の自然数）以下でも適用可能である。

〈実施形態６〉
図１５は本発明の実施形態６の電源回路における高負荷時を表示有効期間とした場合の動作を説明するための図である。図１５は前述する実施形態３の電源回路と同様に、一水平同期期間１５０５を３分割し、分割した各々の期間１５０１においてＲ（赤）、Ｇ（緑）、Ｂ（青）の各副画素に対応したＲデータ、Ｇデータ、Ｂデータの順に印可するＲＧＢ時分割駆動方式におけるパルス幅制御信号を示した図である。また、実施形態６の電源回路において、パルス制御回路と発信器を除く他の構成は実施形態１と同様の構成となる。従って、以下の説明では、実施形態６のパルス制御回路と発信器についてのみ、詳細に説明する。

図１５に示すように、実施形態６の電源回路では、当該電源回路が電力を供給する図示しない表示パネルを駆動するための信号である垂直同期信号と水平同期信号とドットクロックとに基づいて、ＲＧＢ時分割駆動方式での特徴である一水平同期期間１４０１内で３分割された各期間内におけるパルス幅制御信号の周期を変化させる構成である。すなわち、ＲＧＢの各データを出力するための信号立ち上り期間１５０４では、最も表示パネルの消費電流が大きくなることからパルス幅制御信号１５０２の周期を２分の１にするものである。また、信号立ち上がりから所定時間経過後に画素の電位がデータ電圧に近づいた場合は、表示パネルの消費電力は小さくなることから、パルス幅制御信号１５０３の周知を元の周期に戻すものである。このように、１水平同期期１５０５間の内で、表示パネルのＲＧＢの表示データの書き込みが開始される信号立ち上がり期間１５０４では、表示パネルの各副画素の接続されるドレイン線への表示データの出力等が行われるために電力消費量が増加することとなる。従って、本実施形態においては、信号立ち上がり期間１５０４において、パルス幅制御信号の周期を、信号立ち上がり期間１５０４以外の期間１５０３の周期の２分の１とすることにより、電力効率を向上させる構成としている。なお、図１５に示すパルス幅制御信号の周期は模式的に示したものであり、実際の周期とは異なるものである。

実施形態６のパルス制御回路は、前述する実施形態３の周波数制御回路を有する構成となっており、該周波数制御回路からは信号立ち上がり期間１５０４にはハイレベルが出力され、信号立ち上がり期間１５０４として判定されない期間はローレベルが出力される。

従って、該周波数制御回路を備える実施形態６のパルス制御回路は、ＲＧＢ毎の書き込み動作が発生する一水平期間１５０５内における３回の信号立ち上がり期間１５０４ではパルス幅制御出力の周期を２分の１とし、それ以外の期間は元の周期とすることができるので、出力電圧の高負荷時における電力効率の低下を防止でき、その結果、信号立ち上がり期間１５０４以外の期間を含めた全ての動作期間内における電力効率を向上させることができる。

なお、実施形態６の電源回路では、パルス制御回路から出力されるパルス幅制御出力の周期を変更する手段として、実施形態３の周波数制御回路の出力を用いる構成としたが、これに限定されることはなく、前述する実施形態４の周波数制御回路を用いた場合であっても、前述した効果を得ることができる。また、実施形態６においては、パルス幅制御信号の周期を半分にする構成としたが、これに限定されることはなく、１／ｎ（ただし、ｎは２以上の自然数）以下でも適用可能である。

〈実施形態７〉
図１６は本発明の実施形態７の液晶表示装置の概略構成を説明するための図である。図１６から明らかなように、実施形態７の液晶表示装置は昇圧回路１６０１、液晶ドライバ１６０２、液晶パネル１６０３、該液晶パネル１６０３と液晶ドライバ１６０２とを電気的に接続するフレキシブル・プリント基板１６０４とから構成される。なお、図示しない周知のバックライト装置等は液晶パネル１６０３が有する構成となっている。

本実施形態の液晶表示装置では、液晶ドライバ１６０２が前述する実施形態１〜６の電源回路を備える構成となっている。すなわち、実施形態１〜６の電源回路の構成に係わる発信器１０１、周波数制御回路１０２、コンパレータ１０３、及びパルス制御回路１０４等の半導体回路部は液晶ドライバ１６０２が備える構成となっている。また、コイル、ダイオード、ＭＯＳスイッチ、及び容量等は昇圧回路１６０１が備える構成となっており、液晶ドライバ１６０２が備える図示しない半導体回路部と昇圧回路１６０１とにより、電源回路を形成する構成となっている。

この実施形態１〜６の電源回路を備える液晶表示装置では、液晶ドライバ１６０２に入力される入力電圧を昇圧回路１６０１に出力し、液晶パネル１６０３の駆動に必要な駆動電圧を昇圧回路１６０１の出力電力とし、該出力電圧を用いて、液晶パネル１６０３に形成される図示しない画素を駆動することによって、表示データに対応した画像表示を行う構成となっている。

このとき、実施形態１〜６の電源回路を用いて入力電圧の昇圧動作を行う構成となっているので、本実施形態の液晶表示装置の電力効率も向上可能である。

〈実施形態８〉
図１７は本発明の実施形態８のチャージポンプ式電源回路の構成を説明するための図である。図１７は、チャージポンプ式昇圧回路1702と制御回路1701の構成を示す概略図である。チャージポンプ式昇圧回路とは、図１７のチャージポンプ式昇圧回路1702に備えられた４つのスイッチング素子SW1（1707）、SW2（1708）、SW3（1709）、SW4（1710）を制御することで、回路に備えられたポンプ用コンデンサＣpump（1711）に充電し、その電荷を、出力用コンデンサＣout（1712）へ放電することを、繰り返し行うことにより、昇圧された電圧を出力する回路である。制御回路1701より入力される制御信号に基づいて、チャージポンプ式昇圧回路1702のスイッチング素子ＳＷ１とＳＷ２及びスイッチング素子ＳＷ３とＳＷ４を、交互にＯＮする。ここで、スイッチング素子とは、ＴＦＴなどのトランジスタであり、特に、実施形態８においては、実施形態３のＭＯＳスイッチと同様に、該トランジスタのゲート電圧に、Ｈの電圧を印加することで、スイッチング素子はＯＮされ、ゲート電圧にＬの電圧を印加することで、スイッチング素子はＯＦＦされる。スイッチング素子ＳＷ１とＳＷ２がＯＮされて、スイッチング素子ＳＷ３とＳＷ４がＯＦＦされるとき、入力電圧よりポンプ用コンデンサＣpumpに電流が流れ、ポンプ用コンデンサＣpumpは充電される。この場合の電流の流れを、図１８（ａ）に示す。

図１８は、図１７で示した構成から、スイッチング素子がＯＦＦされることにより、電流の流れに寄与していない部分を除いたものである。図１８（ａ）は、スイッチング素子ＳＷ３とＳＷ４がＯＦＦされているため、それにより、電流の流れに寄与していない部分は表示していない。また、電流の流れを、図中矢印で示してある。ポンプ用コンデンサＣpumpの充電が完了した後、ポンプ用コンデンサＣpumpの負極は接地されているため、ポンプ用コンデンサＣpumpの正極の電位は、入力の電位と同じになっている。次に、制御回路1701は、スイッチング素子ＳＷ１とＳＷ２をＯＦＦし、スイッチング素子ＳＷ３とＳＷ４をＯＮする。このとき、ポンプ用コンデンサＣpumpより出力用コンデンサＣoutへ電流が流れ、出力用コンデンサＣoutの正極の電位は、入力電圧の電位よりも高くなる。同様に、この場合の電流の流れを、図１８（ｂ）に示す。

図１８（ｂ）は、スイッチング素子ＳＷ１とＳＷ２がＯＦＦされているため、同様に、それにより、電流の流れに寄与していない部分は表示していない。また、同様に、電流の流れを、図中矢印で示してある。充電されたポンプ用コンデンサＣpumpから、スイッチング素子ＳＷ１とＳＷ２をＯＦＦした後に、ＳＷ４をＯＮすると、ポンプ用コンデンサＣpumpの負極が、入力電圧に接続される。これにより、ポンプ用コンデンサＣpumpの正極の電位は、入力電圧の電位よりも高くなる。そして、ＳＷ３をＯＮすることで、高電位となったポンプ用コンデンサＣpumpの正極から、出力用コンデンサＣoutへ電流が流れ、ポンプ用コンデンサＣpumpは放電され、出力用コンデンサＣoutは充電される。このスイッチング素子の状態が保たれたならば、出力用コンデンサＣoutは放電されるので、時間とともに、出力用コンデンサＣoutの正極の電位は低下していく。しかしながら、制御回路1701が、スイッチング素子ＳＷ１とＳＷ２、スイッチング素子ＳＷ３とＳＷ４を、交互に繰り返してＯＮすることにより、ポンプ用コンデンサＣpumpは充電と放電を繰り返す。これにより、出力用コンデンサＣoutの正極の電位は、一定の電位以上に保たれることとなり、出力電圧も、同様に、一定の電位以上に保たれることとなる。

次に、制御回路1701に関して説明する。チャージポンプ式昇圧回路1702に入力される制御信号は、前記制御回路1701で生成される。実施形態8の電源回路は垂直同期信号及び水平同期信号が入力され、該垂直同期信号及び水平同期信号とコンパレータ103の出力とに基づいて、スイッチング素子SW1〜SW4をオン・オフさせる周期を制御するパルス制御回路1706を有する構成となっている。発信器1202からのクロック信号と出力電圧とはコンパレータ103に入力され、該コンパレータ103の比較出力に基づいて、実施形態8のパルス制御回路1706がスイッチング素子SW1〜SW4のオン・オフを制御するとなっている。なお、本実施形態におけるパルス制御回路1706の詳細については、本発明の実施形態５（図１３）において説明したスイッチングレギュレータ回路の制御方法と同じである。

すなわち、実施形態８の制御回路1701においては、スイッチング素子ＳＷ１、ＳＷ２をＯＮ／ＯＦＦ制御する第１の制御信号と、第１の制御信号と逆相の制御信号でありスイッチング素子ＳＷ３、ＳＷ４をＯＮ／ＯＦＦ制御する第２の制御信号とを生成し出力するパルス制御回路1706が、周波数制御回路1703とは独立したブロックで構成される構成となっている。従って、実施形態８においては、垂直同期信号及び水平同期信号に基づいて周波数制御回路1703が制御周期を選択する信号を出力し、この選択信号に基づいてパルス制御回路1706がその出力の周期を可変させる構成となっている。なお、実施形態８においては、周波数制御回路1703とパルス制御回路1706とを別々のブロック構成とする場合について説明したが、実施形態５と同様に、パルス制御回路1706内に設ける構成であってもよい。また、実施形態８の周波数制御回路1703においても、実施形態５のパルス制御回路内に形成される周波数制御回路と同様に、実施形態２の周波数制御回路と同様な構成であってもよい。

ここで、チャージポンプ式電源回路における効率は、スイッチング素子の抵抗での熱消費分が大きいと考えられる。ここで、チャージポンプ用コンデンサの電圧変動が大きいとチャージする電流量が増えるので熱抵抗での消費は大きくなる。また、出力電圧の電圧変動が大きいとチャージポンプ用コンデンサからの放電量も同様に増加するので、同様にチャージポンプの効率は低下する。

これに対して、本発明の実施形態８においては、実施形態５の図１３のような制御を実施することで、出力電圧が大きく降圧し、出力用コンデンサＣoutの電荷が大きく放電するタイミングにおいて、チャージポンプ用コンデンサＣpumpの充電動作を速めることで降圧を抑えることが可能となる。その結果、電力効率が向上できる。

なお、実施形態８の表示装置において、コンパレータ103にて比較するものとしては出力電圧と発信器にて生成したクロック信号としたが、これに限定されることはなく、予め基準電圧を生成し該基準電圧と出力電圧とをコンパレータにて比較する構成でもよい。また、実施形態３の図９や実施形態６の図１５で説明した様に、一水平同期期間を３分割し、分割した各々の期間９０１においてＲ（赤）、Ｇ（緑）、Ｂ（青）の各副画素に対応したＲデータ、Ｇデータ、Ｂデータの順に印可するＲＧＢ時分割駆動方式においても、実施形態３や実施形態６と同様な制御により、適用する事が可能である。

以上、本発明者によってなされた発明を、前記発明の実施形態に基づき具体的に説明したが、本発明は、前記発明の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。

１０１、１２０２・・・発信器、１０２・・・周波数制御回路
１０３・・・コンパレータ、１０４、１２０１・・・パルス制御回路
１０５・・・ＭＯＳスイッチ、１０６・・・コイル、１０７・・・ダイオード
１０８・・・容量、７０１、１００１・・・ラインカウンタ
７０２、８０３、８０４、１００３、１００４・・・比較回路、８０１・・・Ｈカウンタ
８０２・・・ＤＴＭＧカウンタ、８０５、１００５、１１０１・・・アンド回路
１００２・・・ドットカウンタ、１６０１・・・昇圧回路、１６０２・・・液晶ドライバ
１６０３・・・液晶パネル、１６０４・・・フレキシブル・プリント基板
１７０１・・・制御回路、１７０２・・・チャージポンプ式昇圧回路
１７０３・・・周波数制御回路、１７０６・・・パルス制御回路
１７０７〜１７１０・・・スイッチング素子ＳＷ１〜４
１７１１・・・ポンプ用コンデンサＣpump
１７１２・・・出力用コンデンサＣout

Claims (22)

1. 入力電圧を昇圧し、該入力電圧よりも高い駆動電圧を表示装置に供給する表示装置の電源回路であって、
   前記入力電圧の電荷を充電するコイルと、
   前記コイルへの前記電荷の充電と、該充電された電荷の放電を制御するスイッチ素子と、
   前記コイルへの充電期間において出力電圧の安定化を図る容量と、
   出力電圧の基準となるクロック信号を生成する発信器と、
   前記クロック信号と前記出力電圧とを比較するコンパレータと、
   前記コンパレータの出力信号に応じて前記スイッチ素子の制御信号を生成するパルス制御回路と、
   前記表示装置の垂直同期信号と水平同期信号とが入力され、該入力信号に基づいて前記発信器で生成する前記クロック信号の周波数を制御する周波数制御回路とを有し、
   前記周波数制御回路は、前記垂直同期信号の出力に続く前記水平同期信号の出力回数を計数し、
   前記周波数制御回路は、前記水平同期信号の出力回数が予め設定された第１の出力回数と第２の出力回数との間にある第１の状態と、前記水平同期信号の出力回数が前記第１及び第２の出力回数の間にない第２の状態とで異なる周波数のクロック信号に制御し、
   前記第２の状態における前記クロック信号の周波数よりも、前記第１の状態における前記クロック信号の周波数が高いことを特徴とする表示装置の電源回路。
2. 請求項１に記載の表示装置の電源回路において、
   前記周波数制御回路は不揮発性の記憶手段を備え、該記憶手段に前記第１及び第２の出力回数が保持されることを特徴とする表示装置の電源回路。
3. 請求項１又は２に記載の表示装置の電源回路において、
   前記第１及び第２の出力回数を設定する手段を有することを特徴とする表示装置の電源回路。
4. 請求項１乃至３の内のいずれかに記載の表示装置の電源回路において、
   前記周波数制御手段は、前記表示装置の水平有効表示期間を示す有効データ信号と前記水平同期信号の出力回数とに基づいて、前記第１の状態と前記第２の状態とに変位可能なことを特徴とする表示装置の電源回路。
5. 入力電圧を昇圧し、該入力電圧よりも高い駆動電圧を表示装置に供給する表示装置の電源回路であって、
   前記入力電圧の電荷を充電するコイルと、
   前記コイルへの前記電荷の充電と、該充電された電荷の放電を制御するスイッチ素子と、
   前記コイルへの充電期間において出力電圧の安定化を図る容量と、
   出力電圧の基準となるクロック信号を生成する発信器と、
   前記クロック信号と前記出力電圧とを比較するコンパレータと、
   前記コンパレータの出力信号に応じて前記スイッチ素子の制御信号を生成するパルス制御回路と、
   前記表示装置の画素へ表示データを書き込む信号水平同期信号が入力され、該入力信号に基づいて前記発信器で生成する前記クロック信号の周波数を制御する周波数制御回路とを有し、
   前記周波数制御回路は、一水平期間内におけるＲ（赤）Ｇ（緑）Ｂ（青）の各画素への表示データの書き込み期間を信号立ち上がり期間とそれ以外の期間とに分け、前記信号立ち上がり期間とそれ以外の期間とで異なる周波数のクロック信号に制御し、
   前記それ以外の期間における前記クロック信号の周波数よりも、前記信号立ち上がり期間における前記クロック信号の周波数が高くなるように制御することを特徴とする表示装置の電源回路。
6. 請求項５に記載の表示装置の電源回路において、
   前記周波数制御回路は、前記水平同期信号の出力に続く前記画素への前記表示データの書き込み信号に同期したドット信号を計数し、
   前記周波数制御回路は、ＲＧＢの各画素毎に前記ドット信号数が予め設定された第１の信号数と第２の信号数との間にある期間を前記信号立ち上がり期間とすることを特徴とする表示装置の電源回路。
7. 請求項６に記載の表示装置の電源回路において、
   前記周波数制御回路は不揮発性の記憶手段を備え、該記憶手段に前記第１及び第２の信号数が保持されることを特徴とする表示装置の電源回路。
8. 請求項６又は７に記載の表示装置の電源回路において、
   前記第１及び第２の信号数を設定する手段を有することを特徴とする表示装置の電源回路。
9. 請求項６乃至８の内のいずれかに記載の表示装置の電源回路において、
   前記周波数制御手段は、前記表示装置の水平有効表示期間を示す有効データ信号と前記ドット信号数とに基づいて、前記信号立ち上がり期間とそれ以外の期間とに変位可能なことを特徴とする表示装置の電源回路。
10. 入力電圧を昇圧し、該入力電圧よりも高い駆動電圧を表示装置に供給する表示装置の電源回路であって、
    前記入力電圧の電荷を充電するコイルと、
    前記コイルへの前記電荷の充電と、該充電された電荷の放電を制御するスイッチ素子と、
    前記コイルへの充電期間において出力電圧の安定化を図る容量と、
    出力電圧の基準となるクロック信号を生成する発信器と、
    前記クロック信号と前記出力電圧とを比較するコンパレータと、
    前記コンパレータの出力信号に応じて、前記スイッチ素子の制御信号を生成するパルス制御回路とを有し、
    前記パルス制御回路は、前記表示装置の垂直同期信号と水平同期信号とに基づいて、前記表示装置の負荷を監視し、
    前記負荷が軽い低負荷期間では前記パルス信号を所定期間に１回出力させ、
    前記負荷が重い高負荷期間では前記パルス信号を前記所定時間に２回以上出力させることを特徴とする表示装置の電源回路。
11. 請求項１０に記載の表示装置の電源回路において、
    前記パルス制御回路は、前記表示装置の垂直同期信号の出力に続く前記表示装置の水平同期信号の出力回数を計数し、
    前記パルス制御回路は、前記表示装置の水平同期信号の出力回数が予め設定された第１の出力回数と第２の出力回数との間にある期間を前記高負荷期間とし、
    前記水平同期信号の出力回数が前記予め設定された第１及び第２の出力回数の間にない期間を前記低負荷期間とすることを特徴とする表示装置の電源回路。
12. 請求項１０に記載の表示装置の電源回路において、
    前記パルス制御回路は、一水平期間内におけるＲ（赤）Ｇ（緑）Ｂ（青）の各画素への表示データの書き込み期間を高負荷期間と低負荷期間とに分けたことを特徴とする表示装置の電源回路。
13. 請求項１乃至１２の内のいずれかに記載の電源回路を有する表示駆動回路と、該表示駆動回路からの表示データに応じた画像表示を行う表示パネルとを備えることを特徴とする表示装置。
14. 入力電圧を昇圧し、該入力電圧よりも高い駆動電圧を表示装置に供給する表示装置の電源回路であって、
    前記入力電圧の電荷を充電するコンデンサと、
    前記コンデンサへの前記電荷の充電と、該充電された電荷の放電を制御するスイッチ素子と、
    前記コンデンサへの充電期間において出力電圧の安定化を図るコンデンサと、
    出力電圧の基準となるクロック信号を生成する発信器と、
    前記クロック信号と前記出力電圧とを比較するコンパレータと、
    前記コンパレータの出力信号に応じて前記スイッチ素子の制御信号を生成するパルス制御回路と、
    前記表示装置の垂直同期信号と水平同期信号とが入力され、該入力信号に基づいて前記パルス制御回路から出力する前記スイッチ素子の制御信号の周波数を制御する周波数制御回路とを有し、
    前記周波数制御回路は、前記垂直同期信号の出力に続く前記水平同期信号の出力回数を計数し、
    前記周波数制御回路は、前記水平同期信号の出力回数が予め設定された第１の出力回数と第２の出力回数との間にある第１の状態と、前記水平同期信号の出力回数が前記第１及び第２の出力回数の間にない第２の状態とで異なる制御信号の周波数で制御し、
    前記第２の状態における前記制御信号の周波数よりも、前記第１の状態における前記制御信号の周波数が高いことを特徴とする表示装置の電源回路。
15. 請求項１４に記載の表示装置の電源回路において、
    前記周波数制御回路は不揮発性の記憶手段を備え、該記憶手段に前記第１及び第２の出力回数が保持されることを特徴とする表示装置の電源回路。
16. 請求項１４又は１５に記載の表示装置の電源回路において、
    前記第１及び第２の出力回数を設定する手段を有することを特徴とする表示装置の電源回路。
17. 請求項１４乃至１６の内のいずれかに記載の表示装置の電源回路において、
    前記周波数制御手段は、前記表示装置の水平有効表示期間を示す有効データ信号と前記水平同期信号の出力回数とに基づいて、前記第１の状態と前記第２の状態とに変位可能なことを特徴とする表示装置の電源回路。
18. 入力電圧を昇圧し、該入力電圧よりも高い駆動電圧を表示装置に供給する表示装置の電源回路であって、
    前記入力電圧の電荷を充電するコンデンサと、
    前記コンデンサへの前記電荷の充電と、該充電された電荷の放電を制御するスイッチ素子と、
    前記コンデンサへの充電期間において出力電圧の安定化を図るコンデンサと、
    出力電圧の基準となるクロック信号を生成する発信器と、
    前記クロック信号と前記出力電圧とを比較するコンパレータと、
    前記コンパレータの出力信号に応じて前記スイッチ素子の制御信号を生成するパルス制御回路と、
    前記表示装置の垂直同期信号と水平同期信号とが入力され、該入力信号に基づいて前記パルス制御回路から出力する前記スイッチ素子の制御信号の周波数を制御する周波数制御回路とを有し、
    前記周波数制御回路は、一水平期間内におけるＲ（赤）Ｇ（緑）Ｂ（青）の各画素への表示データの書き込み期間を信号立ち上がり期間とそれ以外の期間とに分け、前記信号立ち上がり期間とそれ以外の期間とで異なる周波数の制御信号に制御し、
    前記それ以外の期間における前記制御信号の周波数よりも、前記信号立ち上がり期間における前記制御信号の周波数が高くなるように制御することを特徴とする表示装置の電源回路。
19. 請求項１８に記載の表示装置の電源回路において、
    前記周波数制御回路は、前記水平同期信号の出力に続く前記画素への前記表示データの書き込み信号に同期したドット信号を計数し、
    前記周波数制御回路は、ＲＧＢの各画素毎に前記ドット信号数が予め設定された第１の信号数と第２の信号数との間にある期間を前記信号立ち上がり期間とすることを特徴とする表示装置の電源回路。
20. 請求項１９に記載の表示装置の電源回路において、
    前記周波数制御回路は不揮発性の記憶手段を備え、該記憶手段に前記第１及び第２の信号数が保持されることを特徴とする表示装置の電源回路。
21. 請求項１９又は２０に記載の表示装置の電源回路において、
    前記第１及び第２の信号数を設定する手段を有することを特徴とする表示装置の電源回路。
22. 請求項１９乃至２１の内のいずれかに記載の表示装置の電源回路において、
    前記周波数制御手段は、前記表示装置の水平有効表示期間を示す有効データ信号と前記ドット信号数とに基づいて、前記信号立ち上がり期間とそれ以外の期間とに変位可能なことを特徴とする表示装置の電源回路。

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