KR20200014464A - 구동 전압 제공부 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

본 발명의 표시 장치는 데이터 라인들 및 주사 라인들과 연결된 화소들; 상기 데이터 라인들을 통해 데이터 전압들을 제공하는 데이터 구동부; 상기 주사 라인들을 통해 주사 신호들을 제공함으로써, 상기 데이터 전압들이 기입될 상기 화소들 중 적어도 일부를 선택하는 주사 구동부; 클록 신호의 주파수에 따라 PWM 신호를 생성하고, 상기 PWM 신호의 듀티비에 따라 생성된 구동 전압을 상기 화소들, 상기 데이터 구동부, 및 상기 주사 구동부 중 적어도 하나에 제공하는 구동 전압 제공부를 포함하고, 상기 구동 전압 제공부는 제1 구간에서 상기 클록 신호의 주파수를 제1 주파수로 조정하고, 상기 제1 구간보다 구동 전압의 크기가 큰 제2 구간에서 상기 클록 신호의 주파수를 상기 제1 주파수보다 작은 제2 주파수로 조정하고, 상기 제1 구간보다 구동 전압의 크기가 작은 제3 구간에서 상기 클록 신호의 주파수를 상기 제1 주파수보다 큰 제3 주파수로 조정한다.

Description

구동 전압 제공부 및 이를 포함하는 표시 장치{DRIVING VOLTAGE PROVIDER AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 구동 전압 제공부 및 이를 포함하는 표시 장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device), 유기 전계 발광 표시 장치(Organic Light Emitting Display Device), 플라즈마 표시 장치(Plasma Display Device) 등과 같은 표시 장치의 사용이 증가하고 있다.
표시 장치는 구동 전압을 제공하는 구동 전압 제공부를 포함할 수 있다. 구동 전압 제공부는 일명 PMIC(Power Management Integrated Circuit)의 형태로 제공될 수 있다.
이러한 구동 전압 제공부가 제공하는 구동 전압의 리플 특성 및 구동 전압의 열적 응력 사이에는 트레이드 오프(trade off) 관계가 존재하므로, 적절한 밸런싱이 필요하다.
해결하고자 하는 기술적 과제는, 구동 전압이 제공되는 부하의 변동에 적응적으로 리플 보상 및 열 응력 최소화가 가능한 구동 전압 제공부 및 이를 포함하는 표시 장치를 제공하는 데 있다.
본 발명의 한 실시예에 따른 표시 장치는: 데이터 라인들 및 주사 라인들과 연결된 화소들; 상기 데이터 라인들을 통해 데이터 전압들을 제공하는 데이터 구동부; 상기 주사 라인들을 통해 주사 신호들을 제공함으로써, 상기 데이터 전압들이 기입될 상기 화소들 중 적어도 일부를 선택하는 주사 구동부; 클록 신호의 주파수에 따라 PWM 신호를 생성하고, 상기 PWM 신호의 듀티비에 따라 생성된 구동 전압을 상기 화소들, 상기 데이터 구동부, 및 상기 주사 구동부 중 적어도 하나에 제공하는 구동 전압 제공부를 포함하고, 상기 구동 전압 제공부는 제1 구간에서 상기 클록 신호의 주파수를 제1 주파수로 조정하고, 상기 제1 구간보다 구동 전압의 크기가 큰 제2 구간에서 상기 클록 신호의 주파수를 상기 제1 주파수보다 작은 제2 주파수로 조정하고, 상기 제1 구간보다 구동 전압의 크기가 작은 제3 구간에서 상기 클록 신호의 주파수를 상기 제1 주파수보다 큰 제3 주파수로 조정한다.
상기 구동 전압 제공부는 각각의 상기 제1 구간, 상기 제2 구간, 및 상기 제3 구간에서 상기 구동 전압의 크기를 측정하는 전압 비교부를 더 포함할 수 있다.
상기 전압 비교부는 수직 동기화 신호의 로직 레벨과 주사 시작 신호의 로직 레벨을 제어 신호로 이용하여 상기 제1 구간, 상기 제2 구간, 및 상기 제3 구간에서 작동될 수 있다.
상기 전압 비교부는 상기 수직 동기화 신호가 제1 레벨이고 상기 주사 시작 신호가 제2 레벨일 때, 상기 제1 구간에서 작동되고, 상기 수직 동기화 신호가 상기 제1 레벨과 다른 제3 레벨이고 상기 주사 시작 신호가 상기 제2 레벨일 때, 상기 제2 구간에서 작동되고, 상기 수직 동기화 신호가 상기 제1 레벨이고 상기 주사 시작 신호가 상기 제2 레벨과 다른 제4 레벨일 때, 상기 제3 구간에서 작동될 수 있다.
상기 전압 비교부는 상기 구동 전압 및 서로 다른 기준 전압들이 입력되는 비교기들; 및 상기 수직 동기화 신호 및 상기 주사 시작 신호의 로직 레벨들에 따라 상기 비교기들의 출력들을 인코딩하는 인코더를 포함할 수 있다.
상기 구동 전압 제공부는 상기 인코더의 출력 값에 대응하여 분주 값을 조정함으로써 주파수가 조정된 상기 클록 신호를 생성하는 PLL 회로를 더 포함할 수 있다.
상기 구동 전압 제공부는 상기 구동 전압이 제공되는 제1 노드에 연결되고, 상기 구동 전압에 대한 응답 속도를 결정하는 보상 회로를 더 포함할 수 있다.
상기 보상 회로는 상기 제1 구간에서 상기 응답 속도를 제1 속도로 조정하고, 상기 제2 구간에서 상기 응답 속도를 상기 제1 속도보다 느린 제2 속도로 조정하고, 상기 제3 구간에서 상기 응답 속도를 상기 제1 속도보다 빠른 제3 속도로 조정할 수 있다.
상기 보상 회로는 저항들 및 커패시터들을 포함하며, 상기 제1 구간에서 상기 제1 속도와 대응하는 시정수를 갖도록 상기 저항들 및 상기 커패시터들 중 적어도 일부가 상기 제1 노드에 연결되고, 상기 제2 구간에서 상기 제2 속도와 대응하는 시정수를 갖도록 상기 저항들 및 상기 커패시터들 중 적어도 일부가 상기 제1 노드에 연결되고, 상기 제3 구간에서 상기 제3 속도와 대응하는 시정수를 갖도록 상기 저항들 및 상기 커패시터들 중 적어도 일부가 상기 제1 노드에 연결될 수 있다.
상기 표시 장치는 상기 데이터 구동부, 상기 주사 구동부, 및 상기 구동 전압 제공부를 제어하는 타이밍 컨트롤러를 더 포함하고, 상기 구동 전압 제공부는: 상기 타이밍 컨트롤러의 제어에 따라 디지털 값을 출력하는 제1 메모리; 상기 디지털 값을 상기 기준 전압들로 변환하는 디지털-아날로그 컨버터를 더 포함할 수 있다.
상기 구동 전압 제공부는 상기 수직 동기화 신호의 로직 레벨과 상기 주사 시작 신호의 로직 레벨을 제어 신호로 이용하여 상기 제1 구간, 상기 제2 구간, 및 상기 제3 구간에서 상기 전압 비교부의 출력 값들을 저장하는 제2 메모리를 더 포함할 수 있다.
본 발명의 한 실시예에 따른 구동 전압 제공부는: 클록 신호를 생성하는 PLL 회로; 및 상기 클록 신호의 주파수에 따라 PWM 신호를 생성하고, 상기 PWM 신호의 듀티비에 따라 구동 전압을 생성하는 DC-DC 컨버터를 포함하고, 제1 구간에서 상기 클록 신호의 주파수를 제1 주파수로 조정하고, 상기 제1 구간보다 구동 전압의 크기가 큰 제2 구간에서 상기 클록 신호의 주파수를 상기 제1 주파수보다 작은 제2 주파수로 조정하고, 상기 제1 구간보다 구동 전압의 크기가 작은 제3 구간에서 상기 클록 신호의 주파수를 상기 제1 주파수보다 큰 제3 주파수로 조정한다.
상기 구동 전압 제공부는 각각의 상기 제1 구간, 상기 제2 구간, 및 상기 제3 구간에서 상기 구동 전압의 크기를 측정하는 전압 비교부를 더 포함할 수 있다.
상기 전압 비교부는 상기 구동 전압 및 서로 다른 기준 전압들이 입력되는 비교기들; 및 상기 비교기들의 출력들을 인코딩하는 인코더를 포함할 수 있다.
상기 PLL 회로는 상기 인코더의 출력 값에 대응하여 분주 값을 조정함으로써 주파수가 조정된 상기 클록 신호를 생성할 수 있다.
상기 구동 전압 제공부는 상기 구동 전압이 제공되는 제1 노드에 연결되고, 상기 구동 전압에 대한 응답 속도를 결정하는 보상 회로를 더 포함할 수 있다.
상기 보상 회로는 상기 제1 구간에서 상기 응답 속도를 제1 속도로 조정하고, 상기 제2 구간에서 상기 응답 속도를 상기 제1 속도보다 느린 제2 속도로 조정하고, 상기 제3 구간에서 상기 응답 속도를 상기 제1 속도보다 빠른 제3 속도로 조정할 수 있다.
상기 보상 회로는 저항들 및 커패시터들을 포함하며, 상기 제1 구간에서 상기 제1 속도와 대응하는 시정수를 갖도록 상기 저항들 및 상기 커패시터들 중 적어도 일부가 상기 제1 노드에 연결되고, 상기 제2 구간에서 상기 제2 속도와 대응하는 시정수를 갖도록 상기 저항들 및 상기 커패시터들 중 적어도 일부가 상기 제1 노드에 연결되고, 상기 제3 구간에서 상기 제3 속도와 대응하는 시정수를 갖도록 상기 저항들 및 상기 커패시터들 중 적어도 일부가 상기 제1 노드에 연결될 수 있다.
본 발명에 따른 구동 전압 제공부 및 이를 포함하는 표시 장치는 구동 전압이 제공되는 부하의 변동에 적응적으로 리플 보상 및 열 응력 최소화가 가능하다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이다.
도 3은 본 발명의 다른 실시예에 따른 화소를 설명하기 위한 도면이다.
도 4는 도 1의 표시 장치의 제1 구간, 제2 구간, 및 제3 구간에 대한 구동 전압을 설명하기 위한 도면이다.
도 5는 도 1의 표시 장치의 구동 전압 제공부를 설명하기 위한 도면이다.
도 6은 도 5의 구동 전압 제공부의 한 실시예에 따른 DC-DC 컨버터를 설명하기 위한 도면이다.
도 7은 도 5의 구동 전압 제공부의 다른 실시예에 따른 DC-DC 컨버터를 설명하기 위한 도면이다.
도 8은 클록 신호와 PWM 신호의 관계를 설명하기 위한 도면이다.
도 9는 도 5의 구동 전압 제공부의 한 실시예에 따른 전압 비교부를 설명하기 위한 도면이다.
도 10 및 11은 도 9의 전압 비교부의 예시적인 동작을 설명하기 위한 도면이다.
도 12는 도 5의 구동 전압 제공부의 한 실시예에 따른 PLL 회로를 설명하기 위한 도면이다.
도 13은 도 12의 PLL 회로의 예시적인 동작을 설명하기 위한 도면이다.
도 14는 도 5의 구동 전압 제공부의 한 실시예에 따른 보상 회로를 설명하기 위한 도면이다.
도 15는 도 14의 보상 회로의 예시적인 동작을 설명하기 위한 도면이다.
도 16은 본 발명의 다른 실시예에 따른 구동 전압 제공부를 설명하기 위한 도면이다.
도 17은 본 발명의 또 다른 실시예에 따른 구동 전압 제공부를 설명하기 위한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 한 실시예에 따른 표시 장치(10)는 타이밍 제어부(11), 데이터 구동부(12), 주사 구동부(13), 화소부(14), 및 구동 전압 제공부(15)를 포함할 수 있다.
프로세서(9)는 범용 처리 장치일 수 있다. 예를 들어, 프로세서(9)는 AP(application processor), CPU(central processing unit), GPU(graphics processing unit), MCU(micro controller unit), 또는 기타 호스트 시스템(host system)일 수 있다.
프로세서(9)는 영상 프레임의 표시에 필요한 제어 신호들 및 각 화소에 대한 계조 값들을 타이밍 제어부(11)로 제공할 수 있다. 제어 신호들은, 예를 들어, 데이터 인에이블 신호(data enable signal), 수직 동기화 신호(vertical synchronization signal), 수평 동기화 신호(horizontal synchronization signal) 등을 포함할 수 있다. 예를 들어, 데이터 인에이블 신호는 계조 값들이 전송됨을 가리키는 식별자일 수 있다. 수직 동기화 신호는 영상 프레임의 시작 또는 종료를 가리키는 식별자일 수 있다. 수평 동기화 신호는 화소행의 시작 또는 종료를 가리키는 식별자일 수 있다.
타이밍 제어부(11)는 수신한 제어 신호들에 기초하여 주사 구동부(13)의 사양(specification)에 적합하도록 클록 신호, 주사 시작 신호 등을 주사 구동부(13)에 제공할 수 있다. 또한, 타이밍 제어부(11)는 수신한 계조 값들 및 제어 신호들에 기초하여 데이터 구동부(12)의 사양에 적합하도록 변형 또는 유지된 계조 값들 및 제어 신호들을 데이터 구동부(12)에 제공할 수 있다.
데이터 구동부(12)는 타이밍 제어부(11)로부터 수신한 계조 값들 및 제어 신호들을 이용하여 데이터 라인들(D1, D2, D3, ..., Dn)로 제공할 데이터 전압들을 생성할 수 있다. 예를 들어, 화소행 단위로 생성된 데이터 전압들은 제어 신호에 포함된 출력 제어 신호에 따라 동시에 데이터 라인들(D1~Dn)에 인가될 수 있다.
주사 구동부(13)는 타이밍 제어부(11)로부터 클록 신호, 주사 시작 신호 등의 제어 신호들을 수신하여 주사 라인들(S1, S2, S3, ..., Sm)에 제공할 주사 신호들을 생성할 수 있다. 주사 구동부(13)는 주사 라인들(S1~Sm)을 통해 주사 신호들을 제공함으로써, 데이터 전압들이 기입될 화소들 중 적어도 일부를 선택할 수 있다. 예를 들어, 주사 구동부(13)는 주사 라인들(S1~Sn)에 순차적으로 턴온 레벨의 주사 신호들을 제공함으로써, 데이터 전압들이 기입될 화소행을 선택할 수 있다. 주사 구동부(13)는 시프트 레지스터(shift register) 형태로 구성될 수 있고, 클록 신호의 제어에 따라 주사 시작 신호를 다음 스테이지 회로로 순차적으로 전달하는 방식으로 주사 신호들을 생성할 수 있다.
화소부(14)는 화소들을 포함한다. 각각의 화소(PXij)는 대응하는 데이터 라인 및 주사 라인과 연결될 수 있다. 예를 들어, 데이터 구동부(12)로부터 하나의 화소행에 대한 데이터 전압들이 데이터 라인들(D1~Dn)로 인가되면, 주사 구동부(13)로부터 턴온 레벨의 주사 신호를 제공받은 주사 라인에 위치한 화소행에 데이터 전압들이 기입될 수 있다. 이러한 구동 방법에 대해서는 도 2 및 3을 참조하여 더 상세히 설명한다.
구동 전압 제공부(15)는 클록 신호의 주파수에 따라 PWM 신호를 생성하고, PWM 신호의 듀티비에 따라 생성된 구동 전압을 화소부(14), 데이터 구동부(12), 및 주사 구동부(13) 중 적어도 하나에 제공할 수 있다. 여기서 클록 신호는 타이밍 제어부(11)에서 주사 구동부(13)로 제공되는 클록 신호와 다를 수 있다. 구동 전압 제공부(15)에 대해서는 도 5 이하를 참조하여 더 상세히 후술한다.
도 2는 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이다.
도 2를 참조하면, 화소(PXij)는 트랜지스터(M1), 스토리지 커패시터(Cst), 및 액정 커패시터(Clc)를 포함할 수 있다.
도 2의 화소(PXij)는 도 1의 표시 장치(10)가 액정 표시 장치인 경우에 채용될 수 있다.
본 실시예에서 트랜지스터(M1)는 N 형 트랜지스터로 도시되었으므로, 주사 신호의 턴온 레벨은 하이 레벨(high level)일 수 있다. 당업자라면 P형 트랜지스터로 동일한 기능을 하는 화소 회로를 구성할 수도 있을 것이다.
트랜지스터(M1)는 게이트 전극이 주사 라인(Si)에 연결되고, 일전극이 데이터 라인(Dj)에 연결되고, 타전극이 스토리지 커패시터(Cst)의 일전극 및 액정 커패시터(Clc)의 화소 전극에 연결될 수 있다.
스토리지 커패시터(Cst)는 일전극이 트랜지스터(M1)의 타전극에 연결되고, 타전극이 유지 전압 라인(SL)에 연결될 수 있다. 실시예에 따라, 액정 커패시터(Clc)의 용량이 충분한 경우, 스토리지 커패시터(Cst1)의 구성은 제외될 수도 있다.
액정 커패시터(Clc)는 화소 전극이 트랜지스터(M1)의 타전극에 연결되고, 공통 전극에는 공통 전압(Vcom)이 인가될 수 있다. 액정 커패시터(Clc)의 화소 전극 및 공통 전극 사이에는 액정층이 위치할 수 있다.
트랜지스터(M1)의 게이트 전극에 주사 라인(Si)을 통해서 턴온 레벨의 스캔 신호가 공급되면, 트랜지스터(M1)는 데이터 라인(Dj)과 스토리지 커패시터(Cst)의 일전극을 연결시킨다. 따라서, 스토리지 커패시터(Cst)에는 데이터 라인(Dj)을 통해 인가된 데이터 전압과 유지 전압 라인(SL)의 유지 전압의 차이에 해당하는 전압이 저장된다. 액정 커패시터(Clc)는 스토리지 커패시터(Cst)에 의해 화소 전극에 데이터 전압이 유지된다. 따라서, 액정층에는 데이터 전압과 공통 전압의 차이에 해당하는 전계가 인가되고, 전계에 따라서 액정층의 액정 분자들의 배향이 결정된다. 백라이트(backlight)가 액정 분자들과 편광판을 통과하면서, 화소(PXij)는 목적하는 휘도로 발광할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 화소를 설명하기 위한 도면이다.
도 3을 참조하면, 화소(PXij')는 트랜지스터들(T1, T2), 스토리지 커패시터(Cst1), 및 유기 발광 다이오드(OLED1)를 포함할 수 있다.
도 3의 화소(PXij')는 도 1의 표시 장치(10)가 유기 발광 표시 장치인 경우에 채용될 수 있다.
본 실시예에서 트랜지스터들(T1, T2)은 P 형 트랜지스터들로 도시되었으므로, 주사 신호의 턴온 레벨은 로우 레벨(low level)일 수 있다. 당업자라면 N 형 트랜지스터로 동일한 기능을 하는 화소 회로를 구성할 수도 있을 것이다.
트랜지스터(T2)는 게이트 전극이 주사 라인(Si)에 연결되고, 일전극이 데이터 라인(Dj)에 연결되고, 타전극이 트랜지스터(T1)의 게이트 전극에 연결된다. 트랜지스터(T2)는 스위칭 트랜지스터, 스캔 트랜지스터, 주사 트랜지스터 등으로 명명될 수 있다.
트랜지스터(T1)는 게이트 전극이 트랜지스터(T2)의 타전극에 연결되고, 일전극이 제1 전원 전압(ELVDD)에 연결되고, 타전극이 유기 발광 다이오드(OLED1)의 애노드 전극에 연결된다. 트랜지스터(T1)는 구동 트랜지스터로 명명될 수 있다.
스토리지 커패시터(Cst1)는 트랜지스터(T1)의 일전극과 게이트 전극을 연결한다.
유기 발광 다이오드(OLED1)는 애노드 전극이 트랜지스터(T1)의 타전극에 연결되고, 캐소드 전극이 제2 전원 전압(ELVSS)에 연결된다.
트랜지스터(T2)의 게이트 전극에 주사 라인(Si)을 통해서 턴온 레벨의 스캔 신호가 공급되면, 트랜지스터(T2)는 데이터 라인(Dj)과 스토리지 커패시터(Cst1)의 일전극을 연결시킨다. 따라서, 스토리지 커패시터(Cst1)에는 데이터 라인(Dj)을 통해 인가된 데이터 전압과 제1 전원 전압(ELVDD)의 차이에 따른 전압 값이 기입된다. 트랜지스터(T1)는 스토리지 커패시터(Cst1)에 기입된 전압 값에 따라 결정된 구동 전류를 제1 전원 전압(ELVDD)으로부터 제2 전원 전압(ELVSS)으로 흐르게 한다. 유기 발광 다이오드(OLED1)는 구동 전류량에 따른 휘도로 발광하게 된다.
도 4는 도 1의 표시 장치의 제1 구간, 제2 구간, 및 제3 구간에 대한 구동 전압을 설명하기 위한 도면이다.
수직 동기화 신호(Vsync)는 영상 프레임의 시작 또는 종료를 알리는 식별자일 수 있다. 수직 동기화 신호(Vsync)의 주기가 영상 프레임의 주기를 의미할 수 있다. 여기서, 수직 동기화 신호(Vsync)의 로우 레벨을 제1 레벨이라고 하고, 하이 레벨을 제3 레벨이라고 한다.
주사 시작 신호(STV)는 주사 구동부(13)에 제공됨으로써, 주사 구동부(13)의 각 스테이지가 순차적으로 주사 신호를 생성하도록 할 수 있다. 여기서, 주사 시작 신호(STV)의 로우 레벨을 제2 레벨이라고 하고, 하이 레벨을 제4 레벨이라고 한다.
제1 구간(P1)은 액티브 구간(active section)으로 명명될 수도 있다. 제1 구간(P1)에서 수직 동기화 신호(Vsync)는 제1 레벨(로우 레벨)이고, 주사 시작 신호(STV)는 제2 레벨(로우 레벨)일 수 있다. 액티브 구간에서는 주사 신호들과 데이터 전압들이 일정한 주기로 공급됨에 따라 부하가 일정하므로, 구동 전압(AVDD)의 변화가 비교적 작을 수 있다. 즉, 구동 전압(AVDD)의 리플(ripple)이 작을 수 있다.
제2 구간(P2)은 블랭크 구간(blank section)으로 명명될 수도 있다. 제2 구간(P2)의 시작 시점에서 수직 동기화 신호(Vsync)는 제3 레벨(하이 레벨)로 될 수 있다. 주사 시작 신호(STV)는 제2 구간(P2) 동안 제2 레벨(로우 레벨)을 유지할 수 있다. 블랭크 구간에서는 주사 신호들과 데이터 전압들이 공급되지 않으므로, 제1 구간(P1)에 비해 부하가 비교적 작다. 따라서, 구동 전압(AVDD)이 제1 구간(P1)에 비해 증가할 수 있다. 즉, 구동 전압(AVDD)의 리플이 양의 방향으로 클 수 있다.
제3 구간(P3)은 액티브 구간의 초기 구간일 수 있다. 제3 구간(P3)은 제1 구간(P1)과 제2 구간(P2)의 사이에 위치할 수 있다. 제3 구간(P3)에서 수직 동기화 신호(Vsync)는 제1 레벨(로우 레벨)이고, 주사 시작 신호(STV)는 제4 레벨(하이 레벨)일 수 있다. 액티브 구간의 초기 구간에서는 데이터 전압들과 주사 신호들의 공급이 시작되므로, 제1 구간(P1)에 비해 부하가 비교적 크다. 따라서, 구동 전압(AVDD)이 제1 구간(P1)에 비해 감소할 수 있다. 즉, 구동 전압(AVDD)의 리플이 음의 방향으로 클 수 있다.
예를 들어, 구동 전압(AVDD)은 도 1의 표시 장치(10)가 액정 표시 장치일 때의 AVDD 전압일 수 있다. 액정 표시 장치의 AVDD 전압은 기초 전압으로서, 데이터 구동부(12)에서 감마 전압들을 생성하기 위한 기준 전압으로 사용될 수도 있고, 데이터 라인들(D1~Dn)에 연결된 버퍼단에서 전원 전압으로 사용될 수도 있다. 또한 AVDD 전압은 화소부(14)에서 이용될 공통 전압(Vcom)의 생성에 이용될 수도 있으며, 주사 구동부(13)에서 이용될 게이트 온 전압(gate-on voltage)의 생성에 이용될 수도 있다.
다른 예를 들어, 구동 전압(AVDD)은 도 1의 표시 장치(10)가 유기 발광 표시 장치인 경우의 각종 전압에 해당할 수도 있다. 예를 들어, 구동 전압(AVDD)은 화소(PXij')에서 이용되는 제1 전원 전압(ELVDD) 또는 제2 전원 전압(ELVSS)일 수도 있다. 또한, 구동 전압(AVDD)은 주사 구동부(13)에서 이용될 VDD 전압(고전압)일 수도 있다. 또한, 구동 전압(AVDD)은 데이터 구동부(12)의 감마 전압들을 생성하기 위한 기준 전압일 수도 있으며, 데이터 라인들(D1~Dn)에 연결된 버퍼 단에서 전원 전압으로 사용될 수도 있다.
도 5는 도 1의 표시 장치의 구동 전압 제공부를 설명하기 위한 도면이다.
도 5를 참조하면, 구동 전압 제공부(15)는 PLL 회로(100), DC-DC 컨버터(200), 보상 회로(300), 및 전압 비교부(400)를 포함할 수 있다.
PLL 회로(100)는 기준 클록 신호(R_CLK) 및 전압 비교부(400)의 출력 값들(Co1~Co3)을 참조하여 클록 신호(CLK)를 생성할 수 있다.
DC-DC 컨버터(200)는 클록 신호(CLK)의 주파수에 따라 PWM 신호를 생성하고, PWM 신호의 듀티비(duty ratio)에 따라 입력 전압(Vin)을 이용하여 구동 전압(AVDD)을 생성할 수 있다.
전압 비교부(400)는 기준 전압들(Vref1~Vref8)을 이용하여 구동 전압(AVDD)의 크기를 측정할 수 있다. 예를 들어, 전압 비교부(400)는 각각의 제1 구간(P1), 제2 구간(P2), 및 제3 구간(P3)에서 구동 전압(AVDD)의 크기를 측정할 수 있다. 전압 비교부(400)는 구동 전압(AVDD)의 측정 크기를 출력 값들(Co1~Co3)로 제공할 수 있다.
예를 들어, 전압 비교부(400)는 타이밍 제어부(11)로부터 제공되는 수직 동기화 신호(Vsync) 및 주사 시작 신호(STV)의 로직 레벨을 제어 신호로 이용하여 제1 구간(P1), 제2 구간(P2), 및 제3 구간(P3)에서 작동될 수 있다. 도 4의 설명을 다시 참조하면, 전압 비교부(400)는 수직 동기화 신호(Vsync)가 제1 레벨이고 주사 시작 신호(STV)가 제2 레벨일 때 제1 구간(P1)에서 작동되고, 수직 동기화 신호(Vsync)가 제1 레벨과 다른 제3 레벨이고 주사 시작 신호(STV)가 제2 레벨일 때 제2 구간(P2)에서 작동되고, 수직 동기화 신호(Vsync)가 제1 레벨이고 주사 시작 신호(STV)가 제2 레벨과 다른 제4 레벨일 때 제3 구간(P3)에서 작동될 수 있다.
보상 회로(300)는 구동 전압(AVDD)이 제공되는 제1 노드(N1)에 연결되고, 전압 비교부(400)의 출력 값들(Co1~Co3)을 참조하여 구동 전압(AVDD)에 대한 응답 속도를 결정할 수 있다.
도 6은 도 5의 구동 전압 제공부의 한 실시예에 따른 DC-DC 컨버터를 설명하기 위한 도면이다.
도 6을 참조하면, DC-DC 컨버터(200a)는 부스트 컨버터(boost converter)일 수 있다. DC-DC 컨버터(200a)는 트랜지스터들(TU1, TL1), 인덕터(L1), 및 PWM 회로(210)를 포함할 수 있다.
PWM 회로(210)는 클록 신호(CLK)의 주파수에 대응하는 주기를 갖는 PWM 신호(PWM)를 생성할 수 있다. PWM 신호(PWM)는 온/오프 듀티비(ON/OFF duty ratio)를 가지며, 트랜지스터들(TL1, TU1)을 교번적으로 온/오프시킬 수 있다. PWM 신호(PWM)의 듀티비는 클록 신호(CLK)의 주파수와 독립적으로 결정될 수 있다.
먼저, 트랜지스터(TL1)가 턴온되고 트랜지스터(TU1)가 턴오프되는 경우, 인덕터(L1)의 전류가 증가하면서 인덕터(L1)에 에너지가 저장된다. 다음으로, 트랜지스터(TL1)가 턴오프되고 트랜지스터(TU1)가 턴온되는 경우, 인덕터(L1)의 전류가 감소하면서 인덕터(L1)의 에너지가 방출된다. 이때, 입력 전압(Vin)과 인덕터(L1)에서 흘러나온 전류가 더해져서 증폭된 구동 전압(AVDD)이 출력된다. PWM 신호(PWM)의 듀티비가 증가할수록 구동 전압(AVDD)이 더 크게 증폭될 수 있다.
도 7은 도 5의 구동 전압 제공부의 다른 실시예에 따른 DC-DC 컨버터를 설명하기 위한 도면이다.
도 7을 참조하면, DC-DC 컨버터(200b)는 벅 컨버터(buck converter)일 수 있다. DC-DC 컨버터(200a)는 트랜지스터들(TU2, TL2), 인덕터(L2), 및 PWM 회로(210)를 포함할 수 있다.
PWM 회로(210)는 클록 신호(CLK)의 주파수에 대응하는 주기를 갖는 PWM 신호(PWM)를 생성할 수 있다. PWM 신호(PWM)는 온/오프 듀티비(ON/OFF duty ratio)를 가지며, 트랜지스터들(TL2, TU2)을 교번적으로 온/오프시킬 수 있다. PWM 신호(PWM)의 듀티비는 클록 신호(CLK)의 주파수와 독립적으로 결정될 수 있다.
먼저, 트랜지스터(TU2)가 턴온되고 트랜지스터(TL2)가 턴오프되는 경우, 인덕터(L2)의 전류가 증가하면서 인덕터(L2)에 에너지가 저장된다. 다음으로, 트랜지스터(TU2)가 턴오프되고 트랜지스터(TL2)가 턴온되는 경우, 인덕터(L2)의 전류가 감소하면서 인덕터(L2)의 에너지가 방출된다. 이때, 입력 전압(Vin)은 출력단과 분리되므로, 오직 인덕터(L2)에서 흘러나온 전류에 기초하여 감소된 구동 전압(AVDD)이 출력된다. PWM 신호(PWM)의 듀티비가 감소할수록 구동 전압(AVDD)이 더 작게 감소될 수 있다.
도 6 및 7에서는 부스터 컨버터와 벅 컨버터가 독립적으로 존재하는 경우를 설명하였지만, 다른 실시예에서 부스트 컨버터와 벅 컨버터가 통합된 벅-부스트 컨버터, Cuk 컨버터, Forward 컨버터, Flyback 컨버터 등 다양한 공지의 컨버터들이 DC-DC 컨버터(200)로 채용될 수도 있다.
도 8은 클록 신호와 PWM 신호의 관계를 설명하기 위한 도면이다.
클록 신호(CLK)는 주기(P_CLK)를 갖도록 주파수가 결정될 수 있다.
PWM 신호(PWM)는 클록 신호(CLK)의 주파수와 대응하는 주기(P_PWM)를 가질 수 있다. 예를 들어, PWM 신호(PWM)의 주기(P_PWM)는 클록 신호(CLK)의 주기(P_CLK)와 동일하게 되도록 PWM 회로(210)가 구성될 수도 있다. 다른 예에서, PWM 신호(PWM)의 주기(P_PWM)는 클록 신호(CLK)의 주기(P_CLK)의 정수배 또는 분수배가 되도록 PWM 회로(210)가 구성될 수 있다.
PWM 신호(PWM)는 듀티비를 가질 수 있다. 듀티비는 PWM 신호(PWM)의 한 주기(P_PWM) 중 온 타임(P_ON)의 비율을 의미할 수 있다. 즉, 온 타임(P_ON)이 길수록 듀티비는 높을 수 있다.
DC-DC 컨버터(200)로부터 출력되는 구동 전압(AVDD)의 크기는 PWM 신호(PWM)의 듀티비에 의존하며, PWM 신호(PWM)의 주기(P_PWM)에 의존하지 않을 수 있다.
PWM 신호(PWM)의 주기(P_PWM)가 빨라지면, 구동 전압(AVDD)의 리플이 감소할 수 있지만, 구동 전압 제공부(15)의 열 응력(thermal stress)이 증가할 수 있다. 반대로, PWM 신호(PWM)의 주기(P_PWM)가 느려지면, 구동 전압(AVDD)의 리플이 증가할 수 있지만, 열 응력이 감소할 수 있다.
본 발명의 실시예들에서는 PWM 신호(PWM)의 주기(P_PWM)를 구간 별로 적절히 설정함으로써, 구동 전압(AVDD)의 리플 제어와 열 응력 제어를 적절히 밸런싱할 수 있다.
구동 전압 제공부(15)는 제1 구간(P1)에서 클록 신호(CLK)의 주파수를 제1 주파수로 조정하고, 제1 구간(P1)보다 구동 전압(AVDD)의 크기가 큰 제2 구간(P2)에서 클록 신호(CLK)의 주파수를 제1 주파수보다 작은 제2 주파수로 조정하고, 제1 구간(P1)보다 구동 전압(AVDD)의 크기가 작은 제3 구간(P3)에서 클록 신호(CLK)의 주파수를 제1 주파수보다 큰 제3 주파수로 조정할 수 있다.
즉, 액티브 구간인 제1 구간(P1)을 기준으로 했을 때, 부하가 비교적 작은 제2 구간(P2)에서는 클록 신호(CLK)의 주파수를 낮춤으로써 PWM 신호(PWM)의 주기(P_PWM)를 길게 할 수 있다. 이에 따라, 제1 구간(P1)에 비해서, 구동 전압(AVDD)의 리플은 증가하지만, 열 응력은 감소할 수 있다. 제2 구간(P2)에서는 화소부(14)에 주사 신호들 및 데이터 전압들을 제공할 필요가 없으므로, 구동 전압(AVDD)의 리플 증가에 따른 표시 변화가 발생하지 않거나 표시 변화 정도가 미미할 수 있다. 따라서, 본 실시예에 따르면, 제2 구간(P2)에서 구동 전압 제공부(15)의 열 응력 감소를 도모할 수 있다.
또한, 액티브 구간인 제1 구간(P1)을 기준으로 했을 때, 부하가 비교적 큰 제3 구간(P3)에서는 클록 신호(CLK)의 주파수를 높임으로써 PWM 신호(PWM)의 주기(P_PWM)를 짧게 할 수 있다. 이에 따라 제1 구간(P1)에 비해서, 열 응력은 증가하지만, 구동 전압(AVDD)의 리플은 감소할 수 있다. 제3 구간(P3)에서는 화소부(14)에 주사 신호들 및 데이터 전압들이 제공되기 시작하므로, 구동 전압(AVDD)의 리플이 큰 경우 표시 변화가 발생할 수 있다. 따라서, 본 실시예에 따르면, 제3 구간(P3)에서 구동 전압(AVDD)의 리플 감소를 도모할 수 있다.
도 9는 도 5의 구동 전압 제공부의 한 실시예에 따른 전압 비교부를 설명하기 위한 도면이고, 도 10 및 11은 도 9의 전압 비교부의 예시적인 동작을 설명하기 위한 도면이다.
전압 비교부(400)는 비교기들(Comp1~Comp8) 및 인코더(410)를 포함할 수 있다.
비교기들(Comp1~Comp8)에는 구동 전압(AVDD) 및 서로 다른 기준 전압들(Vref1~Vref8)이 입력될 수 있다.
인코더(410)는 수직 동기화 신호(Vsync) 및 주사 시작 신호(STV)의 로직 레벨들에 따라 비교기들(Comp1~Comp8)의 출력들(Ci1~Ci8)을 인코딩할 수 있다. 수직 동기화 신호(Vsync) 및 주사 시작 신호(STV)의 로직 레벨들에 따른 인코더(410)의 동작 타이밍에 대해서는 도 5의 전압 비교부(400)에 대한 설명을 참조한다.
다만, 각 구간 내에서도 구동 전압(AVDD)의 전압 레벨이 변동될 수 있으므로, 각 구간의 어떤 시점에 인코더(410)가 동작해야 할 지가 문제될 수 있다.
한 실시예에 따르면, 인코더(410)는 제2 구간(P2)에서 복수 회 작동하여 측정된 구동 전압(AVDD)의 최대 값을 인코딩하여 출력 값(Co1, Co2, Co3)으로 할 수 있다. 즉, 출력 값(Co1, Co2, Co3)을 이진수로 보았을 때 최대 값을 출력할 수 있다. 또한 인코더(410)는 제3 구간(P3)에서 복수 회 작동하여 측정된 구동 전압(AVDD)의 최소 값을 인코딩하여 출력 값(Co1, Co2, Co3)으로 할 수 있다. 즉, 출력 값(Co1, Co2, Co3)을 이진수로 보았을 때 최소 값을 출력할 수 있다. 또한 인코더(410)는 제1 구간(P1)에서 복수 회 작동하여 측정된 구동 전압(AVDD)의 평균 값을 인코딩하여 출력 값(Co1, Co2, Co3)으로 할 수 있다. 즉, 출력 값(Co1, Co2, Co3)을 이진수로 보았을 때 평균 값을 출력할 수 있다.
다른 실시예에 따르면, 인코더(410)는 각 구간에서 1회씩 작동하되, 그 작동 타이밍이 제품에 적합하게 미리 정해질 수 있다. 즉, 제조자는 구동 전압(AVDD)의 각 구간의 시점에 따른 파형을 미리 반복 측정하여, 제2 구간(P2)에서 구동 전압(AVDD)의 최대 값이 예상되는 시점에서 인코더(410)가 작동하도록 구성하고, 제3 구간(P3)에서 구동 전압(AVDD)의 최소 값이 예상되는 시점에서 인코더(410)가 작동하도록 구성할 수 있다. 제1 구간(P1)에서는 구동 전압(AVDD)의 변화가 크지 않으므로, 적절한 시점이 선택될 수 있다.
도 10의 파형 및 도 11의 표를 참조하면, 구동 전압(AVDD)의 크기가 클수록 출력 값(Co1, Co2, Co3)이 크다는 것을 확인할 수 있다.
도 12는 도 5의 구동 전압 제공부의 한 실시예에 따른 PLL 회로를 설명하기 위한 도면이고, 도 13은 도 12의 PLL 회로의 예시적인 동작을 설명하기 위한 도면이다.
PLL 회로(100)는 위상 주파수 검출기(110), 차지 펌프(120), 루프 필터(130), 전압 제어 발진기(140), 및 분주기(150)를 포함할 수 있다.
위상 주파수 검출기(phase frequency detector, 110)는 기준 클록 신호(R_CLK)와 분주기(150)의 출력 신호를 비교하여, 분주기(150)의 출력 신호의 위상 및 주파수가 기준 클록 신호(R_CLK)와 동일해질 수 있도록, 업 신호(up signal) 또는 다운 시그널(down signal)을 생성할 수 있다.
차지 펌프(charge pump, 120)는 위상 주파수 검출기(110)로부터 출력되는 업 신호에 따라 전하 공급을 증가시키고, 다운 신호에 따라 전하 공급을 감소시킬 수 있다.
루프 필터(loop filter, 130)는 예를 들어 커패시터를 포함할 수 있는데, 차지 펌프(120)의 전하 공급량에 맞춰 커패시터 일단에 그라운드 대비 제어 전압을 생성하게 된다. 이러한 제어 전압은 전압 제어 발진기(140)에 인가되고, 전압 제어 발진기(VCO)는 제어 전압에 따라 주파수 또는 위상이 제어된 클록 신호(CLK)를 생성할 수 있다.
분주기(divider, 150)는 클록 신호(CLK)를 분주 값(divider value)에 따라 분주하여 출력한다.
예를 들어, PLL 회로(100)는 기준 클록 신호(R_CLK)의 주파수가 100KHz이고, 분주 값이 1인 경우, 출력되는 클록 신호(CLK)의 주파수는 100KHz가 될 것이다. 이때, 클록 신호(CLK)의 주파수를 증가시키기 위해서는 분주 값을 증가시킬 수 있다. 예를 들어, 분주 값이 2로 증가되면 분주기(150)의 출력 신호는 50KHz의 유사 클록 신호가 될 수 있다. 만약, 위상 주파수 검출기(110)는 50KHz의 유사 클록 신호를 100KHz의 기준 클록 신호(R_CLK)의 주파수에 맞추도록 업 신호 및 다운 신호를 출력할 것이다. 결국 분주기(150)의 출력 신호 및 기준 클록 신호(R_CLK)의 주파수가 일치하도록 클록 신호(CLK)의 주파수는 200KHz까지 증가할 것이다. 반대로, 분주기(150)가 분주 값을 감소시키는 경우 클록 신호(CLK)의 주파수는 감소하게 된다.
도 13의 표를 참조하면, 전압 비교부(400)의 출력 값(Co1, Co2, Co3)과 분주 값은 서로 반비례하도록 분주기(150)가 구성될 수 있다. 즉, 전압 비교부(400)의 출력 값(Co1, Co2, Co3)이 클수록, 분주 값은 작을 수 있다.
이에 따르면 도 8을 참조하여 설명한 바와 같이, 제2 구간(P2)에서 제1 구간(P1)에 비해 클록 신호(CLK)의 주파수를 감소시킬 수 있고, 제3 구간(P3)에서 제1 구간(P1)에 비해 클록 신호(CLK)의 주파수를 증가시킬 수 있다.
도 14는 도 5의 구동 전압 제공부의 한 실시예에 따른 보상 회로를 설명하기 위한 도면이고, 도 15는 도 14의 보상 회로의 예시적인 동작을 설명하기 위한 도면이다.
보상 회로(300)는 구동 전압(AVDD)이 제공되는 제1 노드(N1)에 연결되고, 전압 비교부(400)의 출력 값들(Co1~Co3)을 참조하여 구동 전압(AVDD)에 대한 응답 속도를 결정할 수 있다.
보상 회로(300)는 디코더(310), 스위치들(S1~S8), 저항들(R1~R8), 커패시터들(C1~C8)을 포함할 수 있다.
보상 회로(300)는 제1 구간(P1)에서 구동 전압(AVDD)에 대한 응답 속도를 제1 속도로 조정하고, 제2 구간(P2)에서 응답 속도를 제1 속도보다 느린 제2 속도로 조정하고, 제3 구간에서 응답 속도를 제1 속도보다 빠른 제3 속도로 조정할 수 있다.
전술한 바와 같이, 제2 구간(P2)에서는 구동 전압(AVDD)의 리플 보상보다는 열 응력 완화가 요구되므로, 응답 속도를 느리게 설정하는 것이 바람직하다. 또한, 제3 구간(P3)에서는 열 응력 완화보다는 구동 전압(AVDD)의 리플 보상이 우선시되므로 응답 속도를 빠르게 설정하는 것이 필요하다.
응답 속도는 출력되는 구동 전압(AVDD)을 피드백받는 속도를 의미하며, 피드백 대역폭(feedback bandwidth)으로 표현할 수도 있다.
응답 속도를 느리게 하기 위해서는 시정수를 증가시키고, 응답 속도를 빠르게 하기 위해서는 시정수를 감소시킬 수 있다.
보상 회로(300)는 제1 구간(P1)에서 제1 속도와 대응하는 시정수를 갖도록 저항들(R1~R8) 및 커패시터들(C1~C8) 중 적어도 일부가 제1 노드(N1)에 연결되고, 제2 구간(P2)에서 제2 속도와 대응하는 시정수를 갖도록 저항들(R1~R8) 및 커패시터들(C1~C8) 중 적어도 일부가 제1 노드(N1)에 연결되고, 제3 구간(P3)에서 제3 속도와 대응하는 시정수를 갖도록 저항들(R1~R8) 및 커패시터들(C1~C8) 중 적어도 일부가 제1 노드(N1)에 연결될 수 있다.
디코더(310)는 입력(Co1, Co2, Co3)에 대응하여 스위치들(S1~S8) 중 하나를 선택적으로 턴온시킬 수 있다(도 15 참조). 예를 들어, 입력(Co1, Co2, Co3)이 가장 작은 경우 첫 번째 스위치(S1)가 턴온되고, 입력(Co1, Co2, Co3)이 가장 큰 경우 여덟 번째 스위치(S8)가 턴온될 수 있다. 예를 들어, 저항의 크기가 클수록 시정수가 클 수 있다. 또한 커패시터의 용량이 클수록 시정수가 작을 수 있다. 따라서, 첫 번째 스위치(S1)에 연결된 저항(R1)의 크기는 가장 크게 설정되고 커패시터(C1)의 용량은 가장 작게 설정될 수 있다. 유사하게, 여덟 번째 스위치(S8)에 연결된 저항(R8)의 크기는 가장 작게 설정되고 커패시터(C8)의 용량은 가장 크게 설정될 수 있다. 나머지 저항들(R2~R7)의 크기 및 커패시터들(C2~C7)의 용량은 순차적인 사이 값으로 설정될 수 있다.
또한, 다른 실시예에서 저항들(R1~R8) 및 커패시터들(C1~C8)의 값들을 달리 설정할 수도 있다. 제2 구간(P2)에서 응답 속도를 느리게 하기 위해서는 클록 신호(CLK)의 주파수를 감소시키고, 제로 주파수(zero frequency)를 증가시킬 수 있다. 제3 구간(P3)에서 응답 속도를 빠르게 하기 위해서는 클록 신호(CLK)의 주파수를 증가시키고, 제로 주파수를 감소시킬 수 있다. 이러한 조건을 맞추도록 저항들(R1~R8) 및 커패시터들(C1~C8)의 값들을 설정할 수도 있다.
도 16은 본 발명의 다른 실시예에 따른 구동 전압 제공부를 설명하기 위한 도면이다.
도 16의 구동 전압 제공부(15')는 도 5의 구동 전압 제공부(15)에 비해서, 제1 메모리(500) 및 디지털-아날로그 컨버터(600)를 더 포함한다. 도 5의 구동 전압 제공부(15)의 기존 구성들에 대한 중복된 설명은 생략한다.
제1 메모리(500)는 타이밍 제어부(11)의 제어에 따라 디지털 값(B1~B3)을 출력할 수 있다. 예를 들어, 타이밍 제어부(11)는 I2C 인터페이스를 통해서 제어 신호(CM)를 제1 메모리(500)에 제공할 수 있다. 예를 들어, 제1 메모리(500)는 EEPROM일 수도 있다.
디지털-아날로그 컨버터(600)는 디지털 값(B1~B3)을 기준 전압들(Vref1~Vref8)로 변환할 수 있다.
이로써, 타이밍 제어부(11)는 기준 전압들(Vref1~Vref8)을 상황에 맞게 변경할 수 있다.
지금까지의 실시예에서는 3 비트의 정보를 이용하여 구동 전압 제공부(15)가 제어되도록 구성하였지만, 당업자는 더 높은 비트수를 처리가능한 디지털-아날로그 컨버터를 채용함으로써, 구동 전압(AVDD)에 대해 더 높은 해상도로 제어가 가능하다.
도 17은 본 발명의 또 다른 실시예에 따른 구동 전압 제공부를 설명하기 위한 도면이다.
도 17의 구동 전압 제공부(15")는 도 16의 구동 전압 제공부(15')에 비해, 제2 메모리(700)를 더 포함한다. 도 16의 구동 전압 제공부(15')의 기존 구성들에 대한 중복된 설명은 생략한다.
제2 메모리(700)는 수직 동기화 신호(Vsync)의 로직 레벨과 주사 시작 신호(STV)의 로직 레벨을 제어 신호로 이용하여 제1 구간(P1), 제2 구간(P2), 및 제3 구간(P3)에서 전압 비교부(400)의 출력 값들을 저장할 수 있다.
수직 동기화 신호(Vsync)의 로직 레벨과 주사 시작 신호(STV)의 로직 레벨을 이용하여, 제1 구간(P1), 제2 구간(P2), 및 제3 구간(P3)에서 전압 비교부(400)의 출력 값들을 저장할 타이밍을 찾는 방법은 도 9 내지 11에 대한 설명을 참조한다.
본 실시예에 의하면, 매 영상 프레임마다 전압 비교부(400)가 동작할 필요가 없게 되므로, 소비 전력이 감소될 수 있다. 예를 들어, 전압 비교부(400)는 영상 프레임들의 특정 개수를 주기로 하여 구동 전압(AVDD)의 크기를 측정하고 출력 값(bCo1~bCo3)을 출력할 수 있다. 제2 메모리(700)는 이러한 출력 값(bCo1~bCo3)을 저장하고, 이를 이용하여 매 영상 프레임의 제1 구간(P1), 제2 구간(P2), 및 제3 구간(P3)에서 대응하는 출력 값(aCo1~aCo3)을 출력할 수 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
9: 프로세서
10: 표시 장치
11: 타이밍 제어부
12: 데이터 구동부
13: 주사 구동부
14: 화소부
15: 구동 전압 제공부

Claims (18)

  1. 데이터 라인들 및 주사 라인들과 연결된 화소들;
    상기 데이터 라인들을 통해 데이터 전압들을 제공하는 데이터 구동부;
    상기 주사 라인들을 통해 주사 신호들을 제공함으로써, 상기 데이터 전압들이 기입될 상기 화소들 중 적어도 일부를 선택하는 주사 구동부;
    클록 신호의 주파수에 따라 PWM 신호를 생성하고, 상기 PWM 신호의 듀티비에 따라 생성된 구동 전압을 상기 화소들, 상기 데이터 구동부, 및 상기 주사 구동부 중 적어도 하나에 제공하는 구동 전압 제공부를 포함하고,
    상기 구동 전압 제공부는 제1 구간에서 상기 클록 신호의 주파수를 제1 주파수로 조정하고, 상기 제1 구간보다 구동 전압의 크기가 큰 제2 구간에서 상기 클록 신호의 주파수를 상기 제1 주파수보다 작은 제2 주파수로 조정하고, 상기 제1 구간보다 구동 전압의 크기가 작은 제3 구간에서 상기 클록 신호의 주파수를 상기 제1 주파수보다 큰 제3 주파수로 조정하는,
    표시 장치.
  2. 제1 항에 있어서,
    상기 구동 전압 제공부는
    각각의 상기 제1 구간, 상기 제2 구간, 및 상기 제3 구간에서 상기 구동 전압의 크기를 측정하는 전압 비교부를 더 포함하는,
    표시 장치.
  3. 제2 항에 있어서,
    상기 전압 비교부는
    수직 동기화 신호의 로직 레벨과 주사 시작 신호의 로직 레벨을 제어 신호로 이용하여 상기 제1 구간, 상기 제2 구간, 및 상기 제3 구간에서 작동되는,
    표시 장치.
  4. 제3 항에 있어서,
    상기 전압 비교부는
    상기 수직 동기화 신호가 제1 레벨이고 상기 주사 시작 신호가 제2 레벨일 때, 상기 제1 구간에서 작동되고,
    상기 수직 동기화 신호가 상기 제1 레벨과 다른 제3 레벨이고 상기 주사 시작 신호가 상기 제2 레벨일 때, 상기 제2 구간에서 작동되고,
    상기 수직 동기화 신호가 상기 제1 레벨이고 상기 주사 시작 신호가 상기 제2 레벨과 다른 제4 레벨일 때, 상기 제3 구간에서 작동되는,
    표시 장치.
  5. 제4 항에 있어서,
    상기 전압 비교부는
    상기 구동 전압 및 서로 다른 기준 전압들이 입력되는 비교기들; 및
    상기 수직 동기화 신호 및 상기 주사 시작 신호의 로직 레벨들에 따라 상기 비교기들의 출력들을 인코딩하는 인코더를 포함하는,
    표시 장치.
  6. 제5 항에 있어서,
    상기 구동 전압 제공부는
    상기 인코더의 출력 값에 대응하여 분주 값을 조정함으로써 주파수가 조정된 상기 클록 신호를 생성하는 PLL 회로를 더 포함하는,
    표시 장치.
  7. 제1 항에 있어서,
    상기 구동 전압 제공부는
    상기 구동 전압이 제공되는 제1 노드에 연결되고, 상기 구동 전압에 대한 응답 속도를 결정하는 보상 회로를 더 포함하는,
    표시 장치.
  8. 제7 항에 있어서,
    상기 보상 회로는 상기 제1 구간에서 상기 응답 속도를 제1 속도로 조정하고, 상기 제2 구간에서 상기 응답 속도를 상기 제1 속도보다 느린 제2 속도로 조정하고, 상기 제3 구간에서 상기 응답 속도를 상기 제1 속도보다 빠른 제3 속도로 조정하는,
    표시 장치.
  9. 제8 항에 있어서,
    상기 보상 회로는 저항들 및 커패시터들을 포함하며,
    상기 제1 구간에서 상기 제1 속도와 대응하는 시정수를 갖도록 상기 저항들 및 상기 커패시터들 중 적어도 일부가 상기 제1 노드에 연결되고,
    상기 제2 구간에서 상기 제2 속도와 대응하는 시정수를 갖도록 상기 저항들 및 상기 커패시터들 중 적어도 일부가 상기 제1 노드에 연결되고,
    상기 제3 구간에서 상기 제3 속도와 대응하는 시정수를 갖도록 상기 저항들 및 상기 커패시터들 중 적어도 일부가 상기 제1 노드에 연결되는,
    표시 장치.
  10. 제5 항에 있어서,
    상기 데이터 구동부, 상기 주사 구동부, 및 상기 구동 전압 제공부를 제어하는 타이밍 컨트롤러를 더 포함하고,
    상기 구동 전압 제공부는
    상기 타이밍 컨트롤러의 제어에 따라 디지털 값을 출력하는 제1 메모리;
    상기 디지털 값을 상기 기준 전압들로 변환하는 디지털-아날로그 컨버터를 더 포함하는,
    표시 장치.
  11. 제5 항에 있어서,
    상기 구동 전압 제공부는
    상기 수직 동기화 신호의 로직 레벨과 상기 주사 시작 신호의 로직 레벨을 제어 신호로 이용하여 상기 제1 구간, 상기 제2 구간, 및 상기 제3 구간에서 상기 전압 비교부의 출력 값들을 저장하는 제2 메모리를 더 포함하는,
    표시 장치.
  12. 클록 신호를 생성하는 PLL 회로; 및
    상기 클록 신호의 주파수에 따라 PWM 신호를 생성하고, 상기 PWM 신호의 듀티비에 따라 구동 전압을 생성하는 DC-DC 컨버터를 포함하고,
    제1 구간에서 상기 클록 신호의 주파수를 제1 주파수로 조정하고, 상기 제1 구간보다 구동 전압의 크기가 큰 제2 구간에서 상기 클록 신호의 주파수를 상기 제1 주파수보다 작은 제2 주파수로 조정하고, 상기 제1 구간보다 구동 전압의 크기가 작은 제3 구간에서 상기 클록 신호의 주파수를 상기 제1 주파수보다 큰 제3 주파수로 조정하는,
    구동 전압 제공부.
  13. 제12 항에 있어서,
    각각의 상기 제1 구간, 상기 제2 구간, 및 상기 제3 구간에서 상기 구동 전압의 크기를 측정하는 전압 비교부를 더 포함하는
    구동 전압 제공부.
  14. 제13 항에 있어서,
    상기 전압 비교부는
    상기 구동 전압 및 서로 다른 기준 전압들이 입력되는 비교기들; 및
    상기 비교기들의 출력들을 인코딩하는 인코더를 포함하는,
    구동 전압 제공부.
  15. 제14 항에 있어서,
    상기 PLL 회로는 상기 인코더의 출력 값에 대응하여 분주 값을 조정함으로써 주파수가 조정된 상기 클록 신호를 생성하는,
    구동 전압 제공부.
  16. 제12 항에 있어서,
    상기 구동 전압이 제공되는 제1 노드에 연결되고, 상기 구동 전압에 대한 응답 속도를 결정하는 보상 회로를 더 포함하는
    구동 전압 제공부.
  17. 제16 항에 있어서,
    상기 보상 회로는 상기 제1 구간에서 상기 응답 속도를 제1 속도로 조정하고, 상기 제2 구간에서 상기 응답 속도를 상기 제1 속도보다 느린 제2 속도로 조정하고, 상기 제3 구간에서 상기 응답 속도를 상기 제1 속도보다 빠른 제3 속도로 조정하는,
    구동 전압 제공부.
  18. 제17 항에 있어서,
    상기 보상 회로는 저항들 및 커패시터들을 포함하며,
    상기 제1 구간에서 상기 제1 속도와 대응하는 시정수를 갖도록 상기 저항들 및 상기 커패시터들 중 적어도 일부가 상기 제1 노드에 연결되고,
    상기 제2 구간에서 상기 제2 속도와 대응하는 시정수를 갖도록 상기 저항들 및 상기 커패시터들 중 적어도 일부가 상기 제1 노드에 연결되고,
    상기 제3 구간에서 상기 제3 속도와 대응하는 시정수를 갖도록 상기 저항들 및 상기 커패시터들 중 적어도 일부가 상기 제1 노드에 연결되는,
    구동 전압 제공부.
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