KR102522286B1 - 표시 장치 및 이의 구동 방법 - Google Patents

표시 장치 및 이의 구동 방법 Download PDF

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Abstract

본 발명은 크로스토크를 방지할 수 있는 표시 장치 및 이의 구동 방법에 관한 것으로, 표시 패널로 공통 전압을 인가하는 단계: 표시 패널로부터의 피드백 공통 전압을 디지털 변환하는 단계: 디지털 변환된 피드백 공통 전압을 근거로, 기준값을 초과하는 유효 리플 신호를 검출하는 단계; 제 1 프레임 기간 동안 검출된 유효 리플 신호의 총 개수와 임계값을 비교하고, 이 비교 결과를 근거로 제 1 프레임 기간의 유효 리플 신호들이 크로스토크 유발 신호인지를 판단하는 단계; 및 크로스토크 유발 신호에 대한 판단 결과를 근거로, 제 2 프레임 기간 동안 표시 패널에 공급될 영상 데이터 신호들의 극성 패턴의 변경 여부를 결정하는 단계를 포함한다.

Description

표시 장치 및 이의 구동 방법{DISPLAY DEVICE AND METHOD FOR DRIVING THE SAME}
본 발명은 표시 장치에 관한 것으로, 특히 크로스토크를 방지할 수 있는 표시 장치 및 이의 구동 방법에 대한 것이다.
액정 표시 장치(liquid crystal display, LCD)는 현재 가장 널리 사용되고 있는 평판 표시 장치(flat panel display, FPD) 중 하나로서 전극이 형성되어 있는 2개의 기판과 그 사이에 삽입되어 있는 액정층을 포함한다.
액정 표시 장치는 두 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
이러한 액정 표시 장치에서, 특정 패턴의 영상이 표시될 때 공통 전압이 왜곡되어 크로스토크(crosstalk)가 발생할 수 있다.
본 발명은 크로스토크를 방지할 수 있는 표시 장치 및 이의 구동 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치의 구동 방법은, 표시 패널로 공통 전압을 인가하는 단계: 표시 패널로부터의 피드백 공통 전압을 디지털 변환하는 단계: 디지털 변환된 피드백 공통 전압을 근거로, 기준값을 초과하는 유효 리플 신호를 검출하는 단계; 제 1 프레임 기간 동안 검출된 유효 리플 신호의 총 개수와 임계값을 비교하고, 이 비교 결과를 근거로 제 1 프레임 기간의 유효 리플 신호들이 크로스토크 유발 신호인지를 판단하는 단계; 및 크로스토크 유발 신호에 대한 판단 결과를 근거로, 제 2 프레임 기간 동안 표시 패널에 공급될 영상 데이터 신호들의 극성 패턴의 변경 여부를 결정하는 단계를 포함한다.
피드백 공통 전압을 디지털 변환하는 단계는, 제 1 프레임 기간의 각 수평 기간 마다 상기 피드백 공통 전압을 n회(n은 1보다 큰 자연수) 샘플링하여, 한 수평 기간 당 n개의 샘플링 전압들을 생성하는 단계를 포함한다.
기준값을 초과하는 유효 리플 신호를 검출하는 단계는, 제 1 프레임 기간의 각 수평 기간 마다 n개의 샘플링 전압들 각각과 기준값을 개별적으로 비교하는 단계; 및 n개의 샘플링 전압들 각각과 기준값 간의 비교 결과를 근거로, 각 수평 기간 마다 기준값을 초과하는 유효 리플 신호를 검출하는 단계를 포함한다.
기준값은, 공통 전압보다 더 큰 값을 갖는 상한 기준값; 및 공통 전압보다 더 작은 값을 갖는 하한 기준값을 포함한다.
제 1 프레임 기간의 각 수평 기간 마다 n개의 샘플링 전압들 각각과 기준값을 개별적으로 비교하는 단계는, 각 수평 기간 마다 n개의 샘플링 전압들 각각과 상한 기준값 및 하한 기준값 중 어느 하나를 비교하는 단계; 및 각 수평 기간 마다 n개의 샘플링 전압들 각각과 상한 기준값 및 하한 기준값 중 다른 하나를 비교하는 단계를 포함한다.
기준값을 초과하는 유효 리플 신호를 검출하는 단계에서, n개의 샘플링 전압들 중 어느 하나라도 상한 기준값보다 더 크거나 또는 하한 기준값보다 더 작을 때, 해당 수평 기간에서 유효 리플 신호를 검출한다.
제 1 프레임 기간의 유효 리플 신호들이 크로스토크 유발 신호인지를 판단하는 단계는, 제 1 프레임 기간의 각 수평 기간 마다 유효 리플 신호의 개수를 카운팅하는 단계; 및 카운팅된 유효 리플 신호의 개수와 임계값을 비교하는 단계를 포함한다.
제 1 프레임 기간의 유효 리플 신호들이 크로스토크 유발 신호인지를 판단하는 단계에서, 카운팅된 유효 리플 신호의 개수가 임계값에 도달하면, 제 1 프레임 기간의 유효 리플 신호들이 크로스토크 유발 신호인 것으로 판단한다.
기준값을 초과하는 유효 리플 신호를 검출하는 단계는, 한 수평 기간의 n개의 샘플링 전압들을 모두 더하여 합산 샘플링 전압을 생성하는 단계; 공통 전압의 n배에 해당하는 합산 공통 전압을 생성하는 단계; 합산 샘플링 전압과 합산 공통 전압 간의 차의 절대값에 해당하는 차전압을 생성하는 단계; 차전압과 상기 기준값을 비교하는 단계; 및 차전압과 기준값 간의 비교 결과를 근거로, 각 수평 기간 마다 상기 기준값을 초과하는 유효 리플 신호를 검출하는 단계를 포함한다.
기준값을 초과하는 유효 리플 신호를 검출하는 단계에서, 차전압이 기준값보다 더 클 때, 해당 수평 기간에서 유효 리플 신호를 검출한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치의 구동 방법은, 표시 패널로 공통 전압을 인가하는 단계: 표시 패널로부터의 피드백 공통 전압을 디지털 변환하는 단계: 디지털 변환된 피드백 공통 전압을 근거로, 기준값을 초과하는 유효 리플 신호를 검출하는 단계; 제 1 프레임 기간 동안 검출된 유효 리플 신호들로부터 반복 리플 패턴을 검출하는 단계; 제 1 프레임 기간 동안 검출된 반복 리플 패턴의 총 개수와 임계값을 비교하고, 제 1 프레임 기간의 유효 리플 신호들이 크로스토크 유발 신호인지를 판단하는 단계; 및 크로스토크 유발 신호에 대한 판단 결과를 근거로, 제 2 프레임 기간 동안 표시 패널에 공급될 영상 데이터 신호들의 극성 패턴의 변경 여부를 결정하는 단계를 포함한다.
제 1 프레임 기간의 유효 리플 신호들이 크로스토크 유발 신호인지를 판단하는 단계는, 제 1 프레임 기간 동안 반복 리플 패턴의 개수를 카운팅하는 단계: 및 카운팅된 반복 리플 패턴의 개수와 임계값을 비교하는 단계를 포함한다.
제 1 프레임 기간의 유효 리플 신호들이 크로스토크 유발 신호인지를 판단하는 단계에서, 카운팅된 반복 리플 패턴의 개수가 상기 임계값에 도달하면, 제 1 프레임 기간의 유효 리플 신호들이 크로스토크 유발 신호인 것으로 판단한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치는, 표시 패널; 표시 패널로 공통 전압을 인가하는 전원 공급부; 표시 패널로부터의 피드백 공통 전압을 디지털 변환하는 아날로그-디지털 변환부; 아날로그-디지털 변환부에 의해 디지털 변환된 피드백 공통 전압을 근거로, 기준값을 초과하는 유효 리플 신호를 검출하는 리플 검출부; 리플 검출부로부터 검출된 제 1 프레임 기간 동안의 유효 리플 신호의 총 개수와 임계값을 비교하고, 이 비교 결과를 근거로 제 1 프레임 기간의 유효 리플 신호들이 크로스토크 유발 신호인지를 판단하는 리플 카운터; 및 리플 카운터로부터의 크로스토크 유발 신호에 대한 판단 결과를 근거로, 제 2 프레임 기간 동안 표시 패널에 공급될 영상 데이터 신호들의 극성 패턴의 변경 여부를 결정하는 타이밍 컨트롤러를 포함한다.
아날로그-디지털 변환부는, 제 1 프레임 기간의 각 수평 기간 마다 상기 피드백 공통 전압을 n회(n은 1보다 큰 자연수) 샘플링하여, 한 수평 기간 당 n개(n은 1보다 큰 자연수)의 샘플링 전압들을 생성한다.
리플 검출부는, 제 1 프레임 기간의 각 수평 기간 마다 n개의 샘플링 전압들 각각과 기준값을 개별적으로 비교하는 비교부; 및 비교부로부터의 비교 결과를 근거로, 각 수평 기간 마다 기준값을 초과하는 유효 리플 신호를 검출하는 검출부를 포함한다.
기준값은, 공통 전압보다 더 큰 값을 갖는 상한 기준값; 및 공통 전압보다 더 작은 값을 갖는 하한 기준값을 포함한다.
비교부는, 각 수평 기간 마다 n개의 샘플링 전압들 각각과 상한 기준값 및 하한 기준값 중 어느 하나를 비교하고; 각 수평 기간 마다 n개의 샘플링 전압들 각각과 상한 기준값 및 하한 기준값 중 다른 하나를 비교한다.
리플 검출부는, 아날로그-디지털 변환부로부터 제공된 한 수평 기간의 n개의 샘플링 전압들을 모두 더하여 합산 샘플링 전압을 생성하는 샘플링 전압 합산부; 전원 공급부로부터 공통 전압을 공급받아 공통 전압의 n배에 해당하는 합산 공통 전압을 생성하는 공통 전압 합산부; 샘플링 전압 합산부로부터의 합산 샘플링 전압과 공통 전압 합산부로부터의 합산 공통 전압 간의 차의 절대값에 해당하는 차전압을 생성하는 차전압 생성부; 및 차전압 생성부로부터의 차전압과 상기 기준값을 비교하는 비교부; 및 비교부로부터의 비교 결과를 근거로, 각 수평 기간 마다 기준값을 초과하는 유효 리플 신호를 검출하는 검출부를 포함한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치는, 표시 패널; 표시 패널로 공통 전압을 인가하는 전원 공급부; 표시 패널로부터의 피드백 공통 전압을 디지털 변환하는 아날로그-디지털 변환부; 아날로그-디지털 변환부에 의해 디지털 변환된 피드백 공통 전압을 근거로, 기준값을 초과하는 유효 리플 신호를 검출하는 리플 검출부; 리플 검출부로부터 검출된 제 1 프레임 기간 동안의 유효 리플 신호들로부터 반복 리플 패턴을 검출하는 리플 패턴 검출부; 리플 패턴 검출부로부터 검출된 제 1 프레임 기간 동안의 반복 리플 패턴의 총 개수와 임계값을 비교하고, 이 비교 결과를 근거로 제 1 프레임 기간의 유효 리플 신호들이 크로스토크 유발 신호인지를 판단하는 리플 패턴 카운터; 및 리플 패턴 카운터로부터의 크로스토크 유발 신호에 대한 판단 결과를 근거로, 제 2 프레임 기간 동안 표시 패널에 공급될 영상 데이터 신호들의 극성 패턴의 변경 여부를 결정하는 타이밍 컨트롤러를 포함한다.
본 발명에 따른 표시 장치 및 이의 구동 방법은 다음과 같은 효과를 제공한다.
본 발명은 피드백 공통 전압으로부터 검출된 유효 리플 신호를 근거로 크로스토크 유발 신호의 유무를 확인하고, 그 확인 결과에 따라 크로스토크를 회피할 수 있는 반전 구동을 수행한다.
즉, 크로스토크를 발생시키는 특정 영상 패턴이 표시될 때 그에 따라 피드백 공통 전압도 변화하는 바, 본 발명의 표시 장치는 그러한 피드백 공통 전압의 유효 리플 신호들을 통해 크로스토크 발생 여부를 확인할 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치의 블록 구성도이다.
도 2는 도 1에 도시된 표시 패널의 상세 구성도이다.
도 3은 도 2의 표시 패널에 대한 단면도이다.
도 4는 도 1의 크로스토크 판단부의 블록 구성도이다.
도 5는 도 4의 아날로그-디지털 변환부로 입력되는 피드백 공통 전압의 파형을 나타낸 도면이다.
도 6a는 도 5에 도시된 제 1 수평 기간의 피드백 공통 전압에 대한 샘플링 전압들을 나타낸 도면이다.
도 6b는 도 6a의 각 샘플링 전압들에 대한 디지털 신호를 나타낸 도면이다.
도 7a는 도 5에 도시된 제 5 수평 기간의 피드백 공통 전압에 대한 샘플링 전압들을 나타낸 도면이다.
도 7b는 도 7a의 각 샘플링 전압들에 대한 디지털 신호를 나타낸 도면이다.
도 8a는 도 5에 도시된 제 2 수평 기간의 피드백 공통 전압에 대한 샘플링 전압들을 나타낸 도면이다.
도 8b는 도 8a의 각 샘플링 전압들에 대한 디지털 신호를 나타낸 도면이다.
도 9는 도 4의 리플 카운터의 동작을 설명하기 위한 도면이다.
도 10은 도 1의 타이밍 컨트롤러의 블록 구성도이다.
도 11은 도 1의 크로스토크 판단부의 다른 블록 구성도이다.
도 12는 도 1의 크로스토크 판단부의 또 다른 블록 구성도이다.
도 13은 도 12의 리플 패턴 카운터의 동작을 설명하기 위한 도면이다.
도 14는 본 발명의 한 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 때, 이는 다른 부분 "바로 아래에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 아래에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 그에 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제 1, 제 2, 제 3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제 1 구성 요소가 제 2 또는 제 3 구성 요소 등으로 명명될 수 있으며, 유사하게 제 2 또는 제 3 구성 요소도 교호적으로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 14를 참조로 본 발명에 따른 표시 장치 및 이의 구동 방법을 상세히 설명하면 다음과 같다.
도 1은 본 발명의 한 실시예에 따른 표시 장치의 블록 구성도이고, 도 2는 도 1에 도시된 표시 패널의 상세 구성도이고, 도 3은 도 2의 표시 패널에 대한 단면도이다.
표시 장치는, 도 1에 도시된 바와 같이, 표시 패널(133), 타이밍 컨트롤러(101), 게이트 드라이버(112), 데이터 드라이버(111), 전원 공급부(177) 및 크로스토크 판단부(150)를 포함할 수 있다.
표시 패널(133)은 영상을 표시한다. 표시 패널(133)은 액정 패널 또는 유기 발광 다이오드 패널일 수 있다. 이하, 표시 패널(133)은 액정 패널인 것으로 예를 들어 설명한다.
표시 패널(133)은, 도 3에 도시된 바와 같이, 액정층(333)과, 그리고 이 액정층(333)을 사이에 두고 서로 마주보는 하부 기판(301)과 상부 기판(302)을 포함한다.
하부 기판(301)에 도 2에 도시된 바와 같은 복수의 게이트 라인들(GL1 내지 GLi)과, 이 게이트 라인들(GL1 내지 GLi)과 교차되는 복수의 데이터 라인들(DL1 내지 DLj)과, 그리고 게이트 라인들(GL1 내지 GLi)과 데이터 라인들(DL1 내지 DLj)에 접속된 박막 트랜지스터(TFT)들이 배치된다.
박막 트랜지스터(TFT)는, 도 3에 도시된 바와 같이, 반도체층(321) 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
게이트 전극(GE)은 하부 기판(301) 상에 위치한다. 게이트 전극(GE)은 어느 하나의 게이트 라인에 연결된다. 게이트 전극(GE)과 게이트 라인은 일체로 이루어질 수 있다.
게이트 절연막(311)은 게이트 전극(GE) 및 게이트 라인들(GL1 내지 GLi) 상에 위치한다.
반도체층(321)은 게이트 전극(GE)과 중첩하게 게이트 절연막(311) 상에 위치한다.
소스 전극(SE)은 반도체층(321) 상에 위치한다. 소스 전극(SE)은 게이트 전극(GE) 및 반도체층(321)과 중첩한다. 소스 전극(SE)과 반도체층(321) 사이에 제 1 저항성 접촉층(321a)이 더 위치할 수 있다.
드레인 전극(DE)은 반도체층(321) 상에 위치한다. 드레인 전극(DE)은 게이트 전극(GE) 및 반도체층(321)과 중첩한다. 드레인 전극(DE)과 반도체층(321) 사이에 제 2 저항성 접촉층(321b)이 더 위치할 수 있다.
소스 전극(SE) 및 드레인 전극(DE) 상에 보호막(320)이 위치하는 바, 보호막(320)은 드레인 전극(DE)을 노출시키는 콘택홀을 갖는다.
화소 전극(PE)은 보호막(320) 상에 위치한다. 화소 전극(PE)은 콘택홀을 통해 드레인 전극(DE)에 연결된다.
복수의 컬러 필터(354)들, 오버 코트층(388) 및 공통 전극(350)은 상부 기판(302) 상에 위치한다. 차광층(376)은, 상부 기판(301) 중 각 화소(R, G, B)의 화소 영역에 대응되는 부분들을 제외한 나머지 부분에 위치한다. 컬러 필터(354)들은 화소 영역에 위치한다. 컬러 필터(354)들은 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터를 포함한다.
공통 전극(350)은 전원 공급부(177)로부터 공통 전압(Vcom)을 공급 받는다.
도 2에 도시된 바와 같이, 화소들(R, G, B)은 행렬 형태로 배열된다. 화소들(R, G, B)은 적색 컬러 필터에 대응하여 위치한 적색 화소(R)들, 녹색 컬러 필터에 대응하여 위치한 녹색 화소(G) 및 청색 컬러 필터에 대응하여 위치한 청색 화소(B)를 포함한다. 이때, 수평 방향으로 인접한 적색 화소(R), 녹색 화소(G) 및 청색 화소(B)는 하나의 단위 영상을 표시하기 위한 단위 화소를 이룬다.
제 p 수평 라인(p는 1 내지 i 중 어느 하나)을 따라 배열된 j개의 화소들(이하, 제 p 수평 라인 화소들)은 제 1 내지 제 j 데이터 라인들(DL1 내지 DLj) 각각에 개별적으로 접속된다. 아울러, 이 제 p 수평 라인 화소들은 제 p 게이트 라인에 공통으로 접속된다. 이에 따라, 제 p 수평 라인 화소들은 제 p 게이트 신호를 공통으로 공급받는다. 즉, 동일 수평라인 상에 배열된 j개의 화소들은 모두 동일한 게이트 신호를 공급받지만, 서로 다른 수평 라인 상에 위치한 화소들은 서로 다른 게이트 신호를 공급받는다. 예를 들어, 제 1 수평 라인(HL1)에 위치한 적색 화소(R), 녹색 화소(G) 및 청색 화소(B)는 모두 제 1 게이트 신호를 공급받는 반면, 제 2 수평 라인(HL2)에 위치한 적색 화소(R), 녹색 화소(G) 및 청색 화소(B)는 이들과는 다른 타이밍을 갖는 제 2 게이트 신호를 공급받는다.
각 화소(R, G, B)는, 도 2에 도시된 바와 같이, 박막 트랜지스터(TFT), 액정용량 커패시터(Clc)및 보조용량 커패시터(Cst)를 포함한다.
박막 트랜지스터(TFT)는 게이트 라인(GLi)으로부터의 게이트 신호에 따라 턴-온된다. 턴-온된 박막 트랜지스터(TFT)는 데이터 라인(DLj)으로부터 제공된 아날로그 영상 데이터 신호를 액정용량 커패시터(Clc)및 보조용량 커패시터(Cst)로 공급한다.
액정용량 커패시터(Clc)는 서로 대향하여 위치한 화소 전극(PE)과 공통 전극(350)을 포함한다.
보조용량 커패시터(Cst)는 서로 대향하여 위치한 화소 전극(PE)과 대향 전극을 포함한다. 여기서, 대향 전극은 전단 게이트 라인 또는 공통 전압(Vcom)을 전송하는 공통 라인이 될 수 있다.
한편, 화소(R, G, B)를 구성하는 구성 요소들 중 박막 트랜지스터(TFT)는 차광층(376)에 의해 가려진다.
타이밍 컨트롤러(101)는, 도 1에 도시된 바와 같이, 시스템에 구비된 그래픽 컨트롤러로부터 출력된 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 영상 데이터 신호(DATA) 및 기준 클럭 신호(DCLK)를 공급받는다.
타이밍 컨트롤러(101)와 시스템 사이에 인터페이스회로(도시되지 않음)가 구비되는 바, 시스템으로부터 출력된 위 신호들은 인터페이스회로를 통해 타이밍 컨트롤러(101)로 입력된다. 인터페이스회로는 타이밍 컨트롤러(101)에 내장될 수도 있다.
도시되지 않았지만, 인터페이스회로는 LVDS(Low Voltage Differential Signaling) 수신부를 포함할 수 있다. 인터페이스회로는 시스템으로부터 출력된 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 영상 데이터 신호(DATA) 및 기준 클럭 신호(DCLK)의 전압 레벨을 낮추는 한편, 이들의 주파수를 높인다.
한편, 인터페이스회로로부터 타이밍 컨트롤러(101)로 입력되는 신호의 높은 고주파 성분으로 인하여 이들 사이에 전자파장애(Electromagnetic interference)가 발생할 수 있는 바, 이를 방지하기 위해 인터페이스회로와 타이밍 컨트롤러(101) 사이에 EMI필터(도시되지 않음)가 더 구비될 수 있다.
타이밍 컨트롤러(101)는 수직 동기 신호(Vsync), 수평 동기 신호(Hsync) 및 기준 클럭 신호(DCLK)를 이용하여 게이트 드라이버(112)를 제어하기 위한 게이트 제어 신호(GCS)와 데이터 드라이버(111)를 제어하기 위한 데이터 제어 신호(DCS)를 발생한다.
게이트 제어 신호(GCS)는 게이트 스타트 펄스(Gate Start Pulse), 게이트 쉬프트 클럭(Gate Shift Clock), 게이트 출력 제어 신호(Gate Output Enable) 등을 포함한다.
데이터 제어 신호(DCS)는 소스 스타트 펄스(Source Start Pulse), 소스 쉬프트 클럭(Source Shift Clock), 소스 출력 제어 신호(Source Output Enable), 극성 반전 제어 신호(POL: Polarity Signal) 등을 포함한다.
또한, 타이밍 컨트롤러(101)는 시스템을 통해 입력되는 영상 데이터 신호들(DATA)을 재정렬하고, 그리고 이 재정렬된 영상 데이터 신호들(DATA`)을 데이터 드라이버(111)에 공급한다.
한편, 타이밍 컨트롤러(101)는 시스템에 구비된 전원부로부터 출력된 구동 전원(VCC)에 의해 동작하는 바, 특히 이 구동 전원(VCC)은 타이밍 컨트롤러(101) 내부에 설치된 위상 고정 루프 회로(Phase Lock Loop: PLL)의 전원 전압으로서 사용된다.
위상 고정 루프 회로(PLL)는 타이밍 컨트롤러(101)에 입력되는 기준 클럭 신호(DCLK)를 발진기로부터 발생되는 기준 주파수와 비교한다. 그리고, 그 비교 결과 이들 사이에 오차가 있는 것으로 확인되면, 위상 고정 루프 회로는 그 오차만큼 기준 클럭 신호(DCLK)의 주파수를 조정하여 샘플링 클럭 신호를 발생한다. 이 샘플링 클럭 신호는 영상 데이터 신호들(DATA`)을 샘플링하기 위한 신호이다.
전원 공급부(177)는 시스템을 통해 입력되는 구동 전원(VCC)을 승압 또는 감압하여 표시 패널(133)에 필요한 각종 전압들을 생성한다. 전원 공급부(177)는 직류-직류 변환부일 수 있다.
전원 공급부(177)는, 예를 들어, 이의 출력 단의 출력 전압을 스위칭하기 위한 출력 스위칭 소자와, 그 출력 스위칭 소자의 제어 단자에 인가되는 제어 신호의 듀티비(duty ratio)나 주파수를 제어하여 출력 전압을 승압하거나 감압시키기 위한 펄스폭 변조기(Pulse Width Modulator: PWM)를 포함할 수 있다. 여기서, 전술된 펄스폭 변조기 대신에 펄스주파수 변조기(Pulse Frequency Modulator: PFM)가 그 전원 공급부(177)에 포함될 수 있다.
펄스폭 변조기는 전술된 제어 신호의 듀티비를 높여 전원 공급부(177)의 출력 전압을 높이거나, 그 제어 신호의 듀티비를 낮추어 전원 공급부(177)의 출력 전압을 낮춘다. 펄스주파수 변조기는 전술된 제어 신호의 주파수를 높여 전원 공급부(177)의 출력 전압을 높이거나, 제어 신호의 주파수를 낮추어 전원 공급부(177)의 출력 전압을 낮춘다. 전원 공급부(177)의 출력 전압은 기준 전압(VDD), 감마 기준 전압(GMA)들, 공통 전압(Vcom), 게이트 고전압(VGH) 및 게이트 저전압(VGL)을 포함할 수 있다.
감마 기준 전압(GMA)들은 기준 전압(VDD)의 분압에 의해 발생된 전압이다. 감마 기준 전압(GMA)들은 아날로그 전압으로서, 이들은 데이터 드라이버(111)에 공급된다.
전원 공급부(177)로부터 출력된 공통 전압(Vcom)은 데이터 드라이버(111)를 경유하여 표시 패널(133)의 공통 전극(350)에 공급된다.
게이트 고전압(VGH)은 박막 트랜지스터(TFT)의 문턱 전압 이상으로 설정된 게이트 신호의 하이논리전압이고, 그리고 게이트 저전압(VGL)은 박막 트랜지스터(TFT)의 오프 전압으로 설정된 게이트 신호의 로우논리전압으로서, 이들은 게이트 드라이버(112)에 공급된다.
게이트 드라이버(112)는 타이밍 컨트롤러(101)로부터 제공된 게이트 제어 신호(GCS)에 따라 게이트 신호들을 생성하고, 그 게이트 신호들을 복수의 게이트 라인들(GL1 내지 GLi)에 차례로 공급한다.
게이트 드라이버(112)는, 예를 들어, 게이트 쉬프트 클럭에 따라 게이트 스타트 펄스를 쉬프트 시켜 게이트 신호들을 발생시키는 쉬프트 레지스터를 포함할 수 있다. 쉬프트 레지스터는 복수의 스위칭 소자들을 포함할 수 있다. 이 스위칭 소자들은 표시 패널의 표시 영역에 위치한 박막 트랜지스터(TFT)와 동일한 공정으로 하부 기판(301)의 비표시 영역 상에 형성될 수 있다.
데이터 드라이버(111)는 타이밍 컨트롤러(101)로부터 영상 데이터 신호들(DATA') 및 데이터 제어 신호(DCS)를 공급받는다. 데이터 드라이버(111)는 데이터 제어 신호(DCS)에 따라 영상 데이터 신호들(DATA')을 샘플링한 후에, 매 수평기간마다 한 수평 라인에 해당하는 샘플링 영상 데이터 신호들을 순차적으로 래치하고 그 래치된 영상 데이터 신호들을 데이터 라인들(DL1 내지 DLj)에 동시에 공급한다.
예를 들어, 데이터 드라이버(111)는 타이밍 컨트롤러(101)로부터의 영상 데이터 신호들(DATA')을, 전원 공급부(177)로부터 입력되는 감마 기준 전압들(GMA)을 이용하여, 아날로그 영상 데이터 신호들로 변환하여 데이터 라인들(DL1 내지 DLj)로 공급한다.
데이터 드라이버(111)는 계조 발생부(도시되지 않음)를 포함할 수 있는 바, 이 계조 발생부는 전원 공급부(177)로부터 공급된 공통 전압(Vcom) 및 감마 기준 전압(GMA)들을 이용하여 복수의 계조 전압들을 생성한다. 복수의 계조 전압들은 정극성 계조 전압들 및 이에 대응되는 복수의 부극성 계조 전압들을 포함한다. 복수의 정극성 계조 전압들은 공통 전압(Vcom)보다 더 큰 전압값을 가지며, 복수의 부극성 계조 전압들은 공통 전압(Vcom)보다 더 작은 전압값을 갖는다. 데이터 드라이버(111)는 이들 정극성 계조 전압들 및 부극성 계조 전압들을 이용하여 타이밍 컨트롤러(101)로부터의 영상 데이터 신호들(DATA`)을 아날로그 신호로 변환한다.
한편, 계조 발생부는 데이터 드라이버(111)의 내부 또는 외부에 위치할 수 있다.
크로스토크 판단부(150)는 표시 패널(133)로부터 공통 전압(fVcom)을 공급받는다. 예를 들어, 크로스토크 판단부(150)는 표시 패널(133)의 공통 전극(350)에 인가된 공통 전압(fVcom)을 공급받는다. 이하, 표시 패널(133)로부터 크로스토크 판단부(150)로 제공된 공통 전압(fVcom)을 피드백 공통 전압(fVcom)으로 정의한다.
크로스토크 판단부(150)는 피드백 공통 전압(fVcom)을 공급받아 유효 리플 신호를 검출한다. 이 유효 리플 신호는 피드백 공통 전압(fVcom)의 리플 신호들 중 미리 설정된 기준값보다 더 큰 전압을 갖는 신호이다.
크로스토크 판단부(150)는 한 프레임 기간 동안 검출된 유효 리플 신호의 총 개수와 임계값을 비교하고, 이 비교 결과를 근거로 그 한 프레임 기간에 발생된 유효 리플 신호들이 크로스토크 유발 신호인지를 판단한다.
예를 들어, 위 비교 결과 그 한 프레임 기간의 유효 리플 신호들이 크로스토크 유발 신호로 판단되는 경우, 크로스토크 판단부(150)는 그 판단의 결과로서 플래그 신호를 출력한다. 반면, 위 비교 결과 그 한 프레임 기간의 유효 리플 신호들이 크로스토크 유발 신호가 아닌 것으로 판단되는 경우, 크로스토크 판단부(150)는 플래그 신호를 출력하지 않는다.
도 4는 도 1의 크로스토크 판단부(150)의 블록 구성도이다.
크로스토크 판단부(150)는, 도 4에 도시된 바와 같이, 아날로그-디지털 변환부(401), 리플 검출부(402) 및 리플 카운터(403)를 포함할 수 있다.
아날로그-디지털 변환부(401)는 제 1 프레임 기간 동안 피드백 공통 전압(fVcom)을 디지털 변환하여 복수의 샘플링 전압들을 생성한다.
한 프레임 기간은 복수의 수평 기간들을 포함하는 바, 아날로그-디지털 변환부(401)는 제 1 프레임 기간의 각 수평 기간 마다 피드백 공통 전압(fVcom)을 디지털 변환한다.
예를 들어, 아날로그-디지털 변환부(401)는 각 수평 기간 마다 피드백 공통 전압(fVcom)을 n회 샘플링함으로써 한 수평 기간 당 n개의 샘플링 전압들을 생성한다. 여기서, n은 1보다 큰 자연수이다.
더 구체적인 예로서, 아날로그-디지털 변환부(401)는 제 1 프레임 기간의 제 1 수평 기간 동안 피드백 공통 전압(fVcom)을 n회 샘플링하여 n개의 샘플링 전압들을 생성하고, 그 제 1 프레임 기간의 제 2 수평 기간 동안 피드백 공통 전압(fVcom)을 n회 샘플링하여 다른 n개의 샘플링 전압들을 생성하고, 그 제 1 프레임 기간의 제 3 수평 기간 동안 피드백 공통 전압(fVcom)을 n회 샘플링하여 또 다른 n개의 샘플링 전압들을 생성할 수 있다.
아날로그-디지털 변환부(401)는 n개의 샘플링 전압들을 각각 디지털 변환하여 출력한다. 앞으로 별도의 설명이 없는 한, 아날로그-디지털 변환부(401)로부터 출력된 샘플링 전압은 디지털 신호를 의미한다.
도 5는 도 4의 아날로그-디지털 변환부(401)로 입력되는 피드백 공통 전압(fVcom)의 파형을 나타낸 도면이며, 도 6a는 도 5에 도시된 제 1 수평 기간(HP1)의 피드백 공통 전압(fVcom)에 대한 샘플링 전압들(S1 내지 S10)을 나타낸 도면이며, 도 6b는 도 6a의 각 샘플링 전압들(S1 내지 S10)에 대한 디지털 신호를 나타낸 도면이다.
도 5, 도 6a 및 도 6b에서 X축은 시간을 나타내며, Y축은 전압을 나타낸다. 도 5에는 제 1 프레임 기간에 속한 복수의 수평 기간들 중 연속된 몇 개의 수평 기간들(HP1, HP2, HP3, HP4, HP5)이 도시되어 있다. 각 수평 기간(HP1, HP2, HP3, HP4, HP5)은 동일한 길이를 가질 수 있다.
제 1 수평 기간(HP1)에 아날로그-디지털 변환부(401)는, 도 6a 및 도 6b에 도시된 하나의 예와 같이, 피드백 공통 전압(fVcom)을 10회 샘플링하여 10개의 샘플링 전압들(S1 내지 S10)을 생성할 수 있다.
리플 검출부(402)는 아날로그-디지털 변환부(401)로부터 n개의 샘플링 전압들을 공급받는다. 리플 검출부(402)는 n개의 샘플링 전압들 각각과 기준값을 개별적으로 비교한다.
예를 들어, 리플 검출부(402)는, 도 6b에 도시된 바와 같이, 제 1 샘플링 전압(S1)과 기준값을 비교하고, 제 2 샘플링 전압(S2)과 기준값을 비교하고, ..., 제 10 샘플링 전압(S10)과 기준값을 비교할 수 있다.
기준값은 서로 다른 값을 갖는 상한 기준값(UL) 및 하한 기준값(LL)을 포함한다. 상한 기준값(UL)은 공통 전압(Vcom)보다 더 큰 전압을 가지며, 하한 기준값(LL)은 공통 전압(Vcom)보다 더 작은 전압을 갖는다.
리플 검출부(402)는 각 수평 기간 마다 n개의 샘플링 전압들 각각과 상한 기준값(UL) 및 하한 기준값(LL) 중 어느 하나를 비교한다. 그리고, 리플 검출부(402)는 각 수평 기간 마다 그 n개의 샘플링 전압들 각각과 상한 기준값(UL) 및 하한 기준값(LL) 중 다른 하나를 비교한다.
예를 들어, 도 6b에 도시된 바와 같이, 리플 검출부(402)는 제 1 수평 기간(HP1)에 생성된 제 1 내지 제 10 샘플링 전압들(S1 내지 S10) 각각과 상한 기준값(UL)을 개별적으로 비교하고, 제 1 수평 기간(HP1)에 생성된 제 1 내지 제 10 샘플링 전압들(S1 내지 S10) 각각과 하한 기준값(LL)을 개별적으로 비교한다.
리플 검출부(402)는 전술된 비교 결과를 근거로, 각 수평 기간 마다 기준값을 초과하는 유효 리플 신호를 검출한다.
예를 들어, 도 6b에 도시된 바와 같이, 제 1 수평 기간(HP1)에 생성된 제 1 내지 제 10 샘플링 전압들(S1 내지 S10) 중 적어도 하나가 전술된 상한 기준값(UL)보다 더 크거나 또는 하한 기준값(LL)보다 더 작으면, 리플 검출부(402)는 그 제 1 수평 기간(HP1)에 유효 리플 신호가 발생된 것으로 판단한다.
따라서, 도 6b에 도시된 바와 같이, 제 1 수평 기간(HP1)에 발생된 10개의 샘플링 전압들(S1 내지 S10) 중 제 5 샘플링 전압(S5) 및 제 6 샘플링 전압(S6)이 상한 기준값(UL)보다 더 큰 경우, 리플 검출부(402)는 그 제 1 수평 기간(HP1)에 유효 리플 신호가 발생된 것으로 판단하여 그 제 1 수평 기간(HP1)에 유효 리플 신호를 검출한다. 유효 리플 신호가 검출되면, 리플 검출부(402)는 그 유효 리플 신호가 발생된 해당 수평 기간에 검출 신호를 출력한다.
또한, 다음과 같은 경우에도, 리플 검출부(402)는 검출 신호를 출력할 수 있다.
도 7a는 도 5에 도시된 제 5 수평 기간(HP5)의 피드백 공통 전압(fVcom)에 대한 샘플링 전압들(S1 내지 S10)을 나타낸 도면이며, 도 7b는 도 7a의 각 샘플링 전압들(S1 내지 S10)에 대한 디지털 신호를 나타낸 도면이다. 도 7a 및 도 7b에서 X축은 시간을 나타내며, Y축은 전압을 나타낸다.
도 7a 및 도 7b에 도시된 하나의 예와 같이, 제 5 수평 기간(HP5)에 아날로그-디지털 변환부(401)는 피드백 공통 전압(fVcom)을 10회 샘플링하여 10개의 샘플링 전압들(S1 내지 S10)을 생성할 수 있다.
도 7b에 도시된 바와 같이, 제 5 수평 기간(HP5)에 발생된 10개의 샘플링 전압들(S1 내지 S10) 중 제 5 샘플링 전압(S5) 및 제 6 샘플링 전압(S6)이 하한 기준값(LL)보다 더 작은 경우, 리플 검출부(402)는 그 제 5 수평 기간(HP5)에 유효 리플 신호가 발생된 것으로 판단하여 그 제 5 수평 기간(HP5)에 유효 리플 신호를 검출한다. 유효 리플 신호가 검출되면, 리플 검출부(402)는 그 유효 리플 신호가 발생된 해당 수평 기간에 검출 신호를 출력한다.
한편, 수평 기간에 유효 리플 신호가 검출되지 않을 경우, 리플 검출부(402)는 검출 신호를 출력하지 않는다. 이를 도 8a 및 도 8b를 참조로 상세히 설명한다.
도 8a는 도 5에 도시된 제 2 수평 기간(HP2)의 피드백 공통 전압(fVcom)에 대한 샘플링 전압들(S1 내지 S10)을 나타낸 도면이며, 도 8b는 도 8a의 각 샘플링 전압들(S1 내지 S10)에 대한 디지털 신호를 나타낸 도면이다. 도 8a 및 도 8b에서 X축은 시간을 나타내며, Y축은 전압을 나타낸다.
도 8a 및 도 8b에 도시된 하나의 예와 같이, 제 2 수평 기간(HP2)에 아날로그-디지털 변환부(401)는 피드백 공통 전압(fVcom)을 10회 샘플링하여 10개의 샘플링 전압들(S1 내지 S10)을 생성할 수 있다.
도 8b에 도시된 바와 같이, 제 2 수평 기간(HP2)에 발생된 10개의 샘플링 전압들(S1 내지 S10)이 각각 상한 기준값(UL)과 하한 기준값(LL) 사이의 값을 가질 경우, 리플 검출부(402)는 그 제 2 수평 기간(HP2)에 유효 리플 신호가 발생되지 않은 것으로 판단하여 그 제 2 수평 기간(HP2)에 유효 리플 신호를 검출하지 않는다.
따라서, 제 2 수평 기간(HP2)에 리플 검출부(402)는 검출 신호를 출력하지 않는다. 한편, 제 2 수평 기간(HP2)에 발생된 10개의 샘플링 전압들(S1 내지 S10)이 각각 상한 기준값(UL)과 같거나 또는 하한 기준값(LL)과 같은 경우에도, 리플 검출부(402)는 그 제 2 수평 기간(HP2)에 유효 리플 신호가 발생되지 않은 것으로 판단한다.
위와 같은 동작을 위해 전술된 리플 검출부(402)는, 도 4에 도시된 바와 같이, 비교부(451) 및 검출부(452)를 포함할 수 있다.
비교부(451)는 아날로그-디지털 변환부(401)로부터 n개의 샘플링 전압들을 공급받고, 그 n개의 샘플링 전압들 각각과 기준값(상한 기준값(UL) 및 하한 기준값(LL))을 개별적으로 비교한다.
검출부(452)는 비교부(451)로부터의 비교 결과를 근거로, 각 수평 기간 마다 기준값(상한 기준값(UL) 및 하한 기준값(LL))을 초과하는 유효 리플 신호를 검출한다.
리플 카운터(403)는 리플 검출부(402)로부터 검출된 제 1 프레임 기간 동안의 유효 리플 신호의 총 개수와 미리 설정된 임계값을 비교하고, 이 비교 결과를 근거로 그 제 1 프레임 기간에 발생된 유효 리플 신호들이 크로스토크 유발 신호인지를 판단한다.
이 비교 결과 그 제 1 프레임 기간의 유효 리플 신호들이 크로스토크 유발 신호로 판단되는 경우, 리플 카운터(403)는 그 판단의 결과로서 플래그 신호(FG)를 출력한다. 반면, 위 비교 결과 그 제 1 프레임 기간의 유효 리플 신호들이 크로스토크 유발 신호가 아닌 것으로 판단되는 경우, 리플 카운터(403)는 플래그 신호(FG)를 출력하지 않는다.
도 9는 도 4의 리플 카운터(403)의 동작을 설명하기 위한 도면이다.
리플 카운터(403)는, 도 9에 도시된 바와 같이, 제 1 프레임 기간(FP1)의 매 수평 기간 마다 유효 리플 신호를 카운팅한다. 예를 들어, 제 1 프레임 기간(FP1) 동안 리플 카운터(403)는 리플 검출부(402)로부터 검출 신호가 입력될 때마다 유효 리플 신호의 수를 카운트하고, 그 제 1 프레임 기간(FP1) 동안 카운트된 수치와 임계값(M)을 비교한다.
이 비교 결과, 그 카운트된 수치가 임계값(M)과 동일하거나 이보다 크면, 리플 카운터(403)는 플래그 신호(FG)를 출력한다. 예를 들어, 카운트된 수치가 임계값(M)에 도달하면, 리플 카운터(403)는 플래그 신호(FG)를 출력한다.
한편, 제 1 프레임 기간(FP1) 동안 카운트된 수치가 임계값(M)보다 작을 경우, 리플 카운터(403)는 카운트 수치를 초기화한다. 즉, 리플 카운터(403)는 유효 리플 신호의 수를 0부터 다시 카운트한다. 리플 카운터(403)로부터 출력된 플래그 신호(FG)는 타이밍 컨트롤러(101)로 입력된다.
타이밍 컨트롤러(101)는 리플 카운터(403)로부터의 크로스토크 유발 신호에 대한 판단 결과를 근거로, 제 2 프레임 기간 동안 표시 패널(133)에 공급될 영상 데이터 신호들의 극성 패턴의 변경 여부를 결정한다.
예를 들어, 제 1 프레임 기간(FP1)의 유효 리플 신호들이 크로스토크 유발 신호로 판단되는 경우, 타이밍 컨트롤러(101)는 제 2 프레임 기간 동안 표시 패널(133)에 공급될 영상 데이터 신호들의 극성 패턴을 변경하기 위한 제어 신호를 출력한다. 반면, 제 1 프레임 기간(FP1)의 유효 리플 신호들이 크로스토크 유발 신호로 판단되지 않을 경우, 타이밍 컨트롤러(101)는 제 2 프레임 기간 동안 표시 패널(133)에 공급될 영상 데이터 신호들의 극성 패턴을 원래의 상태로 유지하기 위한 제어 신호를 출력한다.
구체적인 예로서, 타이밍 컨트롤러(101)는 플래그 신호(FG)에 응답하여, 극성 반전 제어 신호(POL)의 값을 변경하여 출력한다. 극성 반전 제어 신호(POL)는 수평 극성 반전 제어 신호 및 수직 극성 반전 제어 신호를 포함한다.
도 10은 도 1의 타이밍 컨트롤러(101)의 블록 구성도이다.
타이밍 컨트롤러(101)는, 도 10에 도시된 바와 같이, 극성 변경 판단부(555), 수평 극성 제어부(501) 및 수직 극성 제어부(502)를 포함할 수 있다.
극성 변경 판단부(555)는 리플 카운터(403)로부터의 플래그 신호(FG)에 응답하여 제 1 제어 신호(CS1) 및 제 2 제어 신호(CS2)를 출력한다. 극성 변경 판단부(555)로부터의 제 1 제어 신호(CS1)는 수평 극성 제어부(501)로 공급되고, 극성 변경 판단부(555)로부터의 제 2 제어 신호(CS2)는 수직 극성 제어부(502)로 공급된다.
수평 극성 제어부(501)는 제 1 제어 신호(CS1)에 따라 수평 극성 반전 제어 신호(POL_H)를 출력하고, 수직 극성 제어부(502)는 제 2 제어 신호(CS2)에 따라 수직 극성 반전 제어 신호(POL_V)를 출력한다. 수평 극성 제어부(501)로부터의 수평 극성 반전 제어 신호(POL_H) 및 수직 극성 제어부(502)로부터의 수직 극성 반전 제어 신호(POL_V)는 데이터 드라이버(111)로 제공된다.
수평 극성 반전 제어 신호(POL_H)에 응답하여, 데이터 드라이버(111)는 제 2 프레임 기간에 표시 패널(133)로 공급될 영상 데이터 신호들 중 수평 라인의 화소들에 대응되는 영상 데이터 신호들의 극성 패턴을 변경하여 출력한다. 예를 들어, 데이터 드라이버(111)는 도 1의 제 1 수평 라인(HL1)에 위치한 j개의 화소들로 동시에 공급될 한 수평 라인의 영상 데이터 신호들의 극성 패턴을 변경할 수 있다.
또한, 수직 극성 반전 제어 신호(POL_V)에 응답하여, 데이터 드라이버(111)는 제 2 프레임 기간에 표시 패널(133)로 공급될 영상 데이터 신호들 중 한 수직 라인의 화소들에 대응되는 영상 데이터 신호들의 극성 패턴을 변경하여 출력한다. 예를 들어, 데이터 드라이버(111)는 도 1의 제 1 수직 라인(VL1)에 위치한 i개의 화소들로 순차적으로 인가될 한 수직 라인의 영상 데이터 신호들의 극성 패턴을 변경할 수 있다.
도 11은 도 1의 크로스토크 판단부(150)의 다른 블록 구성도이다.
크로스토크 판단부(150)는, 도 11에 도시된 바와 같이, 아날로그-디지털 변환부(601), 리플 검출부(602) 및 리플 카운터(603)를 포함할 수 있다.
아날로그-디지털 변환부(601)는 제 1 프레임 기간의 각 수평 기간 마다 피드백 공통 전압(fVcom)을 n회 샘플링하여, 한 수평 기간 당 n개의 샘플링 전압들을 생성한다. 아날로그-디지털 변환부(601)로부터의 n개의 샘플링 전압들은 리플 검출부(602)로 공급된다. 도 11의 아날로그-디지털 변환부(601)는 전술된 도 4의 아날로그-디지털 변환부(401)와 동일하므로 이에 대한 설명은 전술된 도 4 및 해당 도면과 관련된 내용을 참조한다.
리플 검출부(602)는 아날로그-디지털 변환부(601)로부터 제공된 한 수평 기간의 n개의 샘플링 전압들을 모두 더하여 합산 샘플링 전압을 생성한다. 예를 들어, 리플 검출부(602)는 아날로그-디지털 변환부(601)로부터 n개의 샘플링 전압들을 공급받고, 이 n개의 샘플링 전압들 모두 더하여 그 한 수평 기간에 해당하는 합산 샘플링 전압을 생성한다.
또한, 리플 검출부(602)는 공통 전압(Vcom)의 n배에 해당하는 합산 공통 전압을 생성한다.
또한, 리플 검출부(602)는 합산 샘플링 전압과 합산 공통 전압 간의 차의 절대값에 해당하는 차전압을 생성한다.
또한, 리플 검출부(602)는 차전압과 기준값(Vref) 간의 비교 결과를 근거로, 각 수평 기간 마다 기준값(Vref)을 초과하는 유효 리플 신호를 검출한다.
이와 같은 동작을 위해 전술된 리플 검출부(602)는 샘플링 전압 합산부(653), 공통 전압 합산부(654), 차전압 생성부(655), 비교부(651) 및 검출부(652)를 포함할 수 있다.
샘플링 전압 합산부(653)는 아날로그-디지털 변환부(601)로부터 n개의 샘플링 전압들을 모두 더하여 합산 샘플링 전압을 생성한다.
예를 들어, 샘플링 전압 합산부(653)는 제 1 프레임 기간의 제 1 수평 기간(HP1)에 n개의 샘플링 전압들을 모두 더하여 합산 샘플링 전압을 생성하고, 그 제 1 프레임 기간의 제 2 수평 기간(HP2)에 다른 n개의 샘플링 전압들을 모두 더하여 다른 합산 샘플링 전압을 생성할 수 있다. 더 구체적인 예로서, 도 6b에 도시된 바와 같이, 제 1 수평 기간(HP1)에 제 1 내지 제 10 샘플링 전압들(S1 내지 S10)이 생성되었다면, 샘플링 전압 합산부(653)는 제 1 내지 제 10 샘플링 전압들(S1 내지 S10)을 모두 더한다. 이 제 1 내지 제 10 샘플링 전압들(S1 내지 S10)이 합산된 결과값(S1+S2+S3+ ... +S9+S10)이 그 제 1 수평 기간(HP1)의 합산 샘플링 전압이다.
공통 전압 합산부(654)는 전원 공급부(177)로부터 공통 전압(Vcom)을 제공받아 합산 공통 전압을 생성한다. 합산 공통 전압은 공통 전압의 n배이다. 즉, 합산 공통 전압은 공통 전압(Vcom)과 샘플링 횟수(n)의 곱에 해당하는 값을 갖는다.
차전압 생성부(655)는 샘플링 전압 합산부(653)로부터 합산 샘플링 전압을 공급받고, 공통 전압 합산부(654)로부터 합산 공통 전압을 공급받는다. 차전압 생성부(655)는 합산 샘플링 전압과 합산 공통 전압 간의 차전압을 산출한다. 이 차전압은 절대값이다.
비교부(651)는 차전압 생성부(655)로부터 차전압을 공급받는다. 비교부(651)는 그 차전압과 미리 설정된 기준값(Vref)을 비교한다.
검출부(652)는 전술된 비교부(651)로부터의 비교 결과를 근거로, 각 수평 기간 마다 기준값(Vref)을 초과하는 유효 리플 신호를 검출한다.
예를 들어, 제 1 수평 기간(HP1)에서의 차전압이 기준값(Vref)보다 크면, 검출부(652)는 그 제 1 수평 기간(HP1)에 유효 리플 신호가 발생된 것으로 판단하여 그 제 1 수평 기간(HP1)에 유효 리플 신호를 검출한다. 유효 리플 신호가 검출되면, 검출부(652)는 그 유효 리플 신호가 발생된 해당 수평 기간에 검출 신호를 출력한다. 반면, 그 제 1 수평 기간(HP1)에서의 차전압이 기준값(Vref)보다 작거나 같으면, 검출부(652)는 그 제 1 수평 기간(HP1)에 유효 리플 신호가 발생되지 않은 것으로 판단한다.
리플 카운터(603)는 제 1 프레임 기간 동안 검출부(652)로부터 검출된 유효 리플 신호의 총 개수와 미리 설정된 임계값(M)을 비교하고, 이 비교 결과를 근거로 플래그 신호(FG)의 출력 여부를 결정한다. 도 11의 리플 카운터(603)는 전술된 도 4의 리플 카운터(403)와 동일하므로, 이에 대한 설명은 전술된 도 4 및 해당 도면과 관련된 내용을 참조한다.
리플 카운터(603)로부터 출력된 플래그 신호(FG)는 전술된 타이밍 컨트롤러(101)에 공급된다. 플래그 신호(FG)에 의한 타이밍 컨트롤러(101)의 동작은 전술된 도 9의 내용을 참조한다.
도 12는 도 1의 크로스토크 판단부(150)의 또 다른 블록 구성도이다.
크로스토크 판단부(150)는, 도 12에 도시된 바와 같이, 아날로그-디지털 변환부(701), 리플 검출부(702), 리플 패턴 검출부(712) 및 리플 패턴 카운터(703)를 포함할 수 있다.
아날로그-디지털 변환부(701)는 제 1 프레임 기간의 각 수평 기간 마다 피드백 공통 전압(fVcom)을 n회 샘플링하여, 한 수평 기간 당 n개의 샘플링 전압들을 생성한다. 도 12의 아날로그-디지털 변환부(701)는 전술된 도 4의 아날로그-디지털 변환부(401)와 동일하므로 이에 대한 설명은 전술된 도 4 및 해당 도면과 관련된 내용을 참조한다.
리플 검출부(702)는 아날로그-디지털 변환부(701)에 의해 디지털 변환된 피드백 공통 전압(fVcom)을 근거로, 기준값을 초과하는 유효 리플 신호를 검출한다. 도 12의 리플 검출부(702)는 전술된 도 4의 리플 검출부(402) 또는 도 11의 리플 검출부(602)와 동일한 구성을 가질 수 있다. 도 12의 리플 검출부(702)에 대한 설명은 전술된 도 4 또는 도 11, 그리고 해당 도면과 관련된 내용을 참조한다.
리플 패턴 검출부(712)는 리플 검출부(702)로부터 검출된 제 1 프레임 기간 동안의 유효 리플 신호들로부터 반복 리플 패턴을 검출한다. 예를 들어, 리플 패턴 검출부(712)는 제 1 프레임 기간 동안 검출된 전체 유효 리플 신호들 각각의 발생 시점 및 방향성을 근거로, 반복 패턴을 검출한다.
유효 리플 신호의 발생 시점은 그 유효 리플 신호가 발생된 수평 기간일 수 있다.
유효 리플 신호의 방향성은 그 유효 리플 신호의 극성일 수 있다. 즉, 유효 리플 신호는 그 방향성에 따라 정극성 유효 리플 신호 또는 부극성 유효 리플 신호일 수 있다.
정극성 유효 리플 신호는 공통 전압(Vcom)보다 더 큰 전압을 가지며, 부극성 유효 리플 신호는 공통 전압(Vcom)보다 더 낮은 전압을 갖는다. 예를 들어, 정극성 유효 리플 신호는 도 5의 제 1 수평 기간(HP1)의 피드백 공통 전압(fVcom)으로부터 검출된 유효 리플 신호일 수 있으며, 부극성 유효 리플 신호는 도 5의 제 5 수평 기간(HP5)의 피드백 공통 전압(fVcom)으로부터 검출된 유효 리플 신호일 수 있다.
반복 패턴은 미리 설정될 수 있다. 예를 들어, q수평 기간(q는 자연수)만큼의 시간차를 두고 발생되며 서로 다른 반대의 극성을 갖는 2개의 유효 리플 신호들에 있어서, 상대적으로 먼저 발생된 유효 리플 신호가 정극성 유효 리플 신호이고, 상대적으로 나중에 발생된 유효 리플 신호가 부극성 유효 리플 신호일 때, 이러한 2개의 유효 리플 신호들이 하나의 반복 패턴으로 설정될 수 있다.
리플 패턴 검출부(712)는 제 1 프레임 기간 동안 검출된 유효 리플 신호들로부터 위와 같은 반복 패턴의 조건에 부합하는 한 쌍의 유효 리플 신호들을 검출한다.
리플 패턴 카운터(703)는 리플 패턴 검출부(712)로부터 검출된 제 1 프레임 기간 동안의 반복 리플 패턴의 총 개수와 임계값을 비교하고, 이 비교 결과를 근거로 그 제 1 프레임 기간의 유효 리플 신호들이 크로스토크 유발 신호인지를 판단한다.
도 13은 도 12의 리플 패턴 카운터(703)의 동작을 설명하기 위한 도면이다.
리플 패턴 카운터(703)는, 도 13에 도시된 바와 같이, 반복 패턴을 카운팅한다. 예를 들어, 제 1 프레임 기간(FP1) 동안 리플 패턴 카운터(703)는 리플 검출부로부터 검출 신호가 입력될 때마다 유효 리플 신호의 발생 시점 및 방향성에 대한 정보를 저장한다.
제 1 프레임 기간(FP1)에 발생된 모든 유효 리플 신호들에 대한 발생 시점 및 방향성에 대한 정보가 저장되면, 리플 패턴 카운터(703)는 그 정보를 근거로 반복 패턴을 카운트하고, 그 카운트된 수치와 임계값(K)을 비교한다.
이 비교 결과, 그 카운트된 수치가 전술된 임계값(K)과 동일하거나 이보다 크면, 리플 패턴 카운터(703)는 플래그 신호(FG)를 출력한다. 예를 들어, 카운트된 수치가 임계값(K)에 도달하면, 리플 패턴 카운터(703)는 플래그 신호(FG)를 출력한다.
한편, 제 1 프레임 기간(FP1) 동안 카운트된 수치가 임계값(K)보다 작을 경우, 리플 패턴 카운터(703)는 카운트 수치를 초기화한다. 리플 패턴 카운터(703)로부터 출력된 플래그 신호(FG)는 타이밍 컨트롤러(101)로 입력된다.
리플 패턴 카운터(703)로부터 출력된 플래그 신호(FG)는 전술된 타이밍 컨트롤러(101)에 공급된다. 플래그 신호(FG)에 의한 타이밍 컨트롤러(101)의 동작은 전술된 도 9의 내용을 참조한다.
한편, 전술된 리플 검출부(402, 602, 702) 및 리플 카운터(403, 603, 703)는 타이밍 컨트롤러(101)에 내장될 수 있다.
다른 실시예로서, 리플 검출부(402, 602, 702), 리플 카운터(403, 603, 703) 및 아날로그-디지털 변환부(401, 601, 701)는 타이밍 컨트롤러(101)에 내장될 수 있다.
또 다른 실시예로서, 아날로그-디지털 변환부(401, 601, 701)는 전원 공급부(177)에 내장되고, 리플 검출부(402, 602, 702) 및 리플 카운터(403, 603, 703)는 타이밍 컨트롤러(101)에 내장될 수 있다.
또 다른 실시예로서, 아날로그-디지털 변환부(401, 601, 701)는 집적회로와 같은 형태로 표시 패널(133)에 내장되고, 리플 검출부(402, 602, 702) 및 리플 카운터(403, 603, 703)는 타이밍 컨트롤러(101)에 내장될 수 있다.
또한, 리플 패턴 카운터(703)는 타이밍 컨트롤러(101)에 내장될 수 있다.
도 14는 본 발명의 한 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 도면이다.
먼저, 표시 장치는 유효 리플 신호를 검출한다(901). 구체적으로, 표시 장치는 표시 패널(133)로부터의 피드백 공통 전압(fVcom)을 디지털 변환하여, 한 수평 기간 당 n개의 샘플링 전압들을 생성한다. 이어서, 표시 장치는 그 n개의 샘플링 전압들을 근거로, 매 수평 기간 마다 기준값을 초과하는 유효 리플 신호를 찾는다.
이후, 표시 장치는 제 1 프레임 기간 동안 검출된 유효 리플 신호들이 크로스토크 유발 신호인지를 판단한다(902).
제 1 프레임 기간의 유효 리플 신호들이 크로스토크 유발 신호로 판단되는 경우, 표시 장치는 제 2 프레임 기간 동안 표시 패널(133)에 공급될 영상 데이터 신호들의 극성 패턴을 변경한다. 즉, 표시 장치는 크로스토크를 회피하기 위한 반전 방식을 선택한다(903).
반면, 제 1 프레임 기간의 유효 리플 신호들이 크로스토크 유발 신호로 판단되지 않는 경우, 표시 장치는 제 2 프레임 기간 동안 표시 패널(133)에 공급될 영상 데이터 신호들의 극성 패턴을 원래의 상태로 유지한다. 즉, 표시 장치는 디폴트(default) 반전 방식을 선택한다(904).
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
401: 아날로그-디지털 변환부 402: 리플 검출부
403: 리플 카운터 451: 비교부
452: 검출부 150: 크로스토크 판단부
fVcom: 피드백 공통 전압 UL: 상한 기준값
LL: 하한 기준값

Claims (20)

  1. 표시 패널로 공통 전압을 인가하는 단계:
    상기 표시 패널로부터의 피드백 공통 전압을 디지털 변환하는 단계:
    상기 디지털 변환된 피드백 공통 전압을 근거로, 기준값을 초과하는 유효 리플 신호를 검출하는 단계;
    제 1 프레임 기간 동안 검출된 유효 리플 신호의 총 개수와 임계값을 비교하고, 이 비교 결과를 근거로 상기 제 1 프레임 기간의 유효 리플 신호들이 크로스토크 유발 신호인지를 판단하는 단계; 및
    상기 크로스토크 유발 신호에 대한 판단 결과를 근거로, 제 2 프레임 기간 동안 표시 패널에 공급될 영상 데이터 신호들의 극성 패턴의 변경 여부를 결정하는 단계를 포함하며,
    상기 피드백 공통 전압을 디지털 변환하는 단계는,
    상기 제 1 프레임 기간의 각 수평 기간 마다 상기 피드백 공통 전압을 n회(n은 1보다 큰 자연수) 샘플링하여, 한 수평 기간 당 n개의 샘플링 전압들을 생성하는 단계를 포함하는 표시 장치의 구동 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 기준값을 초과하는 유효 리플 신호를 검출하는 단계는,
    상기 제 1 프레임 기간의 각 수평 기간 마다 상기 n개의 샘플링 전압들 각각과 상기 기준값을 개별적으로 비교하는 단계; 및
    상기 n개의 샘플링 전압들 각각과 상기 기준값 간의 비교 결과를 근거로, 상기 각 수평 기간 마다 상기 기준값을 초과하는 유효 리플 신호를 검출하는 단계를 포함하는 표시 장치의 구동 방법.
  4. 제 3 항에 있어서,
    상기 기준값은,
    상기 공통 전압보다 더 큰 값을 갖는 상한 기준값; 및
    상기 공통 전압보다 더 작은 값을 갖는 하한 기준값을 포함하는 표시 장치의 구동 방법.
  5. 제 4 항에 있어서,
    상기 제 1 프레임 기간의 각 수평 기간 마다 상기 n개의 샘플링 전압들 각각과 상기 기준값을 개별적으로 비교하는 단계는,
    상기 각 수평 기간 마다 상기 n개의 샘플링 전압들 각각과 상기 상한 기준값 및 상기 하한 기준값 중 어느 하나를 비교하는 단계; 및
    상기 각 수평 기간 마다 상기 n개의 샘플링 전압들 각각과 상기 상한 기준값 및 상기 하한 기준값 중 다른 하나를 비교하는 단계를 포함하는 표시 장치의 구동 방법.
  6. 제 5 항에 있어서,
    상기 기준값을 초과하는 유효 리플 신호를 검출하는 단계에서,
    상기 n개의 샘플링 전압들 중 어느 하나라도 상기 상한 기준값보다 더 크거나 또는 상기 하한 기준값보다 더 작을 때, 해당 수평 기간에서 유효 리플 신호를 검출하는 표시 장치의 구동 방법.
  7. 제 1 항에 있어서,
    상기 제 1 프레임 기간의 유효 리플 신호들이 크로스토크 유발 신호인지를 판단하는 단계는,
    상기 제 1 프레임 기간의 각 수평 기간 마다 유효 리플 신호의 개수를 카운팅하는 단계; 및
    상기 카운팅된 유효 리플 신호의 개수와 상기 임계값을 비교하는 단계를 포함하는 표시 장치의 구동 방법.
  8. 제 7 항에 있어서,
    상기 제 1 프레임 기간의 유효 리플 신호들이 크로스토크 유발 신호인지를 판단하는 단계에서,
    상기 카운팅된 유효 리플 신호의 개수가 상기 임계값에 도달하면, 상기 제 1 프레임 기간의 유효 리플 신호들이 크로스토크 유발 신호인 것으로 판단하는 표시 장치의 구동 방법.
  9. 제 1 항에 있어서,
    상기 기준값을 초과하는 유효 리플 신호를 검출하는 단계는,
    상기 한 수평 기간의 n개의 샘플링 전압들을 모두 더하여 합산 샘플링 전압을 생성하는 단계;
    상기 공통 전압의 n배에 해당하는 합산 공통 전압을 생성하는 단계;
    상기 합산 샘플링 전압과 상기 합산 공통 전압 간의 차의 절대값에 해당하는 차전압을 생성하는 단계;
    상기 차전압과 상기 기준값을 비교하는 단계; 및
    상기 차전압과 상기 기준값 간의 비교 결과를 근거로, 상기 각 수평 기간 마다 상기 기준값을 초과하는 유효 리플 신호를 검출하는 단계를 포함하는 표시 장치의 구동 방법.
  10. 제 9 항에 있어서,
    상기 기준값을 초과하는 유효 리플 신호를 검출하는 단계에서,
    상기 차전압이 상기 기준값보다 더 클 때, 해당 수평 기간에서 유효 리플 신호를 검출하는 표시 장치의 구동 방법.
  11. 표시 패널로 공통 전압을 인가하는 단계:
    상기 표시 패널로부터의 피드백 공통 전압을 디지털 변환하는 단계:
    상기 디지털 변환된 피드백 공통 전압을 근거로, 기준값을 초과하는 유효 리플 신호를 검출하는 단계;
    제 1 프레임 기간 동안 검출된 유효 리플 신호들로부터 반복 리플 패턴을 검출하는 단계;
    제 1 프레임 기간 동안 검출된 반복 리플 패턴의 총 개수와 임계값을 비교하고, 그 비교 결과를 근거로 상기 제 1 프레임 기간의 유효 리플 신호들이 크로스토크 유발 신호인지를 판단하는 단계; 및
    상기 크로스토크 유발 신호에 대한 판단 결과를 근거로, 제 2 프레임 기간 동안 표시 패널에 공급될 영상 데이터 신호들의 극성 패턴의 변경 여부를 결정하는 단계를 포함하는 표시 장치의 구동 방법.
  12. 제 1 항에 있어서,
    상기 제 1 프레임 기간의 유효 리플 신호들이 크로스토크 유발 신호인지를 판단하는 단계는,
    상기 제 1 프레임 기간 동안 반복 리플 패턴의 개수를 카운팅하는 단계: 및
    상기 카운팅된 반복 리플 패턴의 개수와 상기 임계값을 비교하는 단계를 포함하는 표시 장치의 구동 방법.
  13. 제 12 항에 있어서,
    상기 제 1 프레임 기간의 유효 리플 신호들이 크로스토크 유발 신호인지를 판단하는 단계에서,
    상기 카운팅된 반복 리플 패턴의 개수가 상기 임계값에 도달하면, 상기 제 1 프레임 기간의 유효 리플 신호들이 크로스토크 유발 신호인 것으로 판단하는 표시 장치의 구동 방법.
  14. 표시 패널;
    상기 표시 패널로 공통 전압을 인가하는 전원 공급부;
    상기 표시 패널로부터의 피드백 공통 전압을 디지털 변환하는 아날로그-디지털 변환부;
    상기 아날로그-디지털 변환부에 의해 디지털 변환된 피드백 공통 전압을 근거로, 기준값을 초과하는 유효 리플 신호를 검출하는 리플 검출부;
    상기 리플 검출부로부터 검출된 제 1 프레임 기간 동안의 유효 리플 신호의 총 개수와 임계값을 비교하고, 이 비교 결과를 근거로 상기 제 1 프레임 기간의 유효 리플 신호들이 크로스토크 유발 신호인지를 판단하는 리플 카운터; 및
    상기 리플 카운터로부터의 크로스토크 유발 신호에 대한 판단 결과를 근거로, 제 2 프레임 기간 동안 표시 패널에 공급될 영상 데이터 신호들의 극성 패턴의 변경 여부를 결정하는 타이밍 컨트롤러를 포함하는 표시 장치.
  15. 제 14 항에 있어서,
    상기 아날로그-디지털 변환부는,
    상기 제 1 프레임 기간의 각 수평 기간 마다 상기 피드백 공통 전압을 n회(n은 1보다 큰 자연수) 샘플링하여, 한 수평 기간 당 n개의 샘플링 전압들을 생성하는 표시 장치.
  16. 제 15 항에 있어서,
    상기 리플 검출부는,
    상기 제 1 프레임 기간의 각 수평 기간 마다 상기 n개의 샘플링 전압들 각각과 상기 기준값을 개별적으로 비교하는 비교부; 및
    상기 비교부로부터의 비교 결과를 근거로, 상기 각 수평 기간 마다 상기 기준값을 초과하는 유효 리플 신호를 검출하는 검출부를 포함하는 표시 장치.
  17. 제 16 항에 있어서,
    상기 기준값은,
    상기 공통 전압보다 더 큰 값을 갖는 상한 기준값; 및
    상기 공통 전압보다 더 작은 값을 갖는 하한 기준값을 포함하는 표시 장치.
  18. 제 17 항에 있어서,
    상기 비교부는,
    상기 각 수평 기간 마다 상기 n개의 샘플링 전압들 각각과 상기 상한 기준값 및 상기 하한 기준값 중 어느 하나를 비교하고;
    상기 각 수평 기간 마다 상기 n개의 샘플링 전압들 각각과 상기 상한 기준값 및 상기 하한 기준값 중 다른 하나를 비교하는 표시 장치.
  19. 제 15 항에 있어서,
    상기 리플 검출부는,
    상기 아날로그-디지털 변환부로부터 제공된 한 수평 기간의 n개의 샘플링 전압들을 모두 더하여 합산 샘플링 전압을 생성하는 샘플링 전압 합산부;
    상기 전원 공급부로부터 공통 전압을 공급받아 상기 공통 전압의 n배에 해당하는 합산 공통 전압을 생성하는 공통 전압 합산부;
    상기 샘플링 전압 합산부로부터의 합산 샘플링 전압과 상기 공통 전압 합산부로부터의 합산 공통 전압 간의 차의 절대값에 해당하는 차전압을 생성하는 차전압 생성부; 및
    상기 차전압 생성부로부터의 차전압과 상기 기준값을 비교하는 비교부; 및
    비교부로부터의 비교 결과를 근거로, 상기 각 수평 기간 마다 상기 기준값을 초과하는 유효 리플 신호를 검출하는 검출부를 포함하는 표시 장치.
  20. 표시 패널;
    상기 표시 패널로 공통 전압을 인가하는 전원 공급부;
    상기 표시 패널로부터의 피드백 공통 전압을 디지털 변환하는 아날로그-디지털 변환부;
    상기 아날로그-디지털 변환부에 의해 디지털 변환된 피드백 공통 전압을 근거로, 기준값을 초과하는 유효 리플 신호를 검출하는 리플 검출부;
    상기 리플 검출부로부터 검출된 제 1 프레임 기간 동안의 유효 리플 신호들로부터 반복 리플 패턴을 검출하는 리플 패턴 검출부;
    상기 리플 패턴 검출부로부터 검출된 제 1 프레임 기간 동안의 반복 리플 패턴의 총 개수와 임계값을 비교하고, 이 비교 결과를 근거로 상기 제 1 프레임 기간의 유효 리플 신호들이 크로스토크 유발 신호인지를 판단하는 리플 패턴 카운터; 및
    상기 리플 패턴 카운터로부터의 크로스토크 유발 신호에 대한 판단 결과를 근거로, 제 2 프레임 기간 동안 표시 패널에 공급될 영상 데이터 신호들의 극성 패턴의 변경 여부를 결정하는 타이밍 컨트롤러를 포함하는 표시 장치.






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