JP2010135612A - Semiconductor device and dc voltage converter - Google Patents

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圭彦 部谷
Kazuya Kinoshita
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device and a DC voltage converter capable of reducing a self inductance and a mutual inductance. <P>SOLUTION: The semiconductor device includes: a first switching element connected to a low potential side; a second switching element connected to a high potential side; and a wiring board mounting the first and the second switching elements. It is required that the first switching element is mounted on one surface of the wiring board the second switching element is mounted on the other surface of the wiring board, a first wiring in the first switching element and a second wiring in the second switching element form a path through which a first switching current flows, the first and the second wirings have a duplicated portion in a planar view, a third wiring in the second switching element and a fourth wiring of the wiring board form a path through which a second switching current flows, and the third and the fourth wirings have a duplicated portion in a planar view. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、複数のスイッチング素子を有する半導体装置及び直流電圧変換装置に関する。   The present invention relates to a semiconductor device having a plurality of switching elements and a DC voltage converter.

従来から、ＭＯＳＦＥＴ等のスイッチング素子を夫々ハイサイド側スイッチング素子及びローサイド側スイッチング素子として用いた半導体装置が種々知られている。このような半導体装置は、例えば直流電圧変換装置（ＤＣ−ＤＣコンバータ）や、モータ等の駆動回路等に用いられている。このような半導体装置において、複数のスイッチング素子は、配線基板の同一の実装面に隣接して配置される場合がある（例えば、特許文献１参照）。
特開２００７−２３４６９０号公報 Conventionally, various semiconductor devices using switching elements such as MOSFETs as a high-side switching element and a low-side switching element are known. Such a semiconductor device is used in, for example, a DC voltage converter (DC-DC converter), a drive circuit such as a motor, and the like. In such a semiconductor device, the plurality of switching elements may be disposed adjacent to the same mounting surface of the wiring board (see, for example, Patent Document 1).
JP 2007-234690 A

しかしながら、複数のスイッチング素子が、配線基板の同一の実装面に隣接して配置される場合には、各スイッチング素子間を接続する配線長が長くなり、自己インダクタンスが大きくなる。自己インダクタンスが大きくなった結果、例えば半導体装置がスイッチング動作する際に大きなスイッチングサージが発生し、半導体装置が破壊に至る虞があるという問題があった。   However, when a plurality of switching elements are arranged adjacent to the same mounting surface of the wiring board, the length of the wiring connecting the switching elements becomes long, and the self-inductance increases. As a result of the increased self-inductance, for example, a large switching surge is generated when the semiconductor device performs a switching operation, which may cause the semiconductor device to be destroyed.

上記の点に鑑みて、自己インダクタンス及び相互インダクタンスを低減することが可能な半導体装置及び直流電圧変換装置を提供することを課題とする。   In view of the above points, it is an object to provide a semiconductor device and a DC voltage converter that can reduce self-inductance and mutual inductance.

この半導体装置は、低電位側に接続される第１のスイッチング素子と、高電位側に接続される第２のスイッチング素子と、前記第１のスイッチング素子及び前記第２のスイッチング素子が実装される配線基板と、を有し、前記第１のスイッチング素子は前記配線基板の一方の面に、前記第２のスイッチング素子は前記配線基板の他方の面に実装され、前記第１のスイッチング素子内の第１の配線と、前記配線基板内の第２の配線とは第１のスイッチング電流が流れる経路をなし、前記第１の配線と前記第２の配線とは、平面視において重複する部分を有し、前記第２のスイッチング素子内の第３の配線と、前記配線基板内の第４の配線とは第２のスイッチング電流が流れる経路をなし、前記第３の配線と前記第４の配線とは、平面視において重複する部分を有することを要件とする。   The semiconductor device includes a first switching element connected to a low potential side, a second switching element connected to a high potential side, the first switching element, and the second switching element. A wiring board, wherein the first switching element is mounted on one surface of the wiring board, and the second switching element is mounted on the other surface of the wiring board, The first wiring and the second wiring in the wiring substrate form a path through which the first switching current flows, and the first wiring and the second wiring have an overlapping portion in plan view. The third wiring in the second switching element and the fourth wiring in the wiring substrate form a path through which a second switching current flows, and the third wiring and the fourth wiring In plan view It is a requirement to have a portion that double.

この直流電圧変換装置は、本発明に係る半導体装置を有することを要件とする。   This DC voltage converter is required to have a semiconductor device according to the present invention.

開示の半導体装置及び直流電圧変換装置によれば、自己インダクタンス及び相互インダクタンスを低減することが可能な半導体装置を提供することができる。   According to the disclosed semiconductor device and DC voltage converter, it is possible to provide a semiconductor device capable of reducing self-inductance and mutual inductance.

以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。   The best mode for carrying out the present invention will be described below with reference to the drawings.

〈第１の実施の形態〉
［本発明の第１の実施の形態に係る半導体装置に含まれる回路］
始めに、本発明の第１の実施の形態に係る半導体装置に含まれる回路について説明する。図１は、本発明の第１の実施の形態に係る半導体装置に含まれる回路を例示する回路図である。図１を参照するに、半導体装置１０は、半導体素子である第１のスイッチング素子Ｑ１と、第２のスイッチング素子Ｑ２と、Ｑ１内の寄生ダイオードＤｉ１と、Ｑ２内の寄生ダイオードＤｉ２と、コンデンサＣｒ１と、コンデンサＣｒ２と、コンデンサＣｏ１と、コンデンサＣｏ２とを有する。半導体装置１０は、第１のスイッチング素子Ｑ１及び第２のスイッチング素子Ｑ２をスイッチング制御可能な制御手段（図示せず）や、リアクトルＬ１等と接続されることにより、入力部Ｖｉｎに印加される直流電圧を所定の直流電圧に変換（変圧）して出力部Ｖｏｕｔから出力する直流電圧変換装置（ＤＣ−ＤＣコンバータ）として機能する。 <First Embodiment>
[Circuit Included in Semiconductor Device According to First Embodiment of the Present Invention]
First, a circuit included in the semiconductor device according to the first embodiment of the present invention will be described. FIG. 1 is a circuit diagram illustrating a circuit included in the semiconductor device according to the first embodiment of the invention. Referring to FIG. 1, a semiconductor device 10 includes a first switching element Q1, a second switching element Q2, a parasitic diode Di1 in Q1, a parasitic diode Di2 in Q2, and a capacitor Cr1. And a capacitor Cr2, a capacitor Co1, and a capacitor Co2. The semiconductor device 10 is connected to a control means (not shown) capable of switching control of the first switching element Q1 and the second switching element Q2, a reactor L1, and the like, so that the direct current applied to the input portion Vin. It functions as a DC voltage converter (DC-DC converter) that converts (transforms) the voltage into a predetermined DC voltage and outputs it from the output unit Vout.

なお、第１のスイッチング素子Ｑ１をローサイド側スイッチング素子と、第２のスイッチング素子Ｑ２をハイサイド側スイッチング素子と称する場合がある。ローサイド側スイッチング素子とは低電位側（例えばＧＮＤ）に接続されるスイッチング素子であり、ハイサイド側スイッチング素子とは高電位側（例えば電源）に接続されるスイッチング素子である。   Note that the first switching element Q1 may be referred to as a low-side switching element, and the second switching element Q2 may be referred to as a high-side switching element. The low side switching element is a switching element connected to a low potential side (for example, GND), and the high side switching element is a switching element connected to a high potential side (for example, a power source).

第１のスイッチング素子Ｑ１及び第２のスイッチング素子Ｑ２は、例えば電界効果トランジスタ（ＦＥＴ）や絶縁ゲート型バイポーラ・トランジスタ（ＩＧＢＴ）である。絶縁ゲート型バイポーラ・トランジスタ（ＩＧＢＴ）は、ゲートにＭＯＳＦＥＴを組み込んだバイポーラ・トランジスタでありエミッタ、コレクタ及びゲートの３端子を備えている。以下、第１のスイッチング素子Ｑ１及び第２のスイッチング素子Ｑ２が電界効果トランジスタ（ＦＥＴ）である場合を例にとり説明をする。   The first switching element Q1 and the second switching element Q2 are, for example, a field effect transistor (FET) or an insulated gate bipolar transistor (IGBT). An insulated gate bipolar transistor (IGBT) is a bipolar transistor in which a MOSFET is incorporated in a gate, and has three terminals of an emitter, a collector, and a gate. Hereinafter, the case where the first switching element Q1 and the second switching element Q2 are field effect transistors (FETs) will be described as an example.

半導体装置１０において、第１のスイッチング素子Ｑ１は、ドレインＤ１と、ソースＳ１と、ゲートＧ１とを有する。Ｑ１内の寄生ダイオードＤｉ１は、フライホイールダイオードである。フライホイールダイオードは、電流を還流させるためのダイオードである。   In the semiconductor device 10, the first switching element Q1 has a drain D1, a source S1, and a gate G1. The parasitic diode Di1 in Q1 is a flywheel diode. The flywheel diode is a diode for circulating current.

第２のスイッチング素子Ｑ２は、ドレインＤ２と、ソースＳ２と、ゲートＧ２とを有する。Ｑ２内の寄生ダイオードＤｉ２は、整流用ダイオードである。整流用ダイオードは、電流を整流させるためのダイオードである。   The second switching element Q2 has a drain D2, a source S2, and a gate G2. The parasitic diode Di2 in Q2 is a rectifying diode. The rectifying diode is a diode for rectifying current.

第１のスイッチング素子Ｑ１のドレインＤ１は、第２のスイッチング素子Ｑ２のソースＳ２と接続されている。第１のスイッチング素子Ｑ１のドレインＤ１と、第２のスイッチング素子Ｑ２のソースＳ２との接続部を接続部Ｖｘとする。半導体装置１０の外部には、リアクトルＬ１が設けられている。リアクトルＬ１の一端は、入力部Ｖｉｎに接続されており、リアクトルＬ１の他端は、半導体装置１０の接続部Ｖｘと接続されている。入力部Ｖｉｎには、所定の電圧が印加される。リアクトルＬ１は、電気エネルギーを一時的に蓄積する機能を有する。   The drain D1 of the first switching element Q1 is connected to the source S2 of the second switching element Q2. A connection portion between the drain D1 of the first switching element Q1 and the source S2 of the second switching element Q2 is defined as a connection portion Vx. A reactor L1 is provided outside the semiconductor device 10. One end of the reactor L1 is connected to the input part Vin, and the other end of the reactor L1 is connected to the connection part Vx of the semiconductor device 10. A predetermined voltage is applied to the input unit Vin. Reactor L1 has a function of temporarily storing electric energy.

第１のスイッチング素子Ｑ１のソースＳ１は、基準電位ＧＮＤに接続されている。第２のスイッチング素子Ｑ２のドレインＤ２は、出力部Ｖｏｕｔに接続されている。コンデンサＣｒ１及びＣｒ２は、接続部Ｖｘと基準電位ＧＮＤとの間に並列に接続されている。コンデンサＣｒ１及びＣｒ２は、接続部Ｖｘと基準電位ＧＮＤとの間の電圧の変動を低減する機能を有する。コンデンサＣｏ１及びＣｏ２は、第２のスイッチング素子Ｑ２のドレインＤ２（出力部Ｖｏｕｔ）と基準電位ＧＮＤとの間に並列に接続されている。コンデンサＣｏ１及びＣｏ２は、出力部Ｖｏｕｔと基準電位ＧＮＤとの間の電圧の変動を低減し平滑化する機能を有する。   The source S1 of the first switching element Q1 is connected to the reference potential GND. The drain D2 of the second switching element Q2 is connected to the output unit Vout. The capacitors Cr1 and Cr2 are connected in parallel between the connection portion Vx and the reference potential GND. The capacitors Cr1 and Cr2 have a function of reducing voltage fluctuation between the connection portion Vx and the reference potential GND. The capacitors Co1 and Co2 are connected in parallel between the drain D2 (output unit Vout) of the second switching element Q2 and the reference potential GND. The capacitors Co1 and Co2 have a function of reducing and smoothing fluctuations in voltage between the output unit Vout and the reference potential GND.

第１のスイッチング素子Ｑ１のゲートＧ１及び第２のスイッチング素子Ｑ２のゲートＧ２は、半導体装置１０の外部に設けられたスイッチング制御可能な制御手段（図示せず）に接続されている。制御手段（図示せず）は、例えばＣＰＵ、ＲＯＭ、メインメモリなどを含み、制御手段（図示せず）の各種機能は、ＲＯＭ等に記録された制御プログラムがメインメモリに読み出されてＣＰＵにより実行されることによって実現される。ただし、制御手段（図示せず）の一部又は全部は、ハードウェアのみにより実現されてもよい。又、制御手段（図示せず）は、物理的に複数の装置により構成されてもよい。以上が、本発明の第１の実施の形態に係る半導体装置１０に含まれる回路である。   The gate G1 of the first switching element Q1 and the gate G2 of the second switching element Q2 are connected to control means (not shown) provided outside the semiconductor device 10 and capable of switching control. The control means (not shown) includes, for example, a CPU, a ROM, a main memory, and the like, and various functions of the control means (not shown) are performed by a control program recorded in the ROM or the like being read into the main memory by the CPU. It is realized by being executed. However, part or all of the control means (not shown) may be realized only by hardware. Further, the control means (not shown) may be physically constituted by a plurality of devices. The above is the circuit included in the semiconductor device 10 according to the first embodiment of the present invention.

［本発明の第１の実施の形態に係る半導体装置の構造］
続いて、本発明の第１の実施の形態に係る半導体装置１０の構造について説明する。図２は、本発明の第１の実施の形態に係る半導体装置を例示する平面図である。図３は、本発明の第１の実施の形態に係る半導体装置を例示する底面図である。図４は、本発明の第１の実施の形態に係る半導体装置を例示する図２のＥ−Ｅ線に沿う断面図である。図２〜図４において、図１に示す半導体装置１０と同一構成部分には同一符号を付し、その説明を省略する場合がある。なお、図２及び図３において、後述する配線層等の一部は省略されている。 [Structure of Semiconductor Device According to First Embodiment of the Present Invention]
Next, the structure of the semiconductor device 10 according to the first embodiment of the present invention will be described. FIG. 2 is a plan view illustrating the semiconductor device according to the first embodiment of the invention. FIG. 3 is a bottom view illustrating the semiconductor device according to the first embodiment of the invention. 4 is a cross-sectional view taken along line EE of FIG. 2 illustrating the semiconductor device according to the first embodiment of the invention. 2 to 4, the same components as those of the semiconductor device 10 shown in FIG. 1 are denoted by the same reference numerals, and the description thereof may be omitted. 2 and 3, some of the wiring layers and the like described later are omitted.

図２〜図４を参照するに、半導体装置１０は、配線基板５０と、第１のスイッチング素子Ｑ１と、第２のスイッチング素子Ｑ２と、Ｑ１内の寄生ダイオードＤｉ１と、Ｑ２内の寄生ダイオードＤｉ２と、コンデンサＣｒ１と、コンデンサＣｒ２と、コンデンサＣｏ１と、コンデンサＣｏ２とを有する。なお、図1に示す回路図との対応を明確化するために、一部の名称（Ｖｘ等）を示した。   2 to 4, the semiconductor device 10 includes a wiring board 50, a first switching element Q1, a second switching element Q2, a parasitic diode Di1 in Q1, and a parasitic diode Di2 in Q2. And a capacitor Cr1, a capacitor Cr2, a capacitor Co1, and a capacitor Co2. In order to clarify the correspondence with the circuit diagram shown in FIG. 1, some names (Vx, etc.) are shown.

半導体装置１０の構造の特徴は、第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２とを、配線基板５０を挟んで向かい合わせに実装した点である。以下、半導体装置１０の構造について詳細に説明する。   A feature of the structure of the semiconductor device 10 is that the first switching element Q1 and the second switching element Q2 are mounted face to face with the wiring board 50 interposed therebetween. Hereinafter, the structure of the semiconductor device 10 will be described in detail.

半導体装置１０において、第１のスイッチング素子Ｑ１は、配線基板５０の一方の面５０ａに実装され、第２のスイッチング素子Ｑ２は、配線基板５０の他方の面５０ｂに実装されており、第１のスイッチング素子Ｑ１のドレイン電極Ｄｅ１と、第２のスイッチング素子Ｑ２のドレイン電極Ｄｅ２が配線基板５０を介して対向するように配置されている。コンデンサＣｒ１及びコンデンサＣｒ２は、配線基板５０の一方の面５０ａに実装されている。コンデンサＣｏ１及びコンデンサＣｏ２は、配線基板５０の他方の面５０ｂに実装されている。   In the semiconductor device 10, the first switching element Q1 is mounted on one surface 50a of the wiring substrate 50, and the second switching element Q2 is mounted on the other surface 50b of the wiring substrate 50. The drain electrode De <b> 1 of the switching element Q <b> 1 and the drain electrode De <b> 2 of the second switching element Q <b> 2 are arranged to face each other with the wiring substrate 50 interposed therebetween. The capacitor Cr1 and the capacitor Cr2 are mounted on one surface 50a of the wiring board 50. The capacitor Co1 and the capacitor Co2 are mounted on the other surface 50b of the wiring board 50.

第１のスイッチング素子Ｑ１は、半導体チップ３４と、ワイヤボンディング３５と、封止部３６と、ドレイン電極Ｄｅ１と、ソース電極Ｓｅ１と、ゲート電極Ｇｅ１とを有する。半導体チップ３４は、例えばＳｉ等を含む半導体基板に、拡散層、絶縁層、ビアホール、及び配線等（図示せず）を含む半導体集積回路（ＦＥＴ）が形成されたものである。第１のスイッチング素子Ｑ１のドレイン電極Ｄｅ１、ソース電極Ｓｅ１、及びゲート電極Ｇｅ１を除く部分は、封止部３６により封止されている。封止部３６の材料としては、例えばエポキシ系の絶縁樹脂等を用いることができる。   The first switching element Q1 includes a semiconductor chip 34, a wire bonding 35, a sealing portion 36, a drain electrode De1, a source electrode Se1, and a gate electrode Ge1. The semiconductor chip 34 is obtained by forming a semiconductor integrated circuit (FET) including a diffusion layer, an insulating layer, a via hole, a wiring, and the like (not shown) on a semiconductor substrate including, for example, Si. A portion of the first switching element Q1 excluding the drain electrode De1, the source electrode Se1, and the gate electrode Ge1 is sealed by a sealing portion 36. As a material of the sealing portion 36, for example, an epoxy insulating resin or the like can be used.

ドレイン電極Ｄｅ１は、半導体集積回路（ＦＥＴ）のドレインＤ１（図示せず）と電気的に接続されている。ドレイン電極Ｄｅ１の材料としては、例えばＣｕ、Ａｌ等を用いることができる。ソース電極Ｓｅ１は、ワイヤボンディング３５を介して半導体集積回路（ＦＥＴ）のソースＳ１（図示せず）と電気的に接続されている。   The drain electrode De1 is electrically connected to the drain D1 (not shown) of the semiconductor integrated circuit (FET). As a material of the drain electrode De1, for example, Cu, Al or the like can be used. The source electrode Se1 is electrically connected to the source S1 (not shown) of the semiconductor integrated circuit (FET) through the wire bonding 35.

ワイヤボンディング３５は、後述する第２配線層５２のＶｘに対応するパターンと平面視において重複する部分を有することが好ましい（両者が完全に重複する必要はない）。この場合、ワイヤボンディング３５と、後述する第２配線層５２のＶｘに対応するパターンとが平面視において重複する部分の距離（Ｚ方向）は、２００μｍ程度である。ただし、重複する部分を有さない場合でも、ワイヤボンディング３５と後述する第２配線層５２のＶｘに対応するパターンとの直線距離が５ｍｍ程度であれば、相互インダクタンスの低減を図ることができる。ここで、平面視とは図４のＺ方向（基板の厚み方向）から見た場合を指す（以下、同じ）。   It is preferable that the wire bonding 35 has a portion overlapping in a plan view with a pattern corresponding to Vx of the second wiring layer 52 to be described later (they do not need to overlap completely). In this case, the distance (Z direction) where the wire bonding 35 and a pattern corresponding to Vx of the second wiring layer 52 described later overlap in a plan view is about 200 μm. However, even if there is no overlapping portion, the mutual inductance can be reduced if the linear distance between the wire bonding 35 and the pattern corresponding to Vx of the second wiring layer 52 described later is about 5 mm. Here, the plan view refers to the case when viewed from the Z direction (the thickness direction of the substrate) in FIG. 4 (hereinafter the same).

ソース電極Ｓｅ１の材料としては、例えばＣｕ、Ａｌ等を用いることができる。ワイヤボンディング３５の材料としては、例えばＡｕ等を用いることができるが、これに限られるものではなく、例えばＡｕを含む合金、Ａｌ、Ａｌを含む合金、Ｃｕ、Ｃｕを含む合金等他の材料を用いても構わない。ゲート電極Ｇｅ１は、半導体集積回路（ＦＥＴ）のゲートＧ１（図示せず）と電気的に接続されている。ゲート電極Ｇｅ１の材料としては、例えばＣｕ、Ａｌ等を用いることができる。なお、図２〜図４においてゲート電極Ｇｅ１に接続される配線は省略されている。   As a material of the source electrode Se1, for example, Cu, Al or the like can be used. As a material of the wire bonding 35, for example, Au or the like can be used, but is not limited thereto. For example, other materials such as an alloy containing Au, an alloy containing Al, an alloy containing Al, an alloy containing Cu, and Cu are used. You may use. The gate electrode Ge1 is electrically connected to a gate G1 (not shown) of a semiconductor integrated circuit (FET). As a material of the gate electrode Ge1, for example, Cu, Al or the like can be used. 2 to 4, the wiring connected to the gate electrode Ge1 is omitted.

第２のスイッチング素子Ｑ２は、半導体チップ４４と、ワイヤボンディング４５と、封止部４６と、ドレイン電極Ｄｅ２と、ソース電極Ｓｅ２と、ゲート電極Ｇｅ２とを有する。半導体チップ４４は、例えばＳｉ等を含む半導体基板に、拡散層、絶縁層、ビアホール、及び配線等（図示せず）を含む半導体集積回路が（ＦＥＴ）形成されたものである。第２のスイッチング素子Ｑ２のドレイン電極Ｄｅ２、ソース電極Ｓｅ２、及びゲート電極Ｇｅ２を除く部分は、封止部４６により封止されている。封止部４６の材料としては、例えばエポキシ系の絶縁樹脂等を用いることができる。   The second switching element Q2 includes a semiconductor chip 44, a wire bonding 45, a sealing portion 46, a drain electrode De2, a source electrode Se2, and a gate electrode Ge2. The semiconductor chip 44 is obtained by forming a semiconductor integrated circuit (FET) including a diffusion layer, an insulating layer, a via hole, a wiring, and the like (not shown) on a semiconductor substrate including, for example, Si. The portion of the second switching element Q2 excluding the drain electrode De2, the source electrode Se2, and the gate electrode Ge2 is sealed with a sealing portion 46. As a material of the sealing portion 46, for example, an epoxy insulating resin or the like can be used.

ドレイン電極Ｄｅ２は、半導体集積回路（ＦＥＴ）のドレインＤ２（図示せず）と電気的に接続されている。ドレイン電極Ｄｅ２の材料としては、例えばＣｕ、Ａｌ等を用いることができる。ソース電極Ｓｅ２は、半導体集積回路（ＦＥＴ）のソースＳ２（図示せず）と電気的に接続されている。   The drain electrode De2 is electrically connected to the drain D2 (not shown) of the semiconductor integrated circuit (FET). As a material of the drain electrode De2, for example, Cu, Al or the like can be used. The source electrode Se2 is electrically connected to the source S2 (not shown) of the semiconductor integrated circuit (FET).

ワイヤボンディング４５は、後述する第３配線層５３のＶｏｕｔに対応するパターンと平面視において重複する部分を有することが好ましい（両者が完全に重複する必要はない）。この場合、ワイヤボンディング４５と、後述する第３配線層５３のＶｏｕｔに対応するパターンとが平面視において重複する部分の距離（Ｚ方向）は、２００μｍ程度である。ただし、重複する部分を有さない場合でも、ワイヤボンディング４５と後述する第３配線層５３のＶｏｕｔに対応するパターンとの直線距離が５ｍｍ程度であれば、相互インダクタンスの低減を図ることができる。   It is preferable that the wire bonding 45 has a portion overlapping in a plan view with a pattern corresponding to Vout of the third wiring layer 53 to be described later (they do not need to overlap completely). In this case, the distance (Z direction) where the wire bonding 45 and a pattern corresponding to Vout of the third wiring layer 53 described later overlap in a plan view is about 200 μm. However, even when there is no overlapping portion, if the linear distance between the wire bonding 45 and the pattern corresponding to Vout of the third wiring layer 53 described later is about 5 mm, the mutual inductance can be reduced.

ソース電極Ｓｅ２の材料としては、例えばＣｕ、Ａｌ等を用いることができる。ワイヤボンディング４５の材料としては、例えばＡｕ等を用いることができるが、これに限られるものではなく、例えばＡｕを含む合金、Ａｌ、Ａｌを含む合金、Ｃｕ、Ｃｕを含む合金等他の材料を用いても構わない。ゲート電極Ｇｅ２は、半導体集積回路（ＦＥＴ）のゲートＧ２（図示せず）と電気的に接続されている。ゲート電極Ｇｅ２の材料としては、例えばＣｕ、Ａｌ等を用いることができる。なお、図２〜図４においてゲート電極Ｇｅ２に接続される配線は省略されている。   As a material of the source electrode Se2, for example, Cu, Al or the like can be used. As a material of the wire bonding 45, for example, Au or the like can be used, but is not limited thereto. For example, other materials such as an alloy containing Au, an alloy containing Al, an alloy containing Al, an alloy containing Cu, or Cu are used. You may use. The gate electrode Ge2 is electrically connected to a gate G2 (not shown) of the semiconductor integrated circuit (FET). As a material of the gate electrode Ge2, for example, Cu, Al or the like can be used. 2 to 4, the wiring connected to the gate electrode Ge2 is omitted.

配線基板５０は、第１配線層５１と、第２配線層５２と、第３配線層５３と、第４配線層５４と、第１絶縁層５５と、第２絶縁層５６と、第３絶縁層５７と、第４絶縁層５８と、第５絶縁層５９とを有する４層の多層配線基板である。第１配線層５１は、第２絶縁層５６、第３絶縁層５７及び第４絶縁層５８を貫通するビアホール５６Ｘを介して、第４配線層５４と電気的に接続されている。又、第１配線層５１は、第２絶縁層５６を貫通するビアホール５６Ｙを介して、第２配線層５２と電気的に接続されている。   The wiring substrate 50 includes a first wiring layer 51, a second wiring layer 52, a third wiring layer 53, a fourth wiring layer 54, a first insulating layer 55, a second insulating layer 56, and a third insulating layer. This is a four-layer multilayer wiring board having a layer 57, a fourth insulating layer 58, and a fifth insulating layer 59. The first wiring layer 51 is electrically connected to the fourth wiring layer 54 through a via hole 56X that penetrates the second insulating layer 56, the third insulating layer 57, and the fourth insulating layer 58. The first wiring layer 51 is electrically connected to the second wiring layer 52 through a via hole 56Y that penetrates the second insulating layer 56.

第２配線層５２は、第３絶縁層５７及び第４絶縁層５８を貫通するビアホール５７Ｘを介して、第４配線層５４と電気的に接続されている。第３配線層５３は、第４絶縁層５８を貫通するビアホール５８Ｘを介して、第４配線層５４と電気的に接続されている。第１配線層５１〜第４配線層５４のそれぞれの厚さは、例えば１０μｍとすることができる。第１配線層５１〜第４配線層５４の材料としては、例えばＣｕ等を用いることができる。第１絶縁層５５〜第５絶縁層５９のそれぞれの厚さは、例えば１００μｍとすることができる。第１絶縁層５５〜第５絶縁層５９の材料としては、例えばエポキシ系の絶縁樹脂等を用いることができる。   The second wiring layer 52 is electrically connected to the fourth wiring layer 54 through a via hole 57X that penetrates the third insulating layer 57 and the fourth insulating layer 58. The third wiring layer 53 is electrically connected to the fourth wiring layer 54 via a via hole 58X that penetrates the fourth insulating layer 58. The thickness of each of the first wiring layer 51 to the fourth wiring layer 54 can be set to 10 μm, for example. As a material of the first wiring layer 51 to the fourth wiring layer 54, for example, Cu or the like can be used. The thickness of each of the first insulating layer 55 to the fifth insulating layer 59 can be set to 100 μm, for example. As a material of the first insulating layer 55 to the fifth insulating layer 59, for example, an epoxy insulating resin or the like can be used.

次に、図５Ａ〜図５Ｄを参照しながら、各配線層（第１配線層５１〜第４配線層５４）のレイアウトについて例示する。図５Ａ〜図５Ｄは、配線層のレイアウトについて例示する平面図である。図５Ａ〜図５Ｄにおいて、図２〜図４に示す半導体装置１０と同一構成部分には同一符号を付し、その説明を省略する場合がある。なお、図５Ａ〜図５Ｄにおいて、図1に示す回路図との対応を明確化するために、一部の名称（Ｖｘ等）を示した。   Next, the layout of each wiring layer (first wiring layer 51 to fourth wiring layer 54) will be illustrated with reference to FIGS. 5A to 5D. 5A to 5D are plan views illustrating the layout of the wiring layer. 5A to 5D, the same components as those of the semiconductor device 10 illustrated in FIGS. 2 to 4 are denoted by the same reference numerals, and the description thereof may be omitted. 5A to 5D, some names (Vx and the like) are shown in order to clarify the correspondence with the circuit diagram shown in FIG.

図５Ａは、第１配線層５１のレイアウトを模式的に示している。図５Ａに示すように、第１配線層５１は、ＧＮＤに対応する配線パターンとＶｘに対応する配線パターンとを有する。第１配線層５１のＧＮＤに対応する配線パターンは、第１のスイッチング素子Ｑ１のソース電極Ｓｅ１及びコンデンサＣｒ１、Ｃｒ２の一端、並びに、第２絶縁層５６、第３絶縁層５７及び第４絶縁層５８を貫通するビアホール５６Ｘを介して、第４配線層５４のＧＮＤに対応する配線パターンと電気的に接続される。又、第１配線層５１のＶｘに対応する配線パターンは、第１のスイッチング素子Ｑ１のドレイン電極Ｄｅ１、並びに、第２絶縁層５６を貫通するビアホール５６Ｙを介して、第２配線層５２のＶｘに対応する配線パターンと電気的に接続される。   FIG. 5A schematically shows the layout of the first wiring layer 51. As shown in FIG. 5A, the first wiring layer 51 has a wiring pattern corresponding to GND and a wiring pattern corresponding to Vx. The wiring pattern corresponding to GND of the first wiring layer 51 includes the source electrode Se1 of the first switching element Q1 and one ends of the capacitors Cr1 and Cr2, and the second insulating layer 56, the third insulating layer 57, and the fourth insulating layer. The wiring pattern corresponding to the GND of the fourth wiring layer 54 is electrically connected through the via hole 56 </ b> X penetrating the 58. Also, the wiring pattern corresponding to Vx of the first wiring layer 51 is Vx of the second wiring layer 52 via the drain electrode De1 of the first switching element Q1 and the via hole 56Y penetrating the second insulating layer 56. Is electrically connected to the wiring pattern corresponding to.

図５Ｂは、第２配線層５２のレイアウトを模式的に示している。図５Ｂに示すように、第２配線層５２は、Ｖｘに対応する配線パターンを有する。第２配線層５２のＶｘに対応する配線パターンは、第３絶縁層５７及び第４絶縁層５８を貫通するビアホール５７Ｘを介して、第４配線層５４のＶｘに対応する配線パターンと電気的に接続される。   FIG. 5B schematically shows the layout of the second wiring layer 52. As shown in FIG. 5B, the second wiring layer 52 has a wiring pattern corresponding to Vx. The wiring pattern corresponding to Vx of the second wiring layer 52 is electrically connected to the wiring pattern corresponding to Vx of the fourth wiring layer 54 through the via hole 57X penetrating the third insulating layer 57 and the fourth insulating layer 58. Connected.

図５Ｃは、第３配線層５３のレイアウトを模式的に示している。図５Ｃに示すように、第３配線層５３は、Ｖｏｕｔに対応する配線パターンを有する。第３配線層５３のＶｏｕｔに対応する配線パターンは、第４絶縁層５８を貫通するビアホール５８Ｘを介して、第４配線層５４のＶｏｕｔに対応する配線パターンと電気的に接続される。   FIG. 5C schematically shows the layout of the third wiring layer 53. As shown in FIG. 5C, the third wiring layer 53 has a wiring pattern corresponding to Vout. The wiring pattern corresponding to Vout of the third wiring layer 53 is electrically connected to the wiring pattern corresponding to Vout of the fourth wiring layer 54 through the via hole 58X penetrating the fourth insulating layer 58.

図５Ｄは、第４配線層５４のレイアウトを模式的に示している。図５Ｄに示すように、第４配線層５４は、ＧＮＤに対応する配線パターンと、Ｖｘに対応する配線パターンと、Ｖｏｕｔに対応する配線パターンとを有する。第４配線層５４のＧＮＤに対応する配線パターンは、コンデンサＣｏ１、Ｃｏ２の一端と電気的に接続される。第４配線層５４のＶｏｕｔに対応する配線パターンは、第２のスイッチング素子Ｑ２のドレイン電極Ｄｅ２、並びに、コンデンサＣｏ１、Ｃｏ２の他端と電気的に接続される。第４配線層５４のＶｘに対応する配線パターンは、第２のスイッチング素子Ｑ２のソース電極Ｓｅ２と電気的に接続される。以上が、本発明の第１の実施の形態に係る半導体装置１０の構造である。   FIG. 5D schematically shows the layout of the fourth wiring layer 54. As illustrated in FIG. 5D, the fourth wiring layer 54 includes a wiring pattern corresponding to GND, a wiring pattern corresponding to Vx, and a wiring pattern corresponding to Vout. The wiring pattern corresponding to GND of the fourth wiring layer 54 is electrically connected to one end of the capacitors Co1 and Co2. The wiring pattern corresponding to Vout of the fourth wiring layer 54 is electrically connected to the drain electrode De2 of the second switching element Q2 and the other ends of the capacitors Co1 and Co2. The wiring pattern corresponding to Vx of the fourth wiring layer 54 is electrically connected to the source electrode Se2 of the second switching element Q2. The above is the structure of the semiconductor device 10 according to the first exemplary embodiment of the present invention.

［本発明の第１の実施の形態に係る半導体装置の動作］
続いて、本発明の第１の実施の形態に係る半導体装置１０の動作について説明する。図１〜図５に例示する半導体装置１０を含んで構成される直流電圧変換装置（ＤＣ−ＤＣコンバータ）において、第１のスイッチング素子Ｑ１のゲートＧ１及び第２のスイッチング素子Ｑ２のゲートＧ２には、制御手段（図示せず）から所定のタイミングのスイッチング信号が供給される。その結果、第１のスイッチング素子Ｑ１及び第２のスイッチング素子Ｑ２は所定のタイミングでオン／オフし、入力部Ｖｉｎに印加される直流電圧を所定の直流電圧に変換（変圧）して出力部Ｖｏｕｔから出力する。 [Operation of Semiconductor Device According to First Embodiment of the Present Invention]
Subsequently, an operation of the semiconductor device 10 according to the first exemplary embodiment of the present invention will be described. In a DC voltage converter (DC-DC converter) configured to include the semiconductor device 10 illustrated in FIGS. 1 to 5, the gate G1 of the first switching element Q1 and the gate G2 of the second switching element Q2 are provided. A switching signal with a predetermined timing is supplied from a control means (not shown). As a result, the first switching element Q1 and the second switching element Q2 are turned on / off at a predetermined timing, and a DC voltage applied to the input unit Vin is converted (transformed) to a predetermined DC voltage to output the output unit Vout. Output from.

ところで、第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２とを接続する配線長が長くなると寄生インダクタンス（自己インダクタンス及び相互インダクタンス）が大きくなる。ここでいう配線長とは第１のスイッチング素子Ｑ１のソースＳ１−基準電位ＧＮＤ間、第１のスイッチング素子Ｑ１のドレインＤ１−接続部Ｖｘ間、接続部Ｖｘ−第２のスイッチング素子Ｑ２のソースＳ２間、第２のスイッチング素子Ｑ２のドレインＤ２−出力部Ｖｏｕｔ間等の配線長をいう。   By the way, when the wiring length connecting the first switching element Q1 and the second switching element Q2 is increased, the parasitic inductance (self-inductance and mutual inductance) is increased. The wiring length here means between the source S1 of the first switching element Q1 and the reference potential GND, between the drain D1 of the first switching element Q1 and the connection part Vx, and between the connection part Vx and the source S2 of the second switching element Q2. And the wiring length between the drain D2 of the second switching element Q2 and the output part Vout.

図６は、スイッチングサージ波形を例示する図である。第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２とを接続する配線長が長くなり寄生インダクタンス（自己インダクタンス及び相互インダクタンス）が大きくなると、変圧時に第１のスイッチング素子Ｑ１がオフした際に、接続部Ｖｘに図６に示すような非常に大きなスイッチングサージが発生する。第１のスイッチング素子Ｑ１の最大ドレイン−ソース間電圧を超える電圧が印加された場合には、第１のスイッチング素子Ｑ１が素子破壊に至る虞がある。   FIG. 6 is a diagram illustrating a switching surge waveform. When the wiring length connecting the first switching element Q1 and the second switching element Q2 becomes long and the parasitic inductance (self-inductance and mutual inductance) increases, the connection is made when the first switching element Q1 is turned off at the time of voltage transformation. A very large switching surge as shown in FIG. 6 occurs in the portion Vx. When a voltage exceeding the maximum drain-source voltage of the first switching element Q1 is applied, the first switching element Q1 may break down.

本発明の第１の実施の形態に係る半導体装置１０では、前述のように、第１のスイッチング素子Ｑ１は、配線基板５０の一方の面５０ａに実装され、第２のスイッチング素子Ｑ２は、配線基板５０の他方の面５０ｂに実装されており、第１のスイッチング素子Ｑ１のドレイン電極Ｄｅ１と、第２のスイッチング素子Ｑ２のドレイン電極Ｄｅ２が配線基板５０を介して対向するように配置されている。このように、半導体装置１０では、第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２が配線基板５０を介して対向するように配置される構造を有することにより、第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２とを接続する配線長を短くすることが可能となり、自己インダクタンスを大幅に低減することができる。例えば、半導体装置１０の自己インダクタンスを、第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２が配線基板５０の同一面に隣接して実装される場合と比較して、約１０分の１に低減することができる。   In the semiconductor device 10 according to the first embodiment of the present invention, as described above, the first switching element Q1 is mounted on one surface 50a of the wiring board 50, and the second switching element Q2 is connected to the wiring. It is mounted on the other surface 50b of the substrate 50, and is arranged so that the drain electrode De1 of the first switching element Q1 and the drain electrode De2 of the second switching element Q2 face each other with the wiring substrate 50 interposed therebetween. . As described above, the semiconductor device 10 has a structure in which the first switching element Q1 and the second switching element Q2 are arranged so as to face each other with the wiring board 50 interposed therebetween. It is possible to shorten the length of the wiring connecting the second switching element Q2, and the self-inductance can be greatly reduced. For example, the self-inductance of the semiconductor device 10 is reduced to about 1/10 compared to the case where the first switching element Q1 and the second switching element Q2 are mounted adjacent to the same surface of the wiring board 50. can do.

又、以下の理由により、半導体装置１０では、相互インダクタンスも大幅に低減することができる。図７及び図８は、相互インダクタンスについて説明するための図である。図７及び図８において、図４に示す半導体装置１０と同一構成部分には同一符号を付し、その説明を省略する場合がある。   In addition, the mutual inductance can be greatly reduced in the semiconductor device 10 for the following reason. 7 and 8 are diagrams for explaining the mutual inductance. 7 and 8, the same components as those of the semiconductor device 10 shown in FIG. 4 are denoted by the same reference numerals, and the description thereof may be omitted.

図７において、Ｉ１はスイッチング電流を示している。第１のスイッチング素子Ｑ１において、スイッチング電流Ｉ１は、ソース電極Ｓｅ１側からワイヤボンディング３５を経由して半導体チップ３４のソースＳ１（図示せず）側に流れる。更に、スイッチング電流Ｉ１は半導体チップ３４のドレインＤ１（図示せず）側から第２配線層５２等を経由して第２のスイッチング素子Ｑ２のソース電極Ｓｅ２側に流れる。   In FIG. 7, I1 indicates a switching current. In the first switching element Q1, the switching current I1 flows from the source electrode Se1 side to the source S1 (not shown) side of the semiconductor chip 34 via the wire bonding 35. Further, the switching current I1 flows from the drain D1 (not shown) side of the semiconductor chip 34 to the source electrode Se2 side of the second switching element Q2 via the second wiring layer 52 and the like.

前述のように、ワイヤボンディング３５は、第２配線層５２と平面視において重複する部分を有するか又は所定の距離以内（例えば５ｍｍ以内）に形成されている。第１のスイッチング素子Ｑ１内のスイッチング電流Ｉ１と、配線基板５０内の第２配線層５２のスイッチング電流Ｉ１とは、互いに逆向きに流れる（図７の矢印参照）ので、第１のスイッチング素子Ｑ１の相互インダクタンスを大幅に低減することができる。   As described above, the wire bonding 35 has a portion overlapping the second wiring layer 52 in plan view, or is formed within a predetermined distance (for example, within 5 mm). Since the switching current I1 in the first switching element Q1 and the switching current I1 in the second wiring layer 52 in the wiring substrate 50 flow in opposite directions (see the arrows in FIG. 7), the first switching element Q1 Mutual inductance can be greatly reduced.

図８において、Ｉ２はスイッチング電流を示している。第２のスイッチング素子Ｑ２において、スイッチング電流Ｉ２は、ソース電極Ｓｅ２側からワイヤボンディング４５を経由して半導体チップ４４のソースＳ２（図示せず）側に流れる。更に、スイッチング電流Ｉ２は半導体チップ４４のドレインＤ２（図示せず）側から第３配線層５３等を経由して出力部Ｖｏｕｔ側に流れる。   In FIG. 8, I2 indicates a switching current. In the second switching element Q2, the switching current I2 flows from the source electrode Se2 side to the source S2 (not shown) side of the semiconductor chip 44 via the wire bonding 45. Further, the switching current I2 flows from the drain D2 (not shown) side of the semiconductor chip 44 to the output unit Vout side via the third wiring layer 53 and the like.

前述のように、ワイヤボンディング４５は、第３配線層５３と平面視において重複する部分を有するか又は所定の距離以内（例えば５ｍｍ以内）に形成されている。第２のスイッチング素子Ｑ２内のスイッチング電流Ｉ２と、配線基板５０内の第３配線層５３のスイッチング電流Ｉ２とは、互いに逆向きに流れる（図８の矢印参照）ので、第２のスイッチング素子Ｑ２の相互インダクタンスを大幅に低減することができる。   As described above, the wire bonding 45 has a portion overlapping the third wiring layer 53 in plan view, or is formed within a predetermined distance (for example, within 5 mm). Since the switching current I2 in the second switching element Q2 and the switching current I2 in the third wiring layer 53 in the wiring substrate 50 flow in opposite directions (see the arrow in FIG. 8), the second switching element Q2 Mutual inductance can be greatly reduced.

本発明の第１の実施の形態に係る半導体装置１０の効果を確認するために電磁界シミュレーションを行った。電磁界シミュレーションの結果の一例を示すと、９４ｍｍ（Ｘ方向）×１１４ｍｍ（Ｙ方向）×１ｍｍ（Ｚ方向）の配線基板の同一面に、第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２を隣接して実装した場合の寄生インダクタンス（自己インダクタンス及び相互インダクタンス）は、約２０ｎＨであった。一方、８３ｍｍ（Ｘ方向）×１００ｍｍ（Ｙ方向）×１ｍｍ（Ｚ方向）の配線基板５０を介して第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２を対向するように実装した場合の寄生インダクタンス（自己インダクタンス及び相互インダクタンス）は、約２ｎＨであった。このように、本発明の第１の実施の形態に係る半導体装置１０では、寄生インダクタンス（自己インダクタンス及び相互インダクタンス）を大幅に低減できることが確認された。以上が、本発明の第１の実施の形態に係る半導体装置１０の動作である。   An electromagnetic field simulation was performed in order to confirm the effect of the semiconductor device 10 according to the first embodiment of the present invention. An example of the result of the electromagnetic field simulation is that the first switching element Q1 and the second switching element Q2 are provided on the same surface of the wiring board of 94 mm (X direction) × 114 mm (Y direction) × 1 mm (Z direction). The parasitic inductance (self-inductance and mutual inductance) when mounted adjacent to each other was about 20 nH. On the other hand, the parasitic inductance when the first switching element Q1 and the second switching element Q2 are mounted so as to face each other through the wiring board 50 of 83 mm (X direction) × 100 mm (Y direction) × 1 mm (Z direction). (Self inductance and mutual inductance) was about 2 nH. Thus, it was confirmed that the parasitic inductance (self-inductance and mutual inductance) can be greatly reduced in the semiconductor device 10 according to the first embodiment of the present invention. The above is the operation of the semiconductor device 10 according to the first exemplary embodiment of the present invention.

本発明の第１の実施の形態に係る半導体装置１０によれば、第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２とを配線基板５０を介して対向するように配置することにより、配線長を短くすることが可能となる。その結果、半導体装置１０の自己インダクタンスを大幅に低減することができる。   According to the semiconductor device 10 according to the first embodiment of the present invention, by arranging the first switching element Q1 and the second switching element Q2 so as to face each other with the wiring board 50 therebetween, the wiring length Can be shortened. As a result, the self-inductance of the semiconductor device 10 can be greatly reduced.

又、第１のスイッチング素子Ｑ１及び第２のスイッチング素子Ｑ２と、配線基板５０内の所定の配線層とがスイッチング電流が流れる経路をなすように形成し、かつ、第１のスイッチング素子Ｑ１及び第２のスイッチング素子Ｑ２と、配線基板５０内の所定の配線層とを平面視において重複する部分を有するか又は所定の距離以内（例えば５ｍｍ以内）に形成することにより、第１のスイッチング素子Ｑ１内及び第２のスイッチング素子Ｑ２内に流れる電流の方向と、配線基板５０の所定の配線層に流れる電流の方向を逆にすることが可能となる。その結果、半導体装置１０の相互インダクタンスを大幅に低減することができる。   In addition, the first switching element Q1 and the second switching element Q2 and a predetermined wiring layer in the wiring board 50 are formed to form a path through which a switching current flows, and the first switching element Q1 and the second switching element Q1 In the first switching element Q1, the two switching elements Q2 and the predetermined wiring layer in the wiring board 50 have overlapping portions in plan view or are formed within a predetermined distance (for example, within 5 mm). In addition, the direction of the current flowing in the second switching element Q2 and the direction of the current flowing in the predetermined wiring layer of the wiring board 50 can be reversed. As a result, the mutual inductance of the semiconductor device 10 can be greatly reduced.

又、半導体装置１０の自己インダクタンス及び相互インダクタンスを大幅に低減することにより、図６に示すような大きなスイッチングサージの発生を防止することが可能となる。その結果、第１のスイッチング素子Ｑ１及び第２のスイッチング素子Ｑ２の素子破壊を回避することができる。   In addition, by greatly reducing the self-inductance and the mutual inductance of the semiconductor device 10, it is possible to prevent the occurrence of a large switching surge as shown in FIG. As a result, element destruction of the first switching element Q1 and the second switching element Q2 can be avoided.

〈第２の実施の形態〉
［本発明の第２の実施の形態に係る半導体装置に含まれる回路］
始めに、本発明の第２の実施の形態に係る半導体装置に含まれる回路について説明する。図９は、本発明の第２の実施の形態に係る半導体装置に含まれる回路を例示する回路図である。図９において、図１に示す半導体装置１０と同一構成部分には同一符号を付し、その説明を省略する場合がある。 <Second Embodiment>
[Circuit Included in Semiconductor Device According to Second Embodiment of the Present Invention]
First, a circuit included in the semiconductor device according to the second embodiment of the present invention will be described. FIG. 9 is a circuit diagram illustrating a circuit included in the semiconductor device according to the second embodiment of the invention. 9, the same components as those of the semiconductor device 10 shown in FIG. 1 are denoted by the same reference numerals, and the description thereof may be omitted.

図９を参照するに、半導体装置２０は、半導体素子である第１のスイッチング素子Ｑ１と、第２のスイッチング素子Ｑ２と、第３のスイッチング素子Ｑ３と、第４のスイッチング素子Ｑ４と、Ｑ１内の寄生ダイオードＤｉ１と、Ｑ２内の寄生ダイオードＤｉ２と、Ｑ３内の寄生ダイオードＤｉ３と、Ｑ４内の寄生ダイオードＤｉ４とを有する。半導体装置２０は、第１のスイッチング素子Ｑ１、第２のスイッチング素子Ｑ２、第３のスイッチング素子Ｑ３及び第４のスイッチング素子Ｑ４をスイッチング制御可能な制御手段（図示せず）や、モータＭ等と接続されることにより、モータＭを所定の方向に回転させるモータ駆動装置として機能する。   Referring to FIG. 9, the semiconductor device 20 includes a first switching element Q1, a second switching element Q2, a third switching element Q3, a fourth switching element Q4, and a Q1 which are semiconductor elements. A parasitic diode Di1, a parasitic diode Di2 in Q2, a parasitic diode Di3 in Q3, and a parasitic diode Di4 in Q4. The semiconductor device 20 includes a control means (not shown) capable of switching control of the first switching element Q1, the second switching element Q2, the third switching element Q3, and the fourth switching element Q4, a motor M, etc. By being connected, it functions as a motor drive device that rotates the motor M in a predetermined direction.

なお、第１のスイッチング素子Ｑ１及び第３のスイッチング素子Ｑ３をローサイド側スイッチング素子と、第２のスイッチング素子Ｑ２及び第４のスイッチング素子Ｑ４をハイサイド側スイッチング素子と称する場合がある。   The first switching element Q1 and the third switching element Q3 may be referred to as a low-side switching element, and the second switching element Q2 and the fourth switching element Q4 may be referred to as a high-side switching element.

第１のスイッチング素子Ｑ１、第２のスイッチング素子Ｑ２、第３のスイッチング素子Ｑ３及び第４のスイッチング素子Ｑ４は、例えば電界効果トランジスタ（ＦＥＴ）や絶縁ゲート型バイポーラ・トランジスタ（ＩＧＢＴ）である。以下、第１のスイッチング素子Ｑ１、第２のスイッチング素子Ｑ２、第３のスイッチング素子Ｑ３及び第４のスイッチング素子Ｑ４が電界効果トランジスタ（ＦＥＴ）である場合を例にとり説明をする。   The first switching element Q1, the second switching element Q2, the third switching element Q3, and the fourth switching element Q4 are, for example, a field effect transistor (FET) or an insulated gate bipolar transistor (IGBT). Hereinafter, the case where the first switching element Q1, the second switching element Q2, the third switching element Q3, and the fourth switching element Q4 are field effect transistors (FETs) will be described as an example.

半導体装置２０において、第１のスイッチング素子Ｑ１は、ドレインＤ１と、ソースＳ１と、ゲートＧ１とを有する。Ｑ１内の寄生ダイオードＤｉ１は、フライホイールダイオードである。フライホイールダイオードは、電流を還流させるためのダイオードである。第２のスイッチング素子Ｑ２は、ドレインＤ２と、ソースＳ２と、ゲートＧ２とを有する。Ｑ２内の寄生ダイオードＤｉ２は、フライホイールダイオードである。フライホイールダイオードは、電流を還流させるためのダイオードである。   In the semiconductor device 20, the first switching element Q1 has a drain D1, a source S1, and a gate G1. The parasitic diode Di1 in Q1 is a flywheel diode. The flywheel diode is a diode for circulating current. The second switching element Q2 has a drain D2, a source S2, and a gate G2. The parasitic diode Di2 in Q2 is a flywheel diode. The flywheel diode is a diode for circulating current.

第３のスイッチング素子Ｑ３は、ドレインＤ３と、ソースＳ３と、ゲートＧ３とを有する。Ｑ３内の寄生ダイオードＤｉ３は、フライホイールダイオードである。フライホイールダイオードは、電流を還流させるためのダイオードである。第４のスイッチング素子Ｑ４は、ドレインＤ４と、ソースＳ４と、ゲートＧ４とを有する。Ｑ４内の寄生ダイオードＤｉ４は、フライホイールダイオードである。フライホイールダイオードは、電流を還流させるためのダイオードである。   The third switching element Q3 has a drain D3, a source S3, and a gate G3. The parasitic diode Di3 in Q3 is a flywheel diode. The flywheel diode is a diode for circulating current. The fourth switching element Q4 has a drain D4, a source S4, and a gate G4. The parasitic diode Di4 in Q4 is a flywheel diode. The flywheel diode is a diode for circulating current.

第１のスイッチング素子Ｑ１のドレインＤ１は、第２のスイッチング素子Ｑ２のソースＳ２と接続されている。第１のスイッチング素子Ｑ１のドレインＤ１と、第２のスイッチング素子Ｑ２のソースＳ２との接続部を第１の出力部Ｖｏ１とする。第１のスイッチング素子Ｑ１のソースＳ１は、基準電位ＧＮＤに接続されている。第２のスイッチング素子Ｑ２のドレインＤ２は、第４のスイッチング素子Ｑ４のドレインＤ４及び電源Ｖｄに接続されている。   The drain D1 of the first switching element Q1 is connected to the source S2 of the second switching element Q2. A connection part between the drain D1 of the first switching element Q1 and the source S2 of the second switching element Q2 is defined as a first output part Vo1. The source S1 of the first switching element Q1 is connected to the reference potential GND. The drain D2 of the second switching element Q2 is connected to the drain D4 of the fourth switching element Q4 and the power supply Vd.

第３のスイッチング素子Ｑ３のドレインＤ３は、第４のスイッチング素子Ｑ４のソースＳ４と接続されている。第３のスイッチング素子Ｑ３のドレインＤ３と、第４のスイッチング素子Ｑ４のソースＳ４との接続部を第２の出力部Ｖｏ２とする。第３のスイッチング素子Ｑ３のソースＳ３は、基準電位ＧＮＤに接続されている。第４のスイッチング素子Ｑ４のドレインＤ４は、第２のスイッチング素子Ｑ２のドレインＤ２及び電源Ｖｄに接続されている。   The drain D3 of the third switching element Q3 is connected to the source S4 of the fourth switching element Q4. A connection part between the drain D3 of the third switching element Q3 and the source S4 of the fourth switching element Q4 is defined as a second output part Vo2. The source S3 of the third switching element Q3 is connected to the reference potential GND. The drain D4 of the fourth switching element Q4 is connected to the drain D2 of the second switching element Q2 and the power supply Vd.

半導体装置２０の外部には、モータＭが設けられている。モータＭの一端は半導体装置２０の第１の出力部Ｖｏ１に接続されており、モータＭの他端は、第２の出力部Ｖｏ２と接続されている。電源Ｖｄには、所定の電圧が印加される。   A motor M is provided outside the semiconductor device 20. One end of the motor M is connected to the first output unit Vo1 of the semiconductor device 20, and the other end of the motor M is connected to the second output unit Vo2. A predetermined voltage is applied to the power supply Vd.

第１のスイッチング素子Ｑ１のゲートＧ１、第２のスイッチング素子Ｑ２のゲートＧ２、第３のスイッチング素子Ｑ３のゲートＧ３及び第４のスイッチング素子Ｑ４のゲートＧ４は、半導体装置２０の外部に設けられたスイッチング制御可能な制御手段（図示せず）に接続されている。制御手段（図示せず）は、例えばＣＰＵ、ＲＯＭ、メインメモリなどを含み、制御手段（図示せず）の各種機能は、ＲＯＭ等に記録された制御プログラムがメインメモリに読み出されてＣＰＵにより実行されることによって実現される。ただし、制御手段（図示せず）の一部又は全部は、ハードウェアのみにより実現されてもよい。又、制御手段（図示せず）は、物理的に複数の装置により構成されてもよい。以上が、本発明の第２の実施の形態に係る半導体装置２０に含まれる回路である。   The gate G1 of the first switching element Q1, the gate G2 of the second switching element Q2, the gate G3 of the third switching element Q3, and the gate G4 of the fourth switching element Q4 are provided outside the semiconductor device 20. It is connected to control means (not shown) capable of switching control. The control means (not shown) includes, for example, a CPU, a ROM, a main memory, and the like, and various functions of the control means (not shown) are performed by a control program recorded in the ROM or the like being read into the main memory by the CPU. It is realized by being executed. However, part or all of the control means (not shown) may be realized only by hardware. Further, the control means (not shown) may be physically constituted by a plurality of devices. The above is the circuit included in the semiconductor device 20 according to the second embodiment of the present invention.

［本発明の第２の実施の形態に係る半導体装置の構造］
本発明の第２の実施の形態に係る半導体装置２０の構造は、本発明の第１の実施の形態に係る半導体装置１０の構造と同様であるため、その説明は省略する。ただし、第１のスイッチング素子Ｑ１は、配線基板の一方の面に実装され、第２のスイッチング素子Ｑ２は、配線基板の他方の面に実装されており、第１のスイッチング素子Ｑ１のドレイン電極Ｄｅ１と、第２のスイッチング素子Ｑ２のドレイン電極Ｄｅ２が配線基板を介して対向するように配置されている。又、第３のスイッチング素子Ｑ３は、配線基板の一方の面に実装され、第４のスイッチング素子Ｑ４は、配線基板の他方の面に実装されており、第３のスイッチング素子Ｑ３のドレイン電極Ｄｅ３と、第４のスイッチング素子Ｑ４のドレイン電極Ｄｅ４が配線基板を介して対向するように配置されている。第１のスイッチング素子Ｑ１と第３のスイッチング素子Ｑ３、及び第２のスイッチング素子Ｑ２と第４のスイッチング素子Ｑ４とは配線基板の何れかの面に隣接するように配置すればよい。以上が、本発明の第２の実施の形態に係る半導体装置２０の構造である。 [Structure of Semiconductor Device According to Second Embodiment of the Present Invention]
Since the structure of the semiconductor device 20 according to the second embodiment of the present invention is the same as the structure of the semiconductor device 10 according to the first embodiment of the present invention, description thereof is omitted. However, the first switching element Q1 is mounted on one surface of the wiring board, and the second switching element Q2 is mounted on the other surface of the wiring board, and the drain electrode De1 of the first switching element Q1. The drain electrode De2 of the second switching element Q2 is disposed so as to face each other with the wiring board interposed therebetween. The third switching element Q3 is mounted on one surface of the wiring board, and the fourth switching element Q4 is mounted on the other surface of the wiring board, and the drain electrode De3 of the third switching element Q3. The drain electrode De4 of the fourth switching element Q4 is disposed so as to face each other with the wiring board interposed therebetween. The first switching element Q1 and the third switching element Q3, and the second switching element Q2 and the fourth switching element Q4 may be disposed adjacent to any surface of the wiring board. The above is the structure of the semiconductor device 20 according to the second embodiment of the present invention.

［本発明の第２の実施の形態に係る半導体装置の動作］
続いて、本発明の第２の実施の形態に係る半導体装置２０の動作について説明する。図９に例示する半導体装置２０を含んで構成されるモータ駆動装置において、第１のスイッチング素子Ｑ１のゲートＧ１、第２のスイッチング素子Ｑ２のゲートＧ２、第３のスイッチング素子Ｑ３のゲートＧ３及び第４のスイッチング素子Ｑ４のゲートＧ４には、制御手段（図示せず）から所定のタイミングのスイッチング信号が供給される。その結果、第１のスイッチング素子Ｑ１及び第４のスイッチング素子Ｑ４をオン、第２のスイッチング素子Ｑ２及び第３のスイッチング素子Ｑ３をオフにすることによりモータＭは一方の方向に回転する。又、第１のスイッチング素子Ｑ１及び第４のスイッチング素子Ｑ４をオフ、第２のスイッチング素子Ｑ２及び第３のスイッチング素子Ｑ３をオンにすることによりモータＭは他方の方向に回転する。 [Operation of Semiconductor Device According to Second Embodiment of the Present Invention]
Next, the operation of the semiconductor device 20 according to the second embodiment of the present invention will be described. In the motor drive device configured to include the semiconductor device 20 illustrated in FIG. 9, the gate G1 of the first switching element Q1, the gate G2 of the second switching element Q2, the gate G3 of the third switching element Q3, and the first A switching signal at a predetermined timing is supplied from a control means (not shown) to the gate G4 of the fourth switching element Q4. As a result, the motor M rotates in one direction by turning on the first switching element Q1 and the fourth switching element Q4 and turning off the second switching element Q2 and the third switching element Q3. Further, the motor M rotates in the other direction by turning off the first switching element Q1 and the fourth switching element Q4 and turning on the second switching element Q2 and the third switching element Q3.

本発明の第２の実施の形態に係る半導体装置２０によれば、第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２が配線基板を介して対向するように配置され、更に第３のスイッチング素子Ｑ３と第４のスイッチング素子Ｑ４が配線基板を介して対向するように配置される構造を有することにより、第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２とを接続する配線長及び第３のスイッチング素子Ｑ３と第４のスイッチング素子Ｑ４とを接続する配線長を短くすることが可能となる。その結果、半導体装置２０の自己インダクタンスを大幅に低減することができる。   According to the semiconductor device 20 according to the second embodiment of the present invention, the first switching element Q1 and the second switching element Q2 are arranged so as to face each other via the wiring board, and further the third switching element. By having a structure in which Q3 and the fourth switching element Q4 are arranged so as to face each other with the wiring board interposed therebetween, the wiring length connecting the first switching element Q1 and the second switching element Q2 and the third switching element It is possible to shorten the length of the wiring connecting the switching element Q3 and the fourth switching element Q4. As a result, the self-inductance of the semiconductor device 20 can be greatly reduced.

又、第１のスイッチング素子Ｑ１及び第２のスイッチング素子Ｑ２と、配線基板内の所定の配線層とがスイッチング電流が流れる経路をなすように形成し、かつ、第１のスイッチング素子Ｑ１及び第２のスイッチング素子Ｑ２と、配線基板内の所定の配線層とを平面視において重複する部分を有するか又は所定の距離以内（例えば５ｍｍ以内）に形成することにより、第１のスイッチング素子Ｑ１内及び第２のスイッチング素子Ｑ２内に流れる電流の方向と、配線基板の所定の配線層に流れる電流の方向を逆にすることが可能となる。更に、第３のスイッチング素子Ｑ３及び第４のスイッチング素子Ｑ４と、配線基板内の所定の配線層とがスイッチング電流が流れる経路をなすように形成し、かつ、第３のスイッチング素子Ｑ３及び第４のスイッチング素子Ｑ４と、配線基板内の所定の配線層とを平面視において重複する部分を有するか又は所定の距離以内（例えば５ｍｍ以内）に形成することにより、第３のスイッチング素子Ｑ３内及び第４のスイッチング素子Ｑ４内に流れる電流の方向と、配線基板の所定の配線層に流れる電流の方向を逆にすることが可能となる。その結果、半導体装置２０の相互インダクタンスを大幅に低減することができる。   Further, the first switching element Q1 and the second switching element Q2 and a predetermined wiring layer in the wiring board are formed so as to form a path through which a switching current flows, and the first switching element Q1 and the second switching element Q2 The switching element Q2 and the predetermined wiring layer in the wiring board have overlapping portions in a plan view or are formed within a predetermined distance (for example, within 5 mm), so that the first switching element Q1 and the first switching element Q2 The direction of the current flowing in the second switching element Q2 and the direction of the current flowing in the predetermined wiring layer of the wiring board can be reversed. Further, the third switching element Q3 and the fourth switching element Q4 and a predetermined wiring layer in the wiring board are formed so as to form a path through which the switching current flows, and the third switching element Q3 and the fourth switching element Q4 The switching element Q4 and the predetermined wiring layer in the wiring board have overlapping portions in plan view or are formed within a predetermined distance (for example, within 5 mm), so that the third switching element Q3 and the It is possible to reverse the direction of the current flowing in the four switching elements Q4 and the direction of the current flowing in the predetermined wiring layer of the wiring board. As a result, the mutual inductance of the semiconductor device 20 can be greatly reduced.

又、半導体装置２０の自己インダクタンス及び相互インダクタンスを大幅に低減することにより、図６に示すような大きなスイッチングサージの発生を防止することが可能となる。その結果、第１のスイッチング素子Ｑ１、第２のスイッチング素子Ｑ２、第３のスイッチング素子Ｑ３及び第４のスイッチング素子Ｑ４の素子破壊を回避することができる。   Further, by greatly reducing the self-inductance and the mutual inductance of the semiconductor device 20, it is possible to prevent the occurrence of a large switching surge as shown in FIG. As a result, it is possible to avoid element destruction of the first switching element Q1, the second switching element Q2, the third switching element Q3, and the fourth switching element Q4.

以上、本発明の好ましい実施の形態について詳説したが、本発明は、上述した実施の形態に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。   The preferred embodiment of the present invention has been described in detail above. However, the present invention is not limited to the above-described embodiment, and various modifications can be made to the above-described embodiment without departing from the scope of the present invention. And substitutions can be added.

例えば、本発明の第１の実施の形態及び第２の実施の形態では、第１のスイッチング素子Ｑ１、第２のスイッチング素子Ｑ２、第３のスイッチング素子Ｑ３及び第４のスイッチング素子Ｑ４に電解効果トランジスタ（ＦＥＴ）を用いる例を示したが、第１のスイッチング素子Ｑ１、第２のスイッチング素子Ｑ２、第３のスイッチング素子Ｑ３及び第４のスイッチング素子Ｑ４には、電解効果トランジスタ（ＦＥＴ）以外のスイッチング素子を用いても構わない。例えば、第１のスイッチング素子Ｑ１、第２のスイッチング素子Ｑ２、第３のスイッチング素子Ｑ３及び第４のスイッチング素子Ｑ４として、絶縁ゲート型バイポーラ・トランジスタ（ＩＧＢＴ）等を用いることができる。   For example, in the first embodiment and the second embodiment of the present invention, an electrolytic effect is applied to the first switching element Q1, the second switching element Q2, the third switching element Q3, and the fourth switching element Q4. Although an example using a transistor (FET) has been shown, the first switching element Q1, the second switching element Q2, the third switching element Q3, and the fourth switching element Q4 are other than the field effect transistor (FET). A switching element may be used. For example, an insulated gate bipolar transistor (IGBT) or the like can be used as the first switching element Q1, the second switching element Q2, the third switching element Q3, and the fourth switching element Q4.

又、本発明の第１の実施の形態及び第２の実施の形態では、４つの配線層を有する４層の配線基板５０を用いる例を示したが、配線基板の配線層の数は４つには限定されない。例えば、配線基板５０の第２配線層５２と第３配線層５３との間にＧＮＤに接続される配線層を挿入し、５つの配線層を有する５層の配線基板としても構わない。   In the first embodiment and the second embodiment of the present invention, the example in which the four-layer wiring board 50 having four wiring layers is used is shown. However, the number of wiring layers in the wiring board is four. It is not limited to. For example, a wiring layer connected to GND may be inserted between the second wiring layer 52 and the third wiring layer 53 of the wiring substrate 50 to form a five-layer wiring substrate having five wiring layers.

又、本発明の第１の実施の形態及び第２の実施の形態では、各スイッチング素子において、半導体チップと電極とをワイヤボンディングにより接続する例を示したが、各スイッチング素子において、半導体チップと電極との接続はワイヤボンディングには限定されず、他の接続方法を用いても構わない。   In the first embodiment and the second embodiment of the present invention, the example in which the semiconductor chip and the electrode are connected by wire bonding in each switching element has been described. The connection with the electrode is not limited to wire bonding, and other connection methods may be used.

本発明の第１の実施の形態に係る半導体装置に含まれる回路を例示する回路図である。1 is a circuit diagram illustrating a circuit included in a semiconductor device according to a first embodiment of the invention. 本発明の第１の実施の形態に係る半導体装置を例示する平面図である。1 is a plan view illustrating a semiconductor device according to a first embodiment of the invention; 本発明の第１の実施の形態に係る半導体装置を例示する底面図である。1 is a bottom view illustrating a semiconductor device according to a first embodiment of the invention; 本発明の第１の実施の形態に係る半導体装置を例示する図２のＥ−Ｅ線に沿う断面図である。FIG. 3 is a cross-sectional view taken along line EE of FIG. 2 illustrating the semiconductor device according to the first embodiment of the invention. 配線層のレイアウトについて例示する平面図（その１）である。FIG. 3 is a plan view (part 1) illustrating the layout of a wiring layer; 配線層のレイアウトについて例示する平面図（その２）である。FIG. 10 is a plan view (part 2) illustrating the layout of a wiring layer; 配線層のレイアウトについて例示する平面図（その３）である。FIG. 10 is a plan view (part 3) illustrating the layout of a wiring layer; 配線層のレイアウトについて例示する平面図（その４）である。FIG. 14 is a plan view (part 4) illustrating the layout of a wiring layer; スイッチングサージ波形を例示する図である。It is a figure which illustrates a switching surge waveform. 相互インダクタンスについて説明するための図（その１）である。It is FIG. (1) for demonstrating a mutual inductance. 相互インダクタンスについて説明するための図（その２）である。It is FIG. (2) for demonstrating a mutual inductance. 本発明の第２の実施の形態に係る半導体装置に含まれる回路を例示する回路図である。FIG. 5 is a circuit diagram illustrating a circuit included in a semiconductor device according to a second embodiment of the invention.

符号の説明Explanation of symbols

１０，２０ 半導体装置
３４，４４ 半導体チップ
３５，４５ ワイヤボンディング
３６，４６ 封止部
５０ 配線基板
５０ａ，５０ｂ 面
５１ 第１配線層
５２ 第２配線層
５３ 第３配線層
５４ 第４配線層
５５ 第１絶縁層
５６ 第２絶縁層
５６Ｘ，５６Ｙ，５７Ｘ，５８Ｘ ビアホール
５７ 第３絶縁層
５８ 第４絶縁層
５９ 第５絶縁層
Ａ１，Ａ２，Ａ３，Ａ４ アノード
Ｃ１，Ｃ２，Ｃ３，Ｃ４ カソード
Ｃｒ１，Ｃｒ２，Ｃｏ１，Ｃｏ２ コンデンサ
Ｄ１，Ｄ２，Ｄ３，Ｄ４ ドレイン
Ｄｅ１，Ｄｅ２ ドレイン電極
Ｄｉ１ Ｑ１内の寄生ダイオード
Ｄｉ２ Ｑ２内の寄生ダイオード
Ｄｉ３ Ｑ３内の寄生ダイオード
Ｄｉ４ Ｑ４内の寄生ダイオード
Ｇ１，Ｇ２，Ｇ３，Ｇ４ ゲート
Ｇｅ１，Ｇｅ２ゲート電極
ＧＮＤ 基準電位
Ｉ１，Ｉ２ スイッチング電流
Ｌ１ リアクトル
Ｍ モータ
Ｑ１ 第１のスイッチング素子
Ｑ２ 第２のスイッチング素子
Ｑ３ 第３のスイッチング素子
Ｑ４ 第４のスイッチング素子
Ｓ１，Ｓ２，Ｓ３，Ｓ４ ソース
Ｓｅ１，Ｓｅ２ ソース電極
Ｖｄ 電源
Ｖｉｎ 入力部
Ｖｏｕｔ 出力部
Ｖｏ１ 第１の出力部
Ｖｏ２ 第２の出力部
Ｖｘ 接続部 10, 20 Semiconductor device 34, 44 Semiconductor chip 35, 45 Wire bonding 36, 46 Sealing portion 50 Wiring substrate 50a, 50b Surface 51 First wiring layer 52 Second wiring layer 53 Third wiring layer 54 Fourth wiring layer 55 First 1 insulating layer 56 2nd insulating layer 56X, 56Y, 57X, 58X via hole 57 3rd insulating layer 58 4th insulating layer 59 5th insulating layer A1, A2, A3, A4 anode C1, C2, C3, C4 cathode Cr1, Cr2 , Co1, Co2 Capacitor D1, D2, D3, D4 Drain De1, De2 Drain electrode Di1 Parasitic diode in Q1 Di2 Parasitic diode in Q2 Di3 Parasitic diode in Q3 Di4 Parasitic diode in Q4 G1, G2, G3, G4 Gate Ge1, Ge2 gate electrode GND Reference potential I1, I2 Ching current L1 reactor M motor Q1 first switching element Q2 second switching element Q3 third switching element Q4 fourth switching element S1, S2, S3, S4 source Se1, Se2 source electrode Vd power source Vin input section Vout output Unit Vo1 first output unit Vo2 second output unit Vx connection unit

Claims (6)

低電位側に接続される第１のスイッチング素子と、高電位側に接続される第２のスイッチング素子と、前記第１のスイッチング素子及び前記第２のスイッチング素子が実装される配線基板と、を有し、
前記第１のスイッチング素子は前記配線基板の一方の面に、前記第２のスイッチング素子は前記配線基板の他方の面に実装され、
前記第１のスイッチング素子内の第１の配線と、前記配線基板内の第２の配線とは第１のスイッチング電流が流れる経路をなし、
前記第１の配線と前記第２の配線とは、平面視において重複する部分を有し、
前記第２のスイッチング素子内の第３の配線と、前記配線基板内の第４の配線とは第２のスイッチング電流が流れる経路をなし、
前記第３の配線と前記第４の配線とは、平面視において重複する部分を有する半導体装置。 A first switching element connected to the low potential side; a second switching element connected to the high potential side; and a wiring board on which the first switching element and the second switching element are mounted. Have
The first switching element is mounted on one surface of the wiring board, and the second switching element is mounted on the other surface of the wiring board,
The first wiring in the first switching element and the second wiring in the wiring substrate form a path through which the first switching current flows,
The first wiring and the second wiring have overlapping portions in plan view,
The third wiring in the second switching element and the fourth wiring in the wiring board form a path through which the second switching current flows,
The third wiring device and the fourth wiring device are semiconductor devices having overlapping portions in plan view. 前記第１の配線に流れる前記第１のスイッチング電流の方向と、前記第２の配線に流れる前記第１のスイッチング電流の方向とは反対であり、
前記第３の配線に流れる前記第２のスイッチング電流の方向と、前記第４の配線に流れる前記第２のスイッチング電流の方向とは反対である請求項１記載の半導体装置。 The direction of the first switching current flowing through the first wiring is opposite to the direction of the first switching current flowing through the second wiring;
2. The semiconductor device according to claim 1, wherein a direction of the second switching current flowing through the third wiring is opposite to a direction of the second switching current flowing through the fourth wiring. 前記第１の配線及び第３の配線は、ボンディングワイヤを含む請求項１又は２記載の半導体装置。   The semiconductor device according to claim 1, wherein the first wiring and the third wiring include a bonding wire. 前記第２の配線はビアホールを介して前記第１のスイッチング素子と電気的に接続され、前記第４の配線はビアホールを介して前記第２のスイッチング素子と電気的に接続されている請求項１乃至３の何れか一項記載の半導体装置。   The second wiring is electrically connected to the first switching element via a via hole, and the fourth wiring is electrically connected to the second switching element via a via hole. 4. The semiconductor device according to any one of claims 1 to 3. 一組の低電位側に接続されるスイッチング素子及び高電位側に接続されるスイッチング素子を、複数組有する請求項１乃至４の何れか一項記載の半導体装置。   5. The semiconductor device according to claim 1, comprising a plurality of sets of switching elements connected to one set of low potential sides and switching elements connected to high potential sides. 請求項１乃至５の何れか一項記載の半導体装置を有する直流電圧変換装置。   A DC voltage converter comprising the semiconductor device according to claim 1.
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WO2023175675A1 (en) * 2022-03-14 2023-09-21 三菱電機株式会社 Power module semiconductor package and semiconductor device

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