JP2008270844A - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
JP2008270844A
JP2008270844A JP2008206509A JP2008206509A JP2008270844A JP 2008270844 A JP2008270844 A JP 2008270844A JP 2008206509 A JP2008206509 A JP 2008206509A JP 2008206509 A JP2008206509 A JP 2008206509A JP 2008270844 A JP2008270844 A JP 2008270844A
Authority
JP
Japan
Prior art keywords
pattern
semiconductor chip
source
lead
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008206509A
Other languages
Japanese (ja)
Other versions
JP4344776B2 (en
Inventor
Toshiyuki Namita
俊幸 波多
Kazuo Shimizu
一男 清水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2008206509A priority Critical patent/JP4344776B2/en
Publication of JP2008270844A publication Critical patent/JP2008270844A/en
Application granted granted Critical
Publication of JP4344776B2 publication Critical patent/JP4344776B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To facilitate a mounting process of a semiconductor device having a composite power MOSFET. <P>SOLUTION: In a structure wherein a chip 4C1 having a power MOS circuit section on the high side and a chip 4C2 having a power MOS circuit section on the low side are stored in one sealing body 1, leads 2 to which drain electrodes of the power MOS circuit sections on the high and low sides are connected and made wide, and each of which protrudes asymmetrically from both longer side faces of the sealing body 1. A lead bar section 8c and a chip mounting section 6b are separated from each other, and this can enhance flatness accuracy of a portion of a straight line pattern including the lead bar section 8c and the chip mounting section 6b. Moreover, this can reduce bending of the portion of the straight line pattern due to stress during sealing the chips 4C1 and 4C2, thereby, enabling to prevent the sealing body 1 from being released. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体装置技術に関し、特に、電源回路技術に適用して有効な技術に関するものである。   The present invention relates to semiconductor device technology, and more particularly to technology effective when applied to power supply circuit technology.

例えばＤＣ−ＤＣコンバータ（DC to DC converter）回路は、パーソナルコンピュータ、サーバーあるいはゲーム機器等のような電子機器のＣＰＵ（Central Processing Unit）を駆動する電源回路として用いられている。本発明者らが検討したＤＣ−ＤＣコンバータ回路の複合パワーＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）は、スイッチング用のパワーＭＯＳ・ＦＥＴ回路部と、整流用のパワーＭＯＳ・ＦＥＴ回路部とを有しており、その各々の回路部は、別々にパッケージングされ、配線基板上に別々に実装されるものである。   For example, a DC-DC converter (DC to DC converter) circuit is used as a power supply circuit that drives a CPU (Central Processing Unit) of an electronic device such as a personal computer, a server, or a game device. The composite power MOS FET (Metal Oxide Semiconductor Field Effect Transistor) of the DC-DC converter circuit investigated by the present inventors includes a switching power MOS FET circuit section and a rectifying power MOS FET circuit section. Each circuit part is packaged separately and mounted separately on the wiring board.

このスイッチング用のパワーＭＯＳ・ＦＥＴ回路部と、整流用のパワーＭＯＳ・ＦＥＴ回路部とを別々にパッケージングする構成については、例えば特開平５−６４４４１号公報（特許文献１参照）に記載がある。この特許文献１には、電圧源と並列にコンデンサの直列体と主スイッチの直列体を有し、かつ、各々の中点をトランスを介して接続するハーフブリッジコンバータを２組設け、この２組のハーフブリッジコンバータにおけるコンデンサの直列体の中点を互いに接続する構成が開示されている。
特開平５−６４４４１号公報 A configuration in which the switching power MOS • FET circuit section and the rectifying power MOS • FET circuit section are separately packaged is described in, for example, Japanese Patent Laid-Open No. 5-64441 (see Patent Document 1). . In this Patent Document 1, two sets of half-bridge converters having a series body of capacitors and a series body of main switches in parallel with a voltage source and connecting the midpoints of each through a transformer are provided. In this half bridge converter, a configuration is disclosed in which the midpoints of series capacitors are connected to each other.
JP-A-5-64441

ところが、上記複合パワーＭＯＳ・ＦＥＴ構造においては、以下の課題があることを本発明者は見出した。   However, the present inventors have found that the above-described composite power MOS • FET structure has the following problems.

すなわち、スイッチング用のパワーＭＯＳ・ＦＥＴ回路部と、整流用のパワーＭＯＳ・ＦＥＴ回路部とが別々にパッケージングされ、それぞれ別々に配線基板に搭載しなければならないので、実装工程の簡略化を阻害する問題がある。   That is, the switching power MOS / FET circuit section and the rectifying power MOS / FET circuit section must be packaged separately and mounted separately on the wiring board, hindering simplification of the mounting process. There is a problem to do.

本発明の目的は、複合パワーＭＯＳ・ＦＥＴを有する半導体装置の実装工程を容易にすることのできる技術を提供することにある。   An object of the present invention is to provide a technique capable of facilitating the mounting process of a semiconductor device having a composite power MOS • FET.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

すなわち、本発明は、スイッチング用のパワー電界効果トランジスタ回路部と、整流用のパワー電界効果トランジスタ回路部とを一緒にパッケージングした構成を備え、前記スイッチング用のパワー電界効果トランジスタ回路部のソースが接続される第１ソース用パターンと、前記整流用のパワー電界効果トランジスタ回路部が搭載される第２パターンとは直線的に接続されないように電気的に分離されているものである。   That is, the present invention comprises a configuration in which a switching power field effect transistor circuit part and a rectifying power field effect transistor circuit part are packaged together, and the source of the switching power field effect transistor circuit part is The first source pattern to be connected and the second pattern on which the rectifying power field effect transistor circuit portion is mounted are electrically separated so as not to be connected linearly.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。   Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

すなわち、スイッチング用のパワー電界効果トランジスタ回路部と、整流用のパワー電界効果トランジスタ回路部とを一緒にパッケージングしたことにより、複合パワーＭＯＳ・ＦＥＴを有する半導体装置の実装工程を容易にすることが可能となる。   That is, by packaging together the power field effect transistor circuit section for switching and the power field effect transistor circuit section for rectification, the mounting process of the semiconductor device having the composite power MOS-FET can be facilitated. It becomes possible.

本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。   Before describing the present invention in detail, the meaning of terms in the present application will be described as follows.

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。   In the following embodiments, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. There are some or all of the modifications, details, supplementary explanations, and the like.

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。   Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number.

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。   Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say.

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。   Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.

また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。   Also, components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof is omitted.

また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。   In the drawings used in the present embodiment, hatching may be added even in a plan view for easy understanding of the drawings.

また、本実施の形態においては、電界効果トランジスタを代表するＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）をＭＯＳと略し、ｎチャネル型のＭＯＳをｎＭＯＳと略す。   In the present embodiment, a MOS OFET (Metal Oxide Semiconductor Field Effect Transistor) representing a field effect transistor is abbreviated as MOS, and an n-channel MOS is abbreviated as nMOS.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

（実施の形態１）
本実施の形態１においては、例えばパーソナルコンピュータ、サーバーまたはゲーム機器等のような電子機器のＣＰＵ（Central Processing Unit）を駆動するＤＣ−ＤＣコンバータ（DC to DC converter）回路の複合パワーＭＯＳ（半導体装置）に本発明の技術思想を適用した場合について説明する。 (Embodiment 1)
In the first embodiment, for example, a composite power MOS (semiconductor device) of a DC-DC converter (DC to DC converter) circuit that drives a CPU (Central Processing Unit) of an electronic device such as a personal computer, a server, or a game device. ) Is applied to the technical idea of the present invention.

図１〜図４は、本実施の形態１の複合パワーＭＯＳＱの外観を示している。図１は複合パワーＭＯＳＱの平面図、図２は複合パワーＭＯＳＱの短辺側の側面図、図３および図４は複合パワーＭＯＳＱの長辺側の側面図を示している。   1 to 4 show the appearance of the composite power MOSQ of the first embodiment. 1 is a plan view of the composite power MOSQ, FIG. 2 is a side view of the short side of the composite power MOSQ, and FIGS. 3 and 4 are side views of the long side of the composite power MOSQ.

複合パワーＭＯＳＱは、例えばＳＯＰ（Small Outline Package）等のような表面実装型のパッケージ構造を有している。複合パワーＭＯＳＱのパッケージ構造を構成する封止体１は、例えばエポキシ系樹脂等のようなプラスチック材料からなり、６つの面を有している。すなわち、封止体１は、複合パワーＭＯＳＱが実装される配線基板に対向する実装面、その実装面とは反対（裏）側の上面、実装面および上面とは交差する面であって封止体１の長辺側の２つの長側面、さらに実装面、上面、２つの側面と交差する面であって封止体１の短辺側の２つの短側面を有している。この封止体１の内部には、後述する２種類のパワーＭＯＳ回路が封止されている。封止体１の長辺の長さＬ１は、例えば８．６５ｍｍ程度、短辺の長さＬ２は、例えば３．９５ｍｍ程度である。   The composite power MOSQ has a surface mount type package structure such as SOP (Small Outline Package). The sealing body 1 constituting the package structure of the composite power MOSQ is made of a plastic material such as an epoxy resin, and has six surfaces. That is, the sealing body 1 is a mounting surface facing the wiring board on which the composite power MOSQ is mounted, an upper surface opposite to the mounting surface (back side), a surface intersecting the mounting surface and the upper surface, and is sealed The long side of the body 1 has two long side surfaces, a mounting surface, a top surface, and two short side surfaces that intersect the two side surfaces and short side of the sealing body 1. Inside the sealing body 1, two kinds of power MOS circuits described later are sealed. The long side length L1 of the sealing body 1 is, for example, about 8.65 mm, and the short side length L2 is, for example, about 3.95 mm.

この封止体１における両長側面の各々からは複数のリード２が突出されている。図１〜図４に示すリード２は、アウターリード部に相当する部分である。このリード２は、例えば銅（Ｃｕ）またはパラジウム（Ｐｄ）等のような金属薄板の表面に金（Ａｕ）またはニッケル（Ｎｉ）メッキが施されてなり、封止体１から突出するリード２部分の形状は、ガルウィング状に成形されている。本実施の形態１においては、封止体１の両長側面から突出するリード２の中に、通常の幅のリード２ａと、幅広のリード２ｂとが存在している。すなわち、封止体１の一方の長側面（第２面）からは３本の通常のリード２ａと２本の幅広のリード２ｂとが突出され、封止体１の他方の長側面（第１面）からは１本の幅広のリード２ｂと５本の通常のリード２ａとが突出されている。   A plurality of leads 2 protrude from each of the long side surfaces of the sealing body 1. The lead 2 shown in FIGS. 1 to 4 is a portion corresponding to the outer lead portion. The lead 2 has a lead 2 portion that protrudes from the sealing body 1 by being plated with gold (Au) or nickel (Ni) on the surface of a thin metal plate such as copper (Cu) or palladium (Pd). The shape of is formed into a gull wing shape. In the first embodiment, the lead 2 a having a normal width and the lead 2 b having a wide width exist in the leads 2 protruding from both long side surfaces of the sealing body 1. That is, three normal leads 2 a and two wide leads 2 b protrude from one long side surface (second surface) of the sealing body 1, and the other long side surface (first surface) of the sealing body 1. One wide lead 2b and five normal leads 2a protrude from the surface.

通常のリード２ａは、上記２種類のパワーＭＯＳのソース電極およびゲート電極と電気的に接続されている。一方、幅広のリード２ｂは、上記２種類のパワーＭＯＳのドレイン電極と電気的に接続されている。図１の上下の幅広のリード２ｂは、互いに非対称となるような位置関係に配置されている。すなわち、図１の上下の幅広のリード２ｂは、互いに斜方向となるように配置されている。このような幅広のリード２ｂを設けることにより、複合パワーＭＯＳＱの駆動時に封止体１の内部で発生した熱の放散性を向上させることが可能となっている。一つの封止体１内にパワーＭＯＳ回路部が形成された２個の半導体チップを封止すると熱的に問題が生じる場合があるが、本実施の形態１においては、上記のように幅広のリード２ｂを設けることで、そのような熱による問題を抑制または防止することが可能となっている。すなわち、パワーＭＯＳ回路部が形成された２個の半導体チップを１つの封止体１内に有するような半導体装置であってもその動作信頼性を向上させることが可能となる。   The normal lead 2a is electrically connected to the source electrode and the gate electrode of the two types of power MOSs. On the other hand, the wide lead 2b is electrically connected to the drain electrodes of the two types of power MOSs. The upper and lower wide leads 2b in FIG. 1 are arranged in a positional relationship that is asymmetric with respect to each other. That is, the upper and lower wide leads 2b in FIG. 1 are arranged so as to be oblique to each other. By providing such a wide lead 2b, it is possible to improve the dissipation of heat generated inside the sealing body 1 when the composite power MOSQ is driven. When two semiconductor chips each having a power MOS circuit portion formed in one sealing body 1 are sealed, there may be a thermal problem. In the first embodiment, however, the wide width as described above. By providing the lead 2b, it is possible to suppress or prevent such a problem caused by heat. That is, it is possible to improve the operation reliability of a semiconductor device having two semiconductor chips formed with power MOS circuit portions in one sealing body 1.

また、幅広のリード２ｂにおいて封止体１の内部と外部との境界部であって幅広のリード２ｂの幅方向中央には、封止体１の内部と外部とに跨るように、幅広のリード２ｂの厚さ方向に貫通する孔３が形成されている。この幅広のリード２ｂに孔３を設けたことにより、その孔３に封止体１が食い付き、幅広のリード２ｂでの封止体１の密着性や接着性を向上させることができるので、幅広のリード２ｂ部分での封止体１の剥離を抑制または防止することが可能となっている。したがって、耐湿性を向上させることができるので、半導体装置の信頼性および寿命を向上させることが可能となる。   Further, in the wide lead 2b, the wide lead 2b extends across the inside and the outside of the sealing body 1 at the center in the width direction of the wide lead 2b, which is the boundary between the inside and the outside of the sealing body 1. A hole 3 penetrating in the thickness direction 2b is formed. By providing the hole 3 in the wide lead 2b, the sealing body 1 bites into the hole 3, and the adhesion and adhesion of the sealing body 1 in the wide lead 2b can be improved. It is possible to suppress or prevent peeling of the sealing body 1 at the wide lead 2b portion. Therefore, moisture resistance can be improved, so that the reliability and life of the semiconductor device can be improved.

このようなリード２の隣接ピッチ（通常のリード２ａの隣接ピッチ）Ｐは、例えば１．２７ｍｍ程度である。また、通常のリード２ａの幅Ｗ１は、例えば０．４０ｍｍ程度である。また、１本の幅広のリード２ｂの幅Ｗ２は、通常のリード２ａの２本分の幅と隣接間隔との和である長さＬ３と等しく、例えば１．６７ｍｍ程度である。また、複合パワーＭＯＳＱの実装高さ（リード２が配線基板のランドに接合される面から封止体１の上面までの高さ）Ｈ１は、例えば１．７０ｍｍ程度である。   The adjacent pitch P of such leads 2 (adjacent pitch of normal leads 2a) P is, for example, about 1.27 mm. Further, the width W1 of the normal lead 2a is, for example, about 0.40 mm. The width W2 of one wide lead 2b is equal to a length L3 that is the sum of the width of two normal leads 2a and the adjacent interval, and is, for example, about 1.67 mm. Further, the mounting height (height from the surface where the lead 2 is bonded to the land of the wiring board to the upper surface of the sealing body 1) H1 of the composite power MOSQ is about 1.70 mm, for example.

次に、図５は封止体１を除去して示した複合パワーＭＯＳＱの平面図、図６は図５のＹ１−Ｙ１線の断面図を示している。また、図７は、ワイヤボンディング工程時におけるフレーム押さえの状態を示している。   Next, FIG. 5 is a plan view of the composite power MOSQ shown with the sealing body 1 removed, and FIG. 6 is a cross-sectional view taken along line Y1-Y1 of FIG. FIG. 7 shows a state of frame pressing during the wire bonding process.

封止体１の内部には、平面四角形状の２個の半導体チップ（以下、単にチップという）４Ｃ１，４Ｃ２が封止されている。相対的に小さな左側のチップ（第１半導体チップ）４Ｃ１には、複合パワーＭＯＳＱのハイ（High：高電位）側のパワーＭＯＳ回路部が形成されている。相対的に小さなチップ４Ｃ１では寄生容量を低減できるので、高速動作が要求されるハイ側のパワーＭＯＳ回路部の動作速度を向上させることが可能となっている。チップ４Ｃ１の大きさは、例えば２．１ｍｍ×１．７ｍｍ程度である。一方、相対的に大きな右側のチップ（第２半導体チップ）４Ｃ２には、ロウ（Low：低電位）側のパワーＭＯＳ回路部が形成されている。チップ４Ｃ２の大きさは、例えば３．９ｍｍ×２．０ｍｍ程度である。このチップ４Ｃ２には、パワーＭＯＳの他に、後述するようにパワーＭＯＳのソースおよびドレイン間に接続されるようなショットキーバリアダイオードが形成されている。なお、このショットキーバリアダイオードは、チップ４Ｃ１，４Ｃ２とは別のチップに形成し、別にパッケージングしても良い。   Inside the sealing body 1, two semiconductor chips (hereinafter simply referred to as chips) 4 </ b> C <b> 1 and 4 </ b> C <b> 2 having a planar square shape are sealed. The relatively small left chip (first semiconductor chip) 4C1 is formed with a power MOS circuit portion on the high (High) side of the composite power MOSQ. Since the relatively small chip 4C1 can reduce the parasitic capacitance, it is possible to improve the operation speed of the high-side power MOS circuit portion that requires high-speed operation. The size of the chip 4C1 is, for example, about 2.1 mm × 1.7 mm. On the other hand, a relatively large right chip (second semiconductor chip) 4C2 is formed with a low (Low: low potential) side power MOS circuit portion. The size of the chip 4C2 is, for example, about 3.9 mm × 2.0 mm. In addition to the power MOS, the chip 4C2 is formed with a Schottky barrier diode that is connected between the source and drain of the power MOS as described later. The Schottky barrier diode may be formed on a chip different from the chips 4C1 and 4C2 and packaged separately.

このチップ４Ｃ１，４Ｃ２の主面（第１面）には、各々のパワーＭＯＳ回路部のゲート引出電極（第１、第２ゲート電極用の外部端子）５Ｇ１，５Ｇ２およびソース引出電極（第１、第２ソース電極用の外部端子）５Ｓ１，５Ｓ２がパターニングされている。チップ４Ｃ１，４Ｃ２のゲート引出電極５Ｇ１，５Ｇ２は、ソース引出電極５Ｓ１，５Ｓ２よりも相対的に面積の小さな正方形状のパターンで形成されており、チップ４Ｃ１，４Ｃ２の角部近傍に配置されている。これらチップ４Ｃ１，４Ｃ２は、各々のゲート引出電極５Ｇ１，５Ｇ２が互いに隣り合うように、それぞれチップ搭載部（第１、第２パターン）６ａ，６ｂに搭載されている。このように各々のチップ４Ｃ１，４Ｃ２のゲート引出電極５Ｇ１，５Ｇ２が隣り合うように配置することにより、各々のゲート引出電極５Ｇ１，５Ｇ２と後述のパルス幅変調回路との距離を、短くでき、また、ほぼ同じ長さにすることができるので、複合パワーＭＯＳＱの動作性能および信頼性を向上させることが可能となる。   On the main surface (first surface) of the chips 4C1 and 4C2, gate lead electrodes (external terminals for the first and second gate electrodes) 5G1 and 5G2 and source lead electrodes (first and second gate electrodes) of the respective power MOS circuit portions are provided. The second source electrode external terminals) 5S1 and 5S2 are patterned. The gate extraction electrodes 5G1 and 5G2 of the chips 4C1 and 4C2 are formed in a square pattern having a relatively smaller area than the source extraction electrodes 5S1 and 5S2, and are arranged in the vicinity of the corners of the chips 4C1 and 4C2. . The chips 4C1 and 4C2 are mounted on the chip mounting portions (first and second patterns) 6a and 6b, respectively, so that the gate extraction electrodes 5G1 and 5G2 are adjacent to each other. Thus, by arranging the gate extraction electrodes 5G1 and 5G2 of the chips 4C1 and 4C2 to be adjacent to each other, the distance between each of the gate extraction electrodes 5G1 and 5G2 and a pulse width modulation circuit described later can be shortened. Since the lengths can be substantially the same, the operation performance and reliability of the composite power MOSQ can be improved.

チップ４Ｃ１，４Ｃ２のゲート引出電極５Ｇ１，５Ｇ２は、ボンディングワイヤ（以下、単にワイヤという）７ａ，７ｂを通じて、それぞれリードバー部８ａ，８ｂと電気的に接続されている。このリードバー部８ａ，８ｂは、リード２のインナーリード部の一部分であり、リード２の長手方向に対して交差する方向に延在する帯状のパターンに形成されている。リードバー部（第１ゲート用パターン）８ａは、図５の下側の左から２番目に位置する通常のリード２ａと一体的に形成され、リードバー部（第２ゲート用パターン）８ｂは、図５の下側の左から３番目の通常のリード２ａと一体的に形成されている。すなわち、ゲート引出電極５Ｇ１，５Ｇ２は、ボンディングワイヤ（以下、単にワイヤという）７ａ，７ｂを通じて、図５の下側の左から２番目および３番目の互いに隣接する通常のリード（第１、第２ゲート用リード）２ａ，２ａと電気的に接続されている。   Gate lead electrodes 5G1 and 5G2 of chips 4C1 and 4C2 are electrically connected to lead bar portions 8a and 8b through bonding wires (hereinafter simply referred to as wires) 7a and 7b, respectively. The lead bar portions 8 a and 8 b are part of the inner lead portion of the lead 2, and are formed in a strip-like pattern extending in a direction intersecting the longitudinal direction of the lead 2. The lead bar portion (first gate pattern) 8a is integrally formed with the normal lead 2a located second from the left on the lower side of FIG. 5, and the lead bar portion (second gate pattern) 8b is It is formed integrally with the third normal lead 2a from the left on the lower side of FIG. That is, the gate lead electrodes 5G1 and 5G2 are connected to the second and third normal leads (first and second) from the left on the lower side of FIG. 5 through bonding wires (hereinafter simply referred to as wires) 7a and 7b. Gate leads 2a and 2a are electrically connected.

また、チップ４Ｃ１の主面のソース引出電極（第１ソース電極用の外部端子）５Ｓ１は、複数本のワイヤ７ｃを通じてリードバー部（第１ソース用パターン）８ｃと電気的に接続されている。このリードバー部８ｃは、リード２のインナーリード部の一部分であり、リード２の長手方向に対して交差する方向に延在する帯状のパターンに形成されており、図５の上側における３本の通常のリード（第１ソース用リード）２ａと一体的に形成されている。すなわち、チップ４Ｃ１のパワーＭＯＳ回路部のソース引出電極５Ｓ１は、ワイヤ７ｃを通じて、図５の上側における３本の通常のリード２ａと電気的に接続されている。   The source lead electrode (first source electrode external terminal) 5S1 on the main surface of the chip 4C1 is electrically connected to the lead bar portion (first source pattern) 8c through a plurality of wires 7c. The lead bar portion 8c is a part of the inner lead portion of the lead 2 and is formed in a strip-like pattern extending in a direction intersecting the longitudinal direction of the lead 2, and the three lead bars on the upper side of FIG. It is formed integrally with a normal lead (first source lead) 2a. That is, the source extraction electrode 5S1 of the power MOS circuit portion of the chip 4C1 is electrically connected to the three normal leads 2a on the upper side of FIG. 5 through the wire 7c.

このリードバー部８ｃは、図５の右側のチップ搭載部６ｂと回路的に接続しても良い構成部であるが、本実施の形態１においては、これらを分離している。仮に、リードバー部８ｃとチップ搭載部６ｂとを直線的に接続すると、リードバー部８ｃとチップ搭載部６ｂとを含む直線パターン部分の長さが極めて長くなるために、その部分の平坦精度が低くなる上、チップ４Ｃ１，４Ｃ２の封止時に応力が増大するため撓みが生じ、封止体１が剥離する問題が生じる場合がある。これに対して、本実施の形態１においては、リードバー部８ｃと、チップ搭載部６ｂとを分離したことにより、上記のような問題を回避することができるので、半導体装置の歩留まりおよび信頼性を向上させることが可能となる。   The lead bar portion 8c is a component that may be connected to the chip mounting portion 6b on the right side of FIG. 5 in a circuit form, but in the first embodiment, these are separated. If the lead bar portion 8c and the chip mounting portion 6b are linearly connected, the length of the linear pattern portion including the lead bar portion 8c and the chip mounting portion 6b becomes extremely long. In addition, the stress increases when the chips 4C1 and 4C2 are sealed, so that bending may occur and the sealing body 1 may peel off. On the other hand, in the first embodiment, since the lead bar portion 8c and the chip mounting portion 6b are separated, the above problems can be avoided, so that the yield and reliability of the semiconductor device can be avoided. Can be improved.

また、図５の右側におけるチップ４Ｃ２の主面のソース引出電極５Ｓ２は、複数本のワイヤ７ｄを通じてリードバー部（第２ソース用パターン）８ｄ，８ｅと電気的に接続されている。リードバー部８ｄ，８ｅは、図５の下側における右から３本の通常のリード（第２ソース用リード）２ａと一体的に形成されている。すなわち、チップ４Ｃ２のソース引出電極５Ｓ２は、ワイヤ７ｄを通じて、図５の下側における右から３本の通常のリード２ａと電気的に接続されている。なお、上記ワイヤ７ａ〜７ｄは、例えばアルミニウム（Ａｌ）または金（Ａｕ）等のような金属からなる。   Further, the source extraction electrode 5S2 on the main surface of the chip 4C2 on the right side of FIG. 5 is electrically connected to the lead bar portions (second source patterns) 8d and 8e through a plurality of wires 7d. The lead bar portions 8d and 8e are integrally formed with three normal leads (second source leads) 2a from the right in the lower side of FIG. That is, the source extraction electrode 5S2 of the chip 4C2 is electrically connected to the three normal leads 2a from the right on the lower side of FIG. 5 through the wire 7d. The wires 7a to 7d are made of a metal such as aluminum (Al) or gold (Au).

このリードバー部８ｄ，８ｅは、リード２のインナーリード部の一部分であり、チップ４Ｃ２の交差する２辺（第１、第２の辺）に沿って延在する帯状のパターンで形成されている。このような構造とすることにより、チップ４Ｃ２のソース引出電極５Ｓ２に対してチップ４Ｃ２の２辺側からワイヤ７ｄの接続ができ、ワイヤ７ｄをより多く接続することができるので、チップ４Ｃ２に形成されたロウ側のパワーＭＯＳ回路部の電気抵抗を下げることが可能となる。このため、複合パワーＭＯＳＱの動作の安定性、信頼性および性能を向上させることが可能となる。このような構造を図５右側のチップ４Ｃ２に対して採用しているのは、チップ４Ｃ２に形成されたロウ側のパワーＭＯＳ回路部では、後述するように、チップ４Ｃ１のハイ側のパワーＭＯＳ回路部に比べてオンの時間が長く、電流が流れている時間が長いので、オン抵抗を小さくすることが好ましいからである。   The lead bar portions 8d and 8e are part of the inner lead portion of the lead 2, and are formed in a strip-like pattern extending along two intersecting sides (first and second sides) of the chip 4C2. . With such a structure, the wire 7d can be connected from the two sides of the chip 4C2 to the source extraction electrode 5S2 of the chip 4C2, and more wires 7d can be connected, so that the chip 4C2 is formed. It is possible to reduce the electric resistance of the power MOS circuit portion on the low side. For this reason, it becomes possible to improve the stability, reliability and performance of the operation of the composite power MOSQ. Such a structure is adopted for the chip 4C2 on the right side of FIG. 5 in the low-side power MOS circuit portion formed in the chip 4C2, as will be described later, on the high-side power MOS circuit of the chip 4C1. This is because it is preferable to reduce the on-resistance because the on-time is long and the current flows for a long time as compared with the part.

また、リードバー部８ｅにおいて封止体１の短辺方向中央にあたる位置からは吊りリード１０がリードバー部８ｅに対して交差する方向に延在されている。この吊りリード１０は、リードバー部８ｅと一体的に形成されている。そして、この吊りリード１０とリードバー部８ｅとが接続された部分の両側には、吊りリード１０の延在方向に延びる溝１１が形成されている。封止体１の成形後、吊りリード１０の切断時にリードバー部８ｅが吊りリード１０に引っ張られる結果、封止体１の剥離やリードバー部８ｅと封止体１との間に空隙が生じる場合があるが、本実施の形態１においては、溝１１を設けたことにより、その溝１１に封止体１が食い付き、リードバー部８ｅをしっかりと固定させることができるので、上記のような問題を抑制または防止することが可能となる。したがって、耐湿性を向上させることができるので、半導体装置の信頼性および寿命を向上させることが可能となる。   In addition, the suspension lead 10 extends in a direction intersecting the lead bar portion 8e from a position corresponding to the center in the short side direction of the sealing body 1 in the lead bar portion 8e. The suspension lead 10 is formed integrally with the lead bar portion 8e. Grooves 11 extending in the extending direction of the suspension lead 10 are formed on both sides of the portion where the suspension lead 10 and the lead bar portion 8e are connected. After the molding of the sealing body 1, the lead bar portion 8 e is pulled by the suspension lead 10 when the suspension lead 10 is cut. As a result, the sealing body 1 is peeled off and a gap is formed between the lead bar portion 8 e and the sealing body 1. In the first embodiment, since the groove 11 is provided, the sealing body 1 bites into the groove 11 and the lead bar portion 8e can be firmly fixed. It becomes possible to suppress or prevent various problems. Therefore, moisture resistance can be improved, so that the reliability and life of the semiconductor device can be improved.

一方、チップ４Ｃ１，４Ｃ２の裏面（第２面）は、各々のパワーＭＯＳ回路部のドレイン電極となっている。図５の左側のチップ４Ｃ１の裏面、すなわち、ドレイン電極は、導電性を有する接着剤を介してチップ搭載部６ａと電気的に接続されている。このチップ搭載部６ａは、図５の下側における１本の幅広のリード（第１リード、第１ドレイン用リード）２ｂと一体的に形成されている。すなわち、チップ４Ｃ１のパワーＭＯＳ回路部のドレイン電極は、チップ４Ｃ１の裏面に接続されたチップ搭載部６ａを通じて、図５の下側における幅広のリード２ｂと電気的に接続されている。また、図５の右側のチップ４Ｃ２の裏面、すなわち、ドレイン電極は、導電性を有する接着剤１２を介してチップ搭載部６ｂと電気的に接続されている。このチップ搭載部６ｂは、図５の上側における２本の幅広のリード（第２リード、第２ドレイン用リード）２ｂと一体的に形成されている。すなわち、チップ４Ｃ２のパワーＭＯＳ回路部のドレイン電極は、チップ４Ｃ２の裏面に接続されたチップ搭載部６ｂを通じて、図５の上側における２本の幅広のリード２ｂと電気的に接続されている。このチップ４Ｃ２のドレイン電極が接続された幅広のリード２ｂは、上記チップ４Ｃ１のソース電極が接続された通常のリード２ａに隣接して配置されている。これにより、チップ４Ｃ２のドレイン電極が接続された幅広のリード２ｂと、上記チップ４Ｃ１のソース電極が接続された通常のリード２ａとの接続の容易性を向上させることが可能となる。また、チップ４Ｃ２のドレイン電極が接続された幅広のリード２ｂと、上記チップ４Ｃ１のソース電極が接続された通常のリード２ａとの双方の接続距離を短くすることができるので、複合パワーＭＯＳＱの動作性能を向上させることが可能となる。   On the other hand, the back surfaces (second surfaces) of the chips 4C1 and 4C2 serve as drain electrodes of the respective power MOS circuit portions. The back surface of the left chip 4C1 in FIG. 5, that is, the drain electrode, is electrically connected to the chip mounting portion 6a via a conductive adhesive. The chip mounting portion 6a is integrally formed with one wide lead (first lead, first drain lead) 2b on the lower side of FIG. That is, the drain electrode of the power MOS circuit portion of the chip 4C1 is electrically connected to the wide lead 2b on the lower side of FIG. 5 through the chip mounting portion 6a connected to the back surface of the chip 4C1. Further, the back surface of the right chip 4C2 in FIG. 5, that is, the drain electrode, is electrically connected to the chip mounting portion 6b via the conductive adhesive 12. The chip mounting portion 6b is integrally formed with two wide leads (second lead and second drain lead) 2b on the upper side in FIG. That is, the drain electrode of the power MOS circuit portion of the chip 4C2 is electrically connected to the two wide leads 2b on the upper side of FIG. 5 through the chip mounting portion 6b connected to the back surface of the chip 4C2. The wide lead 2b to which the drain electrode of the chip 4C2 is connected is disposed adjacent to the normal lead 2a to which the source electrode of the chip 4C1 is connected. Thereby, it becomes possible to improve the ease of connection between the wide lead 2b to which the drain electrode of the chip 4C2 is connected and the normal lead 2a to which the source electrode of the chip 4C1 is connected. Further, since the connection distance between the wide lead 2b to which the drain electrode of the chip 4C2 is connected and the normal lead 2a to which the source electrode of the chip 4C1 is connected can be shortened, the operation of the composite power MOSQ The performance can be improved.

また、本実施の形態１においては、チップ搭載部６ａ，６ｂの対向辺に凸部６ａ１，６ｂ１が形成されている。凸部６ａ１，６ｂ１は、互いに斜めの方向にずれるように設けられており、チップ搭載部６ａ，６ｂは、凸部６ａ１，６ｂ１が噛み合うような状態で配置されている。この凸部６ａ１，６ｂ１は、ワイヤボンディング工程時にチップ搭載部６ａ，６ｂを押さえ付けられる領域である。すなわち、図７のハッチングを付した押さえ領域Ａのように、ワイヤボンディング工程時には、フレームの各部にばたつきが生じないように、リード２が押さえ付けられる他、チップ搭載部６ａ，６ｂの対向辺の凸部６ａ１，６ｂ１が一括して押さえ付けられた状態でワイヤ７ａ〜７ｄが接続される。   In the first embodiment, convex portions 6a1 and 6b1 are formed on opposite sides of the chip mounting portions 6a and 6b. The convex portions 6a1 and 6b1 are provided so as to be shifted in an oblique direction, and the chip mounting portions 6a and 6b are arranged so that the convex portions 6a1 and 6b1 are engaged with each other. The convex portions 6a1 and 6b1 are regions where the chip mounting portions 6a and 6b can be pressed during the wire bonding process. That is, like the pressing area A with hatching in FIG. 7, in the wire bonding process, the lead 2 is pressed so that each part of the frame does not flutter, and the opposite sides of the chip mounting portions 6a and 6b The wires 7a to 7d are connected in a state where the convex portions 6a1 and 6b1 are pressed together.

凸部６ａ１，６ｂ１を噛み合わせるようにしたのは、凸部６ａ１，６ｂ１を噛み合わせず突き合わせるような状態とすると、封止体１自体を大きくするか、封止体１のサイズをそのままとするならばチップ４Ｃ１，４Ｃ２のサイズを小さくしなければならないが、凸部６ａ１，６ｂ１を噛み合わせることで、その問題を生じることなく、ワイヤボンディング工程時にチップ搭載部６ａ，６ｂを良好に押さえることが可能となるからである。また、本実施の形態１において、凸部６ａ１，６ｂ１は、押さえの効果を良好にする観点からワイヤ７ｃ，７ｄが接続される箇所に近い側に設けられている。すなわち、チップ搭載部６ａでは図５および図７の上側に凸部６ａ１を設け、チップ搭載部６ｂでは図５および図７の下側に凸部６ｂ１を設けている。さらに、本実施の形態１においては、凸部６ｂ１の長さ（封止体１の短方向の長さ、凸部の幅）Ｌ５が、凸部６ａ１の長さ（封止体１の短方向の長さ、凸部の幅）Ｌ４よりも長い。これは、凸部６ｂ１が設けられたチップ搭載部６ｂの面積の方が、凸部６ａ１が設けられたチップ搭載部６ａの面積よりも大きく、より押さえが必要だからである。   The protrusions 6a1 and 6b1 are engaged with each other because, if the protrusions 6a1 and 6b1 are in contact with each other without being engaged, the sealing body 1 itself is enlarged or the size of the sealing body 1 is left as it is. If this is the case, the size of the chips 4C1 and 4C2 must be reduced, but the chip mounting portions 6a and 6b can be satisfactorily held during the wire bonding process without causing problems by engaging the convex portions 6a1 and 6b1. This is because it becomes possible. Moreover, in this Embodiment 1, convex part 6a1, 6b1 is provided in the side close | similar to the location where the wires 7c and 7d are connected from a viewpoint of making the effect of pressing good. That is, the chip mounting portion 6a is provided with the convex portion 6a1 on the upper side of FIGS. 5 and 7, and the chip mounting portion 6b is provided with the convex portion 6b1 on the lower side of FIGS. Furthermore, in the first embodiment, the length of the convex portion 6b1 (the length in the short direction of the sealing body 1, the width of the convex portion) L5 is the length of the convex portion 6a1 (the short direction of the sealing body 1). And the width of the convex part) is longer than L4. This is because the area of the chip mounting part 6b provided with the convex part 6b1 is larger than the area of the chip mounting part 6a provided with the convex part 6a1, and more pressing is required.

図８は、本実施の形態１の半導体装置の組立工程中（ワイヤボンディング工程後であって、封止工程より前）のフレーム１３の要部平面図を示している。１つのフレーム１３には、複数の単位フレーム１３ａが形成されている。各単位フレーム１３ａは、上記複合パワーＭＯＳＱを形成するのに必要な部材で構成されている。この段階では、リード２（２ａ，２ｂ）はダム片１３ｂを通じて接続されている。ダム片１３ｂは、封止工程後に切断される。吊りリード１０は、枠体１３ｃと接続されている。吊りリード１０も封止工程後に切断される。   FIG. 8 is a plan view of the main part of the frame 13 during the assembly process of the semiconductor device according to the first embodiment (after the wire bonding process and before the sealing process). One frame 13 is formed with a plurality of unit frames 13a. Each unit frame 13a is composed of members necessary to form the composite power MOSQ. At this stage, the lead 2 (2a, 2b) is connected through the dam piece 13b. The dam piece 13b is cut after the sealing step. The suspension lead 10 is connected to the frame body 13c. The suspension lead 10 is also cut after the sealing process.

次に、チップ４Ｃ１，４Ｃ２に形成されたパワーＭＯＳ回路部のデバイス構造例を図９によって説明する。   Next, an example of the device structure of the power MOS circuit portion formed in the chips 4C1 and 4C2 will be described with reference to FIG.

図９は、本実施の形態１のパワーＭＯＳ回路部を形成する１つのパワーＭＯＳＱｖを示している。パワーＭＯＳ回路部は、複数のパワーＭＯＳＱｖによって形成されている。チップ４Ｃ１，４Ｃ２を構成する半導体基板（以下、基板という）４Ｓは、半導体層４Ｓ１上と、その上に形成されたエピタキシャル層４Ｓ２とを有している。半導体層４Ｓ１は、例えばｎ＋＋型のシリコン（Ｓｉ）単結晶からなる。エピタキシャル層４Ｓ２は、例えばｎ型のシリコン単結晶からなる。このエピタキシャル層４Ｓ２には、エピタキシャル層４Ｓ２自体で構成されるｎ型の半導体領域１６、その上に形成されたｐ型の半導体領域１７およびその上に形成されたｎ＋型の半導体領域１８が設けられている。ｎ型の半導体領域１６およびｎ＋型の半導体領域１８には、例えばリンまたはヒ素が導入されている。ｐ型の半導体領域１７には、例えばホウ素が導入されている。基板４Ｓの裏面（半導体層４Ｓ１の裏面）には、例えばアルミニウム等からなる導体膜１５が蒸着法またはスパッタリング法等によって堆積されている。この導体膜１５は、上記パワーＭＯＳ回路部のドレイン電極（ドレイン用の外部端子）を形成している。 FIG. 9 shows one power MOS Qv forming the power MOS circuit portion of the first embodiment. The power MOS circuit section is formed by a plurality of power MOS Qv. A semiconductor substrate (hereinafter referred to as a substrate) 4S constituting the chips 4C1 and 4C2 has a semiconductor layer 4S1 and an epitaxial layer 4S2 formed thereon. The semiconductor layer 4S1 is made of, for example, n ++ type silicon (Si) single crystal. The epitaxial layer 4S2 is made of, for example, n-type silicon single crystal. The epitaxial layer 4S2 is provided with an n-type semiconductor region 16 composed of the epitaxial layer 4S2 itself, a p-type semiconductor region 17 formed thereon, and an n + -type semiconductor region 18 formed thereon. It has been. For example, phosphorus or arsenic is introduced into the n-type semiconductor region 16 and the n + -type semiconductor region 18. For example, boron is introduced into the p-type semiconductor region 17. On the back surface of the substrate 4S (the back surface of the semiconductor layer 4S1), for example, a conductor film 15 made of aluminum or the like is deposited by vapor deposition or sputtering. The conductor film 15 forms a drain electrode (external terminal for drain) of the power MOS circuit portion.

パワーＭＯＳＱｖは、例えばトレンチゲート構造を有するｎチャネル型の縦型パワーＭＯＳで形成されている。すなわち、エピタキシャル層４Ｓ２の厚さ方向に掘られた溝１９内には、その内壁面に形成されたゲート絶縁膜２０を介して、パワーＭＯＳＱｖのゲート電極２１が埋め込まれている。このようにトレンチゲート構造を採用したことにより、各パワーＭＯＳＱｖの微細化が可能となり、チップ４Ｃ１，４Ｃ２に形成されるパワーＭＯＳＱｖの集積度を向上させることが可能となっている。ゲート絶縁膜２０は、例えば酸化シリコン（ＳｉＯ２等）からなる。ゲート電極２１は、例えば低抵抗ポリシリコンからなり、例えば低抵抗ポリシリコン等からなる導体膜を通じてチップ４Ｃ１，４Ｃ２の主面のゲート引出電極５Ｇ１，５Ｇ２と電気的に接続されている。ゲート電極２１上には、キャップ用絶縁膜２２が堆積されており、ゲート電極２１とソース引出電極５Ｓ１，５Ｓ２との絶縁が図られている。エピタキシャル層４Ｓ２の主面上には、例えばＰＳＧからなる層間絶縁膜が堆積されている。 The power MOS Qv is formed of, for example, an n-channel vertical power MOS having a trench gate structure. That is, in the groove 19 dug in the thickness direction of the epitaxial layer 4S2, the gate electrode 21 of the power MOS Qv is buried via the gate insulating film 20 formed on the inner wall surface thereof. By adopting the trench gate structure in this way, each power MOS Qv can be miniaturized and the integration degree of the power MOS Qv formed in the chips 4C1 and 4C2 can be improved. The gate insulating film 20 is made of, for example, silicon oxide (SiO 2 or the like). The gate electrode 21 is made of, for example, low resistance polysilicon, and is electrically connected to the gate lead electrodes 5G1 and 5G2 on the main surface of the chips 4C1 and 4C2 through a conductor film made of, for example, low resistance polysilicon. A cap insulating film 22 is deposited on the gate electrode 21 to insulate the gate electrode 21 from the source extraction electrodes 5S1 and 5S2. On the main surface of the epitaxial layer 4S2, an interlayer insulating film made of, for example, PSG is deposited.

上記ｎ＋型の半導体領域１８は、パワーＭＯＳＱｖのソースを形成する領域であり、チップ４Ｃ１，４Ｃ２の主面側の上記ソース引出電極５Ｓ１，５Ｓ２と電気的に接続されている。また、上記ｎ型の半導体領域１６および半導体層４Ｓ１は、パワーＭＯＳＱｖのドレインを形成する領域となっている。このようなパワーＭＯＳＱｖでは、チャネル形成用の半導体領域が、上記ｎ型の半導体領域１６とｎ＋型の半導体領域１８との間のｐ型の半導体領域１７において、ゲート電極２１の側面に対向する部分に形成される。すなわち、このパワーＭＯＳＱｖは縦型なので、上記チャネル（チャネル形成用の半導体領域の導電型が反転された状態）においてドレイン電流は、エピタキシャル層４Ｓ２（ｐ型の半導体領域１７）の厚さ方向に沿って（溝１９の深さ方向に沿って）流れる。すなわち、ドレイン電極用の導体膜１５に流れてきたドレイン電流は、半導体層４Ｓ１、ｎ型の半導体領域１６、ｐ型の半導体領域１７（チャネル）およびｎ＋型の半導体領域１８を通じてソース引出電極５Ｓ１，５Ｓ２に流れるようになっている。このような縦型のパワーＭＯＳＱｖでは、チャネル長を小さくすることができ、相互コンダクタンスを増大できるので、オン抵抗を小さくすることができる。 The n + -type semiconductor region 18 is a region that forms the source of the power MOS Qv, and is electrically connected to the source extraction electrodes 5S1 and 5S2 on the main surface side of the chips 4C1 and 4C2. The n-type semiconductor region 16 and the semiconductor layer 4S1 are regions for forming the drain of the power MOS Qv. In such a power MOS Qv, the semiconductor region for channel formation faces the side surface of the gate electrode 21 in the p-type semiconductor region 17 between the n-type semiconductor region 16 and the n + -type semiconductor region 18. Formed in part. That is, since the power MOS Qv is vertical, the drain current flows along the thickness direction of the epitaxial layer 4S2 (p-type semiconductor region 17) in the channel (the state in which the conductivity type of the channel forming semiconductor region is inverted). (Along the depth direction of the groove 19). That is, the drain current flowing in the drain electrode conductor film 15 passes through the semiconductor layer 4S1, the n-type semiconductor region 16, the p-type semiconductor region 17 (channel), and the n + -type semiconductor region 18 to form the source extraction electrode 5S1. , 5S2. In such a vertical power MOS Qv, the channel length can be reduced and the mutual conductance can be increased, so that the on-resistance can be reduced.

次に、本実施の形態１の複合パワーＭＯＳＱを用いた電源回路の一例を図１０によって説明する。   Next, an example of a power supply circuit using the composite power MOSQ of the first embodiment will be described with reference to FIG.

図１０は、例えばパーソナルコンピュータ、サーバーあるいはゲーム機器等のような電子機器に使用されているＣＰＵを駆動するためのＶＲＭ（Voltage Regulator Module）を示している。ここでは、そのＶＲＭとして、同期整流方式の非絶縁型ＤＣ−ＤＣコンバータを例示している。なお、符号ＧＮＤは、基準電位を示し、例えば０（零）Ｖに設定されている。   FIG. 10 shows a VRM (Voltage Regulator Module) for driving a CPU used in an electronic device such as a personal computer, a server, or a game device. Here, as the VRM, a synchronous rectification type non-insulated DC-DC converter is illustrated. Reference sign GND indicates a reference potential, and is set to 0 (zero) V, for example.

この非絶縁型ＤＣ−ＤＣコンバータは、パルス幅変調（Pulsewidth modulation）回路ＰＷＭ、複合パワーＭＯＳＱ（上記パワーＭＯＳ回路部Ｑ１，Ｑ２、ショットキーバリアダイオードＤ１）、鉄心入りのコイルＬＡ、電解コンデンサＣ１等のようなデバイスを有している。これら各デバイスは、配線基板上に実装され、配線基板の配線を通じて電気的に接続されている。   This non-insulated DC-DC converter includes a pulse width modulation circuit PWM, a composite power MOSQ (the power MOS circuit portions Q1 and Q2, the Schottky barrier diode D1), a coil LA including an iron core, an electrolytic capacitor C1, and the like. Have a device like Each of these devices is mounted on a wiring board and electrically connected through wiring on the wiring board.

パルス幅変調回路ＰＷＭは、パワーＭＯＳ回路部Ｑ１，Ｑ２のゲート電極（ゲート引出電極５Ｇ１，５Ｇ２）に所定のバイアス電圧を印加することにより、そのパワーＭＯＳ回路部Ｑ１，Ｑ２のスイッチオンの幅をコントロールする装置である。なお、このパルス幅変調回路ＰＷＭは、パワーＭＯＳ回路部Ｑ１，Ｑ２等とは別にパッケージングされている（図１０参照）。   The pulse width modulation circuit PWM applies a predetermined bias voltage to the gate electrodes (gate lead electrodes 5G1 and 5G2) of the power MOS circuit portions Q1 and Q2, thereby increasing the switch-on width of the power MOS circuit portions Q1 and Q2. It is a device to control. The pulse width modulation circuit PWM is packaged separately from the power MOS circuit portions Q1, Q2, etc. (see FIG. 10).

複合パワーＭＯＳＱにおけるハイ側のパワーＭＯＳ回路部Ｑ１は、非絶縁型ＤＣ−ＤＣコンバータのメインスイッチであって、非絶縁型ＤＣ−ＤＣコンバータの出力（ＣＰＵの入力）に電力を供給するコイルＬＡにエネルギーを蓄えるためのスイッチの機能を有している。このパワーＭＯＳ回路部Ｑ１のドレインは、端子ＴＥ１と電気的に接続されている。この端子ＴＥ１に印加される入力電圧Ｖinは、例えば５〜１０Ｖまたは１２Ｖ程度である。また、このパワーＭＯＳ回路部Ｑ１のソースは、ロウ側のパワーＭＯＳ回路部Ｑ２のドレインと電気的に接続されている。このロウ側のパワーＭＯＳ回路部Ｑ２は、非絶縁型ＤＣ−ＤＣの整流用のＭＯＳであって、パルス幅変調周波数に同期してＭＯＳの抵抗を低くし整流を行う機能を有している。本実施の形態１においては、このパワーＭＯＳ回路部Ｑ２のソースは、基準電位ＧＮＤと電気的に接続されている。また、このパワーＭＯＳ回路部Ｑ２のソース、ドレイン間には、一般的に順方向電圧降下の少ないショットキーバリアダイオードＤ１が接続されている。これにより、パワーＭＯＳ回路部Ｑ２をオフした際のデットタイムの電圧降下を小さくし、続くパルス波形の立ち上がりを速くすることが可能となっている。ここでは、ショットキーバリアダイオードＤ１を、パワーＭＯＳ回路Ｑ２が形成されたチップ４Ｃ２に形成しているが、これとは別のチップに形成し、これを別のパッケージに収容して配線基板上に実装しても良い。   The high-side power MOS circuit portion Q1 in the composite power MOSQ is a main switch of a non-isolated DC-DC converter, and is a coil LA that supplies power to the output (CPU input) of the non-isolated DC-DC converter. It has the function of a switch for storing energy. The drain of the power MOS circuit portion Q1 is electrically connected to the terminal TE1. The input voltage Vin applied to the terminal TE1 is, for example, about 5-10V or 12V. The source of the power MOS circuit part Q1 is electrically connected to the drain of the power MOS circuit part Q2 on the low side. This low-side power MOS circuit portion Q2 is a non-insulated DC-DC rectifying MOS, and has a function of rectifying by lowering the resistance of the MOS in synchronization with the pulse width modulation frequency. In the first embodiment, the source of the power MOS circuit portion Q2 is electrically connected to the reference potential GND. Further, a Schottky barrier diode D1 generally having a small forward voltage drop is connected between the source and drain of the power MOS circuit portion Q2. As a result, the voltage drop of the dead time when the power MOS circuit portion Q2 is turned off can be reduced, and the subsequent rise of the pulse waveform can be accelerated. Here, the Schottky barrier diode D1 is formed on the chip 4C2 on which the power MOS circuit Q2 is formed. However, the Schottky barrier diode D1 is formed on a chip different from this and is housed in another package on the wiring board. May be implemented.

このＤＣ−ＤＣコンバータでは、ハイ側のパワーＭＯＳ回路部Ｑ１がオンの時、入力の電源用の端子ＴＥ１からコイルＬＡに電流が流れる。この時、流れる電流値が変化すると、コイルＬＡには逆起電力が発生する。コンデンサＣ１には、Ｖin−ＶＬの電圧が印加されている。次に、ハイ側のパワーＭＯＳ回路部Ｑ１をオフする。この時、コイルＬＡの逆起電圧により電流は基準電位ＧＮＤからショットキーバリアダイオードＤ１を経由して供給され、コンデンサに電荷が蓄えられ負荷であるＣＰＵで消費される。この電流が流れている時、ロウ側のパワーＭＯＳ回路部Ｑ２のゲート−ソース間に正の電圧を印加し、パワーＭＯＳ回路部Ｑ２をオンすることで、電圧降下を少なくすることができる。出力が下がってきたら再びパワーＭＯＳ回路部Ｑ１をオンし、上記動作を繰り返す。パワーＭＯＳ回路部Ｑ２には、パワーＭＯＳ回路部Ｑ１と逆相の信号を入力する。ここで、パワーＭＯＳ回路部Ｑ１，Ｑ２の同時オンによる貫通電流を防ぐため、両方ともオフ期間（デッドタイム）を設けている。   In this DC-DC converter, when the high-side power MOS circuit portion Q1 is on, a current flows from the input power supply terminal TE1 to the coil LA. At this time, when the flowing current value changes, a counter electromotive force is generated in the coil LA. A voltage of Vin−VL is applied to the capacitor C1. Next, the high-side power MOS circuit portion Q1 is turned off. At this time, the current is supplied from the reference potential GND via the Schottky barrier diode D1 by the back electromotive voltage of the coil LA, the electric charge is stored in the capacitor, and is consumed by the CPU as the load. When this current is flowing, a voltage drop can be reduced by applying a positive voltage between the gate and source of the low-side power MOS circuit portion Q2 to turn on the power MOS circuit portion Q2. When the output decreases, the power MOS circuit portion Q1 is turned on again and the above operation is repeated. A signal having a phase opposite to that of the power MOS circuit unit Q1 is input to the power MOS circuit unit Q2. Here, in order to prevent a through current due to the power MOS circuit portions Q1 and Q2 being simultaneously turned on, both are provided with an off period (dead time).

図１１および図１２は、上記ＤＣ−ＤＣコンバータのタイミングチャートを示している。図１２は図１１よりもＤＣ−ＤＣコンバータの出力電圧が相対的に低くなった場合を示している。符号のＴonはハイ側のパワーＭＯＳ回路部Ｑ１のオン時のパルス幅、Ｔはパルス周期を示している。ここで、ＤＣ−ＤＣコンバータの出力電圧Ｖoutは、次式で表される。Ｖout＝（Ｔon／Ｔ）Ｖin、ここで、Ｔon／Ｔはハイ側のパワーＭＯＳＱ１におけるデューティファクタを示している。   11 and 12 show timing charts of the DC-DC converter. FIG. 12 shows a case where the output voltage of the DC-DC converter is relatively lower than in FIG. The symbol Ton indicates the pulse width when the high-side power MOS circuit portion Q1 is turned on, and T indicates the pulse period. Here, the output voltage Vout of the DC-DC converter is expressed by the following equation. Vout = (Ton / T) Vin, where Ton / T represents the duty factor in the high-side power MOS Q1.

ところで、近年は、出力電圧Ｖout（すなわち、ＣＰＵの入力電圧）の低下が進められている。一方で、入力電圧Ｖinは変更されず一定である。このため、図１２に示すように、出力電圧Ｖoutが低くなると、ハイ側ではパワーＭＯＳ回路部Ｑ１のオン時間が極めて短くなる。したがって、ハイ側では、高速に動作することが必要である。このため、ハイ側では、容量を小さくすることが好ましい。本実施の形態１では、上記したようにパワーＭＯＳ回路部Ｑ１を相対的に小さなチップ４Ｃ１に形成したことにより、容量を小さくでき、高速動作に対応させることが可能となっている。   Incidentally, in recent years, the output voltage Vout (that is, the input voltage of the CPU) has been decreasing. On the other hand, the input voltage Vin is not changed and is constant. For this reason, as shown in FIG. 12, when the output voltage Vout decreases, the ON time of the power MOS circuit portion Q1 becomes extremely short on the high side. Therefore, it is necessary to operate at high speed on the high side. For this reason, it is preferable to reduce the capacity on the high side. In the first embodiment, since the power MOS circuit portion Q1 is formed on the relatively small chip 4C1 as described above, the capacity can be reduced and it is possible to cope with high-speed operation.

一方、上記のように、出力電圧Ｖoutが低くなると、ロウ側では、図１２に示すように、パワーＭＯＳ回路部Ｑ２のオン時間が長くなる。すなわち、ロウ側では、スイッチング損失等についてあまり気にしなくて良いが、オン時間が長くなるので消費電力を下げる等の観点から、オン抵抗を低くすることが好ましい。本実施の形態では、ロウ側のパワーＭＯＳＱ２を、上記のように縦型のＭＯＳで構成したことにより、チャネル長を縮小することができるので、相互コンダクタンスを増大させることができる。すなわち、相互コンダクタンスの逆数がオン抵抗であることからオン抵抗を低減することが可能となっている。   On the other hand, as described above, when the output voltage Vout decreases, the ON time of the power MOS circuit portion Q2 becomes longer on the low side as shown in FIG. In other words, on the low side, it is not necessary to worry about switching loss or the like, but it is preferable to reduce the on-resistance from the viewpoint of reducing the power consumption because the on-time becomes long. In the present embodiment, since the row-side power MOS Q2 is formed of the vertical MOS as described above, the channel length can be reduced, so that the mutual conductance can be increased. That is, the on-resistance can be reduced because the reciprocal of the mutual conductance is the on-resistance.

次に、図１３は、上記複合パワーＭＯＳＱをプリント配線基板２５上に実装した状態を示している。プリント配線基板２５は、第１主面とその反対（裏）側の第２主面とを有する板状の配線基板である。プリント配線基板２５の第１，第２主面の部品搭載領域には、プリント配線基板２５の配線と電子部品のリードとを電気的に接続するためのフットパターン２６が形成されている。プリント配線基板２５の第１，第２主面のフットパターン２６は、プリント配線基板２５の厚さ方向に貫通するスルーホールを通じて適宜電気的に接続されている。   Next, FIG. 13 shows a state where the composite power MOSQ is mounted on the printed wiring board 25. The printed wiring board 25 is a plate-like wiring board having a first main surface and a second main surface on the opposite (back) side. In the component mounting area on the first and second main surfaces of the printed wiring board 25, a foot pattern 26 for electrically connecting the wiring of the printed wiring board 25 and the lead of the electronic component is formed. The foot patterns 26 on the first and second main surfaces of the printed wiring board 25 are appropriately electrically connected through through-holes penetrating in the thickness direction of the printed wiring board 25.

複合パワーＭＯＳＱは、そのリード２が、プリント配線基板２５の第１主面のフットパターン２６と半田等を介して接合されることで、プリント配線基板２５上に搭載されるとともに、プリント配線基板２５の配線と電気的に接続されている。   The composite power MOSQ is mounted on the printed wiring board 25 by bonding its leads 2 to the foot pattern 26 on the first main surface of the printed wiring board 25 via solder or the like, and at the same time, the printed wiring board 25. Is electrically connected to the wiring.

本実施の形態１においては、ハイ側のパワーＭＯＳ回路部が形成されたチップ４Ｃ１と、ロウ側のパワーＭＯＳ回路部が形成されたチップ４Ｃ２とを同じ封止体１内に封止したことにより、別々に封止した場合に比べて、複合パワーＭＯＳＱのプリント配線基板２５上への実装工程を容易にすることが可能となる。   In the first embodiment, the chip 4C1 in which the high-side power MOS circuit portion is formed and the chip 4C2 in which the low-side power MOS circuit portion is formed are sealed in the same sealing body 1. As compared with the case of sealing separately, the mounting process of the composite power MOSQ on the printed wiring board 25 can be facilitated.

また、本実施の形態１においては、図１３の上側に示すように、上記パワーＭＯＳ回路部Ｑ１のソース電極と、パワーＭＯＳ回路部Ｑ２のドレイン電極とを封止体１の同一の長側面からのリード２として引き出し、かつ、それらリード２を隣接して配置したことにより、これら複数のリード２を、プリント配線基板２５の第１主面において封止体１の長辺に沿って直線的に延びる帯状のフットパターン２６によって共通接続することができる。これにより、プリント配線基板２５において複雑な配線の引き回しを不要とすることが可能となる。また、その共通接続用のフットパターン２６の形状を比較的シンプルにでき、インダクタンス成分を低減させることができるので、回路動作の安定性を向上させることが可能となる。   In the first embodiment, as shown in the upper side of FIG. 13, the source electrode of the power MOS circuit portion Q1 and the drain electrode of the power MOS circuit portion Q2 are connected from the same long side surface of the sealing body 1. The leads 2 are drawn out and arranged adjacent to each other so that the plurality of leads 2 are linearly formed along the long side of the sealing body 1 on the first main surface of the printed wiring board 25. A common connection can be achieved by the strip-shaped foot pattern 26 extending. Thereby, it is possible to dispense with complicated wiring in the printed wiring board 25. In addition, since the shape of the foot pattern 26 for common connection can be made relatively simple and the inductance component can be reduced, the stability of the circuit operation can be improved.

（実施の形態２）
本実施の形態２においては、ハイ側のパワーＭＯＳ回路部のソース電極と、ロウ側のパワーＭＯＳ回路部のドレイン電極とを封止体の内部でも電気的に接続した構造について説明する。 (Embodiment 2)
In the second embodiment, a structure in which the source electrode of the high-side power MOS circuit unit and the drain electrode of the low-side power MOS circuit unit are electrically connected also inside the sealing body will be described.

図１４は、本実施の形態２の複合パワーＭＯＳＱの平面図を示している。図１４では、封止体１を破線で示している。本実施の形態２においては、リードバー部８ｃが、チップ搭載部６ｂと電気的に接続されている。ただし、リードバー部８ｃと、チップ搭載部６ｂとの間には、溝２７が介在されており、リードバー部８ｃとチップ搭載部６ｂとが直線的に接続されないようになっている。すなわち、図１４において、リードバー部８ｃと、チップ搭載部６ｂとは、つなぎパターン部２８によって電気的に接続されている。つなぎパターン部２８は、リードバー部８ｃの右側端部からリードバー部８ｃの延在方向に対して交差する方向に沿ってチップ搭載部６ｂの凸部６ｂ１の角まで延びるように形成されている。このようにしたのは、前記したように、仮に、リードバー部８ｃとチップ搭載部６ｂとを直線的に接続すると、リードバー部８ｃとチップ搭載部６ｂとを含む直線パターン部分の長さが極めて長くなるために、その部分の平坦精度が低くなる上、チップ４Ｃ１，４Ｃ２の封止時に応力が増大するため撓みが生じ、封止体１が剥離する問題が生じる場合があるので、それを抑制または防止するためである。   FIG. 14 is a plan view of the composite power MOSQ according to the second embodiment. In FIG. 14, the sealing body 1 is indicated by a broken line. In the second embodiment, the lead bar portion 8c is electrically connected to the chip mounting portion 6b. However, a groove 27 is interposed between the lead bar portion 8c and the chip mounting portion 6b so that the lead bar portion 8c and the chip mounting portion 6b are not linearly connected. That is, in FIG. 14, the lead bar portion 8 c and the chip mounting portion 6 b are electrically connected by the connecting pattern portion 28. The connecting pattern portion 28 is formed to extend from the right end portion of the lead bar portion 8c to the corner of the convex portion 6b1 of the chip mounting portion 6b along the direction intersecting the extending direction of the lead bar portion 8c. . As described above, if the lead bar portion 8c and the chip mounting portion 6b are linearly connected as described above, the length of the linear pattern portion including the lead bar portion 8c and the chip mounting portion 6b is reduced. Since it becomes extremely long, the flatness accuracy of the portion is lowered, and stress is increased when the chips 4C1 and 4C2 are sealed, so that bending may occur and the sealing body 1 may be peeled off. This is to suppress or prevent.

本実施の形態２の場合も複合パワーＭＯＳＱの実装時には、前記図１３に示したように、パワーＭＯＳＱ１のソース用のリード２と、パワーＭＯＳＱ２のドレイン用のリード２とを共通のフットパターン２６で電気的に接続する。本実施の形態２においては、パワーＭＯＳＱ１のソース用のリード２と、パワーＭＯＳＱ２のドレイン用のリード２とを、封止体１の内部と外部との両方で電気的に接続することにより、インダクタンス成分をさらに低減させることができるので、回路動作の安定性をさらに向上させることが可能となっている。   Also in the case of the second embodiment, when the composite power MOSQ is mounted, the source lead 2 of the power MOSQ1 and the drain lead 2 of the power MOSQ2 are connected with the common foot pattern 26 as shown in FIG. Connect electrically. In the second embodiment, the source lead 2 of the power MOS Q1 and the drain lead 2 of the power MOS Q2 are electrically connected both inside and outside the sealing body 1, thereby providing inductance. Since the component can be further reduced, the stability of the circuit operation can be further improved.

図１５は、本実施の形態２の場合におけるワイヤボンディング工程時のフレーム押さえの状態を示している。本実施の形態２では、相対的に大きなチップ搭載部６ｂは凸部６ｂ１およびパターン部２８によって押さえ付けられているが、相対的に小さなチップ搭載部６ａは押さえ付けられていない状態が例示されている。   FIG. 15 shows the state of the frame pressing during the wire bonding step in the case of the second embodiment. In the second embodiment, the relatively large chip mounting portion 6b is pressed by the convex portion 6b1 and the pattern portion 28, but the relatively small chip mounting portion 6a is not pressed. Yes.

（実施の形態３）
本実施の形態３においては、ワイヤボンディング工程時のフレーム押さえ部の変形例を説明する。 (Embodiment 3)
In the third embodiment, a modified example of the frame pressing portion during the wire bonding process will be described.

図１６は、チップ搭載部６ａ，６ｂの平面図を示している。ここでは、チップ搭載部６ａの凸部６ａ１の長さＬ６と、チップ搭載部６ｂの凸部６ｂ１の長さＬ７とが等しい場合を例示している。   FIG. 16 is a plan view of the chip mounting portions 6a and 6b. Here, the case where the length L6 of the convex portion 6a1 of the chip mounting portion 6a is equal to the length L7 of the convex portion 6b1 of the chip mounting portion 6b is illustrated.

また、図１７は、チップ搭載部６ａ，６ｂの他の例の平面図を示している。相対的に大きなチップ搭載部６ｂには凸部６ｂ１が形成されているが、相対的に小さなチップ搭載部６ａには凸部が設けられていない。すなわち、ワイヤボンディング工程に際して、相対的に大きなチップ搭載部６ｂは、凸部６ｂ１が押さえ付けられることによって押さえ付けられているが、相対的に小さなチップ搭載部６ａは押さえ付け領域Ａが重ならないので押さえ付けられていない。   FIG. 17 shows a plan view of another example of the chip mounting portions 6a and 6b. The relatively large chip mounting portion 6b is provided with a convex portion 6b1, but the relatively small chip mounting portion 6a is not provided with a convex portion. That is, in the wire bonding process, the relatively large chip mounting portion 6b is pressed by pressing the convex portion 6b1, but the relatively small chip mounting portion 6a does not overlap the pressing area A. It is not pressed down.

また、図１８は、チップ搭載部６ａ，６ｂのさらに他の例の平面図を示している。ここでは、チップ搭載部６ａ，６ｂの各々に複数の凸部６ａ１，６ｂ１が形成されている。そして、チップ搭載部６ａ，６ｂは、その複数の凸部６ａ１，６ｂ１が噛み合うように配置されている。また、チップ搭載部６ｂにおいては、ワイヤの接続位置に近い一方の凸部６ｂ１の長さＬ８が、他方の凸部６ｂ１の長さＬ９よりも長くなっている。   FIG. 18 is a plan view of still another example of the chip mounting portions 6a and 6b. Here, a plurality of convex portions 6a1 and 6b1 are formed on each of the chip mounting portions 6a and 6b. The chip mounting portions 6a and 6b are arranged so that the plurality of convex portions 6a1 and 6b1 mesh with each other. In the chip mounting portion 6b, the length L8 of one convex portion 6b1 close to the connection position of the wire is longer than the length L9 of the other convex portion 6b1.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発
明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the above embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

例えば前記実施の形態１〜３においては、ハイ側のパワーＭＯＳ回路部のパワーＭＯＳを縦型のＭＯＳで構成した場合について説明したが、これに限定されるものではなく、例えばハイ側のパワーＭＯＳ回路部のパワーＭＯＳを横型のＭＯＳで構成しても良い。横型のＭＯＳでは、ゲート電極とドレインとの距離を縦型のＭＯＳの場合よりも大きくとれるので、ゲート−ドレイン間の寄生容量を小さくすることができる。これにより、パワーＭＯＳのスイッチング損失およびドライブ損失を低減できる。したがって、ハイ側のパワーＭＯＳ回路部の高速動作に対応できる。   For example, in the first to third embodiments, the case where the power MOS of the high-side power MOS circuit unit is configured by a vertical MOS has been described. However, the present invention is not limited to this. For example, the high-side power MOS The power MOS of the circuit unit may be a lateral MOS. In the lateral MOS, the distance between the gate electrode and the drain can be made larger than that in the vertical MOS, so that the parasitic capacitance between the gate and the drain can be reduced. Thereby, the switching loss and drive loss of the power MOS can be reduced. Therefore, it is possible to cope with the high-speed operation of the high-side power MOS circuit portion.

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＣＰＵ駆動用の電源回路に適用した場合について説明したが、それに限定されるものではなく、例えば他の回路の駆動用の電源回路にも適用できる。   In the above description, the case where the invention made mainly by the present inventor is applied to the power supply circuit for driving the CPU, which is the field of use as the background, has been described. However, the present invention is not limited to this. It can also be applied to a driving power supply circuit.

本発明は、半導体装置の製造業に適用できる。   The present invention can be applied to the semiconductor device manufacturing industry.

本発明の一実施の形態の半導体装置の平面図である。It is a top view of the semiconductor device of one embodiment of the present invention. 図１の半導体装置の短辺側の側面図である。FIG. 2 is a side view of the short side of the semiconductor device of FIG. 1. 図１の半導体装置の長辺側の側面図である。FIG. 2 is a side view of a long side of the semiconductor device of FIG. 1. 図１の半導体装置の長辺側の側面図である。FIG. 2 is a side view of a long side of the semiconductor device of FIG. 1. 図１の半導体装置において封止体を除去して示した平面図である。FIG. 2 is a plan view showing the semiconductor device of FIG. 1 with a sealing body removed. 図５のＹ１−Ｙ１線の断面図である。It is sectional drawing of the Y1-Y1 line | wire of FIG. ワイヤボンディング工程時におけるフレーム押さえの状態の説明図である。It is explanatory drawing of the state of the flame | frame holding | suppressing at the time of a wire bonding process. 本発明の一実施の形態である半導体装置の組立工程中のフレームの要部平面図である。It is a principal part top view of the flame | frame in the assembly process of the semiconductor device which is one embodiment of this invention. 図１の半導体装置を構成する半導体チップの要部断面図である。FIG. 2 is a main part cross-sectional view of a semiconductor chip constituting the semiconductor device of FIG. 1. 図１の半導体装置を用いた電源回路の説明図である。It is explanatory drawing of the power supply circuit using the semiconductor device of FIG. 図１０の半導体装置を用いた電源回路のタイミングチャートを示す波形図である。FIG. 11 is a waveform diagram showing a timing chart of a power supply circuit using the semiconductor device of FIG. 10. 図１０の半導体装置を用いた電源回路のタイミングチャートを示す波形図である。FIG. 11 is a waveform diagram showing a timing chart of a power supply circuit using the semiconductor device of FIG. 10. 図１の半導体装置を配線基板に実装した状態を示す平面図である。FIG. 2 is a plan view showing a state where the semiconductor device of FIG. 1 is mounted on a wiring board. 本発明の他の実施の形態である半導体装置において封止体を除去して示した平面図である。It is the top view which removed and showed the sealing body in the semiconductor device which is other embodiment of this invention. 図１４の半導体装置におけるワイヤボンディング工程時のフレーム押さえの状態の説明図である。It is explanatory drawing of the state of the frame holding | suppressing at the time of the wire bonding process in the semiconductor device of FIG. 本発明のさらに他の実施の形態である半導体装置のチップ搭載部の平面図である。It is a top view of the chip mounting part of the semiconductor device which is further another embodiment of this invention. 本発明の他の実施の形態である半導体装置のチップ搭載部の平面図である。It is a top view of the chip mounting part of the semiconductor device which is other embodiment of this invention. 本発明の他の実施の形態である半導体装置のチップ搭載部の平面図である。It is a top view of the chip mounting part of the semiconductor device which is other embodiment of this invention.

符号の説明Explanation of symbols

１ 封止体
２ リード
２ａ リード
２ｂ リード
３ 孔
４Ｃ１ 半導体チップ（第１半導体チップ）
４Ｃ２ 半導体チップ（第２半導体チップ）
４Ｓ 半導体基板
４Ｓ１ 半導体層
４Ｓ２ エピタキシャル層
５Ｇ１ ゲート引出電極（第１ゲート電極用の外部端子）
５Ｇ２ ゲート引出電極（第２ゲート電極用の外部端子）
５Ｓ１ ソース引出電極（第１ソース電極用の外部端子）
５Ｓ２ ソース引出電極（第２ソース電極用の外部端子）
６ａ チップ搭載部（第１パターン）
６ｂ チップ搭載部（第２パターン）
６ａ１，６ｂ１ 凸部
７ａ〜７ｄ ボンディングワイヤ
８ａ リードバー部（第１ゲート用パターン）
８ｂ リードバー部（第２ゲート用パターン）
８ｃ リードバー部（第１ソース用パターン）
８ｄ リードバー部（第２ソース用パターン）
８ｅ リードバー部（第２ソース用パターン）
１０ 吊りリード
１１ 溝
１２ 接着剤
１３ フレーム
１３ａ 単位フレーム
１３ｂ ダム片
１５ 導体膜
１６ ｎ型の半導体領域
１７ ｐ型の半導体領域
１８ ｎ＋型の半導体領域
１９ 溝
２０ ゲート絶縁膜
２１ ゲート電極
２２ キャップ用絶縁膜
２５ プリント配線基板
２６ フットパターン
２７ 溝
２８ パターン部
Ｑ 複合パワーＭＯＳ・ＦＥＴ
Ｑｖ パワーＭＯＳ・ＦＥＴ
Ｑ１，Ｑ２ パワーＭＯＳ・ＦＥＴ回路部
Ｄ１ ショットキーバリアダイオード
ＬＡ コイル
Ｃ１ 電解コンデンサ DESCRIPTION OF SYMBOLS 1 Sealing body 2 Lead 2a Lead 2b Lead 3 Hole 4C1 Semiconductor chip (first semiconductor chip)
4C2 semiconductor chip (second semiconductor chip)
4S Semiconductor substrate 4S1 Semiconductor layer 4S2 Epitaxial layer 5G1 Gate extraction electrode (external terminal for first gate electrode)
5G2 gate lead electrode (external terminal for second gate electrode)
5S1 Source extraction electrode (external terminal for first source electrode)
5S2 Source extraction electrode (external terminal for second source electrode)
6a Chip mounting part (first pattern)
6b Chip mounting part (second pattern)
6a1, 6b1 Protrusions 7a to 7d Bonding wire 8a Lead bar part (first gate pattern)
8b Lead bar (second gate pattern)
8c Lead bar part (first source pattern)
8d Lead bar part (second source pattern)
8e Lead bar (second source pattern)
10 Suspended lead 11 Groove 12 Adhesive 13 Frame 13a Unit frame 13b Dam piece 15 Conductor film 16 N-type semiconductor region 17 P-type semiconductor region 18 n + -type semiconductor region 19 Groove 20 Gate insulating film 21 Gate electrode 22 For cap Insulating film 25 Printed wiring board 26 Foot pattern 27 Groove 28 Pattern part Q Composite power MOS FET
Qv Power MOS FET
Q1, Q2 Power MOS / FET circuit part D1 Schottky barrier diode LA Coil C1 Electrolytic capacitor

Claims (8)

第１電界効果トランジスタを有する第１半導体チップ、前記第１半導体チップの第１面に形成された第１ゲート電極用の外部端子および第１ソース電極用の外部端子、前記第１半導体チップの第１面の反対側における第２面に形成された第１ドレイン電極、前記第１半導体チップの第１ドレイン電極が接続された状態で前記第１半導体チップを搭載する第１パターン、前記第１パターンの近傍に前記第１パターンとは分離されて配置され、前記第１ゲート電極用の外部端子にボンディングワイヤを通じて電気的に接続された第１ゲート用パターン、前記第１パターンの近傍に前記第１パターンとは分離されて配置され、前記第１ソース電極用の外部端子にボンディングワイヤを通じて電気的に接続された第１ソース用パターン、
前記第１半導体チップとは別の半導体チップであって、第２電界効果トランジスタを有する第２半導体チップ、前記第２半導体チップの第１面に形成された第２ゲート電極用の外部端子および第２ソース電極用の外部端子、前記第２半導体チップの第１面の反対側の第２面に形成された第２ドレイン電極、前記第２半導体チップの第２ドレイン電極が接続された状態で前記第２半導体チップを搭載する第２パターン、前記第２パターンの近傍に前記第２パターンとは分離されて配置され、前記第２ゲート電極用の外部端子にボンディングワイヤを通じて電気的に接続された第２ゲート用パターン、前記第２パターンの近傍に前記第２パターンとは分離されて配置され、前記第２ソース電極用の外部端子にボンディングワイヤを通じて電気的に接続された第２ソース用パターン、
前記第１、第２半導体チップ、前記第１、第２パターン、前記第１、第２ゲート用パターン、前記第１、第２ソース用パターンおよびボンディングワイヤを封止する封止体、
前記第１パターンと一体的に形成され、前記封止体の第１面から突出する第１ドレイン用リード、前記第１ゲート用パターンと一体的に形成され、前記封止体の第１面から突出する第１ゲート用リード、前記第１ソース用パターンと一体的に形成され、前記封止体の第１面とは反対側の第２面から突出する第１ソース用リード、
前記第２パターンと一体的に形成され、前記封止体の第２面から突出する第２ドレイン用リード、前記第２ゲート用パターンと一体的に形成され、前記封止体の第１面から突出する第２ゲート用リード、前記第２ソース用パターンと一体的に形成され、前記封止体の第１面から突出する第２ソース用リードを備え、
前記第１ソース用パターンは、前記第２パターンと直線的に接続されないように電気的に分離されており、
前記第１電界効果トランジスタが電源回路を構成する高電位側のパワーＭＯＳ・ＦＥＴであり、前記第２電界効果トランジスタが電源回路を構成する低電位側のパワーＭＯＳ・ＦＥＴであることを特徴とする半導体装置。 A first semiconductor chip having a first field effect transistor; an external terminal for a first gate electrode and an external terminal for a first source electrode formed on a first surface of the first semiconductor chip; and a first of the first semiconductor chip. A first drain electrode formed on a second surface opposite to the first surface; a first pattern on which the first semiconductor chip is mounted in a state where the first drain electrode of the first semiconductor chip is connected; and the first pattern Near the first pattern, the first gate pattern being disposed separately from the first pattern and electrically connected to the external terminal for the first gate electrode through a bonding wire, and the first pattern near the first pattern. A first source pattern disposed separately from the pattern and electrically connected to the external terminal for the first source electrode through a bonding wire;
A second semiconductor chip having a second field effect transistor, an external terminal for a second gate electrode formed on a first surface of the second semiconductor chip, and a second semiconductor chip different from the first semiconductor chip; The external terminal for two source electrodes, the second drain electrode formed on the second surface opposite to the first surface of the second semiconductor chip, and the second drain electrode of the second semiconductor chip connected to each other A second pattern on which a second semiconductor chip is mounted; a second pattern which is arranged in the vicinity of the second pattern and separated from the second pattern, and is electrically connected to an external terminal for the second gate electrode through a bonding wire. 2 gate pattern, arranged in the vicinity of the second pattern, separated from the second pattern, and electrically connected to the external terminal for the second source electrode through a bonding wire For the second source patterns continue,
A sealing body for sealing the first and second semiconductor chips, the first and second patterns, the first and second gate patterns, the first and second source patterns, and the bonding wires;
A first drain lead formed integrally with the first pattern and protruding from the first surface of the encapsulant, and formed integrally with the first gate pattern and from the first surface of the encapsulant. A first lead for gate projecting, a first source lead formed integrally with the first source pattern and projecting from a second surface opposite to the first surface of the sealing body,
A second drain lead formed integrally with the second pattern and projecting from the second surface of the encapsulant; and formed integrally with the second gate pattern; from the first surface of the encapsulant. A projecting second gate lead and a second source lead formed integrally with the second source pattern and projecting from the first surface of the encapsulant;
The first source pattern is electrically separated so as not to be linearly connected to the second pattern,
The first field effect transistor is a high-potential side power MOS • FET constituting a power supply circuit, and the second field effect transistor is a low-potential side power MOS • FET constituting a power supply circuit. Semiconductor device. 請求項１記載の半導体装置において、前記第１半導体チップの第１面に形成された第１ゲート電極用の外部端子と、前記第２半導体チップの第１面に形成された第２ゲート電極用の外部端子とが隣り合うように、前記第１、第２半導体チップを配置したことを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein an external terminal for the first gate electrode formed on the first surface of the first semiconductor chip and a second gate electrode formed on the first surface of the second semiconductor chip. The semiconductor device is characterized in that the first and second semiconductor chips are arranged so as to be adjacent to each other. 請求項１記載の半導体装置において、前記第２ソース用パターンは、前記第２半導体チップの第１の辺に沿って延びるパターン部分と、そのパターン部分と一体的に形成されてなり前記第２半導体チップの第１の辺に交差する第２の辺に沿って延びるパターン部分とを有することを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein the second source pattern is formed integrally with a pattern portion extending along a first side of the second semiconductor chip and the second semiconductor chip. And a pattern portion extending along a second side intersecting the first side of the chip. 請求項３記載の半導体装置において、前記第２ソース用パターンにおいて、前記第２半導体チップの第２の辺に沿って延びるパターン部分に接続された吊りリードの接続部の近傍に溝を設けたことを特徴とする半導体装置。   4. The semiconductor device according to claim 3, wherein in the second source pattern, a groove is provided in the vicinity of a connection portion of a suspension lead connected to a pattern portion extending along a second side of the second semiconductor chip. A semiconductor device characterized by the above. 請求項１記載の半導体装置において、前記第１、第２パターンの各々の対向辺に凸部を設け、その各々の凸部が噛み合うように第１、第２パターンを配置したことを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein convex portions are provided on opposite sides of each of the first and second patterns, and the first and second patterns are arranged so that the respective convex portions are engaged with each other. Semiconductor device. 請求項５記載の半導体装置において、前記第２半導体チップの大きさは、前記第１半導体チップの大きさよりも大きく、前記第２パターンの凸部の幅を、前記第１パターンの凸部の幅よりも長くしたことを特徴とする半導体装置。   6. The semiconductor device according to claim 5, wherein a size of the second semiconductor chip is larger than a size of the first semiconductor chip, and a width of the convex portion of the second pattern is set to a width of the convex portion of the first pattern. A semiconductor device characterized by being longer than that. 請求項５記載の半導体装置において、前記第１パターンの凸部を、前記第１パターンの対向辺において前記第１ソース電極用の外部端子と前記第１ソース用パターンとを接続するボンディングワイヤが接続される側に設け、前記第２パターンの凸部を、前記第２パターンの対向辺において前記第２ソース電極用の外部端子と第２ソース用パターンとを接続するボンディングワイヤが接続される側に設けたことを特徴とする半導体装置。   6. The semiconductor device according to claim 5, wherein a bonding wire that connects the first source electrode external terminal and the first source pattern is connected to the convex portion of the first pattern on the opposite side of the first pattern. The convex portion of the second pattern is provided on the side where the bonding wire connecting the external terminal for the second source electrode and the second source pattern on the opposite side of the second pattern is connected. A semiconductor device provided. 請求項１記載の半導体装置において、前記第１半導体チップの大きさは、前記第２半導体チップの大きさよりも小さいことを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein a size of the first semiconductor chip is smaller than a size of the second semiconductor chip.
JP2008206509A 2008-08-11 2008-08-11 Semiconductor device Expired - Lifetime JP4344776B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008206509A JP4344776B2 (en) 2008-08-11 2008-08-11 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008206509A JP4344776B2 (en) 2008-08-11 2008-08-11 Semiconductor device

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2006176523A Division JP2006253734A (en) 2006-06-27 2006-06-27 Semiconductor device

Publications (2)

Publication Number Publication Date
JP2008270844A true JP2008270844A (en) 2008-11-06
JP4344776B2 JP4344776B2 (en) 2009-10-14

Family

ID=40049834

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008206509A Expired - Lifetime JP4344776B2 (en) 2008-08-11 2008-08-11 Semiconductor device

Country Status (1)

Country Link
JP (1) JP4344776B2 (en)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012178504A (en) * 2011-02-28 2012-09-13 Rohm Co Ltd Semiconductor device and mounting structure of semiconductor device
JP2015026725A (en) * 2013-07-26 2015-02-05 京セラ株式会社 Semiconductor element housing package and mounting structure body equipped with the same
JP2015228529A (en) * 2015-09-17 2015-12-17 ローム株式会社 Semiconductor device and mounting structure of semiconductor device
JP2016032021A (en) * 2014-07-29 2016-03-07 三菱電機株式会社 Semiconductor device
JP2016111088A (en) * 2014-12-03 2016-06-20 ルネサスエレクトロニクス株式会社 Semiconductor device
WO2023171343A1 (en) * 2022-03-07 2023-09-14 ローム株式会社 Semiconductor device

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012178504A (en) * 2011-02-28 2012-09-13 Rohm Co Ltd Semiconductor device and mounting structure of semiconductor device
US9711481B2 (en) 2011-02-28 2017-07-18 Rohm Co., Ltd. Semiconductor device and semiconductor device mounting structure
US10535624B2 (en) 2011-02-28 2020-01-14 Rohm Co., Ltd. Semiconductor device and semiconductor device mounting structure having conductor plates
JP2015026725A (en) * 2013-07-26 2015-02-05 京セラ株式会社 Semiconductor element housing package and mounting structure body equipped with the same
JP2016032021A (en) * 2014-07-29 2016-03-07 三菱電機株式会社 Semiconductor device
JP2016111088A (en) * 2014-12-03 2016-06-20 ルネサスエレクトロニクス株式会社 Semiconductor device
JP2015228529A (en) * 2015-09-17 2015-12-17 ローム株式会社 Semiconductor device and mounting structure of semiconductor device
WO2023171343A1 (en) * 2022-03-07 2023-09-14 ローム株式会社 Semiconductor device

Also Published As

Publication number Publication date
JP4344776B2 (en) 2009-10-14

Similar Documents

Publication Publication Date Title
JP4010792B2 (en) Semiconductor device
TWI430428B (en) High efficiency module
US6700793B2 (en) Semiconductor device
JP5291864B2 (en) Manufacturing method of semiconductor device for DC / DC converter and semiconductor device for DC / DC converter
US7923300B2 (en) Stacked power converter structure and method
JP4445351B2 (en) Semiconductor module
US8044520B2 (en) Semiconductor device
KR101086751B1 (en) Semiconductor device and power supply system
US20140063744A1 (en) Vertically Stacked Power FETS and Synchronous Buck Converter Having Low On-Resistance
US20060044772A1 (en) Semiconductor module
JP4344776B2 (en) Semiconductor device
US11990455B2 (en) Semiconductor device
JP5191689B2 (en) Semiconductor device
JP2006253734A (en) Semiconductor device
JP2008130719A (en) Semiconductor device, and dc-dc converter
US11658130B2 (en) Conductive plate stress reduction feature
JP6373901B2 (en) High efficiency module
JP5412559B2 (en) Manufacturing method of semiconductor device
JP2014140080A (en) High-efficiency module

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080811

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090630

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090713

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120717

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4344776

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120717

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120717

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120717

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130717

Year of fee payment: 4

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350