JP2010130556A - フィルタ回路 - Google Patents

Abstract

【課題】ソースフォロワ回路をベースにした、高速でかつ低消費電流であり、高次フィルタの場合でも低い電源電圧で動作が可能なフィルタ回路を提供すること。
【解決手段】ソースフォロワ回路２７とドレインフォロワ回路２８ａ，２８ｂとを備え、ソースフォロワ回路２７は、ＭＯＳトランジスタ１乃至４とコンデンサ２５，２６と電流源９，１０を備え、ドレインフォロワ回路２８ａ，２８ｂは、ＭＯＳトランジスタ５乃至８と電流源１１，１２、２９．３０とを備えている。ドレインフォロワ回路を用いているので、ＭＯＳトランジスタの閾値変動と関係なく２次フィルタ回路の出力電圧と入力電圧をいつも同じレベルにすることができるので、従来に比べてより低い電源電圧においてもフィルタ回路として正常に動作することができる。
【選択図】図１

Description

本発明は、フィルタ回路に関し、より詳細には、ソースフォロワ回路をベースにしたフィルタ回路に関する。

従来のフィルタ回路として、時間連続フィルタは、ＳＣＦ（スイッチド・キャパシタ・フィルタ）などの時間離散系のフィルタよりも高速動作に適している。しかし、ＳＣＦよりも線形性能が劣るという欠点がある。この欠点を解消するため、ソースフォロワ回路をベースにした時間連続フィルタが提案されている。このような時間連続フィルタの従来技術としては、例えば、非特許文献１や特許文献１がある。

図５は、従来のソースフォロワ回路をベースにした低域通過特性を有する時間連続フィルタの回路図である。このフィルタ回路は、ＰＭＯＳトランジスタ１０１乃至１０４と、電流源１０５，１０６と、コンデンサ１０７，１０８と、差動入力端子１０９，１１０と、差動出力端子１１１，１１２と、端子１１３乃至１１６とを備えている。端子１１３乃至１１６のうち、端子１１５は、アースに接続される負電源端子であり、端子１１６は、正の電源を供給するための正電源端子である。

一般的に、フィルタ回路の特性は、入力端子から出力端子までの伝達関数を求めることによって得ることができる。図５に示した低域通過フィルタの入力端子である端子１０９，１１０から出力端子である端子１１１，１１２までの伝達関数Ｈ０（ｓ）は、非特許文献１に記載されているように、以下の式（１）によって求めることができる。
Ｈ０（ｓ）＝−ｇｍ^２／（Ｃ１・Ｃ２・ｓ^２＋ｇｍ・Ｃ１・ｓ＋ｇｍ^２）
・・・（１）

式（１）において、Ｃ１はコンデンサ１０７の２倍の容量値、Ｃ２はコンデンサ１０８の２倍の容量値である（言い換えると、コンデンサ１０７、１０８の容量はそれぞれＣ１／２、Ｃ２／２である。）。ｓはｔ関数をラプラス変換して得られるｓ関数である。ｇｍはＭＯＳトランジスタ１０１乃至１０４のトランスコンダクタンス値であって、ＭＯＳトランジスタを流れる電流とＭＯＳトランジスタのサイズによって決まる。図５に示した例では、ＭＯＳトランジスタ１０１乃至１０４のサイズは等しいものとしている。

上述した式（１）において、分母はｓの２次形になっているので、このフィルタは２次低域通過フィルタ特性を有する。後述する本発明の図１に示した低域通過フィルタは、ソースフォロワ回路をベースにしているので線形性能に優れ、高速でかつ低消費電流特性を容易に実現できる。

米国特許出願公開第２００８／１５７８６４号明細書 Stefano DAmico、Matteo Conta、Andrea Baschirotto著 IEEE Journal of Solid State Circuits、 41巻、12号、2713~2719ページ。論文タイトル「A 4.1-mW 10-MHz Fourth-Order Source Follower-Based Continuous-Time Filter With 79-dB DR」

しかしながら、従来技術では、フィルタの入力信号レベルと出力信号レベルが大きく異なるという問題があった。図５において、入力信号と出力信号のレベル差はＭＯＳトランジスタ１０１乃至１０４に流れる電流と電圧の関係から求めることができる。この電流と電圧の関係式については、ＭＯＳトランジスタ１０１乃至１０４と電流源１０５，１０６は左右対称で動作するので、以下では左半分のＭＯＳトランジスタ１０１，１０３と電流源１０５に関して注目して説明する。また、回路が対象であるので端子１１３と端子１１４の電圧Ｖ１１３とＶ１１４は等しいとする。ＭＯＳトランジスタ１０１に関して、入力端子１０９に与えられる入力電圧Ｖ１０９と端子１１３の電圧Ｖ１１３との関係は、以下の（２）式のように示すことができる。
Ｉ１１＝（Ｗ１０１／２Ｌ１０１）μｐＣｏｘｐ（Ｖ１０９−Ｖ１１３−Ｖｔｈｐ）^２ ・・・（２）

ここで、Ｉ１１はＭＯＳトランジスタ１０１のソース・ドレイン間に流れる電流、Ｗ１０１、Ｌ１０１、μｐ、Ｃｏｘｐ、ＶｔｈｐはそれぞれＰＭＯＳトランジスタ１のチャネル幅、チャネル長、キャリア移動度、単位面積あたりのゲート容量、閾値電圧である。Ｖ１０９とＶ１１３の関係式は、（２）式を変形して以下の（３）式で表すことができる。
Ｖ１１３＝Ｖ１０９−Ｖｔｈｐ＋√｛Ｉ１１／（Ｗ１０１／２Ｌ１０１）μｐＣｏｘｐ｝ ・・・（３）

ここで、Ｖｔｈｐは通常負の値なので、Ｖ１１３はＶ１０９に対してＭＯＳトランジスタ１０１の閾値電圧ＶｔｈｐにＭＯＳトランジスタ１０１のオーバーゲート電圧√｛Ｉ１１／（Ｗ１０１／２Ｌ１０１）μｐＣｏｘｐ｝を加えた値だけ正の方向になる。同様に端子１１４（＝１１３）の電圧Ｖ１１４（＝Ｖ１１３）と出力端子１１１の電圧Ｖ１１１の関係は、以下の（４）式のように示すことができる。
Ｉ１１＝（Ｗ１０３／２Ｌ１０３）μｐＣｏｘｐ（Ｖ１１３−Ｖ１１１−Ｖｔｈｐ）^２ ・・・（４）

ここで、Ｉ１１はＭＯＳトランジスタ１０３のソース・ドレイン間に流れる電流、Ｗ１０３、Ｌ１０３、μｐ、Ｃｏｘｐ、ＶｔｈｐはそれぞれＰＭＯＳトランジスタ１０３のチャネル幅、チャネル長、キャリア移動度、単位面積あたりのゲート容量、閾値電圧である。Ｖ１１３とＶ１１１の関係式は、（４）式を変形して以下の（５）式で表すことができる。
Ｖ１１１＝Ｖ１１３−Ｖｔｈｐ＋√｛Ｉ１１／（Ｗ１０３／２Ｌ１０３）μｐＣｏｘｐ｝ ・・・（５）

入力電圧Ｖ１０９と出力電圧Ｖ１１１の関係は、上述した（３）式及び（５）式を用いて、以下の（６）式のように示すことができる。
Ｖ１１１＝Ｖ１０９−２Ｖｔｈｐ
＋√｛Ｉ１１／（Ｗ１０１／２Ｌ１０１）μｐＣｏｘｐ｝
＋√｛Ｉ１１／（Ｗ１０３／２Ｌ１０３）μｐＣｏｘｐ｝ ・・・（６）

すなわち、図５に示したフィルタの入力信号と出力信号のＤＣ（直流）信号レベル差は、閾値電圧の２倍とＭＯＳトランジスタ１０１及び１０３のオーバードライブ電圧をそれぞれ加算したものになる。閾値電圧Ｖｔｈｐは、通常、−０．５乃至−０．９Ｖであり、また、オーバードライブ電圧は、０．２乃至０．５Ｖなので、図５に示したフィルタの入力信号に対する出力信号のＤＣ信号レベルシフト電圧は、正の電源側に１．４乃至２．８Ｖと見込まれる。

図６は、従来の多段にしたＳＦ型フィルタ回路の例を示す構成図である。２次を超える高次のフィルタ特性が必要な場合は、図６に示すように構成することで実現できる。図６において、ブロック１２１乃至１２４は、それぞれ図５に示すような２次フィルタ特性を有したフィルタ回路に相当する。１２５，１２６は入力端子対で、入力信号がここから供給される。フィルタ回路１２１の出力は、端子対１２７，１２８に出力されて、次の段のフィルタ回路１２２に供給される。図６に示した場合のフィルタ回路は、４つの２次フィルタ特性を有するフィルタ回路から構成されるので、８次のフィルタ回路となる。

すなわち、上述した（１）式のような伝達関数を用いて表現すると、分母はｓの８次の関数で表されることになる。このような場合、入力信号に対する出力信号のＤＣ信号レベルシフト電圧は、正の電源側に５．６乃至１１．２Ｖと見込まれる。このような高い電圧は、通常のＩＣに供給される正の電源電圧を遥かに超えるために正常な信号を得ることができない。これを解消するために各フィルタブロック１２１，１２２，１２３，１２４の間にＨＰＦ（ハイパスフィルタ回路）を挿入して電圧シフトした信号レベルを元のレベルに戻すことか可能であるが、ＤＣ信号が通らない、面積が大きくなるという欠点があった。ＨＰＦを使わない問題解消方法として、以下に説明する図７のような２次形のフィルタ回路を用いることができる。

図７は、従来の他のソースフォロワ回路をベースにした低域通過特性を有する時間連続フィルタの回路図である。図示したフィルタ回路は、ＮＭＯＳトランジスタ２０１乃至２０４と、電流源２０５，２０６と、コンデンサ２０７，２０８と、差動入力端子２０９，２１０と、差動出力端子２１１，２１２と、端子２１３乃至２１６とを備えている。端子２１３乃至２１６のうち、端子２１５はアースに接続される負電源端子であり、端子２１６は正の電源を供給するための正電源端子である。

一般的に、フィルタ回路の特性は、入力端子から出力端子までの伝達関数を求めることによって得ることができる。図７に示した低域通過フィルタ回路の入力端子である端子２０９，２１０から出力端子である端子２１１，２１２までの伝達関数Ｈ１０（ｓ）は、非特許文献１に記載されているように、以下の式（７）によって求めることができる。
Ｈ１０（ｓ）＝−ｇｍｎ^２／（Ｃ３・Ｃ４・ｓ^２＋ｇｍｎ・Ｃ３・ｓ＋ｇｍｎ^２）
・・・（７）

式（７）において、Ｃ３はコンデンサ２０７の２倍の容量値、Ｃ４はコンデンサ２０８の２倍の容量値である（言い換えると、コンデンサ２０７，２０８の容量はそれぞれＣ１／２、Ｃ２／２である。）。ｓはｔ関数をラプラス変換して得られるｓ関数である。ｇｍｎは、ＭＯＳトランジスタ２０１〜２０４のトランスコンダクタンス値であって、ＭＯＳトランジスタを流れる電流とＭＯＳトランジスタのサイズによって決まる。図７に示した例では、ＭＯＳトランジスタ２０１乃至２０４のサイズは等しいものとしている。

上述した式（７）において、分母はｓの２次形になっているので、このフィルタは２次低域通過フィルタ特性を有する。後述する本発明の図１に示した低域通過フィルタは、ソースフォロワ回路をベースにしているので線形性能に優れ、高速でかつ低消費電流特性を容易に実現できる。

図７において、入力信号と出力信号のレベル差は、ＭＯＳトランジスタ２０１乃至２０４に流れる電流と電圧の関係から求めることができる。この電流と電圧の関係式については、ＭＯＳトランジスタ２０１乃至２０４と電流源２０５，２０６は左右対称で動作するので、以下では左半分のＭＯＳトランジスタ２０１，２０３と電流源２０５に関して注目して説明する。また、回路が対象であるので端子２１３と端子２１４の電圧Ｖ２１３とＶ２１４は等しいとする。ＭＯＳトランジスタ２０１に関して、入力端子２０９に与えられる入力電圧Ｖ２０９と端子２１３の電圧Ｖ２１３との関係は、以下の（８）式のように示すことができる。
Ｉ１２＝（Ｗ２０１／２Ｌ２０１）μｎＣｏｘｎ（Ｖ２０９−Ｖ２１３−Ｖｔｈｎ）^２ ・・・（８）

ここで、Ｉ１２はＭＯＳトランジスタ２０１のソース・ドレイン間に流れる電流、Ｗ２０１、Ｌ２０１、μｎ、Ｃｏｘｎ、ＶｔｈｎはそれぞれＮＭＯＳトランジスタ２０１のチャネル幅、チャネル長、キャリア移動度、単位面積あたりのゲート容量、閾値電圧である。Ｖ２０９とＶ２１３の関係式は、（８）式を変形して以下の（９）式で表すことができる。
Ｖ２１３＝Ｖ２０９−Ｖｔｈｎ−√｛Ｉ１２／（Ｗ２０１／２Ｌ２０１）μｎＣｏｘｎ｝ ・・・（９）

ここで、Ｖｔｈｎは通常正の値なので、Ｖ２１３はＶ２０９に対してＭＯＳトランジスタ２０１の閾値電圧ＶｔｈｎにＭＯＳトランジスタ２０１のオーバーゲート電圧√｛Ｉ１２／（Ｗ２０１／２Ｌ２０１）μｎＣｏｘｎ｝を加えた値だけ負の方向になる。同様に端子２１４（＝２１３）の電圧Ｖ２１４（＝Ｖ２１３）と出力端子２１１の電圧Ｖ２１１の関係は、以下の（１０）式のように示すことができる。
Ｉ１２＝（Ｗ２０３／２Ｌ２０３）μｎＣｏｘｎ（Ｖ２１３−Ｖ２１１−Ｖｔｈｎ）^２ ・・・（１０）

ここで、Ｉ１２はＭＯＳトランジスタ２０３のソース・ドレイン間に流れる電流、Ｗ２０３、Ｌ２０３、μｎ、Ｃｏｘｎ、ＶｔｈｎはそれぞれＮＭＯＳトランジスタ２０３のチャネル幅、チャネル長、キャリア移動度、単位面積あたりのゲート容量、閾値電圧である。Ｖ２１３とＶ２１１の関係式は、（１０）式を変形して以下の（１１）式で表すことができる。
Ｖ２１１＝Ｖ２１３−Ｖｔｈｎ−√｛Ｉ１２／（Ｗ２０３／２Ｌ２０３）μｎＣｏｘｎ｝ ・・・（１１）

入力電圧Ｖ２０９と出力電圧Ｖ２１１の関係は、上述した（９）式及び（１１）式を用いて、以下の（１２）式のように示すことができる。
Ｖ２１１＝Ｖ２０９−２Ｖｔｈｎ
−√｛Ｉ１２／（Ｗ２０１／２Ｌ２０１）μｎＣｏｘｎ｝
−√｛Ｉ１２／（Ｗ２０３／２Ｌ２０３）μｎＣｏｘｎ｝ ・・・（１２）

すなわち、図７に示したフィルタ回路の入力信号と出力信号のＤＣ（直流）信号レベル差は、閾値電圧の２倍とＭＯＳトランジスタ２０１及び２０３のオーバードライブ電圧をそれぞれ加算したものになる。閾値Ｖｔｈｎは通常０．５乃至０．９Ｖであり、また、オーバードライブ電圧は０．２乃至０．５Ｖなので、図７に示したフィルタ回路の入力信号に対する出力信号のＤＣ信号レベルシフト電圧は、負の電源側に１．４乃至２．８Ｖと見込まれる。

図６に示したフィルタ回路において、フィルタ回路１２１，１２３のフィルタ回路にはＰＭＯＳトランジスタで構成された図５のフィルタ回路を、フィルタ回路１２２，１２４のフィルタ回路にはＮＭＯＳトランジスタで構成された図７のフィルタ回路を用いた場合、図５に示した２次フィルタ回路と図７に示した２次フィルタ回路の入力信号、出力信号間の電圧変化量は符号が反対であるので、上述した（６）式及び（１２）式より、フィルタ回路１２２の出力では、以下の（１３）式のようにレベルシフト電圧Ｖ１２２はお互いにキャンセルすることができる。
Ｖ２１１＝Ｖ１０９−２Ｖｔｈｎ−２Ｖｔｈｐ
＋√｛Ｉ１１／（Ｗ１０１／２Ｌ１０１）μｐＣｏｘｐ｝
＋√｛Ｉ１１／（Ｗ１０３／２Ｌ１０３）μｐＣｏｘｐ｝
−√｛Ｉ１２／（Ｗ２０１／２Ｌ２０１）μｎＣｏｘｎ｝
−√｛Ｉ１２／（Ｗ２０３／２Ｌ２０３）μｎＣｏｘｎ｝ ・・・（１３）

しかしながら、上述した（６）式及び（１２）式に用いられているＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの閾値電圧Ｖｔｐ、Ｖｔｎの大きさ（絶対値）は、同じにすることは困難で、通常の場合、最大０．３Ｖ程度の差が見込まれる。言い換えると２段接続した後のレベルシフト電圧は最大で０．３Ｖ、４段接続した後のレベルシフト電圧は最大で０．６Ｖ見込まれることになる。

このようにして図６においてＰＭＯＳトランジスタで構成された図５のフィルタ回路をフィルタ回路１２１，１２３と奇数番目のブロックに配置し、ＮＭＯＳトランジスタで構成された図７のフィルタ回路をフィルタ回路１２２，１２４と偶数番目にと交互に配置した場合でも、段数を重ねるごとに電圧変化量は次第に増加していくことになる。特に、図６のフィルタブロック１２３の出力は、上述した（６）式で示される電圧変化に加えて、（６）式と（１２）式の差に相当する電圧変化分を加算したものになるため、高次フィルタ回路の奇数番目のフィルタ出力電圧は入力電圧に対して大きくずれることになる。このため電源電圧が低い場合には、信号が正の電源又は負の電源を越えてフィルタ回路が正常に動作しないという問題があった。

また、図５に示したフィルタ回路の特性は、ＰＭＯＳトランジスタ１０１乃至１０４の性能に依存する一方、図７に示したフィルタ回路の特性は、ＮＭＯＳトランジスタ２０１乃至２０４の性能に依存するので、所謂ｇｍ−Ｃフィルタ回路の特性を自動調整するための回路は、２組必要になり、結果として回路規模が増大するという問題もある。

図８は、従来の回路を活用したＳＦ型フィルタ回路の構成図で、入力電圧と出力電圧が異なるという問題を解決するための別の回路である。図８もまた、ソースフォロワ回路をベースにした低域通過特性を有する時間連続フィルタの回路を例示するための別の図である。図示したフィルタ回路は、ＭＯＳトランジスタ１４１乃至１４８と、電流源１４９，１５０と、コンデンサ１５３，１５４と、差動入力端子１５５，１５６と、差動出力端子１５７，１５８と、端子１５９乃至１６６とを備えている。端子１５９乃至１６６のうち、端子１６５はアースに接続される負電源端子であり、端子１６６は正の電源を供給するための正電源端子である。

図８に示した回路において、ＰＭＯＳトランジスタ１４１乃至１４４と、電流源１４９，１５０と、コンデンサ１５３，１５４で構成される回路１６７は、図５で示したフィルタ回路と完全に同じであり、従って、入力端子１５５，１５６から端子１６１，１６２までのフィルタ特性も図５のものと同じである。

以下では、図５の回路に対して新しく追加されているＮＭＯＳトランジスタ１４５乃至１４８、電流源１５１，１５２で構成される回路について説明する。新しく追加した回路のうち、ＮＭＯＳトランジスタ１４６，１４８と電流源１５２は、ＮＭＯＳトランジスタ１４５，１４７と電流源１５１の対となる回路で同じ動作をするので、簡便のために以下では、ＮＭＯＳトランジスタ１４５，１４７、電流源１５１を含んだ回路のみ説明する。

ＮＭＯＳトランジスタ１４５，１４７に流れる電流は電流源１５１に流れる電流Ｉ１３に等しい。ここで、ＮＭＯＳトランジスタ１４５のゲート端子１６１に印加する電圧Ｖ１６１とソース端子１６３に発生する電圧Ｖ１６３の関係式は、以下の（１４）式のように示すことができる。
Ｉ１３＝（Ｗ１４５／２Ｌ１４５）μｎＣｏｘｎ（Ｖ１６１−Ｖ１６３−Ｖｔｈｎ）^２ ・・・（１４）

ここで、Ｉ１３はＮＭＯＳトランジスタ１４５のソース・ドレイン間に流れる電流、Ｗ１４５、Ｌ１４５、μｎ、Ｃｏｘｎ、ＶｔｈｎはそれぞれＮＭＯＳトランジスタ１４５のチャネル幅、チャネル長、キャリア移動度、単位面積あたりのゲート容量、閾値電圧である。Ｖ１６３とＶ１６１の関係式は、（１４）式を変形して以下の（１５）式で表すことができる。
Ｖ１６３＝Ｖ１６１−Ｖｔｈｎ−√｛Ｉ１３／（Ｗ１４５／２Ｌ１４５）μｎＣｏｘｎ｝ ・・・（１５）

同様にして、ＮＭＯＳトランジスタ１４７のゲート端子１６３に印加する電圧Ｖ１６３とソース端子１５７に発生する電圧Ｖ１５７の関係式は、以下の（１６）式のように示すことができる。
Ｉ１３＝（Ｗ１４７／２Ｌ１４７）μｎＣｏｘｎ（Ｖ１６３−Ｖ１５７−Ｖｔｈｎ）^２ ・・・（１６）

ここで、Ｉ１３はＮＭＯＳトランジスタ１４７のソース・ドレイン間に流れる電流、Ｗ１４７、Ｌ１４７、μｎ、Ｃｏｘｎ、ＶｔｈｎはそれぞれＮＭＯＳトランジスタ１４７のチャネル幅、チャネル長、キャリア移動度、単位面積あたりのゲート容量、閾値電圧である。Ｖ１６３とＶ１５７の関係式は、（１６）式を変形して以下の（１７）式で表すことができる。
Ｖ１５７＝Ｖ１６３−Ｖｔｈｎ−√｛Ｉ１３／（Ｗ１４７／２Ｌ１４７）μｎＣｏｘｎ｝ ・・・（１７）

端子１６１の電圧Ｖ１６１と端子１５７の電圧Ｖ１５７の関係は、上述した（１５）式及び（１７）式を用いて、以下の（１８）式のように示すことができる。
Ｖ１５７＝Ｖ１６１−２Ｖｔｈｎ
−√｛Ｉ１３／（Ｗ１４５／２Ｌ１４５）μｎＣｏｘｎ｝
−√｛Ｉ１３／（Ｗ１４７／２Ｌ１４７）μｎＣｏｘｎ｝ ・・・（１８）

図８に示したフィルタ１６７に相当する回路の入力端子１５５の電圧Ｖ１５５と出力端子１６１の電圧Ｖ１６１の関係式は、図５に示したＶ１０９とＶ１１１の関係を表す（６）式と同じであるので、以下の（１９）式のように表すことができる。
Ｖ１６１＝Ｖ１５５−２Ｖｔｈｐ
＋√｛Ｉ１４／（Ｗ１４１／２Ｌ１４１）μｐＣｏｘｐ｝
＋√｛Ｉ１４／（Ｗ１４３／２Ｌ１４３）μｐＣｏｘｐ｝ ・・・（１９）

ここで、Ｖｔｈｎ、μｎ、Ｃｏｘｎ、Ｉ１４はＰＭＯＳトランジスタ１４１、１４３の閾値電圧、キャリア移動度、単位面積あたりのゲート容量、閾値電圧とソース・ドレイン間を流れる電流値、Ｗ１４１、Ｌ１４１、Ｗ１４３、Ｌ１４３はそれぞれＭＯＳトランジスタ１４１、１４３のチャネル幅、チャネル長である。

上述した（１８）式及び（１９）式から図８の入力端子の電圧Ｖ１５５に対する出力端子１５７の電圧Ｖ１５７は、以下の（２０）式で与えられる。
Ｖ１５７＝Ｖ１５５−２Ｖｔｈｐ−２Ｖｔｈｎ
−√｛Ｉ１３／（Ｗ１４５／２Ｌ１４５）μｎＣｏｘｎ｝
−√｛Ｉ１３／（Ｗ１４７／２Ｌ１４７）μｎＣｏｘｎ｝
＋√｛Ｉ１４／（Ｗ１４１／２Ｌ１４１）μｐＣｏｘｐ｝
＋√｛Ｉ１４／（Ｗ１４３／２Ｌ１４３）μｐＣｏｘｐ｝ ・・・（２０）

この（２０）式において、オーバードライブ電圧はお互いにキャンセルしてゼロにすることができるので、この場合（２０）式は、以下の（２１）式のように書くことができる。
Ｖ１５７＝Ｖ１５５−２Ｖｔｈｐ−２Ｖｔｈｎ ・・・（２１）

ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの閾値電圧Ｖｔｐ、Ｖｔｎの大きさ（絶対値）は、同じにすることは困難で、通常の場合、最大０．３Ｖ程度の差が見込まれる。言い換えると図８に示したフィルタ回路を２段接続した後のレベルシフト電圧は、最大で０．６Ｖ（図６のフィルタ回路においてフィルタブロック１２２の出力に相当）、４段接続した後のレベルシフト電圧は、最大で１．２Ｖ見込まれることになる（図６のフィルタ回路においてフィルタブロック１２４の出力に相当）。図８の信号レベルは、前段のレベルシフト電圧が加算しているので、端子１６１におけるレベルシフト量はより大きくなる。

すなわち、図６に示したフィルタ回路において、フィルタブロック１２４中に用いられている図８のフィルタ回路中の端子１６１，１６２の電圧は、入力端子１２５，１２６の電圧に比べ差が積み重なって大きくなっている。このため、電源電圧が低い場合には、信号が正の電源又は負の電源を越えてフィルタ回路が正常に動作しないという問題があった。

本発明は、このような問題に鑑みてなされたもので、その目的とするところは、ソースフォロワ回路をベースにした、高速でかつ低消費電流であり、高次フィルタの場合でも低い電源電圧で動作が可能なフィルタ回路を提供することにある。

本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、ソースフォロワ型フィルタ回路（２７，３２７）とドレインフォロワ回路（２８ａ，２８ｂ，３２８ａ，３２８ｂ）とを備えたフィルタ回路であって、前記ソースフォロワ型フィルタ回路（２７，３２７）は、第１入力信号を入力するゲート（１Ｇ，３０１Ｇ）を有する第１ＭＯＳトランジスタ（１，３０１）と、第２入力信号を入力するゲート（２Ｇ，３０２Ｇ）を有する第２ＭＯＳトランジスタ（２，３０２）とを備える第１トランジスタ対（１，２，３０１，３０２）と、前記第１ＭＯＳトランジスタのソース（１Ｓ，３０１Ｓ）に接続するドレイン（３Ｄ，３０３Ｄ）を有する第３ＭＯＳトランジスタ（３，３０３）と、前記第２ＭＯＳトランジスタのソース（２Ｓ，３０２Ｓ）に接続するドレイン（４Ｄ、３０４Ｄ）を有する第４ＭＯＳトランジスタ（４，３０４）とを備え、前記第３ＭＯＳトランジスタのゲート（３Ｇ，３０３Ｇ）が前記第４ＭＯＳトランジスタの前記ドレイン（４Ｄ，３０４Ｄ）に接続され、前記第４ＭＯＳトランジスタのゲート（４Ｇ，３０４Ｇ）が前記第３ＭＯＳトランジスタの前記ドレイン（３Ｄ，３０３Ｄ）に接続される第２トランジスタ対（３，４，３０３，３０４）と、前記第１ＭＯＳトランジスタ乃至第４ＭＯＳトランジスタのソース（１Ｓ，２Ｓ，３Ｓ，４Ｓ，３０１Ｓ，３０２Ｓ，３０３Ｓ，３０４Ｓ）の各々に接続されるコンデンサ（２５，２６，３２５，３２６）と、前記第３ＭＯＳトランジスタの前記ソース（３Ｓ，３０３Ｓ）に接続された第１電流源（９，３０９）と、前記第４ＭＯＳトランジスタの前記ソース（４Ｓ，３０４Ｓ）に接続された第２電流源（１０，３１０）とを備える第１電流源対（９，１０，３０９，３１０）とから構成され、前記第３ＭＯＳトランジスタのソース端子を第１出力端子とし、前記第４ＭＯＳトランジスタのソース端子を第２出力端子とし、前記ドレインフォロワ回路（２８ａ，２８ｂ，３２８ａ，３２８ｂ）は、前記ソースフォロワ型フィルタ回路（２７，３２７）の第１出力端子からの出力信号を入力するソース（５Ｓ，３０５Ｓ）を有する第５ＭＯＳトランジスタ（５，３０５）と、前記ソースフォロワ型フィルタ回路（２７，３２７）の第２出力端子からの出力信号を入力するソース（６Ｓ，３０６Ｓ）を有する第６ＭＯＳトランジスタ（６，３０６）とを備える第３トランジスタ対（５，６，３０５，３０６）と、前記第５ＭＯＳトランジスタのドレイン（５Ｄ，３０５Ｄ）とゲート（５Ｇ，３０５Ｇ）を接続した端子に接続するソース（７Ｓ，３０７Ｓ）を有する第７ＭＯＳトランジスタ（７，３０７）と、前記第６ＭＯＳトランジスタのドレイン（６Ｄ，３０６Ｄ）とゲート（６Ｇ，３０６Ｇ）を接続した端子に接続されるソース（８Ｓ，３０８Ｓ）を有する第８ＭＯＳトランジスタ（８，３０８）とを備える第４トランジスタ対（７，８，３０７，３０８）と、前記第５ＭＯＳトランジスタの前記ソース（５Ｓ，３０５Ｓ）に接続された第３電流源（２９，３２９）と、前記第６ＭＯＳトランジスタの前記ソース（６Ｓ，３０６Ｓ）に接続された第４電流源（３０，３３０）とを備える第２電流源対（２９，３０，３２９，３３０）と、第１出力信号を出力する前記第７ＭＯＳトランジスタのドレイン（７Ｄ，３０７Ｄ）とゲート（７Ｇ，３０７Ｇ）を接続した端子に接続される第５電流源（１１，３１１）と、第２出力信号を出力する前記第８ＭＯＳトランジスタのドレイン（８Ｄ，３０８Ｄ）とゲート（８Ｇ，３０８Ｇ）を接続した端子に接続される第６電流源（１２，３１２）とを備える第３電流源対（１１，１２，３１１，３１２）とを備えたことを特徴とする。（図１，図４に対応）

また、請求項２に記載の発明は、請求項１に記載の発明において、前記第１電流源（９）と前記第３電流源（２９）、及び前記第２電流源（１０）と前記第４電流源（３０）は、それぞれ１つの電流源で共用されることを特徴とする。

また、請求項３に記載の発明は、ソースフォロワ型フィルタ回路（５３）と第１及び第２ドレインフォロワ回路（４１，４２）とを備えたフィルタ回路であって、前記ソースフォロワ型フィルタ回路（５３）は、第１入力信号を入力するゲート（３１Ｇ）を有する第１ＭＯＳトランジスタ（３１）と、第２入力信号を入力するゲート（３２Ｇ）を有する第２ＭＯＳトランジスタ（３２）とを備える第１トランジスタ対（３１，３２）と、前記第１ＭＯＳトランジスタ（３１）のソース（３１Ｓ）に接続するドレイン（３３Ｄ）を有する第３ＭＯＳトランジスタ（３３）と前記第２ＭＯＳトランジスタ（３２）のソース（３２Ｓ）に接続するドレイン（３４Ｄ）を有する第４ＭＯＳトランジスタ（３４）とを備え、前記第３ＭＯＳトランジスタ（３３）のゲート（３３Ｇ）が前記第４ＭＯＳトランジスタ（３４）のドレイン（３４Ｄ）に接続され、前記第４ＭＯＳトランジスタ（３４）のゲート（３４Ｇ）が前記第３ＭＯＳトランジスタ（３３）のドレイン（３３Ｄ）に接続される第２トランジスタ対（３３，３４）と、前記第１ＭＯＳトランジスタ乃至第４ＭＯＳトランジスタのソース（３１Ｓ，３２Ｓ，３３Ｓ，３４Ｓ）の各々に接続されるコンデンサ（３９，４０）と、前記第１ＭＯＳトランジスタ（３１）の前記ソース（３１Ｓ）に接続された第１電流源（３５）と、前記第２ＭＯＳトランジスタ（３２）の前記ソース（３２Ｓ）に接続された第２電流源（３６）とを備える第１電流源対（３５，３６）と、前記第３ＭＯＳトランジスタ（３３）の前記ソース（３３Ｓ）に接続された第３電流源（３７）と、前記第４ＭＯＳトランジスタ（３４）の前記ソース（３４Ｓ）に接続された第４電流源（３８）とを備える第２電流源対（３７，３８）とから構成され、前記第３ＭＯＳトランジスタ（３３）のソース端子（４９）を第１出力端子とし、前記第４ＭＯＳトランジスタ（３４）のソース端子（５０）を第２出力端子とし、前記第１及び第２ドレインフォロワ回路（４１，４２）は、前記ソースフォロワ型フィルタ回路（５３）からの出力信号を入力端子（６７）から入力するソース（６１Ｓ）を有する第５ＭＯＳトランジスタ（６１）と、前記ドレインフォロワ回路（４１，４２）の出力信号を出力端子（６８）から出力するドレイン（６２Ｄ）と前記第５ＭＯＳトランジスタ（６１）のドレイン（６１Ｄ）と接続するソース（６２Ｓ）を有する第６ＭＯＳトランジスタ（６２）とを備え、前記第５ＭＯＳトランジスタ（６１）のゲート（６１Ｇ）に前記ドレイン（６１Ｄ）を接続した端子に第１電流源（６３）が接続されるとともに、ソース（６１Ｓ）に第３電流源（６５）が接続され、前記第６ＭＯＳトランジスタ（６２）のソース（６２Ｓ）に第２電流源（６４）が接続されるとともに、ゲート（６２Ｇ）と前記ドレイン（６２Ｄ）を接続した端子に第４の電流源（６６）が接続され、前記第１ドレインフォロワ回路（４１）は、前記第３ＭＯＳトランジスタ（３３）のソース端子（４９）に接続され、前記第２ドレインフォロワ回路（４２）は、前記第４ＭＯＳトランジスタ（３４）のソース端子（５０）に接続されていることを特徴とする。（図２，図３に対応）

また、請求項４に記載の発明は、請求項３に記載の発明において、前記ソースフォロワ型フィルタ回路（５３）の前記第３電流源（３７）と前記第１ドレインフォロワ回路（４１）の前記第３電流源（６５）、及び前記ソースフォロワ型フィルタ回路（５３）の前記第４電流源（３８）と前記第２ドレインフォロワ回路（４２）の前記第３電流源（６５）は、それぞれ１つの電流源で共用されることを特徴とする。

また、請求項５に記載の発明は、請求項３に記載の発明において、前記第１及び第２ドレインフォロワ回路（４１，４２）の前記第１電流源（６３）と前記第２電流源（６４）は、それぞれ１つの電流源で共用されることを特徴とする。

また、請求項６に記載の発明は、請求項３，４又は５に記載の発明において、前記第１，第２，第６ＭＯＳトランジスタ（３１，３２，６２）が第１の極性を有しており、前記第３，第４，第５ＭＯＳトランジスタ（３３，３４，６１）が前記第１の極性と逆の極性である第２の極性を有することを特徴とする。

本発明によれば、ドレインフォロワ回路を用いているので、ＭＯＳトランジスタの閾値変動と関係なく２次フィルタ回路の出力電圧と入力電圧をいつも同じレベルにすることができるので、従来に比べてより低い電源電圧においてもフィルタ回路として正常に動作することができる。

以下、図面を参照して本発明の各実施形態について説明する。

＜実施形態１＞
図１は、本発明に係るフィルタ回路の実施形態１を説明するための回路図である。この実施形態１のフィルタ回路は、ＰＭＯＳトランジスタ１乃至８と、コンデンサ２５，２６と、電流源９乃至１２、２９，３０と、入力端子１３，１４と、出力端子１５，１６と、端子１７乃至２２と、負及び正の電源端子２３，２４とを備えている。

ＰＭＯＳトランジスタ１のドレイン１Ｄは負の電源端子２３に接続され、ゲート１Ｇは入力端子１３に接続され、ソース１Ｓは、ＰＭＯＳトランジスタ３のドレイン３Ｄと、ＰＭＯＳトランジスタ４のゲート４Ｇと、コンデンサ２５の一方の端子と、端子１７に接続されている。ＰＭＯＳトランジスタ２のドレイン２Ｄは負の電源端子２３に接続され、ゲート２Ｇは入力端子１４に接続され、ソース２ＳはＰＭＯＳトランジスタ４のドレイン４Ｄと、ＰＭＯＳトランジスタ３のゲート３Ｇと、コンデンサ２５の他端と、端子１８に接続されている。

ＰＭＯＳトランジスタ３のソース３ＳはＰＭＯＳトランジスタ５のソース、電流源９、電流源２９、コンデンサ２６の一方の端子、端子１９に接続されている。ＰＭＯＳトランジスタ４のソース４ＳはＰＭＯＳトランジスタ６のソース６Ｓと、電流源１０、電流源３０と、コンデンサ２６の他端と、端子２０に接続されている。ＰＭＯＳトランジスタ５のゲート５Ｇとドレイン５Ｄは共通接続され、ＰＭＯＳトランジスタ７のソース７Ｓと端子２１に接続されている。ＰＭＯＳトランジスタ６のゲート６Ｇとドレイン６Ｄは共通接続され、ＰＭＯＳトランジスタ８のソース８Ｓと端子２２に接続されている。

ＰＭＯＳトランジスタ７のゲート７Ｇとドレイン７Ｄは共通接続され、電流源１１と、出力端子１５に接続されている。ＰＭＯＳトランジスタ８のゲート８Ｇとドレイン８Ｄは共通接続され、電流源１２と、出力端子１６に接続されている。

ここで、ＭＯＳトランジスタ１乃至４と、コンデンサ２５，２６と、電流源９，１０と、それに接続する端子を含めた回路は、ソースフォロワ型フィルタ回路２７と通常称されていて、そのソースフォロワ型フィルタ回路２７の入力は、入力端子１３，１４から供給され、出力は端子１９，２０に発生する。このソースフォロワ型フィルタ回路２７は、図５に示した従来の回路と完全に同じである。

図１に示したソースフォロワ型フィルタ回路２７において、その入力端子１３の電圧Ｖ１３と回路２７の出力に相当する端子１９の電圧Ｖ１９の電圧差についてＭＯＳトランジスタ１乃至４に流れる電流と電圧の関係から求めることができる。この電流と電圧の関係式については、ＭＯＳトランジスタ１乃至４と、電流源５，６は左右対称で動作するので、以下では左半分のＭＯＳトランジスタ１，３と電流源５に関して注目して説明する。また、回路が対象であるので端子１７と端子１８の電圧Ｖ１７とＶ１８は等しいとする。ＭＯＳトランジスタ１に関して、入力端子１３に与えられる入力電圧Ｖ１３と端子１７の電圧Ｖ１７との関係は、以下の（２２）式のように示すことができる。
Ｉ１＝（Ｗ１／２Ｌ１）μｐＣｏｘｐ（Ｖ１３−Ｖ１７−Ｖｔｈｐ）^２
・・・（２２）

ここで、Ｉ１はＭＯＳトランジスタ１のソース・ドレイン間に流れる電流、Ｗ１、Ｌ１、μｐ、Ｃｏｘｐ、ＶｔｈｐはそれぞれＰＭＯＳトランジスタ１のチャネル幅、チャネル長、キャリア移動度、単位面積あたりのゲート容量、閾値電圧である。Ｖ１３とＶ１７の関係式は、（２２）式を変形して以下の（２３）式で表すことができる。
Ｖ１７＝Ｖ１３−Ｖｔｈｐ＋√｛Ｉ１／（Ｗ１／２Ｌ１）μｐＣｏｘｐ｝
・・・（２３）

ここで、Ｖｔｈｐは通常負の値なので、Ｖ１７はＶ１３に対してＭＯＳトランジスタ１の閾値電圧ＶｔｈｐにＭＯＳトランジスタ１のオーバーゲート電圧√｛Ｉ１／（Ｗ１／２Ｌ１）μｐＣｏｘｐ｝を加えた値だけ正の方向になる。同様に端子１７（＝１８）の電圧Ｖ１７（＝Ｖ１８）と端子１９の電圧Ｖ１９の関係は、以下の（２４）式のように示すことができる。
Ｉ１＝（Ｗ３／２Ｌ３）μｐＣｏｘｐ（Ｖ１７−Ｖ１９−Ｖｔｈｐ）^２
・・・（２４）

ここで、Ｉ１はＭＯＳトランジスタ３のソース・ドレイン間に流れる電流、Ｗ３、Ｌ３、μｐ、Ｃｏｘｐ、ＶｔｈｐはそれぞれＰＭＯＳトランジスタ３のチャネル幅、チャネル長、キャリア移動度、単位面積あたりのゲート容量、閾値電圧である。Ｖ１７とＶ１９の関係式は、（２４）式を変形して以下の（２５）式で表すことができる。
Ｖ１９＝Ｖ１７−Ｖｔｈｐ＋√｛Ｉ１／（Ｗ３／２Ｌ３）μｐＣｏｘｐ｝
・・・（２５）

入力電圧Ｖ１３とフィルタ２７の出力電圧Ｖ１９の関係は、上述した（２３）式及び（２５）式を用いて、以下の（２６）式のように示すことができる。
Ｖ１９＝Ｖ１３−２Ｖｔｈｐ＋√｛Ｉ１／（Ｗ１／２Ｌ１）μｐＣｏｘｐ｝
＋√｛Ｉ１／（Ｗ３／２Ｌ３）μｐＣｏｘｐ｝ ・・・（２６）

すなわち、図１に示したフィルタ回路２７の入力信号と出力信号のＤＣ（直流）信号レベル差は、閾値電圧の２倍とＭＯＳトランジスタ１及び３のオーバードライブ電圧をそれぞれ加算したものになる。

次に、新しく追加したトランジスタ５乃至８と電流源１１，１２、２９，３０の動作について説明する。なお、ＭＯＳトランジスタ５，６，７，８及び電流源１１、１２、２９，３０は、全差動回路構成として左右対称になっており、以下の説明においては、片側の回路すなわちＭＯＳトランジスタ５，７と電流源１１、２９のみについて説明する。

なお、ＭＯＳトランジスタ５と７は電流源２９と電流源１１に挟まれており、通常電流源２９と電流源１１のそれぞれの電流値は同じ値であるＩ１１にしている。従って、これらＭＯＳトランジスタに流れる電流は、電流源１１で設定される電流値Ｉ１１である。

ＭＯＳトランジスタ５，７と電流源１１、２９からなる回路を以下ではドレインフォロワ回路２８ａと称することにする。また同様にＭＯＳトランジスタ６，８と電流源１２、３０からなる回路もドレインフォロワ回路２８ｂと称することができる。ドレインフォロワ回路と称する理由は出力電圧がドレイン端子に発生するためそのように称する。尚、フィルタ回路２７の電流源９とドレインフォロワ回路２８ａの電流源２９をひとつの電流源にまとめることができる。この場合、新しくまとめた電流源の電流値は電流源９と電流源２９のそれぞれの電流値を合計したものにすればよい。また同様に、フィルタ回路２７の電流源１０とドレインフォロワ回路２８ｂの電流源３０をひとつの電流源にまとめることができる。この場合、新しくまとめた電流源の電流値は電流源１０と電流源３０のそれぞれの電流値を合計したものにすればよい。このドレインフォロワ回路２８ａの入力端子に相当する端子１９の電圧Ｖ１９と端子２１の電圧Ｖ２１の関係は、以下の（２７）式のように示すことができる。
Ｉ１１＝（Ｗ５／２Ｌ５）μｐＣｏｘｐ（Ｖ２１−Ｖ１９−Ｖｔｈｐ）^２
・・・（２７）

ここで、Ｉ１１はＭＯＳトランジスタ５のソース・ドレイン間に流れる電流、Ｗ５、Ｌ５、μｐ、Ｃｏｘｐ、ＶｔｈｐはそれぞれＰＭＯＳトランジスタ５のチャネル幅、チャネル長、キャリア移動度、単位面積あたりのゲート容量、閾値電圧である。Ｖ１９とＶ２１の関係式は、（２７）式を変形して以下の（２８）式で表すことができる。
Ｖ２１＝Ｖ１９＋Ｖｔｈｐ−√｛Ｉ１１／（Ｗ５／２Ｌ５）μｐＣｏｘｐ｝
・・・（２８）

また、端子２１の電圧Ｖ２１とドレインフォロワ回路２８ａの出力に相当する端子である端子１５の電圧Ｖ１５の関係は、以下の（２９）式のように示すことができる。
Ｉ１１＝（Ｗ７／２Ｌ７）μｐＣｏｘｐ（Ｖ１５−Ｖ２１−Ｖｔｈｐ）^２
・・・（２９）

ここで、Ｉ１１はＭＯＳトランジスタ７のソース・ドレイン間に流れる電流、Ｗ７、Ｌ７、μｐ、Ｃｏｘｐ、ＶｔｈｐはそれぞれＰＭＯＳトランジスタ７のチャネル幅、チャネル長、キャリア移動度、単位面積あたりのゲート容量、閾値電圧である。Ｖ１５とＶ２１の関係式は、（２９）式を変形して以下の（３０）式で表すことができる。
Ｖ１５＝Ｖ２１＋Ｖｔｈｐ−√｛Ｉ１１／（Ｗ７／２Ｌ７）μｐＣｏｘｐ｝
・・・（３０）

ドレインフォロワ回路２８ａの入力端子に相当する端子１９の端子電圧Ｖ１９と出力端子に相当する端子１５の端子電圧Ｖ１５の関係は、上述した（２８）式及び（３０）式を用いて、以下の（３１）式のように示すことができる。
Ｖ１５＝Ｖ１９＋２Ｖｔｈｐ−√｛Ｉ１１／（Ｗ５／２Ｌ５）μｐＣｏｘｐ｝
−√｛Ｉ１１／（Ｗ７／２Ｌ７）μｐＣｏｘｐ｝ ・・・（３１）

すなわち、図１に示したドレインフォロワ回路２８の入力信号と出力信号のＤＣ（直流）信号レベル差は、閾値電圧の２倍とＭＯＳトランジスタ５及び７のオーバードライブ電圧をそれぞれ減算したものになる。

従って、図１の回路全体における入力端子１３の電圧Ｖ１３に対する出力端子１５の電圧Ｖ１５の電圧は、上述した（２６）式及び（３１）式より、以下の（３２）式で示すことができる。
Ｖ１５＝Ｖ１３＋√｛Ｉ１／（Ｗ１／２Ｌ１）μｐＣｏｘｐ｝
＋√｛Ｉ１／（Ｗ３／２Ｌ３）μｐＣｏｘｐ｝
−√｛Ｉ１１／（Ｗ５／２Ｌ５）μｐＣｏｘｐ｝
−√｛Ｉ１１／（Ｗ７／２Ｌ７）μｐＣｏｘｐ｝ ・・・（３２）

この（３２）式において以下の（３３）式のように
Ｖ１５＝Ｖ１３ ・・・（３３）
入力電圧Ｖ１５と出力電圧Ｖ１３が等しくなるように電流Ｉ１、Ｉ１１とＭＯＳトランジスタサイズを選択することは容易である。一番簡単な方法は、電流Ｉ１とＩ１１を同じにするとともに、全てのＭＯＳトランジスタサイズを同じにすると良い。図１のフィルタ回路は、全て同じ極性であるＰＭＯＳトランジスタを用いているので、入力電圧と出力電圧を同じにすることができる。この回路では、図１に示すフィルタ回路を図６のフィルタ回路１２１乃至１２４に適用することで、多段に接続しても出力信号レベルはいつも入力信号レベルと同じであり、低い電源電圧でも動作が可能なフィルタ回路を提供することができる。

なお、追加しているドレインフォロワ回路２８は、ソースフォロワで構成されているフィルタ回路２７の周波数特性を損なわないように十分高速で動作するように設計することが要求される。このため高速性能が要求される場合は、（３３）式を満たしつつ回路に流れる電流を大きくしたり、寄生容量を小さくなるような設計が必要になる。

＜実施形態２＞
図２は、本発明に係るフィルタ回路の実施形態２を説明するための回路図である。この実施形態２のフィルタ回路は、ＭＯＳトランジスタ３１乃至３４と、コンデンサ３９，４０と、電流源３５乃至３８と、ドレインフォロワ回路４１，４２と、入力端子４３，４４と、出力端子４５，４６と、端子４７乃至５０と，負及び正の電源端子５１，５２とを備えている。

ＮＭＯＳトランジスタ３１のドレイン３１Ｄは正の電源端子５２に接続され、ゲート３１Ｇは入力端子４３に接続され、ソース３１Ｓは、ＰＭＯＳトランジスタ３３のドレイン３３Ｄと、ＰＭＯＳトランジスタ３４のゲート３４Ｇと、電流源３５と、コンデンサ４０の一方の端子と、端子４７に接続されている。ＮＭＯＳトランジスタ３２のドレイン３２Ｄは正の電源端子５２に接続され、ゲート３２Ｇは入力端子４４に接続され、ソース３２ＳはＰＭＯＳトランジスタ３４のドレイン３４Ｄと、ＰＭＯＳトランジスタ３３のゲート３３Ｇと、電流源３６と、コンデンサ４０の他端と、端子４８に接続されている。

ＰＭＯＳトランジスタ３３のソース３３Ｓは、電流源３７と、コンデンサ３９の一方の端子に接続されているとともに、ドレインフォロワ回路４１の入力端子４９に接続されている。ＰＭＯＳトランジスタ３４のソース３４Ｓは、電流源３８と、コンデンサ３９の他端とに接続されているとともに、ドレインフォロワ回路４２の入力端子５０に接続されている。ドレインフォロワ回路４１の出力は出力端子４５に接続されている。ドレインフォロワ回路４２の出力は出力端子４６に接続されている。

ここで、ＭＯＳトランジスタ３１乃至３４と、コンデンサ３９，４０と、電流源３５乃至３８と、それに接続する端子を含めた回路は、ソースフォロワ型フィルタ回路５３として知られていて（例えば、非特許文献１参照）、そのソースフォロワ型フィルタ回路５３の入力は、入力端子４３，４４から供給され、出力は端子４９，５０に発生する。

図２に示したソースフォロワ型フィルタ回路５３において、その入力端子４３の入力電圧Ｖ４３と回路５３の出力に相当する端子４９の電圧Ｖ４９の電圧差についてＭＯＳトランジスタ３１乃至３４に流れる電流と電圧の関係から求めることができる。この電流と電圧の関係式については、ＭＯＳトランジスタ３１乃至３４と電流源３５乃至３８は左右対称で動作するので、以下では左半分のＭＯＳトランジスタ３１，３３と電流源３５，３７に注目して説明する。また、回路が対象であるので端子４７と端子４８の電圧Ｖ４７とＶ４８は等しいとする。ＭＯＳトランジスタ３１に関して、入力端子４３に与えられる入力電圧Ｖ４３と端子４７の電圧Ｖ４７との関係は、以下の（３４）式のように示すことができる。
Ｉ３１＝（Ｗ３１／２Ｌ３１）μｎＣｏｘｎ（Ｖ４３−Ｖ４７−Ｖｔｈｎ）^２
・・・（３４）

ここで、Ｉ３１はＭＯＳトランジスタ３１のソース・ドレイン間に流れる電流、Ｗ３１、Ｌ３１、μｎ、Ｃｏｘｎ、ＶｔｈｎはそれぞれＮＭＯＳトランジスタ３１のチャネル幅、チャネル長、キャリア移動度、単位面積あたりのゲート容量、閾値電圧である。Ｖ４３とＶ４７の関係式は、（３４）式を変形して以下の（３５）式で表すことができる。
Ｖ４７＝Ｖ４３−Ｖｔｈｎ−√｛Ｉ３１／（Ｗ３１／２Ｌ３１）μｎＣｏｘｎ｝
・・・（３５）

ここで、Ｖｔｈｎは通常正の値なので、Ｖ４７はＶ４３に対してＭＯＳトランジスタ３１の閾値電圧ＶｔｈｎにＭＯＳトランジスタ３１のオーバーゲート電圧√｛Ｉ３１／（Ｗ３１／２Ｌ３１）μｎＣｏｘｎ｝を加えた値だけ負の方向になる。同様に端子４７（＝４８）の電圧Ｖ４７（＝Ｖ４８）と端子４９の電圧Ｖ４９の関係は、以下の（３６）式のように示すことができる。
Ｉ３３＝（Ｗ３３／２Ｌ３３）μｐＣｏｘｐ（Ｖ４７−Ｖ４９−Ｖｔｈｐ）^２
・・・（３６）

ここで、Ｉ３３はＭＯＳトランジスタ３３のソース・ドレイン間に流れる電流、Ｗ３３、Ｌ３３、μｐ、Ｃｏｘｐ、ＶｔｈｐはそれぞれＰＭＯＳトランジスタ３３のチャネル幅、チャネル長、キャリア移動度、単位面積あたりのゲート容量、閾値電圧である。Ｖ４７とＶ４９の関係式は、（３６）式を変形して以下の（３７）式で表すことができる。
Ｖ４９＝Ｖ４７−Ｖｔｈｐ＋√｛Ｉ３３／（Ｗ３３／２Ｌ３３）μｐＣｏｘｐ｝
・・・（３７）

入力電圧Ｖ４３とフィルタ回路５３の出力電圧Ｖ４９の関係は、上述した（３５）式及び（３７）式を用いて、以下の（３８）式のように示すことができる。
Ｖ４９＝Ｖ４３−Ｖｔｈｎ−Ｖｔｈｐ−√｛Ｉ３１／（Ｗ３１／２Ｌ３１）μｎＣｏｘｎ｝＋√｛Ｉ３３／（Ｗ３３／２Ｌ３３）μｐＣｏｘｐ｝ ・・・（３８）

すなわち、図２のフィルタ５３回路の入力信号と出力信号のＤＣ（直流）信号レベル差は、ＮＭＯＳトランジスタ３１とＰＭＯＳトランジスタ３３の閾値電圧の差とＮＭＯＳトランジスタ３１とＰＭＯＳトランジスタ３３のオーバードライブ電圧の差を加算したものになる。

オーバードライブ電圧は、お互いキャンセルしてゼロにすることができるが、閾値電圧は製造上のばらつきに起因しているため、キャンセルすることができず最大で０．３Ｖ程度の差が見込まれる。図２のドレインフォロワ回路４１、４２はこの差電圧をキャンセルしてゼロにする目的で設置している。

図３は、図２のフィルタ回路におけるドレインフォロワ回路として最適例を示す回路図で、実施形態２のフィルタ回路に用いられるドレインフォロワ回路４１，４２の回路図である。図３に示した回路は、ＭＯＳトランジスタ６１，６２と、電流源６３乃至６６と、入力端子６７と、出力端子６８と、端子６９と，７０、７１の負及び正の電源端子とを備えている。

ＰＭＯＳトランジスタ６１のソース６１Ｓは、電流源６５と、入力端子６７に接続され、ゲート６１Ｇとドレイン６１Ｄは共通接続され、端子６９と、ＮＭＯＳトランジスタ６２のソース６２Ｓと、電流源６３，６４に接続され、ＮＭＯＳトランジスタ６２のゲート６２Ｇと、ドレイン６２Ｄは共通接続され、出力端子６８と、電流源６６に接続されている。

図３に示したドレインフォロワ回路において、その入力端子６７の電圧Ｖ６７と出力端子６８の電圧Ｖ６８の電圧差についてＭＯＳトランジスタ６１，６２に流れる電流と電圧の関係から求めることができる。電流源６３と６５の電流値は同じ値であるＩ６１、電流源６４と６６の電流値は同じ値であるＩ６２とする。なお、電流源６３と電流源６４は電流値がＩ６１＋Ｉ６２となる別の１つの電流源としても同じであるが回路の理解を容易にするために２つに分けて表記している。ＭＯＳトランジスタ６１に関して、入力端子６７に与えられる入力電圧Ｖ６７と端子６９の電圧Ｖ６９との関係は、以下の（３９）式のように示すことができる。
Ｉ６１＝（Ｗ６１／２Ｌ６１）μｐＣｏｘｐ（Ｖ６９−Ｖ６７−Ｖｔｈｐ）^２
・・・（３９）

ここで、Ｉ６１はＭＯＳトランジスタ６１のソース・ドレイン間に流れる電流、Ｗ６１、Ｌ６１、μｐ、Ｃｏｘｐ、ＶｔｈｐはそれぞれＰＭＯＳトランジスタ６１のチャネル幅、チャネル長、キャリア移動度、単位面積あたりのゲート容量、閾値電圧である。Ｖ６９とＶ６７の関係式は、（３９）式を変形して以下の（４０）式で表すことができる。
Ｖ６９＝Ｖ６７＋Ｖｔｈｐ−√｛Ｉ６１／（Ｗ６１／２Ｌ６１）μｐＣｏｘｐ｝
・・・（４０）

ここで、Ｖｔｈｐは通常負の値なので、Ｖ６９はＶ６７に対してＭＯＳトランジスタ６１の閾値電圧ＶｔｈｐにＭＯＳトランジスタ６１のオーバーゲート電圧√｛Ｉ６１／（Ｗ６１／２Ｌ６１）μｐＣｏｘｐ｝を加えた値だけ負の方向になる。同様に端子６９の電圧Ｖ６９と出力端子６８の電圧Ｖ６８の関係は、以下の（４１）式のように示すことができる。
Ｉ６２＝（Ｗ６２／２Ｌ６２）μｎＣｏｘｎ（Ｖ６８−Ｖ６９−Ｖｔｈｎ）^２
・・・（４１）

ここで、Ｉ６２はＭＯＳトランジスタ６２のソース・ドレイン間に流れる電流、Ｗ６２、Ｌ６２、μｎ、Ｃｏｘｎ、ＶｔｈｎはそれぞれＮＭＯＳトランジスタ６２のチャネル幅、チャネル長、キャリア移動度、単位面積あたりのゲート容量、閾値電圧である。Ｖ６８とＶ６９の関係式は、（４１）式を変形して以下の（４２）式で表すことができる。
Ｖ６８＝Ｖ６９＋Ｖｔｈｎ＋√｛Ｉ６２／（Ｗ６２／２Ｌ６２）μｎＣｏｘｎ｝
・・・（４２）

入力電圧Ｖ６７と出力電圧Ｖ６８の関係は、上述した（４０）式及び（４２）式を用いて、以下の（４３）式のように示すことができる。
Ｖ６８＝Ｖ６７＋Ｖｔｈｎ＋Ｖｔｈｐ−√｛Ｉ６１／（Ｗ６１／２Ｌ６１）μｐＣｏｘｐ｝＋√｛Ｉ６２／（Ｗ６２／２Ｌ６２）μｎＣｏｘｎ｝ ・・・（４３）

ここで、図２の入力電圧Ｖ４３と出力電圧Ｖ４５の関係は、上述した（３８）式及び（４３）式を用いて、以下の（４４）式で示される。
Ｖ４５＝Ｖ４３−√｛Ｉ３１／（Ｗ３１／２Ｌ３１）μｎＣｏｘｎ｝
＋√｛Ｉ３３／（Ｗ３３／２Ｌ３３）μｐＣｏｘｐ｝
−√｛Ｉ６１／（Ｗ６１／２Ｌ６１）μｐＣｏｘｐ｝
＋√｛Ｉ６２／（Ｗ６２／２Ｌ６２）μｎＣｏｘｎ｝ ・・・（４４）

（４４）式において以下の（４５）式のように
Ｖ４５＝Ｖ４３ ・・・（４５）
入力電圧Ｖ４３と出力電圧４５が等しくなるように電流Ｉ３１，Ｉ３３，Ｉ６１，Ｉ６２とＭＯＳトランジスタサイズを選択することは容易である。例えば、電流とサイズの関係式として、以下の（４６）式及び（４７）式のようにすればＶ４５はＶ４３に一致する。
Ｉ３１／（Ｗ３１／２Ｌ３１）＝Ｉ６２／（Ｗ６２／２Ｌ６２） ・・・（４６）
Ｉ３３／（Ｗ３３／２Ｌ３３）＝Ｉ６１／（Ｗ６１／２Ｌ６１） ・・・（４７）

また、（４６）式、（４７）式の特別なケースとして、電流Ｉ３１，Ｉ３３，Ｉ６１，Ｉ６２とＭＯＳトランジスタ３１，３３，６１，６２のサイズを同じにするとことで簡単に（４５）式を満足することができる。このように図２のソースフォロワ型フィルタ回路５３にドレインフォロワ回路４１、４２を追加すれば入力電圧と出力電圧を閾値のプロセス変動の影響を受けることなく同じにすることができる。

なお、図２の電流源３７と、ドレインフォロワ回路４１の構成図である図３の電流源６５とは同じ接続関係となっているのでこれら２つの電流源の代わりに別の電流源Ａを用いても構わない。この場合、電流源Ａの電流値Ｉａは電流源３７の電流値Ｉ３３と電流源６５の電流値Ｉ６１の和とすればよい。同様に、図２の電流源３８と、ドレインフォロワ回路４２の構成図である図３の電流源６５とは同じ接続関係となっているのでこれら２つの電流源の代わりに別の電流源Ｂを用いても構わない。この場合、電流源Ｂの電流値Ｉｂは電流源３８の電流値Ｉ３３と電流源６５の電流値Ｉ６１の和とすればよい。

＜実施形態３＞
図４は、本発明に係るフィルタ回路の実施形態３を説明するための回路図である。この実施形態３のフィルタ回路は、ＮＭＯＳトランジスタ３０１乃至３０８と、コンデンサ３２５，３２６と、電流源３０９乃至３１２と電流源３２９，３３０、入力端子３１３，３１４と、出力端子３１５，３１６と、端子３１７乃至３２２と、負及び正の電源端子３２３，３２４とを備えている。

ＮＭＯＳトランジスタ３０１のドレイン３０１Ｄは正の電源端子３２４に接続され、ゲート３０１Ｇは入力端子３１３に接続され、ソース３０１Ｓは、ＮＭＯＳトランジスタ３のドレイン３０３Ｄと、ＮＭＯＳトランジスタ４のゲート３０４Ｇと、コンデンサ３２５の一方の端子と、端子３１７に接続されている。ＮＭＯＳトランジスタ３０２のドレイン３０２Ｄは正の電源端子３２４に接続され、ゲート３０２Ｇは入力端子３１４に接続され、ソース３０２ＳはＮＭＯＳトランジスタ３０４のドレイン３０４Ｄと、ＮＭＯＳトランジスタ３０３のゲート３０３Ｇと、コンデンサ３２５の他端と、端子３１８に接続されている。

ＮＭＯＳトランジスタ３０３のソース３０３Ｓは、ＮＭＯＳトランジスタ３０５のソース３０５Ｓと、電流源３０９、３２９と、コンデンサ３２６の一方の端子と、端子３１９に接続されている。ＮＭＯＳトランジスタ３０４のソース３０４Ｓは、ＮＭＯＳトランジスタ３０６のソース３０６Ｓと、電流源３１０、３３０と、コンデンサ３２６の他端と、端子３２０に接続されている。

ＮＭＯＳトランジスタ３０５のゲート３０５Ｇとドレイン３０５Ｄは共通接続され、ＮＭＯＳトランジスタ３０７のソース３０７Ｓと、端子３２１に接続されている。ＮＭＯＳトランジスタ３０６のゲート３０６Ｇとドレイン３０６Ｄは共通接続され、ＮＭＯＳトランジスタ３０８のソース３０８Ｓと、端子３２２に接続されている。

ＮＭＯＳトランジスタ３０７のゲート３０７Ｇとドレイン３０７Ｄは共通接続され、電流源３１１と、出力端子３１５に接続されている。ＮＭＯＳトランジスタ３０８のゲート３０８Ｇとドレイン３０８Ｄは共通接続され、電流源３１２と、出力端子３１６に接続されている。

ここで、ＭＯＳトランジスタ３０１乃至３０４、コンデンサ３２５，３２６と、電流源３０９，３１０と、それに接続する端子を含めた回路はソースフォロワ型フィルタ回路３２７と通常称されていて、そのソースフォロワ型フィルタ回路３２７の入力は、入力端子３１３，３１４から供給され、出力は端子３１９，３２０に発生する。

図４のソースフォロワ型フィルタ回路３２７において、その入力端子３１３の電圧Ｖ３１３と回路３２７の出力に相当する端子３１９の電圧Ｖ３１９の電圧差についてＭＯＳトランジスタ３０１乃至３０４に流れる電流と電圧の関係から求めることができる。この電流と電圧の関係式については、ＭＯＳトランジスタ３０１乃至３０４と電流源３０５，３０６は左右対称で動作するので、以下では左半分のＭＯＳトランジスタ３０１，３０３と電流源３０５に関して注目して説明する。また、回路が対象であるので端子３１７と端子３１８の電圧Ｖ３１７とＶ３１８は等しいとする。ＭＯＳトランジスタ３０１に関して、入力端子３１３に与えられる入力電圧Ｖ３１３と端子３１７の電圧Ｖ３１７との関係は、以下の（４８）式のように示すことができる。
Ｉ３０１＝（Ｗ３０１／２Ｌ３０１）μｎＣｏｘｎ（Ｖ３１３−Ｖ３１７−Ｖｔｈｎ）^２ ・・・（４８）

ここで、Ｉ３０１はＭＯＳトランジスタ３０１のソース・ドレイン間に流れる電流、Ｗ３０１、Ｌ３０１、μｎ、Ｃｏｘｎ、ＶｔｈｎはそれぞれＮＭＯＳトランジスタ３０１のチャネル幅、チャネル長、キャリア移動度、単位面積あたりのゲート容量、閾値電圧である。Ｖ３１３とＶ３１７の関係式は、（４８）式を変形して以下の（４９）式で表すことができる。
Ｖ３１７＝Ｖ３１３−Ｖｔｈｎ‐√｛Ｉ３０１／（Ｗ３０１／２Ｌ３０１）μｎＣｏｘｎ｝ ・・・（４９）

ここで、Ｖｔｈｎは通常正の値なので、Ｖ３１７はＶ３１３に対してＭＯＳトランジスタ３０１の閾値電圧ＶｔｈｎにＭＯＳトランジスタ３０１のオーバーゲート電圧√｛Ｉ３０１／（Ｗ３０１／２Ｌ３０１）μｎＣｏｘｎ｝を加えた値だけ負の方向になる。同様に端子３１７（＝３１８）の電圧Ｖ３１７（＝Ｖ３１８）と端子３１９の電圧Ｖ３１９の関係は、以下の（５０）式のように示すことができる。
Ｉ３０１＝（Ｗ３０３／２Ｌ３０３）μｎＣｏｘｎ（Ｖ３１７−Ｖ３１９−Ｖｔｈｎ）^２ ・・・（５０）

ここで、Ｉ３０１はＭＯＳトランジスタ３０３のソース・ドレイン間に流れる電流、Ｗ３０３、Ｌ３０３、μｎ、Ｃｏｘｎ、ＶｔｈｎはそれぞれＮＭＯＳトランジスタ３０３のチャネル幅、チャネル長、キャリア移動度、単位面積あたりのゲート容量、閾値電圧である。Ｖ３１７とＶ３１９の関係式は、（５０）式を変形して以下の（５１）式で表すことができる。
Ｖ３１９＝Ｖ３１７−Ｖｔｈｎ−√｛Ｉ３０１／（Ｗ３０３／２Ｌ３０３）μｎＣｏｘｎ｝ ・・・（５１）

入力電圧Ｖ３１３とフィルタ３２７の出力電圧Ｖ３１９の関係は、上述した（４９）式及び（５１）式を用いて、以下の（５２）式のように示すことができる。
Ｖ３１９＝Ｖ３１３−２Ｖｔｈｎ−√｛Ｉ３０１／（Ｗ３０１／２Ｌ３０１）μｎＣｏｘｎ｝−√｛Ｉ３０１／（Ｗ３０３／２Ｌ３０３）μｎＣｏｘｎ｝ ・・・（５２）

すなわち、図１のフィルタ３２７の入力信号と出力信号のＤＣ（直流）信号レベル差は、閾値電圧の２倍とＭＯＳトランジスタ３０１及び３０３のオーバードライブ電圧をそれぞれ減算したものになる。

次に、新しく追加したトランジスタ３０５乃至３０８と電流源３１１，３１２、３２９、３３０の動作について説明する。なお、ＭＯＳトランジスタ３０５と３０６、３０７と３０８及び電流源３１１、３１２、３２９，３３０は、全差動回路構成として左右対称になっており以下の説明においては片側の回路、すなわち、ＭＯＳトランジスタ３０５，３０７と電流源３１１、３２９のみについて説明する。なお、ＭＯＳトランジスタ３０５と３０７は、電流源３２９と電流源３１１に挟まれており、通常電流源３２９と電流源３１１のそれぞれの電流値は同じ値であるＩ３１１にしている。従って、これらＭＯＳトランジスタに流れる電流は、電流源３１１で設定される電流値Ｉ３１１である。
尚、フィルタ回路３２７の電流源３０９とドレインフォロワ回路３２８ａの電流源３２９をひとつの電流源にまとめることができる。この場合、新しくまとめた電流源の電流値は電流源３０９と電流源３２９のそれぞれの電流値を合計したものにすればよい。また同様に、フィルタ回路３２７の電流源３１０とドレインフォロワ回路３２８ｂの電流源３３０をひとつの電流源にまとめることができる。この場合、新しくまとめた電流源の電流値は電流源３１０と電流源３３０のそれぞれの電流値を合計したものにすればよい。ＭＯＳトランジスタ３０５，３０７と電流源１３１１、３２９からなる回路とＭＯＳトランジスタ３０６，３０８と電流源３１２、３３０からなる回路を以下ではドレインフォロワ回路３２８ａ、３２８ｂと称することにする。ドレインフォロワ回路と称しているのは、図４の回路ブロック３２８ａにも示しているように、ＭＯＳトランジスタ３０７のドレイン端子３１５に現れる電圧を出力しているからである。このドレインフォロワ回路３２８ａの入力端子に相当する端子３１９の電圧Ｖ３１９と端子３２１の電圧Ｖ３２１の関係は、以下の（５３）式のように示すことができる。
Ｉ３１１＝（Ｗ３０５／２Ｌ３０５）μｎＣｏｘｎ（Ｖ３２１−Ｖ３１９−Ｖｔｈｎ）^２ ・・・（５３）

ここで、Ｉ３１１はＭＯＳトランジスタ３０５のソース・ドレイン間に流れる電流、Ｗ３０５、Ｌ３０５、μｎ、Ｃｏｘｎ、ＶｔｈｎはそれぞれＮＭＯＳトランジスタ３０５のチャネル幅、チャネル長、キャリア移動度、単位面積あたりのゲート容量、閾値電圧である。Ｖ３１９とＶ３２１の関係式は、（５３）式を変形して以下の（５４）式で表すことができる。
Ｖ３２１＝Ｖ３１９＋Ｖｔｈｎ＋√｛Ｉ３１１／（Ｗ３０５／２Ｌ３０５）μｎＣｏｘｎ｝ ・・・（５４）

また、端子３２１の電圧Ｖ３２１とドレインフォロワ回路３２８の出力に相当する端子である端子３１５の電圧Ｖ３１５の関係は、以下の（５５）式のように示すことができる。
Ｉ３１１＝（Ｗ３０７／２Ｌ３０７）μｎＣｏｘｎ（Ｖ３１５−Ｖ３２１−Ｖｔｈｎ）^２ ・・・（５５）

ここで、Ｉ３１１はＭＯＳトランジスタ３０７のソース・ドレイン間に流れる電流、Ｗ３０７、Ｌ３０７、μｎ、Ｃｏｘｎ、ＶｔｈｎはそれぞれＮＭＯＳトランジスタ３０７のチャネル幅、チャネル長、キャリア移動度、単位面積あたりのゲート容量、閾値電圧である。Ｖ３１５とＶ３２１の関係式は、（５５）式を変形して以下の（５６）式で表すことができる。
Ｖ３１５＝Ｖ３２１＋Ｖｔｈｎ＋√｛Ｉ３１１／（Ｗ３０７／２Ｌ３０７）μｎＣｏｘｎ｝ ・・・（５６）

ドレインフォロワ回路３２８ａの入力端子に相当する端子３１９の端子電圧Ｖ３１９と出力端子に相当する端子３１５の端子電圧Ｖ３１５の関係は、上述した（５４）式及び（５６）式を用いて、以下の（５７）式のように示すことができる。
Ｖ３１５＝Ｖ３１９＋２Ｖｔｈｎ＋√｛Ｉ３１１／（Ｗ３０５／２Ｌ３０５）μｎＣｏｘｎ｝＋√｛Ｉ３１１／（Ｗ３０７／２Ｌ３０７）μｎＣｏｘｎ｝ ・・・（５７）

すなわち、図４のドレインフォロワ回路３２８ａの入力信号と出力信号のＤＣ（直流）信号レベル差は、閾値電圧の２倍とＭＯＳトランジスタ３０５及び３０７のオーバードライブ電圧をそれぞれ加算したものになる。

従って、図４の回路全体における入力端子３１３の電圧Ｖ３１３に対する出力端子３１５の電圧Ｖ３１５の電圧は、上述した（５２）式及び（５７）式より、以下の（５８）式で示すことができる。
Ｖ３１５＝Ｖ３１３−√｛Ｉ３０１／（Ｗ３０１／２Ｌ３０１）μｎＣｏｘｎ｝
−√｛Ｉ３０１／（Ｗ３０３／２Ｌ３０３）μｎＣｏｘｎ｝
＋√｛Ｉ３１１／（Ｗ３０５／２Ｌ３０５）μｎＣｏｘｎ｝
＋√｛Ｉ３１１／（Ｗ３０７／２Ｌ３０７）μｎＣｏｘｎ｝ ・・・（５８）

この（５８）式において以下の（５９）式のように、
Ｖ３１５＝Ｖ３１３ ・・・（５９）
入力電圧Ｖ３１５と出力電圧Ｖ３１３が等しくなるように電流Ｉ３０１、Ｉ３１１とＭＯＳトランジスタサイズを選択することは容易である。一番簡単な方法は、電流Ｉ３０１とＩ３１１を同じにするとともに、全てのＭＯＳトランジスタサイズを同じにすると良い。図４のフィルタ回路は全て同じ極性であるＮＭＯＳトランジスタを用いているので、入力電圧と出力電圧を同じにすることができる。この回路では図４に示すフィルタ回路を図６のフィルタ回路１２１乃至１２４に適用することで、多段に接続しても出力信号レベルはいつも入力信号レベルと同じであり、低い電源電圧でも動作が可能なフィルタ回路を提供することができる。

なお、追加しているドレインフォロワ回路３２８は、ソースフォロワで構成されているフィルタ回路３２７の周波数特性を損なわないように十分高速で動作するように設計することが要求される。このため高速性能が要求される場合は、（５９）式を満たしつつ回路に流れる電流を大きくしたり、寄生容量を小さくなるような設計が必要になる。

さて、（４８）乃至（５７）式において、ＮＭＯＳトランジスタ３０１，３０３，３０５，３０７の閾値電圧Ｖｔｈｎは、いつも一定であるとしてきたが、閾値電圧Ｖｔｈｎが一定にするための条件について図９を用いて説明する。

図９は、４端子を用いた時のＮＭＯＳトランジスタの記号を表す図で、図４中のＮＭＯＳトランジスタ３０１，３０３，３０５，３０７の端子を表す記号を、４端子を用いてより詳細に記載した図である。ＮＭＯＳトランジタ３０１はソース端子３０１Ｓ，ゲート端子３０１Ｇ、ドレイン端子３０１Ｄとバルク端子（ウエル端子とも称する）３０１Ｂの４つの端子を有している。

一般に、ＮＭＯＳトランジスタを用いて回路を記述する場合、回路を簡略するためバルク端子の接続関係をしばしば省略することが多い。例えば、図２，図３，図４におけるＮＭＯＳのバルク端子３０１Ｂは、ソース端子３０１Ｓに接続しているとしている。このような場合、閾値電圧Ｖｔｈｎはいつも一定になる。然しながら、近年よく使われるＭＯＳトランジスタプロセスではＰ型基板のシリコンウエハが用いられており、ＮＭＯＳトランジスタのウエルの電圧であるバルク電圧（正しくはウエル電圧）はウエルがＰ型であるため、Ｐ型基板の電圧に必然的に等しくなってしまう。

通常、Ｐ型基板の電圧は負の電源電圧に固定するため、ＮＭＯＳトランジスタのウエルの電圧（＝バルク電圧）も負の電源電圧に固定される。従ってＮＭＯＳトランジスタのバルク電圧（＝ウエル電圧）をソース電圧に等しくさせるために、ＮＭＯＳトランジスタの素子構造において、ＮＭＯＳトランジスタのＰ型ウエルの外側にＮ型のディ−プウエルと呼ばれる領域を形成する。このようにするとＮＭＯＳトランジスタのＰウエルはＰ型基板と隔離できるので、Ｐウエルの電圧を基板と関係なく自由に設定できるので、ソース端子とバルク端子（ウエル端子とも称する）を共通接続することができる。こうして（４８）乃至（５１）式と（５３）乃至（５７）式におけるＶｔｈｎを一定にすることができる。

ところが、ディープウエル構造とするためには余分な不純物拡散工程を必要とするためＭＯＳ製造プロセスは複雑になりウエハ価格は高価になるので、安価なＭＯＳ製造プロセスとしてディープウエル構造を持たないＮＭＯＳトランジスタも頻繁に使用されている。ディープウエルを持たないＮＭＯＳトランジスタにおいて、バルク端子は通常負電源端子に接続する。このような場合は、ソース端子とバルク端子電圧の差が一定ではないためＮＭＯＳトランジスタの閾値電圧Ｖｔｈｎは、以下の（６０）式に示すようにソース電圧に依存する。
Ｖｔｈｎ＝Ｖｔｈｏ＋γ｛√（２ΦＦ＋Ｖｓｂ）−√（２ΦＦ）｝
・・・（６０）

ここで、Ｖｓｂはソース端子電圧とバルク端子電圧の電圧差、Ｖｔｈｏはソース端子電圧とバルク端子電圧が等しい場合（Ｖｓｂ＝０に相当する）の閾値電圧Ｖｔｈｎ、γは基板バイアス効果係数と呼ばれる係数、ΦＦはフェルミポテンシャルと呼ばれる係数である。ここでディープウエルプロセスにおいては、ＮＭＯＳトランジスタのソース端子とバルク端子を接続できるのでＶｓｂ＝０とすることができるが、そうでない場合について説明する。

図４に示したＮＭＯＳトランジスタ３０１において入力端子１３に入力する電圧が変化すると端子３１７の電圧も同時に変化するので、Ｖｓｂは一定とすることができない。同様にＭＯＳトランジスタ３０３，３０５，３０７についてもＶｓｂは一定とすることができない。（６０）式より閾値電圧が一定でないので、（４９）式、（５１）式におけるＶｔｈｎは一定でない。このため、（５２）式からわかるように、図４に示したフィルタ回路３２７の出力電圧Ｖ３１９と入力電圧Ｖ３１３の差は一定ではなくなる。このため、フィルタ回路３２７の出力電圧Ｖ３１９は入力電圧Ｖ３１３に対して歪を生ずることになり、また利得も１でなくなるという問題がある。ところがＮＭＯＳトランジスタ３０１と３０７のソース電圧及びＮＭＯＳトランジスタ３０３と３０５のソース電圧はいつも等しいので、Ｖｓｂも等しく、結果としてＮＭＯＳトランジスタ３０１と３０７及び３０３と３０５の閾値電圧は入力電圧Ｖ３１３に関係なくいつも等しい。従って、図４に示したフィルタ回路では（５２）式に従って出力電圧Ｖ３１９はＶｔｈが一定とした時と比較してずれていても、ドレインフォロワ回路３２８ａにおける（５７）式によって出力電圧Ｖ３１５は入力信号電圧Ｖ３１３と完全に等しくなる。このため、出力信号は歪もなくまた利得も正確に１となるという理想的なボルテージフォロワ特性をもたらす。従って、図４に示したフィルタ回路は、ソースフォロワ回路３２７にドレインフォロワ回路３２８ａと３２８ｂを追加することで、フィルタ回路３２７で発生した歪特性と利得特性の劣化を回復させる働きがあるため、ディープウエル素子構造を持たない安価なプロセスにおいてソースフォロワ回路にドレインフォロワ回路を追加して性能を大幅に向上させる効果がある。

本発明のフィルタは、ソースフォロワ回路とドレインフォロワ回路を組み合わせているので出力電圧が入力電圧に閾値変動の影響を受けることなくいつも等しくすることができるので、高速かつ低消費電流特性を有するとともに高次のフィルタの場合でも従来よりも一層低い電源電圧においても正常に動作できる性能を提供できる。

本発明に係るフィルタ回路の実施形態１を説明するための回路図である。 本発明に係るフィルタ回路の実施形態２を説明するための回路図である。 図２のフィルタ回路におけるドレインフォロワ回路として最適例を示す回路図である。 本発明に係るフィルタ回路の実施形態３を説明するための回路図である。 従来のソースフォロワ回路をベースにした低域通過特性を有する時間連続フィルタの回路図である。 従来の多段にしたＳＦ型フィルタ回路も例を示す構成図である。 従来の他のソースフォロワ回路をベースにした低域通過特性を有する時間連続フィルタ回路の構成図である。 従来の回路を活用したＳＦ型フィルタ回路の構成図である。 ４端子を用いた時のＮＭＯＳトランジスタの記号を表す図である。

符号の説明

１乃至８、３１乃至３４，６１，６２，８１乃至８４，１０１乃至１０４，１４１乃至１４８，２０１乃至２０４、３０１乃至３０８ ＭＯＳトランジスタ
９乃至１２、２９，３０，３５乃至３８、６３乃至６６、１０５，１０６，１４９乃至１５２、２０５，２０６，３０９乃至３１４、３２９，３１０ 電流源
１３，１４，４３，４４，６７，８９，１０９，１１０，１２５，１２６，１５５，１５６，２０９，２１０、３１２，３１３ 入力端子
１５，１６，４５，４６，６８，９０，１１１，１１２，１３３，１３４，１５７，１５８，２１１，２１２ 出力端子
１７，１８，４７乃至５０、６９、１１３，１１４，１５９乃至１６４，２１３，２１４，３１７乃至３２０ 端子
２３，５１，７２，１１５，１６５，２１５ 負電源端子
２４，５２，７１，１１６，１６６，２１６ 正電源端子
２５，２６，３９，４０，１０７，１０８，１５３，１５４，２０７，２０８，３２５，３２６ コンデンサ
２７，５３，１６７，３２７ ソースフォロワ回路
２８ａ，２８ｂ，４１，４２，３２８ａ，３２８ｂ ドレインフォロワ回路
１２１乃至１２４ フィルタ
１２５，１２６ 入力端子対
１２７，１２８、１２９，１３０、１３１，１３２ 端子対
１３３，１３４ 出力端子対

Claims (6)

1. ソースフォロワ型フィルタ回路とドレインフォロワ回路とを備えたフィルタ回路であって、
   前記ソースフォロワ型フィルタ回路は、
   第１入力信号を入力するゲートを有する第１ＭＯＳトランジスタと、第２入力信号を入力するゲートを有する第２ＭＯＳトランジスタとを備える第１トランジスタ対と、
   前記第１ＭＯＳトランジスタのソースに接続するドレインを有する第３ＭＯＳトランジスタと、前記第２ＭＯＳトランジスタのソースに接続するドレインを有する第４ＭＯＳトランジスタとを備え、前記第３ＭＯＳトランジスタのゲートが前記第４ＭＯＳトランジスタの前記ドレインに接続され、前記第４ＭＯＳトランジスタのゲートが前記第３ＭＯＳトランジスタの前記ドレインに接続される第２トランジスタ対と、
   前記第１ＭＯＳトランジスタ乃至第４ＭＯＳトランジスタのソースの各々に接続されるコンデンサと、
   前記第３ＭＯＳトランジスタの前記ソースに接続された第１電流源と、前記第４ＭＯＳトランジスタの前記ソースに接続された第２電流源とを備える第１電流源対とから構成され、前記第３ＭＯＳトランジスタのソース端子を第１出力端子とし、前記第４ＭＯＳトランジスタのソース端子を第２出力端子とし、
   前記ドレインフォロワ回路は、
   前記ソースフォロワ型フィルタ回路の第１出力端子からの出力信号を入力するソースを有する第５ＭＯＳトランジスタと、前記ソースフォロワ型フィルタ回路の第２出力端子からの出力信号を入力するソースを有する第６ＭＯＳトランジスタとを備える第３トランジスタ対と、
   前記第５ＭＯＳトランジスタのドレインとゲートを接続した端子に接続するソースを有する第７ＭＯＳトランジスタと、前記第６ＭＯＳトランジスタのドレインとゲートを接続した端子に接続されるソースを有する第８ＭＯＳトランジスタとを備える第４トランジスタ対と、
   前記第５ＭＯＳトランジスタの前記ソースに接続された第３電流源と、前記第６ＭＯＳトランジスタの前記ソースに接続された第４電流源とを備える第２電流源対と、
   第１出力信号を出力する前記第７ＭＯＳトランジスタのドレインとゲートを接続した端子に接続される第５電流源と、第２出力信号を出力する前記第８ＭＯＳトランジスタのドレインとゲートを接続した端子に接続される第６電流源とを備える第３電流源対と
   を備えたことを特徴とするフィルタ回路。
2. 前記第１電流源と前記第３電流源、及び前記第２電流源と前記第４電流源は、それぞれ１つの電流源で共用されることを特徴とする請求項１に記載のフィルタ回路。
3. ソースフォロワ型フィルタ回路と第１及び第２ドレインフォロワ回路とを備えたフィルタ回路であって、
   前記ソースフォロワ型フィルタ回路は、
   第１入力信号を入力するゲートを有する第１ＭＯＳトランジスタと、第２入力信号を入力するゲートを有する第２ＭＯＳトランジスタとを備える第１トランジスタ対と、
   前記第１ＭＯＳトランジスタのソースに接続するドレインを有する第３ＭＯＳトランジスタと前記第２ＭＯＳトランジスタのソース接続するドレインを有する第４ＭＯＳトランジスタとを備え、前記第３ＭＯＳトランジスタのゲートが前記第４ＭＯＳトランジスタのドレインに接続され、前記第４ＭＯＳトランジスタのゲートが前記第３ＭＯＳトランジスタのドレインに接続される第２トランジスタ対と、
   前記第１ＭＯＳトランジスタ乃至第４ＭＯＳトランジスタのソースの各々に接続されるコンデンサと、
   前記第１ＭＯＳトランジスタの前記ソースに接続された第１電流源と、前記第２ＭＯＳトランジスタの前記ソースに接続された第２電流源とを備える第１電流源対と、
   前記第３ＭＯＳトランジスタの前記ソースに接続された第３電流源と、前記第４ＭＯＳトランジスタの前記ソースに接続された第４電流源とを備える第２電流源対とから構成され、前記第３ＭＯＳトランジスタのソース端子を第１出力端子とし、前記第４ＭＯＳトランジスタのソース端子を第２出力端子とし、
   前記第１及び第２ドレインフォロワ回路は、
   前記ソースフォロワ型フィルタ回路からの出力信号を入力端子から入力するソースを有する第５ＭＯＳトランジスタと、前記ドレインフォロワ回路の出力信号を出力端子から出力するドレインと前記第５ＭＯＳトランジスタのドレインと接続するソースを有する第６ＭＯＳトランジスタとを備え、前記第５ＭＯＳトランジスタのゲートと前記ドレインを接続した端子に第１電流源が接続されるとともに、ソースに第３電流源が接続され、前記第６ＭＯＳトランジスタの前記ソースに第２電流源が接続されるとともに、ゲートと前記ドレインを接続した端子に第４の電流源が接続され、
   前記第１ドレインフォロワ回路は、前記第３ＭＯＳトランジスタのソース端子に接続され、前記第２ドレインフォロワ回路は、前記第４ＭＯＳトランジスタのソース端子に接続されていることを特徴とするフィルタ回路。
4. 前記ソースフォロワ型フィルタ回路の前記第３電流源と前記第１ドレインフォロワ回路の前記第３電流源、及び前記ソースフォロワ型フィルタ回路の前記第４電流源と前記第２ドレインフォロワ回路の前記第３電流源は、それぞれ１つの電流源で共用されることを特徴とする請求項３に記載のフィルタ回路。
5. 前記第１及び第２ドレインフォロワ回路の前記第１電流源と前記第２電流源は、それぞれ１つの電流源で共用されることを特徴とする請求項３に記載のフィルタ回路。
6. 前記第１，第２，第６ＭＯＳトランジスタが第１の極性を有しており、前記第３，第４，第５ＭＯＳトランジスタが前記第１の極性と逆の極性である第２の極性を有することを特徴とする請求項３，４又は５に記載のフィルタ回路。

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