JP2010122787A - 半導体集積回路及びレジスタアドレス制御装置 - Google Patents
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Abstract
【課題】既存の半導体集積回路に対して機能の追加や修正がある場合でも、当該既存の半導体集積回路で作成したソフトウェアを使用可能、かつ、CPUの性能を向上可能な半導体集積回路及びレジスタアドレス制御装置を提供すること。
【解決手段】半導体集積回路110は、モード1からモードN(120、130、140)に対応して、アドレスビットの割り当てを組み換えたレジスタマップ1〜レジスタマップN(121、131、141)を有する。各レジスタマップは、対応するモードによって選択することができ、モードを切替えることで、いずれかのレジスタマップが使用可能となる。
【選択図】図1
【解決手段】半導体集積回路110は、モード1からモードN(120、130、140)に対応して、アドレスビットの割り当てを組み換えたレジスタマップ1〜レジスタマップN(121、131、141)を有する。各レジスタマップは、対応するモードによって選択することができ、モードを切替えることで、いずれかのレジスタマップが使用可能となる。
【選択図】図1
Description
本発明は、CPUがその周辺回路のレジスタにアクセスするための半導体集積回路及びレジスタアドレス制御装置に関する。
通常、CPUによって制御される周辺回路には、アドレス信号、データ信号及び制御信号等の信号がバスを介してCPUから送られる。周辺回路は、これらの信号が示す情報を記憶するレジスタを備え、レジスタに記録された情報に基づいて動作する。レジスタにはアドレス信号によって管理されるアドレスが割り当てられており、メモリと同様に管理される。
特許文献1には、CPUからのアドレス信号に応じてチップセレクト信号を出力し、所定のメモリチップを有効化する半導体集積回路であって、複数のレジスタに記憶されているアドレスとCPUから送られたアドレスとを比較し、比較した結果の有効又は無効の制御を行い、比較結果及び有効又は無効の制御結果に応じてチップセレクト信号を生成することにより、メモリチップが割り当てられるアドレス空間を任意に選択可能な半導体集積回路が開示されている。
半導体集積回路を新たに設計する場合は、全ての回路を新規に設計することなく、既存の半導体集積回路を流用して設計することが多い。その際、周辺回路も同様に流用されるが、機能の追加や修正等があると、周辺回路が備えるレジスタに対して、流用元である既存の半導体集積回路と同じアドレスが割り当てられない場合がある。その結果、既存の半導体集積回路で作成したソフトウェアを新たに設計した半導体集積回路で使用できない。
また、例えば8ビット幅のレジスタの1ビット毎に異なる制御機能が割り当てられた場合、単一のアドレスで指定されるレジスタの各ビットに対しては、変更や更新等の操作が同時に行われる。したがって、任意の1ビットのみを操作するには、レジスタの値を一旦読み出し、その値に対して制御したいビットのみに変更を加えた値をレジスタに書き込むことが必要になる。
しかし、マルチタスクやマルチプロセッサによって制御されるシステムにおいては、1つのタスクにおけるレジスタ値の読み出しと書き込みのアクセスが必ず連続となる保証がない。このため、セマフォ等のソフトウェアによる資源管理の手段を用いてアクセスの排他性を確保しなければならない。その結果、CPUの処理性能が犠牲になり、ソフトウェア設計が複雑になる。
本発明の目的は、既存の半導体集積回路に対して機能の追加や修正がある場合でも、当該既存の半導体集積回路で作成したソフトウェアを使用可能、かつ、CPUの性能を向上可能な半導体集積回路及びレジスタアドレス制御装置を提供することである。
本発明は、CPUがアクセスするレジスタと当該レジスタを指定するアドレスとを対応付けるレジスタマップを備え、前記レジスタマップは、複数のモードのそれぞれに対応して、アドレスビットの割り当てを組み替えた複数のレジスタマップを含み、モードに応じて前記複数のレジスタマップから選択される半導体集積回路を提供する。
上記半導体集積回路では、前記複数のレジスタマップは、それぞれ異なるアドレス空間に配置され、前記複数のレジスタマップが同時に使用される。
上記半導体集積回路では、前記複数のモードのそれぞれにアドレス情報とビット情報の初期値が設定され、各モードの初期値に基づいてレジスタマップを切り替える。
本発明は、アドレス情報が設定されるレジスタと、前記レジスタに前記アドレス情報を設定するアドレス情報設定部と、を備えるレジスタアドレス制御装置を提供する。
上記レジスタアドレス制御装置は、前記レジスタに前記アドレス情報の先頭アドレスを設定する先頭アドレス設定部を備える。
上記レジスタアドレス制御装置は、前記レジスタを複数備え、前記アドレス情報設定部により設定された第1のレジスタのアドレスが、他のレジスタに設定されたアドレスと重複するか否かの判定を示す第1の状態レジスタを備える。
上記レジスタアドレス制御装置は、前記先頭アドレス設定部により設定された第1のレジスタの先頭アドレスが、他のレジスタに設定されたアドレスと重複するか否かの判定を示す第2の状態レジスタを備える。
本発明は、アドレス情報及びビット情報が設定されるレジスタと、前記レジスタに前記アドレス情報及び前記ビット情報を設定するアドレスビット情報設定部と、を備えるレジスタアドレス制御装置を提供する。
上記レジスタアドレス制御装置では、前記アドレスビット情報設定部は、前記ビット情報を一意に設定する。
上記レジスタアドレス制御装置は、前記レジスタへの書き込みアクセスを禁止するロック制御部を備える。
本発明によれば、既存の半導体集積回路に対して機能の追加や修正がある場合でも、当該既存の半導体集積回路で作成したソフトウェアを使用可能、かつ、CPUの性能を向上可能な半導体集積回路及びレジスタアドレス制御装置を提供できる。
以下、本発明の実施形態について、図面を参照して説明する。
(第1の実施形態)
図1は、第1の実施形態の半導体集積回路を示す概略図である。図1に示すように、第1の実施形態の半導体集積回路110は、モード1〜N(120、130、140)に対してレジスタとレジスタを指定するアドレスとの対応を決めるため、アドレスビットの割り当てを組み換えたレジスタマップ1〜N(121、131、141)を有する。レジスタマップ1〜N(121、131、141)は、対応するモード(120、130、140)に応じてそれぞれ選択される。
図1は、第1の実施形態の半導体集積回路を示す概略図である。図1に示すように、第1の実施形態の半導体集積回路110は、モード1〜N(120、130、140)に対してレジスタとレジスタを指定するアドレスとの対応を決めるため、アドレスビットの割り当てを組み換えたレジスタマップ1〜N(121、131、141)を有する。レジスタマップ1〜N(121、131、141)は、対応するモード(120、130、140)に応じてそれぞれ選択される。
本実施形態の半導体集積回路110は、例えば、レジスタマップ1(121)が既存の半導体集積回路と同じレジスタマップであり、レジスタマップ2(131)が既存の半導体集積回路に機能の追加や修正を行ったレジスタマップである。したがって、モード1(120)に設定された場合には、ソフトウェア設計工数をかけることなく、既存の半導体集積回路で作成したソフトウェアをそのまま使用することができる。また、特定の機能を使用するためのレジスタにアクセスできないレジスタマップをレジスタマップN(141)とした場合、メタルヒューズ等を用いて半導体集積回路110のモードをモードN(140)に固定することで、特定の機能に限定した半導体集積回路を生成することができる。
なお、複数のモードのそれぞれアドレス情報とビット情報の初期値を設定し、複数のレジスタマップを、各モードの初期値に基づいて切り替えても良い。
本実施形態の半導体集積回路110によれば、既存の半導体集積回路で作成したソフトウェアがそのまま使用されたレジスタマップ又は機能の追加や修正を行ったレジスタマップを、モードに応じて選択することができる。したがって、ソフトウェア設計工数をかけることなく、既存の半導体集積回路で作成したソフトウェアをそのまま使用することができる。
(第2の実施形態)
図2は、第2の実施形態の半導体集積回路を示す概略図である。図2に示すように、第2の実施形態の半導体集積回路210は、それぞれ異なるアドレス空間に配置されたレジスタマップ1〜N(221、231、241)を有する。レジスタマップ1〜N(221、231、241)を異なるアドレス空間に配置することにより、複数のレジスタマップを同時に使用することができる。
図2は、第2の実施形態の半導体集積回路を示す概略図である。図2に示すように、第2の実施形態の半導体集積回路210は、それぞれ異なるアドレス空間に配置されたレジスタマップ1〜N(221、231、241)を有する。レジスタマップ1〜N(221、231、241)を異なるアドレス空間に配置することにより、複数のレジスタマップを同時に使用することができる。
本実施形態の半導体集積回路210は、例えば、レジスタマップ1(221)が既存の半導体集積回路と同じレジスタマップであり、レジスタマップ2(231)が既存の半導体集積回路に機能の追加や修正を行ったレジスタマップである。したがって、ソフトウェア設計工数をかけることなく、既存の半導体集積回路で作成したソフトウェアをそのまま使用することができる。また、既存の半導体集積回路と同じレジスタマップ1(221)及び機能の追加や修正を行ったレジスタマップ2(231)を同時に使用することができる。このため、既存の半導体集積回路で作成したソフトウェアに追加又は修正を加えることによって、追加機能や修正機能を含むソフトウェアの設計が可能となる。
本実施形態の半導体集積回路210によれば、既存の半導体集積回路で作成したソフトウェアを、新たに設計する半導体集積回路にそのまま流用することができる。さらに、追加機能や修正機能を含むソフトウェアの設計が可能となる。
(第3の実施形態)
図3は、第3の実施形態のレジスタアドレス制御装置を示す概略図である。図3に示すように、第3の実施形態のレジスタアドレス制御装置は、レジスタ310と、レジスタ310にアドレス情報を設定するアドレス情報設定部312とを有する。図3に示す例では、レジスタ310にアドレス311が設定されている。
図3は、第3の実施形態のレジスタアドレス制御装置を示す概略図である。図3に示すように、第3の実施形態のレジスタアドレス制御装置は、レジスタ310と、レジスタ310にアドレス情報を設定するアドレス情報設定部312とを有する。図3に示す例では、レジスタ310にアドレス311が設定されている。
アドレス情報設定部312は、レジスタ310にアドレス情報を任意に設定する。このため、既存の半導体集積回路と同じレジスタマップに、追加したレジスタのアドレスを自由に設定することができる。したがって、ソフトウェア設計工数をかけることなく、既存の半導体集積回路で作成したソフトウェアを、新たに設計する半導体集積回路にそのまま流用できる。また、既存の半導体集積回路で作成したソフトウェアに追加又は修正を加えることによって、追加機能や修正機能を含むソフトウェアの設計が可能となる。
本実施形態のレジスタアドレス制御装置によれば、ソフトウェア設計工数をかけることなく、既存の半導体集積回路で作成したソフトウェアを、新たに設計する半導体集積回路でもそのまま使用することができる。さらに、追加機能や修正機能を含むソフトウェアの設計が可能となる。
(第4の実施形態)
図4は、第4の実施形態のレジスタアドレス制御装置を示す概略図である。図4に示すように、第4の実施形態のレジスタアドレス制御装置は、レジスタ1〜N(411、421、431)と、レジスタ1(410)にアドレス情報を設定する先頭アドレス設定部412とを有する。図4に示す例では、レジスタ2(420)〜レジスタN(430)にそれぞれアドレス2(421)〜アドレスN(431)が設定されている。なお、アドレス2〜N(421、431)はアドレス1(411)に連続している。
図4は、第4の実施形態のレジスタアドレス制御装置を示す概略図である。図4に示すように、第4の実施形態のレジスタアドレス制御装置は、レジスタ1〜N(411、421、431)と、レジスタ1(410)にアドレス情報を設定する先頭アドレス設定部412とを有する。図4に示す例では、レジスタ2(420)〜レジスタN(430)にそれぞれアドレス2(421)〜アドレスN(431)が設定されている。なお、アドレス2〜N(421、431)はアドレス1(411)に連続している。
先頭アドレス設定部412は、複数のレジスタに先頭アドレスを任意に設定できる。このため、既存の半導体集積回路と同じレジスタマップに、追加したレジスタのアドレスを自由に設定することができる。したがって、ソフトウェア設計工数をかけることなく、既存の半導体集積回路で作成したソフトウェアを、新たに設計する半導体集積回路にそのまま流用できる。また、既存の半導体集積回路で作成したソフトウェアに追加又は修正を加えることによって、追加機能や修正機能を含むソフトウェアの設計が可能となる。
本実施形態のレジスタアドレス制御装置によれば、ソフトウェア設計工数をかけることなく、既存の半導体集積回路で作成したソフトウェアを、新たに設計する半導体集積回路でもそのまま使用することができる。さらに、追加機能や修正機能を含むソフトウェアの設計が可能となる。
(第5の実施形態)
図5は、第5の実施形態のレジスタアドレス制御装置を示す概略図である。図5に示すように、第5の実施形態のレジスタアドレス制御装置は、レジスタ510と、レジスタ510にアドレス情報及びビット情報を設定するアドレスビット情報設定部513とを有する。図4に示す例では、レジスタ510にアドレス511が設定されている。
図5は、第5の実施形態のレジスタアドレス制御装置を示す概略図である。図5に示すように、第5の実施形態のレジスタアドレス制御装置は、レジスタ510と、レジスタ510にアドレス情報及びビット情報を設定するアドレスビット情報設定部513とを有する。図4に示す例では、レジスタ510にアドレス511が設定されている。
アドレスビット情報設定部513は、レジスタ511にアドレス情報及びビット情報をそれぞれ任意に設定する。このため、既存の半導体集積回路と同じレジスタマップに、追加したレジスタのアドレスを自由に設定することができる。したがって、ソフトウェア設計工数をかけることなく、既存の半導体集積回路で作成したソフトウェアをそのまま使用することができる。また、既存の半導体集積回路で作成したソフトウェアに追加又は修正を加えることによって、追加機能や修正機能を含むソフトウェアの設計が可能となる。
図6は、半導体集積回路において、レジスタのアドレスとビットの位置をアドレスビット情報設定部に設定する実施例を示す図である。図6に示すように、半導体集積回路610は、回路1(611)及び回路2(612)を有する。
回路1(611)を制御するためのレジスタ1(621)は、アドレスビット情報設定部1(622)によってレジスタ1(621)を指定するアドレス情報とビット情報を設定する。また、回路2(612)を制御するためのレジスタ2(623)は、アドレスビット情報設定部2(624)によってレジスタ2(623)を指定するアドレス情報とビット情報を設定する。
半導体集積回路610で、回路1(611)と回路2(612)を同時に制御する必要がある場合には、アドレスビット情報設定部1(622)にアドレス0(631)を設定し、ビット位置0ビット目を設定する。また、アドレスビット情報設定部2(624)にアドレス0(631)を設定し、ビット位置4ビット目を設定する。
また、半導体集積回路610で、回路1(611)と回路2(612)を別のタスクで制御する必要がある場合には、アドレスビット情報設定部1(622)にアドレス1(641)を設定し、ビット位置0ビット目を設定する。また、アドレスビット情報設定部2(624)にアドレス2(651)を設定し、ビット位置0ビット目を設定する。
この実施例によれば、レジスタの1ビット毎にアドレスとビット位置を設定することができる。したがって、異なるタスクで、使用するレジスタを異なるアドレスに設定することにより、レジスタアクセスの排他性を確保することができる。また、タスクの実行に必要なレジスタを選択して1つのアドレスに設定することで、レジスタのアクセス時間を最短にすることができる。その結果、CPUの性能が向上する。
本実施形態のレジスタアドレス制御装置によれば、ソフトウェア設計工数をかけることなく、既存の半導体集積回路で作成したソフトウェアを、新たに設計する半導体集積回路でもそのまま使用することができる。また、追加機能や修正機能を含むソフトウェアの設計が可能となる。さらに、レジスタアクセスの排他性を確保することができると共に、レジスタのアクセス時間を最短にすることができる。その結果、CPUの性能が向上する。
(第6の実施形態)
図7は、第6の実施形態のレジスタアドレス制御装置を示す概略図である。図7に示すように、第6の実施形態のレジスタアドレス制御装置は、レジスタ0〜4(710、720)と、レジスタ0(710)にアドレス情報を設定するアドレス情報設定部712と、アドレス情報設定部712が設定した値に誤りがあるか否かの判定結果を示す状態レジスタ1(713)と、レジスタ1(720)にアドレス情報を設定する先頭アドレス設定部722と、先頭アドレス情報設定部722が設定した値に誤りがあるか否かの判定結果を示す状態レジスタ2(723)とを有する。レジスタ2〜4に対応するアドレス2〜4はアドレス1(711)に連続している。
図7は、第6の実施形態のレジスタアドレス制御装置を示す概略図である。図7に示すように、第6の実施形態のレジスタアドレス制御装置は、レジスタ0〜4(710、720)と、レジスタ0(710)にアドレス情報を設定するアドレス情報設定部712と、アドレス情報設定部712が設定した値に誤りがあるか否かの判定結果を示す状態レジスタ1(713)と、レジスタ1(720)にアドレス情報を設定する先頭アドレス設定部722と、先頭アドレス情報設定部722が設定した値に誤りがあるか否かの判定結果を示す状態レジスタ2(723)とを有する。レジスタ2〜4に対応するアドレス2〜4はアドレス1(711)に連続している。
状態レジスタ1(713)及び状態レジスタ2(723)の動作について説明する。例えば、アドレス情報設定部712に2番地、先頭アドレス設定部722に1番地を設定した場合、アドレス記憶部0(711)には2番地、アドレス記憶部2にも2番地が設定されるためエラーとなり、状態レジスタ1(713)はエラー状態を示す。このように、アドレス情報設定部712による誤った値の設定を防ぐことができる。
状態レジスタ2(723)の動作も同様であり、エラー状態を確認することにより、先頭アドレス情報設定部722によって設定された値に誤りがあるか否かを判定することができる。このため、先頭アドレス情報設定部722による誤った値の設定を防ぐことができる。
本実施形態のレジスタアドレス制御装置によれば、ソフトウェア設計工数をかけることなく、既存の半導体集積回路で作成したソフトウェアを、新たに設計する半導体集積回路でもそのまま使用することができる。また、追加機能や修正機能を含むソフトウェアの設計が可能となる。さらに、アドレス情報設定部及び先頭アドレス情報設定部による誤った値の設定を防ぐことができる。
(第7の実施形態)
図8は、第7の実施形態のレジスタアドレス制御装置を示す概略図である。図8に示すように、第7の実施形態のレジスタアドレス制御装置は、レジスタ1,2(821、823)と、レジスタ1(821)にアドレス情報及びビット情報を設定するアドレス情報設定部1(822)と、レジスタ2(823)にアドレス情報及びビット情報を設定するアドレス情報設定部2(824)とを有する。
図8は、第7の実施形態のレジスタアドレス制御装置を示す概略図である。図8に示すように、第7の実施形態のレジスタアドレス制御装置は、レジスタ1,2(821、823)と、レジスタ1(821)にアドレス情報及びビット情報を設定するアドレス情報設定部1(822)と、レジスタ2(823)にアドレス情報及びビット情報を設定するアドレス情報設定部2(824)とを有する。
アドレス情報設定部1(822)がレジスタ1(821)にアドレス0(811)を設定し、アドレス情報設定部2(824)がレジスタ2(823)にアドレス0(811)を設定した場合、下位ビットから順に詰める等の条件を持たせることで、ビット情報は一意に設定される。
したがって、第6の実施形態に比べて、ビット情報を設定するための回路規模を縮減できる。また、レジスタの1ビット毎にアドレスを設定することができるため、別のタスクで使用するレジスタを異なるアドレスに設定することにより、レジスタのアクセスに排他性を確保することができる。さらに、タスクの実行に必要なレジスタを選択して1つのアドレスに設定することで、レジスタのアクセス時間を最短にすることができる。その結果、CPUの性能が向上する。
本実施形態のレジスタアドレス制御装置によれば、ソフトウェア設計工数をかけることなく、既存の半導体集積回路で作成したソフトウェアを、新たに設計する半導体集積回路でもそのまま使用することができる。また、追加機能や修正機能を含むソフトウェアの設計が可能となる。さらに、レジスタアクセスの排他性を確保することができると共に、レジスタのアクセス時間を最短にすることができる。その結果、CPUの性能が向上する。
(第8の実施形態)
図9は、第8の実施形態のレジスタアドレス制御装置を示す概略図である。図9に示すように、第8の実施形態のレジスタアドレス制御装置は、追加レジスタ911と、追加レジスタ911に対する書き込みアクセスの可否を制御するロック制御部912とを有する。なお、図9に示す例では、追加レジスタ911にアドレス0(910)が設定されている。既存の半導体集積回路のレジスタマップに新規機能を追加した場合、ロック制御部912は、追加レジスタ911への書き込みアクセスをロックすることができる。
図9は、第8の実施形態のレジスタアドレス制御装置を示す概略図である。図9に示すように、第8の実施形態のレジスタアドレス制御装置は、追加レジスタ911と、追加レジスタ911に対する書き込みアクセスの可否を制御するロック制御部912とを有する。なお、図9に示す例では、追加レジスタ911にアドレス0(910)が設定されている。既存の半導体集積回路のレジスタマップに新規機能を追加した場合、ロック制御部912は、追加レジスタ911への書き込みアクセスをロックすることができる。
本実施形態のレジスタアドレス制御装置によれば、ソフトウェア設計工数をかけることなく、既存の半導体集積回路で作成したソフトウェアを、新たに設計する半導体集積回路でもそのまま使用することができる。
本発明に係る半導体集積回路及びレジスタアドレス制御装置は、半導体集積回路の設計に際し、機能の追加や修正がある場合でも、既存の半導体集積回路で作成したソフトウェアを使用することができると共に、CPUの性能を向上させることが可能な半導体集積回路の設計等に有用である。
120、130、140 モード
121、131、141、221、231、241 レジスタマップ
310、410、420、430、510、621、623、710、720、821、823、911 レジスタ
311、411、421、431、511、631、641、651、711、721、811、910 アドレス
312、712、822、824 アドレス情報設定部
412、722 先頭アドレス設定部
512 ビット
513、622、624 アドレスビット情報設定部
713、723 状態レジスタ
912 ロック制御部
121、131、141、221、231、241 レジスタマップ
310、410、420、430、510、621、623、710、720、821、823、911 レジスタ
311、411、421、431、511、631、641、651、711、721、811、910 アドレス
312、712、822、824 アドレス情報設定部
412、722 先頭アドレス設定部
512 ビット
513、622、624 アドレスビット情報設定部
713、723 状態レジスタ
912 ロック制御部
Claims (10)
- CPUがアクセスするレジスタと当該レジスタを指定するアドレスとを対応付けるレジスタマップを備え、
前記レジスタマップは、複数のモードのそれぞれに対応して、アドレスビットの割り当てを組み替えた複数のレジスタマップを含み、
モードに応じて前記複数のレジスタマップから選択される半導体集積回路。 - 請求項1に記載の半導体集積回路であって、
前記複数のレジスタマップは、それぞれ異なるアドレス空間に配置され、前記複数のレジスタマップが同時に使用される半導体集積回路。 - 請求項1に記載の半導体集積回路であって、
前記複数のモードのそれぞれにアドレス情報とビット情報の初期値が設定され、
各モードの初期値に基づいてレジスタマップを切り替える半導体集積回路。 - アドレス情報が設定されるレジスタと、
前記レジスタに前記アドレス情報を設定するアドレス情報設定部と、
を備えるレジスタアドレス制御装置。 - 請求項4に記載のレジスタアドレス制御装置であって、
前記レジスタに前記アドレス情報の先頭アドレスを設定する先頭アドレス設定部を備えるレジスタアドレス制御装置。 - 請求項4に記載のレジスタアドレス制御装置であって、
前記レジスタを複数備え、
前記アドレス情報設定部により設定された第1のレジスタのアドレスが、他のレジスタに設定されたアドレスと重複するか否かの判定を示す第1の状態レジスタを備えるレジスタアドレス制御装置。 - 請求項5に記載のレジスタアドレス制御装置であって、
前記先頭アドレス設定部により設定された第1のレジスタの先頭アドレスが、他のレジスタに設定されたアドレスと重複するか否かの判定を示す第2の状態レジスタを備えるレジスタアドレス制御装置。 - アドレス情報及びビット情報が設定されるレジスタと、
前記レジスタに前記アドレス情報及び前記ビット情報を設定するアドレスビット情報設定部と、
を備えるレジスタアドレス制御装置。 - 請求項8に記載のレジスタアドレス制御装置であって、
前記アドレスビット情報設定部は、前記ビット情報を一意に設定するレジスタアドレス制御装置。 - 請求項4〜9のいずれか一項に記載のレジスタアドレス制御装置であって、
前記レジスタへの書き込みアクセスを禁止するロック制御部を備えるレジスタアドレス制御装置。
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