JP2010118789A - Serial communication system, transmission apparatus, drive device, image reading apparatus, and serial communication method - Google Patents

Serial communication system, transmission apparatus, drive device, image reading apparatus, and serial communication method Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To reduce a frequency of a signal transmitted by a serial communication system, and reduce a radiation noise. <P>SOLUTION: The system includes: a conversion means which converts a parallel signal composed in a predetermined permutation to a serial signal; a transmitting means to transmit the serial signal; a receiving means to receive the serial signal; and a restoration means to restore the serial signal received by the receiving means to the original parallel signal. In particular, the conversion means creates the serial signal showing a changing point of the parallel signal. The restoration means restores the parallel signal composed in the predetermined permutation based on the serial signal. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、たとえば、モータの駆動装置、画像読み取り装置又は複写装置などに適用可能なシリアル通信技術に関する。   The present invention relates to a serial communication technique applicable to, for example, a motor drive device, an image reading device, or a copying device.

画像読み取り装置では、原稿に対して光学系をステッピングモータにより移動させることで原稿の画像を読み取る。一般に、ステッピングモータの制御回路は、メイン基板とモータドライバ基板とに分けて配置され、パラレル信号線によってメイン基板とモータドライバ基板とが接続されている。メイン基板には、ステッピングモータを制御するための多数の相信号を生成するCPUが実装される。一方、モータドライバ基板には、たとえば、3.3Vの振幅の相信号を24Vの振幅の相信号へと変換するモータドライバICが実装される。   In the image reading apparatus, an image of a document is read by moving an optical system with respect to the document by a stepping motor. In general, a control circuit for a stepping motor is divided into a main board and a motor driver board, and the main board and the motor driver board are connected by parallel signal lines. A CPU that generates a number of phase signals for controlling the stepping motor is mounted on the main board. On the other hand, a motor driver IC that converts a phase signal with an amplitude of 3.3 V into a phase signal with an amplitude of 24 V is mounted on the motor driver board.

ところで、画像読み取り装置では、10以上のステッピングモータが使用されることも珍しくはない。この場合、相信号の数は40〜50本以上になるため、パラレル信号線の数や這いまわし等が複雑になってしまう。   By the way, it is not uncommon for an image reading apparatus to use ten or more stepping motors. In this case, since the number of phase signals is 40 to 50 or more, the number of parallel signal lines and the number of phase signals are complicated.

そこで、パラレル信号線をシリアル信号線に置換することが提案されている(特許文献1、2)。このようなシリアル信号線を使用すれば、這いまわしの自由度が確保される。
特開平5−48998号公報 特開平5−37908号公報
Therefore, it has been proposed to replace the parallel signal line with a serial signal line (Patent Documents 1 and 2). If such a serial signal line is used, the degree of freedom of the search is secured.
Japanese Patent Laid-Open No. 5-48998 JP-A-5-37908

ところで、画像読み取り装置を高速化するには、モータの回動速度を高回転にすることが要求される。一般に、シリアル通信に使用されるクロック信号の周波数は、メイン基板において使用されているシステムクロックの周波数と同一か又はそれを数回分周することで得られた周波数である。一般に、システムクロックの周波数は、数MHz〜10数MHzであるが、相信号の周波数は5000PPS(=5kHz)程度にすぎない。よって、この程度の周波数差であれば、シリアル信号とともにクロックを併送しても問題は生じにくい。   Incidentally, in order to increase the speed of the image reading apparatus, it is required to increase the rotation speed of the motor. In general, the frequency of the clock signal used for serial communication is the same as the frequency of the system clock used in the main board or a frequency obtained by dividing it several times. In general, the frequency of the system clock is several MHz to several tens of MHz, but the frequency of the phase signal is only about 5000 PPS (= 5 kHz). Therefore, if the frequency difference is about this level, it is difficult to cause a problem even if the clock is transmitted together with the serial signal.

一方で、相信号の周波数が10000PPS(=10kHz)以上になると、クロック信号の周波数も数MHzの周波数にせざるを得ない。そうしなければ、位相が異なる4本の信号(A、A*、B、B*)をシリアル通信により伝送できなくなりうるとともに、受信側での再生精度も確保できなくなりうるからである。   On the other hand, when the frequency of the phase signal becomes 10,000 PPS (= 10 kHz) or more, the frequency of the clock signal must be set to a frequency of several MHz. Otherwise, four signals (A, A *, B, B *) having different phases may not be transmitted by serial communication, and reproduction accuracy on the receiving side may not be ensured.

しかし、クロック信号の周波数が数MHzのオーダになると、メイン基板とモータドライブ基板とを結ぶケーブルからの放射ノイズによって、ユニットの誤動作や機器外の他装置の誤動作を誘発する可能性がある。   However, when the frequency of the clock signal is on the order of several MHz, there is a possibility of causing malfunction of the unit or malfunction of other devices outside the equipment due to radiation noise from the cable connecting the main board and the motor drive board.

そこで、本発明は、このような課題および他の課題のうち、少なくとも1つを解決することを目的とする。たとえば、シリアル通信により伝送される信号の周波数を低下させ、放射ノイズを低減することを目的とする。なお、他の課題については明細書の全体を通して理解できよう。   Therefore, an object of the present invention is to solve at least one of such problems and other problems. For example, it aims at reducing the frequency of the signal transmitted by serial communication, and reducing radiation noise. Other issues can be understood throughout the specification.

本発明は、たとえば、シリアル通信システムに適用できる。当該システムは、所定の順列で構成されるパラレル信号をシリアル信号に変換する変換手段と、シリアル信号を送信する送信手段と、送信手段により送信されたシリアル信号を受信する受信手段と、受信手段により受信されたシリアル信号を元のパラレル信号に復元する復元手段とを備える。変換手段は、パラレル信号の変位点を表すシリアル信号を生成し、復元手段は、シリアル信号に基づいて所定の順列で構成されるパラレル信号に復元する。   The present invention can be applied to, for example, a serial communication system. The system includes a conversion unit that converts a parallel signal composed of a predetermined permutation into a serial signal, a transmission unit that transmits the serial signal, a reception unit that receives the serial signal transmitted by the transmission unit, and a reception unit. Restoring means for restoring the received serial signal to the original parallel signal. The converting means generates a serial signal representing a displacement point of the parallel signal, and the restoring means restores to a parallel signal composed of a predetermined permutation based on the serial signal.

本発明によれば、パラレル信号の変位点を表すシリアル信号を生成し、シリアル信号に基づいて所定の順列で構成されるパラレル信号に復元することで、シリアル通信により伝送される信号の周波数が低下し、かつ、放射ノイズも低減する。   According to the present invention, the frequency of a signal transmitted by serial communication is reduced by generating a serial signal that represents a displacement point of the parallel signal and restoring the parallel signal configured by a predetermined permutation based on the serial signal. In addition, radiation noise is also reduced.

以下に本発明の一実施形態を示す。以下で説明される個別の実施形態は、本発明の上位概念、中位概念および下位概念など種々の概念を理解するために役立つであろう。また、本発明の技術的範囲は、特許請求の範囲によって確定されるのであって、以下の個別の実施形態によって限定されるわけではない。   An embodiment of the present invention is shown below. The individual embodiments described below will help to understand various concepts, such as the superordinate concept, intermediate concept and subordinate concept of the present invention. Further, the technical scope of the present invention is determined by the scope of the claims, and is not limited by the following individual embodiments.

[関連技術]
本発明の理解のために、はじめに、本発明の関連技術について説明することにする。なお、この関連技術は、必ずしも公知技術というわけではない。
[Related technologies]
In order to understand the present invention, first, related techniques of the present invention will be described. This related technique is not necessarily a known technique.

図1は、画像読み取り装置100の外略構成を示す図である。原稿204は、原稿台ガラス203上に載置され、下方から原稿照明ランプ201によって照明される。原稿204の画像は、第1ミラー205、第2ミラー206、第3ミラー207及びレンズ208を介してCCD209上に結像する。CCD209は、原稿204のラインイメージを読み取る。原稿照明ランプ201と第1ミラー205などの光学系は、ステッピングモータによって、原稿204に対して相対的に移動する。第2ミラー206及び第3ミラー207などの光学系も同様に移動する。これにより、原稿面からCCD209までの距離(光路長)が一定に維持される。読み取られたラインイメージは、不図示のイメージプロセッサ回路に入力され、画像データに変換される。画像データは、プリンタやホストコンピュータに送出される。複写装置では、画像読み取り装置により取得された画像信号が画像形成装置へ転送され、画像形成装置は画像信号に応じて画像を用紙上に形成する。   FIG. 1 is a diagram illustrating a schematic configuration of the image reading apparatus 100. A document 204 is placed on a document table glass 203 and illuminated by a document illumination lamp 201 from below. The image of the original 204 is imaged on the CCD 209 via the first mirror 205, the second mirror 206, the third mirror 207, and the lens 208. The CCD 209 reads a line image of the document 204. The optical system such as the document illumination lamp 201 and the first mirror 205 is moved relative to the document 204 by a stepping motor. The optical systems such as the second mirror 206 and the third mirror 207 move in the same manner. As a result, the distance (optical path length) from the document surface to the CCD 209 is kept constant. The read line image is input to an image processor circuit (not shown) and converted into image data. The image data is sent to a printer or a host computer. In the copying apparatus, the image signal acquired by the image reading apparatus is transferred to the image forming apparatus, and the image forming apparatus forms an image on a sheet according to the image signal.

図2は、パラレル送信を採用したステッピングモータの駆動装置を示した図である。ここでは、メイン基板301とモータドライバ基板307とがパラレル送信を行うものとする。   FIG. 2 is a diagram showing a stepping motor driving apparatus employing parallel transmission. Here, it is assumed that the main board 301 and the motor driver board 307 perform parallel transmission.

メイン基板301には、図1に示した画像読み取り装置100を制御するCPU302が実装されている。CPU302は、システムクロック発振器303により生成された所定の周波数のシステムクロックにしたがって動作する。CPU302は、たとえば、3.3Vの電圧で駆動される。よって、CPU302から出力される各信号も3.3Vの振幅をもつデジタル信号となっている。   A CPU 302 that controls the image reading apparatus 100 shown in FIG. 1 is mounted on the main board 301. The CPU 302 operates in accordance with a system clock having a predetermined frequency generated by the system clock oscillator 303. The CPU 302 is driven with a voltage of 3.3V, for example. Therefore, each signal output from the CPU 302 is also a digital signal having an amplitude of 3.3V.

CPU302は、いくつかの出力ポートを有している。そのうちの4つのポートは、ステッピングモータ312を駆動する相信号群304を出力する。相信号群304の振幅は3.3Vである。   The CPU 302 has several output ports. Four of them output a phase signal group 304 that drives the stepping motor 312. The amplitude of the phase signal group 304 is 3.3V.

ステッピングモータ312は、たとえば、2相のステッピングモータである。この場合、相信号群304は、4つの相信号A、A*、B、B*の4信号から構成される。   The stepping motor 312 is, for example, a two-phase stepping motor. In this case, the phase signal group 304 includes four signals of four phase signals A, A *, B, and B *.

メイン基板301にはコネクタ305が設けられており、ケーブル306の一端が接続される。一方、モータドライバ基板307にはコネクタ308が設けられており、ケーブル306の他端が接続される。相信号群304は、コネクタ305、ケーブル306及びコネクタ308を介して、メイン基板からモータドライバ基板へと伝送される。なお、コネクタ308は、配線パターン309によってモータドライバIC310に接続されている。   The main board 301 is provided with a connector 305, and one end of a cable 306 is connected thereto. On the other hand, the motor driver board 307 is provided with a connector 308 to which the other end of the cable 306 is connected. The phase signal group 304 is transmitted from the main board to the motor driver board via the connector 305, the cable 306, and the connector 308. The connector 308 is connected to the motor driver IC 310 by a wiring pattern 309.

モータドライバIC310には、24Vの電圧が印加される。モータドライバIC310は、3.3Vの振幅であった相信号群304を、ステッピングモータ312を駆動可能な24V振幅の信号に変換して出力する。24Vの振幅に変換された相信号A、A*、B、B*は、コネクタ311を介してステッピングモータ312に入力される。ステッピングモータ312は、入力された相信号に応じて制御される。   A voltage of 24V is applied to the motor driver IC 310. The motor driver IC 310 converts the phase signal group 304 having an amplitude of 3.3V into a signal of 24V amplitude that can drive the stepping motor 312 and outputs the signal. The phase signals A, A *, B, and B * converted into the amplitude of 24V are input to the stepping motor 312 via the connector 311. The stepping motor 312 is controlled according to the input phase signal.

ところで、モータドライバIC310をメイン基板301に実装することにより、モータドライバ基板307を不要にできる。しかし、この場合は、ケーブル306により24V振幅の信号を伝送することになり、ケーブルが長くなればなるほど、画像読み取り装置内を這いまわしたケーブルから放射ノイズが発生する可能性も高まるであろう。また、24V振幅の信号を伝送するには、3.3V振幅の信号と比較して、より太い電線でケーブルを構成する必要がある。これは、コスト的にも不利である。さらに、ケーブルのコシが強く(すなわち柔軟性が小さく)なるため、這いまわしの自由度も低下する。従って、図2の構成をとる際は、モータドライバ基板307とステッピングモータ312とはなるべく近接するように配置されなければならない。   By mounting the motor driver IC 310 on the main board 301, the motor driver board 307 can be eliminated. However, in this case, a signal of 24V amplitude is transmitted by the cable 306, and the longer the cable, the higher the possibility that radiated noise will be generated from the cable swirling in the image reading apparatus. In addition, in order to transmit a signal with 24V amplitude, it is necessary to form a cable with a thicker electric wire as compared with a signal with 3.3V amplitude. This is also disadvantageous in terms of cost. In addition, since the stiffness of the cable is strong (that is, the flexibility is small), the degree of freedom of the work is also reduced. Therefore, when the configuration of FIG. 2 is adopted, the motor driver board 307 and the stepping motor 312 must be arranged as close as possible.

図2には、ステッピングモータが1個だけ示されているが、実際には、10数個も必要になることがある。よって、メイン基板301から出力されるモータ系の相信号の数も40〜50本以上になる。これは、ケーブル306を構成する束線の数を増加させ、ケーブルの這いまわしをさらに複雑にさせる。   Although only one stepping motor is shown in FIG. 2, in practice, as many as ten or so may be required. Therefore, the number of phase signals of the motor system output from the main board 301 is 40 to 50 or more. This increases the number of bundles constituting the cable 306 and further complicates the cable twisting.

図3は、関連技術としてのシリアル通信を採用したステッピングモータの駆動装置を示した図である。シリアル通信は、パラレル通信と比較し、ケーブルを構成する束線の数を削減でき、ケーブルの這いまわしの自由度も増加させることができる。説明を簡単にするために、ここでは、2つのステッピングモータ410A、410Bだけを示すが、実際には、10数個以上のモータが存在することもある。   FIG. 3 is a diagram showing a stepping motor driving apparatus employing serial communication as a related technique. Compared with parallel communication, serial communication can reduce the number of bundled wires that constitute a cable, and can also increase the degree of freedom of cable connection. For simplicity of explanation, only two stepping motors 410A and 410B are shown here. However, in reality, there may be more than a dozen motors.

メイン基板301Aには、CPU302A、2つのパラレルシリアル変換器402A、402Bおよびコネクタ403が実装されている。モータドライバ基板307Aは、ケーブル404を介してメイン基板301Aに接続されている。モータドライバ基板307Aには、ケーブル404用のコネクタ405、2つのシリアルパラレル変換器406A、406B、2つのモータドライバIC408A、408B、ステッピングモータ用の2つのコネクタ409A、409Bが設けられている。シリアルパラレル変換器406Aは、復元した相信号群407AをモータドライバIC408Aへ出力する。シリアルパラレル変換器406Bは、復元した相信号群407BをモータドライバIC408Bへ出力する。   A CPU 302A, two parallel serial converters 402A and 402B, and a connector 403 are mounted on the main board 301A. The motor driver board 307A is connected to the main board 301A via the cable 404. The motor driver board 307A is provided with a connector 405 for the cable 404, two serial / parallel converters 406A and 406B, two motor driver ICs 408A and 408B, and two connectors 409A and 409B for the stepping motor. The serial / parallel converter 406A outputs the restored phase signal group 407A to the motor driver IC 408A. The serial / parallel converter 406B outputs the restored phase signal group 407B to the motor driver IC 408B.

CPU302Aは、2相のステッピングモータ410Aを駆動するための相信号群401A(1A、1A*、1B、1B*)を出力する。さらに、CPU302Aは、2相のステッピングモータ410Bを駆動するための相信号群401B(2A、2A*、2B、2B*)を出力する。ここでは、2つの相信号群401A、401Bが示されているが、ステッピングモータの数が増加すれば、それに比例した相信号群が必要となる。なお、CPU302Aの出力ポートの数にも限りがある。よって、CPU302Aに接続されているASIC(不図示)などの出力ポートから相信号を出力してもよい。   The CPU 302A outputs a phase signal group 401A (1A, 1A *, 1B, 1B *) for driving the two-phase stepping motor 410A. Further, the CPU 302A outputs a phase signal group 401B (2A, 2A *, 2B, 2B *) for driving the two-phase stepping motor 410B. Here, two phase signal groups 401A and 401B are shown. However, if the number of stepping motors increases, phase signal groups proportional to the number of step signal motors are required. Note that the number of output ports of the CPU 302A is also limited. Therefore, the phase signal may be output from an output port such as an ASIC (not shown) connected to the CPU 302A.

相信号群401Aはパラレルシリアル変換器402Aに入力される。相信号401Bはパラレルシリアル変換器402Bに入力される。CPU302Aは、さらに、シリアル通信のためのクロック信号である信号CLKと、データのロードのタイミングを表す信号LOADとを出力する。信号CLKと、信号LOADは、パラレルシリアル変換器402A、402Bに入力される。これらの信号も、不図示のASICなどの出力ポートから出力されてもよい。   The phase signal group 401A is input to the parallel-serial converter 402A. The phase signal 401B is input to the parallel-serial converter 402B. The CPU 302A further outputs a signal CLK, which is a clock signal for serial communication, and a signal LOAD indicating the data loading timing. The signal CLK and the signal LOAD are input to the parallel / serial converters 402A and 402B. These signals may also be output from an output port such as an ASIC (not shown).

図4は、パラレルシリアル変換器402A及び402Bの詳細を示した図である。501A〜501Dは、信号CLKに従って動作するDタイプのフリップフロップである。502A〜502Dはセレクタである。   FIG. 4 shows details of the parallel-serial converters 402A and 402B. Reference numerals 501A to 501D denote D-type flip-flops that operate according to the signal CLK. 502A to 502D are selectors.

セレクタ502A〜502Dは、信号LOADが0のとき、接続されているフリップ出力を選択し、1のとき、各々入力された相信号を選択して出力する。セレクタ502Aから出力された信号は、フリップフロップ501Aに入力される。フリップフロップ501Aから出力された信号は、セレクタ502Bに入力される。セレクタ502Bから出力された信号は、フリップフロップ501Bに入力される。フリップフロップ501Bから出力された信号は、セレクタ502Cに入力される。セレクタ502Cから出力された信号は、フリップフロップ501Cに入力される。フリップフロップ501Cから出力された信号は、セレクタ502DBに入力される。セレクタ502Dから出力された信号は、フリップフロップ501Dに入力される。フリップフロップ501Aから出力された信号SOUTは、パラレルシリアル変換器の出力となる。   The selectors 502A to 502D select the connected flip output when the signal LOAD is 0, and select and output the input phase signal when the signal LOAD is 1. The signal output from the selector 502A is input to the flip-flop 501A. The signal output from the flip-flop 501A is input to the selector 502B. The signal output from the selector 502B is input to the flip-flop 501B. The signal output from the flip-flop 501B is input to the selector 502C. The signal output from the selector 502C is input to the flip-flop 501C. The signal output from the flip-flop 501C is input to the selector 502DB. The signal output from the selector 502D is input to the flip-flop 501D. The signal SOUT output from the flip-flop 501A is the output of the parallel-serial converter.

図5は、パラレルシリアル変換器のタイミングチャートである。上から、信号CLK、信号LOAD、相信号A、A*、B、B*、出力信号SOUTが示されている。   FIG. 5 is a timing chart of the parallel-serial converter. From the top, signal CLK, signal LOAD, phase signals A, A *, B, B *, and output signal SOUT are shown.

信号LOADは、信号CLKの4パルスにつき1つのパルスとなる信号である。図に示したタイミングt1において、信号LOADが1(High)となる。よって、タイミングt1で、セレクタ502A〜502Dは、相信号A〜B*をロードする。   The signal LOAD is a signal that becomes one pulse for every four pulses of the signal CLK. At the timing t1 shown in the figure, the signal LOAD becomes 1 (High). Therefore, at timing t1, the selectors 502A to 502D load the phase signals A to B *.

また、ロードが実行されるタイミングt1で、フリップフロップ501Dは、出力信号SOUTとして相信号B*の値を出力する。信号CLKについての次の1パルスが入力されるたびに、フリップフロップ501Dは、出力信号SOUTとして、相信号B、A*、Aの値を出力する。信号LOADが再び1になるたびに、相信号B*から順番に出力される。このようにして、パラレルシリアル変換が実行される。   Further, at the timing t1 when the load is executed, the flip-flop 501D outputs the value of the phase signal B * as the output signal SOUT. Each time the next pulse for the signal CLK is input, the flip-flop 501D outputs the values of the phase signals B, A *, A as the output signal SOUT. Each time the signal LOAD becomes 1 again, the phase signal B * is output in order. In this way, parallel-serial conversion is executed.

図3に戻り説明を続ける。パラレルシリアル変換器402A、402Bのシリアル出力信号SOUTは、信号LOAD、信号CLKとともに、コネクタ403、ケーブル404及びコネクタ405を介してモータドライバ基板307Aへ送信(出力)される。   Returning to FIG. 3, the description will be continued. The serial output signal SOUT of the parallel-serial converters 402A and 402B is transmitted (output) to the motor driver board 307A through the connector 403, the cable 404, and the connector 405 together with the signal LOAD and the signal CLK.

モータドライバ基板307Aには、シリアルパラレル変換器406Aと406Bが実装されている。シリアルパラレル変換器406Aと406Bには、それぞれ、2本のシリアル信号、信号LOAD及び信号CLKが入力される。   Serial / parallel converters 406A and 406B are mounted on the motor driver board 307A. Two serial signals, a signal LOAD and a signal CLK, are input to the serial / parallel converters 406A and 406B, respectively.

図6は、シリアルパラレル変換器406A及び406Bの詳細を示した図である。Dタイプのフリップフロップ701A〜701Dは、入力されたシリアル信号SINを、入力された信号CLKのパルスの立ち上がりタイミングで順次シフトレジストして出力する。なお、フリップフロップ701Aの出力信号は、フリップフロップ701Bと、4ビットのDタイプのフリップフロップ702とに入力される。フリップフロップ701Bの出力信号は、フリップフロップ701Cと、フリップフロップ702とに入力される。フリップフロップ701Cの出力信号はフリップフロップ701Dと、フリップフロップ702とに入力される。   FIG. 6 is a diagram showing details of the serial / parallel converters 406A and 406B. The D-type flip-flops 701A to 701D sequentially shift register the input serial signal SIN at the rising timing of the pulse of the input signal CLK and output it. The output signal of the flip-flop 701A is input to the flip-flop 701B and the 4-bit D-type flip-flop 702. The output signal of the flip-flop 701B is input to the flip-flop 701C and the flip-flop 702. The output signal of the flip-flop 701C is input to the flip-flop 701D and the flip-flop 702.

フリップフロップ702は、信号LOADのパルスの立下りタイミングで入力されたデータをラッチすることで、相信号A、A*、B、B*からなるパラレル信号を復元する。   The flip-flop 702 restores a parallel signal composed of the phase signals A, A *, B, and B * by latching data input at the falling timing of the pulse of the signal LOAD.

図7は、シリアルパラレル変換器のタイミングチャートである。上から順に、信号CLK、シリアル信号SIN、各フリップフロップからの出力信号A〜D、信号LOAD、フリップフロップ702からの出力信号A、A*、B、B*が示されている。図7によれば、相信号A、A*、B、B*は、信号LOADの1パルス(信号CLKの4パルス)分だけ遅延してパラレル信号として再生されていることがわかる。   FIG. 7 is a timing chart of the serial-parallel converter. The signal CLK, serial signal SIN, output signals A to D from each flip-flop, signal LOAD, and output signals A, A *, B, and B * from the flip-flop 702 are shown in order from the top. As can be seen from FIG. 7, the phase signals A, A *, B, and B * are reproduced as parallel signals with a delay of one pulse of the signal LOAD (four pulses of the signal CLK).

シリアルパラレル変換器406Aで再生された相信号群407Aとシリアルパラレル変換器406Bで再生された相信号群407Bとは、それぞれ対応するモータドライバIC408A、408Bに入力される。モータドライバIC408A、408Bは、入力された相信号を24V振幅のモータ駆動パルスに変換して対応するステッピングモータへ出力する。   The phase signal group 407A reproduced by the serial / parallel converter 406A and the phase signal group 407B reproduced by the serial / parallel converter 406B are input to the corresponding motor driver ICs 408A and 408B, respectively. The motor driver ICs 408A and 408B convert the input phase signal into a 24V amplitude motor drive pulse and output it to the corresponding stepping motor.

なお、シリアルパラレル変換器406A、406Bによって、信号CLKの4パルス分に相当する遅延が発生するが、この遅延は、CPU302Aが4パルス分早く相信号を送出することで解決される。   The serial-parallel converters 406A and 406B generate a delay corresponding to four pulses of the signal CLK. This delay is solved by the CPU 302A sending out the phase signal earlier by four pulses.

このように、相信号群をパラレルシリアル変換することで、ケーブルを構成する束線の本数を削減できるようになるため、コストの減少及びケーブル這いまわしの単純化が実現される。   As described above, the number of bundled wires constituting the cable can be reduced by performing the parallel-serial conversion on the phase signal group, so that the cost reduction and the simplification of the cable winding can be realized.

[実施形態1]
関連技術においては、コストの減少化とケーブル這いまわしの単純化とを実現できるものの、伝送される信号の周波数の増加とそれに伴う放射ノイズに関しては、改良の余地がある。
[Embodiment 1]
In the related art, although reduction in cost and simplification of cable routing can be realized, there is room for improvement with respect to the increase in the frequency of the transmitted signal and the accompanying radiation noise.

図8は、実施形態に係るステッピングモータの駆動装置の一例を示したブロック図である。なお、すでに説明したものと同一の箇所には、同一の参照番号を付与している。   FIG. 8 is a block diagram illustrating an example of a stepping motor driving apparatus according to the embodiment. The same reference numerals are assigned to the same portions as those already described.

図8によれば、送信装置側では、パラレルシリアル変換器402A、402Bの代わりにコーダ901A、901Bが採用されている。同様に、受信装置側では、シリアルパラレル変換器406A、406Bの代わりにデコーダ905A及び905Bが採用されている。さらに、メイン基板301Aのコネクタ902とモータドライバ基板307Aのコネクタ904とを接続するケーブル903から、信号CLKと信号LOADを伝送するための信号線が削除されている。なお、メイン基板301Aは、第1基板の一例であり、モータドライバ基板307Aは第2基板の一例である。モータドライバIC408A、408Bは、第2基板に実装され、復元手段により復元されたパラレル信号に基づいてモータを駆動する駆動手段の一例である。   According to FIG. 8, on the transmission device side, coders 901A and 901B are employed instead of the parallel-serial converters 402A and 402B. Similarly, on the receiving apparatus side, decoders 905A and 905B are employed instead of the serial / parallel converters 406A and 406B. Further, signal lines for transmitting the signal CLK and the signal LOAD are deleted from the cable 903 connecting the connector 902 of the main board 301A and the connector 904 of the motor driver board 307A. The main board 301A is an example of a first board, and the motor driver board 307A is an example of a second board. The motor driver ICs 408A and 408B are an example of a drive unit that is mounted on the second substrate and drives the motor based on the parallel signal restored by the restoration unit.

図9は、実施形態に係るコーダ901A、901Bの一例を示す図である。101A〜101Dは、Dタイプのフリップフロップである。102A〜102Dは、2入力のXORゲートである。103は、4入力のORゲートである。105は、2入力のANDゲートである。104は、タイミング調整のためのディレイバッファである。   FIG. 9 is a diagram illustrating an example of the coders 901A and 901B according to the embodiment. 101A to 101D are D-type flip-flops. 102A to 102D are two-input XOR gates. Reference numeral 103 denotes a 4-input OR gate. Reference numeral 105 denotes a 2-input AND gate. Reference numeral 104 denotes a delay buffer for timing adjustment.

信号CLKは、フリップフロップ101A〜101Dのそれぞれと、ディレイバッファ104とに入力される。相信号Aは、フリップフロップ101Aと、XORゲート102Aとに入力される。フリップフロップ101Aの出力信号は、XORゲート102Aに入力される。XORゲート102Aの出力信号は、ORゲート103に入力される。相信号A*は、フリップフロップ101Bと、XORゲート102Bとに入力される。フリップフロップ101Bの出力信号は、XORゲート102Bに入力される。XORゲート102Bの出力信号は、ORゲート103に入力される。相信号Bは、フリップフロップ101Cと、XORゲート102Cとに入力される。フリップフロップ101Cの出力信号は、XORゲート102Cに入力される。XORゲート102Cの出力信号は、ORゲート103に入力される。相信号B*は、フリップフロップ101Dと、XORゲート102Dとに入力される。フリップフロップ101Dの出力信号は、XORゲート102Dに入力される。XORゲート102Dの出力信号は、ORゲート103に入力される。ORゲート103の出力信号と、ディレイバッファ104の出力信号とが、ANDゲート105に入力される。   The signal CLK is input to each of the flip-flops 101A to 101D and the delay buffer 104. The phase signal A is input to the flip-flop 101A and the XOR gate 102A. The output signal of the flip-flop 101A is input to the XOR gate 102A. The output signal of the XOR gate 102A is input to the OR gate 103. The phase signal A * is input to the flip-flop 101B and the XOR gate 102B. The output signal of the flip-flop 101B is input to the XOR gate 102B. The output signal of the XOR gate 102B is input to the OR gate 103. The phase signal B is input to the flip-flop 101C and the XOR gate 102C. The output signal of the flip-flop 101C is input to the XOR gate 102C. The output signal of the XOR gate 102C is input to the OR gate 103. The phase signal B * is input to the flip-flop 101D and the XOR gate 102D. The output signal of the flip-flop 101D is input to the XOR gate 102D. The output signal of the XOR gate 102D is input to the OR gate 103. The output signal of the OR gate 103 and the output signal of the delay buffer 104 are input to the AND gate 105.

回路107は、フリップフロップ101Aと、XORゲート102Aとにより構成されている。回路107は、パラレル信号を構成する各信号の変位点を検出する検出手段の一例である。また、ORゲート103は、パラレル信号の各信号の排他的論理和から論理和を生成する論理和演算素子の一例である。また、ANDゲート105は、論理和とクロック信号との論理積をシリアル信号として生成する論理積演算素子の一例である。さらに、ORゲート103及びANDゲート105は、検出手段により変位点を検出したときにパルス信号を生成する生成手段の一例である。   The circuit 107 includes a flip-flop 101A and an XOR gate 102A. The circuit 107 is an example of a detection unit that detects a displacement point of each signal constituting the parallel signal. The OR gate 103 is an example of a logical sum operation element that generates a logical sum from exclusive OR of parallel signals. The AND gate 105 is an example of an AND operation element that generates a logical product of a logical sum and a clock signal as a serial signal. Furthermore, the OR gate 103 and the AND gate 105 are an example of a generating unit that generates a pulse signal when a detecting unit detects a displacement point.

図10は、回路107のタイミングチャートである。上から順に、信号CLK、相信号A、相信号Aを信号CLKの1パルス分に相当する時間だけ遅延させた信号108、XORゲート102Aの出力信号106、ANDゲート105からの出力信号CLKEが示されている。出力信号106は、排他的論理和である。   FIG. 10 is a timing chart of the circuit 107. From the top, the signal CLK, the phase signal A, and the signal 108 obtained by delaying the phase signal A by a time corresponding to one pulse of the signal CLK, the output signal 106 of the XOR gate 102A, and the output signal CLKE from the AND gate 105 are shown. Has been. The output signal 106 is an exclusive OR.

回路107において、フリップフロップ101Aは、入力された相信号Aを、信号CLKの1パルス分だけ遅延させ、出力信号108を生成して出力する。出力信号108は、クロック信号の1パルスだけ遅延した相信号Aに相当する。このように、フリップフロップ101A〜101Dは、パラレル信号の各信号を遅延させる遅延素子の一例である。   In the circuit 107, the flip-flop 101A delays the input phase signal A by one pulse of the signal CLK, and generates and outputs an output signal 108. The output signal 108 corresponds to the phase signal A delayed by one pulse of the clock signal. As described above, the flip-flops 101A to 101D are examples of delay elements that delay each signal of the parallel signal.

XORゲート102Aは、出力信号108と相信号Aとの排他論理和を演算し、信号106を生成して出力する。よって、XORゲート102A〜102Dは、パラレル信号の各信号と、遅延素子により遅延した各信号との排他的論理和を生成する排他的論理和演算素子の一例である。   The XOR gate 102A calculates an exclusive OR of the output signal 108 and the phase signal A, and generates and outputs a signal 106. Therefore, the XOR gates 102A to 102D are an example of an exclusive OR operation element that generates an exclusive OR of each signal of the parallel signal and each signal delayed by the delay element.

出力信号106は、相信号Aの0から1への変移点、または1から0への変移点において、1(High)となる信号である。すなわち、回路107は、入力された相信号Aの変位点を検出又は抽出する回路である。   The output signal 106 is a signal that becomes 1 (High) at the transition point of the phase signal A from 0 to 1 or from 1 to 0. That is, the circuit 107 is a circuit that detects or extracts a displacement point of the input phase signal A.

XORゲート102Aからの出力信号106は、ORゲート103に入力される。なお、ORゲート103は、出力信号106以外の入力信号(XORゲート102B〜Dからの出力信号)がいずれも0であれば、出力信号106をそのままANDゲート105へ出力する。このように、ORゲート103は、第1単信号についての排他的論理和と、第2単信号についての排他的論理和との論理和を生成する論理和演算素子の一例である。   The output signal 106 from the XOR gate 102A is input to the OR gate 103. The OR gate 103 outputs the output signal 106 as it is to the AND gate 105 if any of the input signals other than the output signal 106 (output signals from the XOR gates 102B to 102D) is zero. In this manner, the OR gate 103 is an example of a logical sum operation element that generates a logical sum of an exclusive OR for the first single signal and an exclusive OR for the second single signal.

ANDゲート105は、ORゲート103の出力信号と、ディレイバッファ104によって意図的に遅延を発生させた信号CLKとの論理積を演算して出力する。ANDゲート105の出力信号CLKEは、コーダ901Aやコーダ901Bの出力信号(すなわち、シリアル信号)となる。このように、ANDゲート105は、論理和とクロック信号との論理積をシリアル信号として生成する論理積演算素子の一例である。   The AND gate 105 calculates and outputs a logical product of the output signal of the OR gate 103 and the signal CLK intentionally generated by the delay buffer 104. The output signal CLKE of the AND gate 105 becomes an output signal (that is, a serial signal) of the coder 901A or the coder 901B. As described above, the AND gate 105 is an example of an AND operation element that generates a logical product of the logical sum and the clock signal as a serial signal.

図11は、コーダ901Aまたは901Bに一般的な1−2相の励磁パターンを入力した状態におけるシリアル信号CLKEの波形を示したタイミングチャートである。図11に示された励磁パターンは、モータを等速で回転させるパターンである。図11によれば、シリアル信号CLKEのパルス数は、信号CLKに対して適宜間引かれていることもわかる。さらに、シリアル信号CLKEが周期的なパルス信号であることもわかる。   FIG. 11 is a timing chart showing the waveform of the serial signal CLKE in a state where a general 1-2 phase excitation pattern is input to the coder 901A or 901B. The excitation pattern shown in FIG. 11 is a pattern for rotating the motor at a constant speed. FIG. 11 also shows that the number of pulses of the serial signal CLKE is appropriately thinned out with respect to the signal CLK. It can also be seen that the serial signal CLKE is a periodic pulse signal.

シリアル信号CLKEは周期的なパルスであるものの、CLKに比べるとその周波数は格段に低くなっている。一般に、ケーブルを伝送される信号の周波数が低ければ低いほど、放射ノイズのエネルギーも低くなる。   The serial signal CLKE is a periodic pulse, but its frequency is significantly lower than that of the CLK. In general, the lower the frequency of the signal transmitted through the cable, the lower the energy of the radiated noise.

図12は、1−2相の励磁パターンが加速パターンであるときのシリアル信号CLKEの波形を示したタイミングチャートである。図12によれば、シリアル信号は、信号CLKに対してパルス数が適宜間引かれている。さらに、シリアル信号CLKEは周期的なパルス信号ではない。シリアル信号CLKEをこのようなパルス信号にすることで、ほとんど放射ノイズが発生しない。一般に、放射ノイズの周波数成分が特定の周波数にのみ偏ると、放射ノイズのレベルが高くなりやすい。本実施形態では、このような偏りが緩和されるため、放射ノイズが軽減されるのである。   FIG. 12 is a timing chart showing the waveform of the serial signal CLKE when the 1-2 phase excitation pattern is an acceleration pattern. According to FIG. 12, the number of pulses of the serial signal is appropriately reduced with respect to the signal CLK. Further, the serial signal CLKE is not a periodic pulse signal. By making the serial signal CLKE such a pulse signal, almost no radiation noise is generated. Generally, when the frequency component of radiation noise is biased only to a specific frequency, the level of radiation noise tends to increase. In the present embodiment, since such a bias is alleviated, radiation noise is reduced.

図8に戻り説明を続ける。コーダ901A及び901Bの出力信号は、コネクタ902、ケーブル903及びコネクタ904を介して、モータドライバ基板307Aに送信(出力)されする。このように、コーダ901A及び901Bは、所定の順列で構成されるパラレル信号をシリアル信号に変換する変換手段と、シリアル信号を送信する送信手段として機能する。   Returning to FIG. The output signals of the coders 901A and 901B are transmitted (output) to the motor driver board 307A via the connector 902, the cable 903, and the connector 904. As described above, the coders 901A and 901B function as a conversion unit that converts a parallel signal composed of a predetermined permutation into a serial signal and a transmission unit that transmits the serial signal.

受信されたコーダ901A及び901Bの出力信号(シリアル信号)は、モータドライバ基板307Aに実装されたデコーダ905A及び905Bにそれぞれ入力される。デコーダ905Aまたは905Bは、送信手段により送信されたシリアル信号を受信する受信手段と、受信手段により受信されたシリアル信号を元のパラレル信号に復元する復元手段(再生手段)として機能する。   The received output signals (serial signals) of the coders 901A and 901B are input to the decoders 905A and 905B mounted on the motor driver board 307A, respectively. The decoder 905A or 905B functions as a receiving unit that receives the serial signal transmitted by the transmitting unit, and a restoring unit (reproducing unit) that restores the serial signal received by the receiving unit to the original parallel signal.

図13は、デコーダ905Aまたは905Bの一例を示す図である。セレクタ1301は、9つの入力端子と、4つの出力端子とを備えたセレクタである。なお、各入力端子のビット幅は4ビットまたは3ビットである。また、各出力端子のビット幅は1ビットである。レジスタ1302A〜1302Hは、それぞれセレクタ1301のいずれか1つの入力端子に接続されている。モータドライバ基板307AにCPUなどの制御素子が実装されていない場合は、各レジスタは、固定値を出力するように構成されてもよい。   FIG. 13 is a diagram illustrating an example of the decoder 905A or 905B. The selector 1301 is a selector having nine input terminals and four output terminals. The bit width of each input terminal is 4 bits or 3 bits. The bit width of each output terminal is 1 bit. The registers 1302A to 1302H are connected to any one input terminal of the selector 1301, respectively. When a control element such as a CPU is not mounted on the motor driver board 307A, each register may be configured to output a fixed value.

カウンタ1303は、入力されたシリアル信号CLKEに応じてカウントを実行するカウンタである。カウント値は、3ビットであり、セレクタ1301に入力される。   The counter 1303 is a counter that performs counting in accordance with the input serial signal CLKE. The count value is 3 bits and is input to the selector 1301.

図14は、一般的な1−2相の励磁パターンを示したタイミングチャートである。この励磁パターンの1周期は、矢印で示した範囲である。励磁パターン(相信号群)は、4ビットの信号とみなすことができる。このとき、相信号Aが最上位ビットに割り当てられている。同様に、相信号A*が2番目のビットに割り当てられている。相信号Bが3番目のビットに割り当てられている。相信号B*が最下位ビットに割り当てられている。このように励磁パターン(相信号群)が4ビットの信号とみなせば、16進数で9、8、A、2、6、4、5、1の順に、励磁パターンが変化を繰り返すことになる(図14)。よって、レジスタ1302A〜1302Hには、16進数で9、8、A、2、6、4、5、1が格納されている。   FIG. 14 is a timing chart showing a general 1-2 phase excitation pattern. One cycle of the excitation pattern is a range indicated by an arrow. The excitation pattern (phase signal group) can be regarded as a 4-bit signal. At this time, the phase signal A is assigned to the most significant bit. Similarly, the phase signal A * is assigned to the second bit. Phase signal B is assigned to the third bit. Phase signal B * is assigned to the least significant bit. Thus, if the excitation pattern (phase signal group) is regarded as a 4-bit signal, the excitation pattern repeats changing in the order of 9, 8, A, 2, 6, 4, 5, 1 in hexadecimal ( FIG. 14). Therefore, the registers 1302A to 1302H store 9, 8, A, 2, 6, 4, 5, 1 in hexadecimal.

カウンタ1303は、入力されたシリアル信号CLKEの1パルスごとにアップカウントし、3ビットのカウント値を出力する。出力された3ビットのカウント値はセレクタ1301に入力される。セレクタ1301は、入力されたカウント値に応じて、レジスタ1302A〜1302Hから入力された信号の1つを選択して出力する。   The counter 1303 counts up for each pulse of the input serial signal CLKE, and outputs a 3-bit count value. The output 3-bit count value is input to the selector 1301. The selector 1301 selects and outputs one of the signals input from the registers 1302A to 1302H according to the input count value.

なお、カウンタ1303のカウント値は0から始まり、1、2、3、4、5、6、7、0、1、2、・・・・・と変化する。セレクタ1301の入力端子ごと図示してある数値は、カウンタ1303のカウント値に対応している。よって、カウンタ1303は、カウント値に対応した入力端子に接続されたレジスタからの出力値を選択し、上位ビットから順番にA、A*、B、B*として出力する。すなわち、レジスタからの4ビットの出力値のうち、最上位ビットがAに対応し、2番目のビットがA*に対応し、3番目のビットがBに対応し、最下位ビットがB*に対応している。   Note that the count value of the counter 1303 starts from 0 and changes to 1, 2, 3, 4, 5, 6, 7, 0, 1, 2,. The numerical value shown for each input terminal of the selector 1301 corresponds to the count value of the counter 1303. Therefore, the counter 1303 selects the output value from the register connected to the input terminal corresponding to the count value, and outputs it as A, A *, B, B * in order from the upper bit. That is, among the 4-bit output values from the register, the most significant bit corresponds to A, the second bit corresponds to A *, the third bit corresponds to B, and the least significant bit to B *. It corresponds.

このように、カウンタ1303は、受信手段により受信されたシリアル信号にしたがってカウントを実行するカウンタの一例である。同様に、セレクタ1301は、カウンタのカウント値に応じてシリアル信号から元のパラレル信号を再生する再生手段の一例である。   Thus, the counter 1303 is an example of a counter that performs counting according to the serial signal received by the receiving unit. Similarly, the selector 1301 is an example of a reproducing unit that reproduces the original parallel signal from the serial signal in accordance with the count value of the counter.

図8に戻り説明を続ける。デコーダ905A、905Bによって復元された各相信号群は、対応するモータドライバIC408A、408Bで増幅され、それぞれコネクタ409A、409Bを介してステッピングモータ410A、410Bへ出力される。ステッピングモータ410A、410Bは、それぞれ入力された相信号にしたがって回転するよう制御(駆動)される。   Returning to FIG. The phase signal groups restored by the decoders 905A and 905B are amplified by the corresponding motor driver ICs 408A and 408B, and output to the stepping motors 410A and 410B via the connectors 409A and 409B, respectively. The stepping motors 410A and 410B are controlled (driven) to rotate according to the input phase signals.

本実施形態によれば、複数の相信号からなるパラレス信号をシリアル信号に変換することにより、従来必要だった同期クロックをシリアル信号と同時に送受信する必要がなくなる。とりわけ、本実施形態によれば、パラレル信号の変位点を表すシリアル信号を生成し、シリアル信号に基づいて所定の順列で構成されるパラレル信号に復元する。よって、シリアル通信により伝送される信号の周波数が低下し、かつ、放射ノイズも低減する。また、送受信に必要な束線の本数を少なくできるため、束線の構成を簡潔にできるとともに、コストダウンも実現できるであろう。   According to the present embodiment, by converting a parallel signal composed of a plurality of phase signals into a serial signal, it is not necessary to transmit / receive a synchronous clock that has been conventionally required simultaneously with the serial signal. In particular, according to the present embodiment, a serial signal representing a displacement point of a parallel signal is generated and restored to a parallel signal composed of a predetermined permutation based on the serial signal. Therefore, the frequency of the signal transmitted by serial communication is reduced, and radiation noise is also reduced. In addition, since the number of bundled wires required for transmission and reception can be reduced, the configuration of the bundled wires can be simplified and the cost can be reduced.

本実施形態によれば、遅延素子や論理演算素子によって変換手段を実現できるため、コストを低減しやすい。同様に、本実施形態によれば、カウンタ、レジスタ及びセレクタなどで復元手段を実現できるため、コストを低減しやすい。   According to the present embodiment, the conversion means can be realized by a delay element or a logic operation element, so that the cost can be easily reduced. Similarly, according to the present embodiment, the restoration means can be realized by a counter, a register, a selector, and the like, so that the cost can be easily reduced.

また、本実施形態のシリアル通信システムやシリアル送信装置は、ステッピングモータの駆動装置、画像読み取り装置及び複写装置に実装できるため、処理の高速化と放射ノイズにより誤動作の減少化とを両立しやすくなろう。なお、ステッピングモータは、一例にすぎず、他のモータが採用されてもよい。   In addition, since the serial communication system and serial transmission device of the present embodiment can be mounted on a stepping motor drive device, an image reading device, and a copying device, it is easy to achieve both high-speed processing and reduced malfunction due to radiation noise. Let's go. The stepping motor is merely an example, and other motors may be employed.

[実施形態2]
画像形成装置に使用されるモータのほとんどは、その回転方向が1方向であるため、実施形態1の駆動装置を採用できる。一方で、画像読み取り装置では、モータを正回転させたり、逆回転させたりすることが要求される。そこで、実施形態2では、モータを逆回転させることも可能なシリアル通信システムや駆動装置について説明する。
[Embodiment 2]
Since most of the motors used in the image forming apparatus have one direction of rotation, the driving device of Embodiment 1 can be employed. On the other hand, the image reading apparatus is required to rotate the motor forward or backward. Therefore, in the second embodiment, a serial communication system and a driving device that can reversely rotate a motor will be described.

図15は、実施形態に係る駆動装置の一例を示した図である。すでに説明した箇所には、同一の参照符号を付与することで、説明を簡潔にする。とりわけ、図15によれば、メイン基板301B上のCPU302Aから正回転か逆回転かを指定するための指定信号1CW、2CWが出力される。また、モータドライバ基板307Bには指定信号1CW、2CWが入力する。指定信号1CWは、ステッピングモータ410Aの回転方向を指定する回転方向指定信号である。指定信号2CWは、ステッピングモータ410Bの回転方向を指定する回転方向指定信号である。指定信号1CW、2CWが0のときはモータが正回転することを意味し、1のときは逆回転させることを意味するロジック信号である。   FIG. 15 is a diagram illustrating an example of the drive device according to the embodiment. The parts already described are given the same reference numerals to simplify the description. In particular, according to FIG. 15, designation signals 1CW and 2CW for designating forward rotation or reverse rotation are output from the CPU 302A on the main board 301B. The designation signals 1CW and 2CW are input to the motor driver board 307B. The designation signal 1CW is a rotation direction designation signal that designates the rotation direction of the stepping motor 410A. The designation signal 2CW is a rotation direction designation signal that designates the rotation direction of the stepping motor 410B. When the designation signals 1CW and 2CW are 0, it means that the motor rotates forward, and when it is 1, it is a logic signal that means reverse rotation.

これらの指定信号1CW、2CWは、コネクタ1502、ケーブル1503及びコネクタ1504を介して、それぞれデコーダ1505A、1505Bに入力される。なお、実施形態1と比較し、実施形態2では、指定信号1CW、2CWを伝達するための信号線もケーブル1503に含まれている。   These designation signals 1CW and 2CW are input to the decoders 1505A and 1505B via the connector 1502, the cable 1503, and the connector 1504, respectively. Compared to the first embodiment, in the second embodiment, the cable 1503 also includes signal lines for transmitting the designation signals 1CW and 2CW.

図16は、実施形態に係るデコーダ1505Aまたは1505Bの一例を示す図である。すでに説明した箇所には、同一の参照符号を付与することで、説明を簡潔にする。とりわけ、カウンタ1601は、回転方向指定信号にしたがってアップカウントするか又はダウンカウントするかを切り替えるアップダウンカウンタである。   FIG. 16 is a diagram illustrating an example of the decoder 1505A or 1505B according to the embodiment. The parts already described are given the same reference numerals to simplify the description. In particular, the counter 1601 is an up / down counter that switches whether to count up or down according to a rotation direction designation signal.

図13に示したカウンタ1303は0、1、2、3、4、5、6、7、0、1、2、・・・というようにカウントを実行するアップカウンタであった。一方、図16に示したアップダウンタイプのカウンタ1601は、指定信号CWが0のときはアップカウントし、1のときはダウンカウントする。   The counter 1303 shown in FIG. 13 is an up counter that performs counting such as 0, 1, 2, 3, 4, 5, 6, 7, 0, 1, 2,. On the other hand, the up / down type counter 1601 shown in FIG. 16 counts up when the designation signal CW is 0, and counts down when it is 1.

図17は、セレクタ1301により再生された相信号A、A*、B、B*と指定信号CWとの関係を示したタイミングチャートである。カウンタ1601のカウント値は0から始まる。セレクタ1301は、カウント値である0に対応した入力信号「9」を選択して出力している。シリアル信号CLKEのパルスが入力されるたびに、カウンタ1601は、1、2、3、4、とカウントアップしてゆく。セレクタ1301は、カウント値に対応した入力端子から入力信号を選択して出力する。   FIG. 17 is a timing chart showing the relationship between the phase signals A, A *, B, B * reproduced by the selector 1301 and the designation signal CW. The count value of the counter 1601 starts from 0. The selector 1301 selects and outputs the input signal “9” corresponding to 0 that is the count value. Each time a pulse of the serial signal CLKE is input, the counter 1601 counts up 1, 2, 3, 4, and so on. The selector 1301 selects and outputs an input signal from an input terminal corresponding to the count value.

回転方向の指定信号CWが0から1に変移したタイミング、即ちカウンタ1601のカウント値が1であるタイミングでは、カウンタ1601は、ダウンカウンタとして機能する。よって、シリアル信号CLKEの次のパルスが入力されると、カウンタ1601は、0を出力し、順次、7、6、5、4、3、2、1、0、7、6、を出力する。   At the timing when the rotation direction designation signal CW changes from 0 to 1, that is, when the count value of the counter 1601 is 1, the counter 1601 functions as a down counter. Therefore, when the next pulse of the serial signal CLKE is input, the counter 1601 outputs 0 and sequentially outputs 7, 6, 5, 4, 3, 2, 1, 0, 7, 6.

セレクタ1301は入力されたカウント値に従ってレジスタ1302A〜1302Hを選択し、相信号A、A*、B、B*を再生して出力する。   The selector 1301 selects the registers 1302A to 1302H according to the input count value, and reproduces and outputs the phase signals A, A *, B, and B *.

本実施形態によれば、モータの回転方向を指定するための信号線を1つモータあたり1本追加することで、モータの回転方向を制御できるようになる。   According to this embodiment, by adding one signal line for designating the rotation direction of the motor per motor, the rotation direction of the motor can be controlled.

とりわけ、モータを正回転させるか又は逆回転させるかを指定する回転方向指定信号にしたがってカウンタ1601がアップカウントするか又はダウンカウントするかを切り替えることで、回転方向の制御を実現できる。よって、必要最小限の信号線が追加されるものの、指定信号1CW、2CWは周波数成分を持たないため、実施形態1と同様に、放射ノイズの低減効果を維持することが可能となる。   In particular, the rotation direction can be controlled by switching whether the counter 1601 counts up or down according to a rotation direction designation signal that designates whether the motor is rotated forward or reverse. Therefore, although the necessary minimum signal lines are added, the designation signals 1CW and 2CW do not have frequency components, so that it is possible to maintain the radiation noise reduction effect as in the first embodiment.

画像読み取り装置100の外略構成を示す図である。FIG. 2 is a diagram illustrating a schematic configuration of an image reading apparatus 100. パラレル送信を採用したステッピングモータの駆動装置を示した図である。It is the figure which showed the drive device of the stepping motor which employ | adopted parallel transmission. シリアル通信を採用したステッピングモータの駆動装置を示した図である。It is the figure which showed the drive device of the stepping motor which employ | adopted serial communication. パラレルシリアル変換器402A及び402Bの詳細を示した図である。It is the figure which showed the detail of parallel serial converter 402A and 402B. パラレルシリアル変換器のタイミングチャートである。It is a timing chart of a parallel serial converter. パラレルシリアル変換器402A及び402Bの詳細を示した図である。It is the figure which showed the detail of parallel serial converter 402A and 402B. シリアルパラレル変換器のタイミングチャートである。It is a timing chart of a serial-parallel converter. 実施形態に係るステッピングモータの駆動装置の一例を示したブロック図である。It is the block diagram which showed an example of the drive device of the stepping motor which concerns on embodiment. 実施形態に係るコーダ901A、901Bの一例を示す図である。It is a figure which shows an example of the coders 901A and 901B which concern on embodiment. 回路107のタイミングチャートである。10 is a timing chart of the circuit 107. コーダ901Aまたは901Bに一般的な1−2相の励磁パターンを入力した状態におけるシリアル信号CLKEの波形を示したタイミングチャートである。It is the timing chart which showed the waveform of the serial signal CLKE in the state which input the general 1-2 phase excitation pattern to the coder 901A or 901B. 1−2相の励磁パターンが加速パターンであるときのシリアル信号CLKEの波形を示したタイミングチャートである。It is the timing chart which showed the waveform of the serial signal CLKE when the 1-2 phase excitation pattern is an acceleration pattern. デコーダ905Aまたは905Bの一例を示す図である。It is a figure which shows an example of decoder 905A or 905B. 一般的な1−2相の励磁パターンを示したタイミングチャートである。It is the timing chart which showed the general 1-2 phase excitation pattern. 実施形態に係る駆動装置の一例を示した図である。It is the figure which showed an example of the drive device which concerns on embodiment. 実施形態に係るデコーダ1505Aまたは1505Bの一例を示す図である。It is a figure which shows an example of the decoder 1505A or 1505B which concerns on embodiment. セレクタ1301により再生された相信号A、A*、B、B*と指定信号CWとの関係を示したタイミングチャートである。4 is a timing chart showing the relationship between phase signals A, A *, B, B * reproduced by a selector 1301 and a designation signal CW.

符号の説明Explanation of symbols

101A〜101D・・・Dタイプのフリップフロップ
102A〜102D・・・XORゲート
103・・・ORゲート
104・・・ディレイバッファ
105・・・ANDゲート
301及び301A・・・メイン基板
302及び302A・・・CPU
303・・・システムクロック
307及び307A・・・モータドライバ基板
310及び408A〜408B・・・モータドライバIC
312及び410A〜410B・・・ステッピングモータ
402A〜402B・・・パラレルシリアル変換器
406A〜406B・・・シリアルパラレル変換器
501A〜501D・・・Dタイプのフリップフロップ
502A〜502D・・・セレクタ
701A〜701D・・・Dタイプのフリップフロップ
702・・・4ビットフリップフロップ
901A〜901B・・・コーダ
905A〜90B・・・デコーダ
1301・・・セレクタ
1302A〜1302H・・・レジスタ
1303・・・カウンタ
101A to 101D ... D type flip-flops 102A to 102D ... XOR gate 103 ... OR gate 104 ... delay buffer 105 ... AND gates 301 and 301A ... main substrates 302 and 302A ...・ CPU
303 ... System clocks 307 and 307A ... Motor driver boards 310 and 408A to 408B ... Motor driver ICs
312 and 410A-410B ... stepping motors 402A-402B ... parallel-serial converters 406A-406B ... serial-parallel converters 501A-501D ... D type flip-flops 502A-502D ... selectors 701A- 701D ... D-type flip-flop 702 ... 4-bit flip-flop 901A-901B ... coder 905A-90B ... decoder 1301 ... selector 1302A-1302H ... register 1303 ... counter

Claims (9)

シリアル通信システムであって、
所定の順列で構成されるパラレル信号をシリアル信号に変換する変換手段と、
前記シリアル信号を送信する送信手段と、
前記送信手段により送信されたシリアル信号を受信する受信手段と、
前記受信手段により受信されたシリアル信号を元のパラレル信号に復元する復元手段と
を備え、
前記変換手段は、前記パラレル信号の変位点を表すシリアル信号を生成し、前記復元手段は、前記シリアル信号に基づいて前記所定の順列で構成されるパラレル信号に復元することを特徴とするシリアル通信システム。
A serial communication system,
Conversion means for converting a parallel signal composed of a predetermined permutation into a serial signal;
Transmitting means for transmitting the serial signal;
Receiving means for receiving the serial signal transmitted by the transmitting means;
Restoring means for restoring the serial signal received by the receiving means to the original parallel signal,
The serial communication is characterized in that the conversion means generates a serial signal representing a displacement point of the parallel signal, and the restoration means restores the parallel signal composed of the predetermined permutation based on the serial signal. system.
前記変換手段は、
前記パラレル信号を構成する各信号の変位点を検出する検出手段と、
前記検出手段により前記変位点を検出したときにパルス信号を生成する生成手段と
を備えることを特徴とする請求項1に記載のシリアル通信システム。
The converting means includes
Detecting means for detecting a displacement point of each signal constituting the parallel signal;
The serial communication system according to claim 1, further comprising: a generation unit that generates a pulse signal when the displacement unit is detected by the detection unit.
前記検出手段は、
前記パラレル信号の各信号を遅延させる遅延素子と、
前記各信号と、前記遅延素子により遅延した各信号との排他的論理和を生成する排他的論理和演算素子と
を備え、
前記生成手段は、
前記各信号の前記排他的論理和から論理和を生成する論理和演算素子と、
前記論理和とクロック信号との論理積を前記シリアル信号として生成する論理積演算素子と
を備えることを特徴とする請求項2に記載のシリアル通信システム。
The detection means includes
A delay element for delaying each of the parallel signals;
An exclusive OR operation element that generates an exclusive OR of each signal and each signal delayed by the delay element;
The generating means includes
A logical sum operation element for generating a logical sum from the exclusive OR of the signals;
The serial communication system according to claim 2, further comprising: a logical product operation element that generates a logical product of the logical sum and the clock signal as the serial signal.
前記復元手段は、
前記受信手段により受信されたシリアル信号にしたがってカウントを実行するカウンタと、
前記カウンタのカウント値に応じて前記シリアル信号から元の前記パラレル信号を再生する再生手段と
を含むことを特徴とする請求項1ないし3のいずれか1項に記載のシリアル通信システム。
The restoration means includes
A counter that performs counting according to the serial signal received by the receiving means;
4. The serial communication system according to claim 1, further comprising reproduction means for reproducing the original parallel signal from the serial signal in accordance with a count value of the counter.
前記シリアル信号によって制御されるモータを正回転させるか又は逆回転させるかを指定する回転方向指定信号を伝達する信号線をさらに含み、
前記カウンタは、前記回転方向指定信号にしたがってアップカウントするか又はダウンカウントするかを切り替えることを特徴とする請求項4に記載のシリアル通信システム。
A signal line for transmitting a rotation direction designation signal for designating whether the motor controlled by the serial signal is rotated forwardly or reversely;
The serial communication system according to claim 4, wherein the counter switches whether to count up or down according to the rotation direction designation signal.
シリアル通信システムにおいて使用される送信装置であって、
所定の順列で構成されるパラレル信号をシリアル信号に変換する変換手段と、
前記シリアル信号を送信する送信手段と
を備え、
前記変換手段は、前記パラレル信号の変位点を表すシリアル信号を生成することを特徴とする送信装置。
A transmission device used in a serial communication system,
Conversion means for converting a parallel signal composed of a predetermined permutation into a serial signal;
Transmission means for transmitting the serial signal,
The transmission device, wherein the conversion means generates a serial signal representing a displacement point of the parallel signal.
モータを駆動する駆動装置であって、
第1基板と、
第2基板と、
前記第1基板に実装され、前記モータを制御するための複数の相信号を含むパラレル信号をシリアル信号に変換する変換手段と、
前記第1基板に実装され、前記シリアル信号を送信する送信手段と、
前記第2基板に実装され、前記送信手段により送信されたシリアル信号を受信する受信手段と、
前記第2基板に実装され、前記受信手段により受信されたシリアル信号を元のパラレル信号に復元する復元手段と、
前記第2基板に実装され、前記復元手段により復元されたパラレル信号に基づいて、前記モータを駆動する駆動手段と
を備え、
前記変換手段は、前記パラレル信号の変位点を表すシリアル信号を生成し、前記復元手段は、前記シリアル信号に基づいて前記所定の順列で構成されるパラレル信号に復元することを特徴とする駆動装置。
A driving device for driving a motor,
A first substrate;
A second substrate;
Conversion means mounted on the first substrate and converting a parallel signal including a plurality of phase signals for controlling the motor into a serial signal;
Transmitting means mounted on the first substrate and transmitting the serial signal;
Receiving means mounted on the second substrate and receiving a serial signal transmitted by the transmitting means;
Restoring means mounted on the second substrate and restoring the serial signal received by the receiving means to the original parallel signal;
Drive means for driving the motor based on the parallel signal mounted on the second substrate and restored by the restoration means;
The conversion unit generates a serial signal representing a displacement point of the parallel signal, and the restoration unit restores the parallel signal composed of the predetermined permutation based on the serial signal. .
画像読み取り装置であって、
原稿に対して光学系を相対的に移動させるためのモータと、
前記モータを駆動する、請求項7に記載の駆動装置と
を備えることを特徴とする画像読み取り装置。
An image reading device,
A motor for moving the optical system relative to the document;
An image reading apparatus comprising: the driving device according to claim 7 that drives the motor.
シリアル通信方法であって、
所定の順列で構成されるパラレル信号をシリアル信号に変換する変換工程と、
前記シリアル信号を送信する送信工程と、
前記送信工程により送信されたシリアル信号を受信する受信工程と、
前記受信工程により受信されたシリアル信号を元のパラレル信号に復元する復元工程と
を備え、
前記変換工程は、前記パラレル信号の変位点を表す前記シリアル信号を生成する工程を含み、前記復元工程は、前記シリアル信号に基づいて前記所定の順列で構成されるパラレル信号に復元する工程を含むことを特徴とするシリアル通信方法。
A serial communication method,
A conversion step of converting a parallel signal composed of a predetermined permutation into a serial signal;
A transmission step of transmitting the serial signal;
A receiving step for receiving the serial signal transmitted by the transmitting step;
A restoration step of restoring the serial signal received by the reception step to the original parallel signal,
The conversion step includes a step of generating the serial signal representing a displacement point of the parallel signal, and the restoration step includes a step of restoring the parallel signal composed of the predetermined permutation based on the serial signal. A serial communication method characterized by the above.
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