JP2010113233A

JP2010113233A - 表示装置と電子機器

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Publication number: JP2010113233A
Application number: JP2008286785A
Authority: JP
Inventors: Tetsuo Mitsunami; 徹雄三並; Katsuhide Uchino; 勝秀内野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2008-11-07
Filing date: 2008-11-07
Publication date: 2010-05-20

Abstract

【課題】制御信号の傾斜波形にノイズが乗ることを防止可能な表示装置を提供する。
【解決手段】電源パルス生成回路７は、一対の電源線と、スキャナに電源パルスを供給する出力端子ＶＤＤＷＳ２と、一方の電源線ＶＤＤＷＳと出力端子ＶＤＤＷＳ２との間に接続した第１トランジスタＴｒ１と、他方の電源線である接地ラインと出力端子ＶＤＤＷＳ２との間に接続した第２トランジスタＴｒ２及び第３トランジスタＴｒ３と、第１トランジスタＴｒ１をオフした後、第２トランジスタＴｒ２及び第３トランジスタＴｒ３をオンして電源パルスの波形に傾斜をつける制御部と、第２トランジスタＴｒ２がオンした時に生じるカップリングで、オフ状態にある第１トランジスタＴｒ１がオンしてしまうことを防止する保護部８とを有する。このようにしてノイズが除去された電源パルスは、制御信号の元波形として表示パネルのスキャナに送られる。
【選択図】図７

Description

本発明は、画素毎に配した発光素子を電流駆動して画像を表示する表示装置に関する。またこのような表示装置をディスプレイに用いた電子機器に関する。詳しくは、各画素回路内に設けた絶縁ゲート型電界効果トランジスタによって有機ＥＬなどの発光素子に通電する電流量を制御する、いわゆるアクティブマトリクス型の表示装置に関する。

発光素子として有機ＥＬデバイスを用いた平面自発光型の表示装置の開発が近年盛んになっている。有機ＥＬデバイスは有機薄膜に電界をかけると発光する現象を利用したデバイスである。有機ＥＬデバイスは印加電圧が１０Ｖ以下で駆動するため低消費電力である。また有機ＥＬデバイスは自ら光を発する自発光素子であるため、照明部材を必要とせず軽量化及び薄型化が容易である。さらに有機ＥＬデバイスの応答速度は数μｓ程度と非常に高速であるので、動画表示時の残像が発生しない。

有機ＥＬデバイスを画素に用いた平面自発光型の表示装置の中でも、とりわけ駆動素子として薄膜トランジスタを各画素に集積形成したアクティブマトリクス型の表示装置の開発が盛んである。アクティブマトリクス型平面自発光表示装置は、例えば以下の特許文献１ないし７に記載されている。
特開２００３−２５５８５６公報特開２００３−２７１０９５公報特開２００４−１３３２４０公報特開２００４−０２９７９１公報特開２００４−０９３６８２公報特開２００７−３１０３１１公報特開２００８−００９１９８公報

アクティブマトリクス型の平面自発光装置は、基本的に画素アレイ部とこれを駆動する周辺の駆動部とからなる。画素アレイ部は、行状の走査線と、列状の信号線と、これらが交差する部分に配された行列状の画素と、各画素に給電する電源ライン及び接地ラインとを備えている。周辺駆動部は、各走査線に順次制御信号を供給して画素を行単位で線順次走査するスキャナを備えている。各画素は、少なくとも発光素子と、サンプリングトランジスタと、ドライブトランジスタと、画素容量とを含む。サンプリングトランジスタは、そのゲートが走査線に接続し、そのソース／ドレインの一方が信号線に接続し、他方がドライブトランジスタのゲートに接続している。ドライブトランジスタ及び発光素子は、電源ラインと接地ラインとの間で直列に接続して電流路を形成している。画素容量は、ドライブトランジスタのゲートと発光素子の間に接続している。

駆動部は、制御信号の波形の元になる電源パルスを生成してスキャナに供給する電源パルス生成回路を含んでいる。スキャナは、順次電源パルスからその波形を取り出し、制御信号の波形として各走査線に供給する。その際、スキャナが供給する制御信号は、サンプリングトランジスタをオフする立下り波形に傾斜を持つ。

サンプリングトランジスタは、スキャナから供給される制御信号に応じてオンし、信号線から映像信号をサンプリングして画素容量に書き込む。ドライブトランジスタは、画素容量に書き込まれた映像信号のレベルに応じて駆動電流を発光素子に流す。発光素子は、映像信号のレベルに応じた輝度で発光する。

従来の表示装置は、スキャナから供給される制御信号がサンプリングトランジスタのゲートに印加される。サンプリングトランジスタは、制御信号のパルス波形が立ち上がってから立ち下がるまでの間にオンし、映像信号をサンプリングして画素容量に書き込んでいる。特許文献７に記載された表示装置は、スキャナから供給される制御信号が、サンプリングトランジスタをオフする際の波形に傾斜を持っている。立ち下り波形に傾斜を持たせることで、サンプリングトランジスタがオンしている時間（即ち信号書き込み時間）に変化を付けることができる。映像信号のレベルが高い時は書き込み時間が短くなる一方、映像信号のレベルが低い時（低輝度の場合）信号書き込み時間が長くなる。このように、映像信号のレベルに応じて書き込み時間を調整することで、表示装置の画質を改善することができる。

従来の表示装置は、電源パルス生成回路を含んでおり、制御信号の波形の元になる電源パルスを生成してスキャナに供給する。その際電源パルス生成回路は、立ち下がり波形に所望の傾斜を持たせた電源パルスを生成している。スキャナは、順次電源パルスから傾斜波形を取り出し、制御信号の立ち下がり波形として各走査線に供給している。

しかしながら、従来の電源パルス生成回路は、電源パルスの波形に傾斜をつける際、貫通電流が流れてしまい、その影響で電源パルスの波形にノイズが乗るという問題があった。このノイズは、最終的に制御信号の波形にも含まれてしまう。このノイズの影響でサンプリングトランジスタがオフするタイミングに誤差が生じ、これが輝度のムラとなって表れ、画面のユニフォミティを損なうという課題があった。

上述した従来の技術の課題に鑑み、本発明は制御信号の傾斜波形にノイズが乗ることを防止可能な表示装置を提供することを目的とする。係る目的を達成するために以下の手段を講じた。即ち本発明に係る表示装置は、基本的に画素アレイ部とこれを駆動する駆動部とからなる。前記画素アレイ部は、行状の走査線と、列状の信号線と、これらが交差する部分に配された行列状の画素と、各画素に給電する電源ライン及び接地ラインとを備えている。前記駆動部は、各走査線に順次制御信号を供給して画素を行単位で線順次走査するスキャナを備えている。前記画素は、少なくとも発光素子と、サンプリングトランジスタと、ドライブトランジスタと、画素容量とを含む。前記サンプリングトランジスタは、そのゲートが該走査線に接続し、そのソース／ドレインの一方が該信号線に接続し、他方が該ドライブトランジスタのゲートに接続している。前記ドライブトランジスタ及び前記発光素子は該電源ラインと接地ラインとの間で直列に接続して電流路を形成している。前記画素容量は、該ドライブトランジスタのゲートと該発光素子の間に接続している。前記駆動部は、該制御信号の波形の元になる電源パルスを生成して該スキャナに供給する電源パルス生成回路を含む。前記スキャナは、順次該電源パルスからその波形を取り出し、該制御信号の波形として各走査線に供給する。その際前記スキャナが供給する制御信号は、該サンプリングトランジスタをオフする際の波形に傾斜をもつ。前記電源パルス生成回路は、一対の電源線と、該スキャナに電源パルスを供給する出力端子と、一方の電源線と出力端子との間に接続した第１トランジスタと、他方の電源線と出力端子との間に接続した第２トランジスタ及び第３トランジスタと、第１トランジスタをオフした後、第２トランジスタ及び第３トランジスタをオンして電源パルスの波形に前記傾斜をつける制御部と、該第２トランジスタがオンした時に生じるカップリングで、オフ状態にある該第１トランジスタがオンしてしまうことを防止する保護部とを有する。

一態様では、前記制御部は該第２トランジスタをオンするためそのゲートにパルスを印加し、前記保護部は、該制御部から供給された該パルスの波形をなまらして該第２トランジスタのゲートに印加するフィルターからなる。別の態様では、前記制御部は該第１トランジスタをオフするためそのゲートを電源線に接続する回路を含み、前記保護部は、該第１トランジスタのゲートに接続する電源線の電位よりも、該第１トランジスタのソースが接続している電源線の電位を低く設定する定電源からなる。別の態様では、前記保護部は、該電源線に接続する該第１トランジスタのソースと該出力端子との間に挿入された容量と、該第１トランジスタのソースと該電源線との間に挿入された抵抗とからなる。別の態様では、前記保護部は、該第１トランジスタのゲートと該第２トランジスタのゲートとの間に挿入された容量からなる。別の態様では、前記制御部は、該第２トランジスタをオンするためそのゲートにパルスを印加し、前記保護部は、該第１トランジスタのソースに接続している該電源線の電位を該パルスに応じて変化させる回路からなる。

本発明によれば、電源パルス生成回路は、一対の電源線と、スキャナに電源パルスを供給する出力端子と、一方の電源線と出力端子との間に接続した第１トランジスタと、他方の電源線と出力端子との間に接続した第２トランジスタ及び第３トランジスタとを含んでいる。更に電源パルス生成回路は制御部を含んでおり、第１トランジスタをオフした後、第２トランジスタ及び第３トランジスタを順次オンして、電源パルスの波形に傾斜をつける。本発明の特徴事項として、電源パルス生成回路は保護部を備えており、第２トランジスタがオンした時に生じるカップリングで、オフ状態にある第１トランジスタがオンしてしまうことを防止する。この保護部により、第１トランジスタと第２トランジスタが同時にオンすることを防いでおり、一対の電源線の間に貫通電流が流れることがない。従って電源パルスの波形にノイズが乗らない。最終的にサンプリングトランジスタのゲートに印加する制御信号にもノイズが乗らないため、画面にスジムラが現れず、ユニフォミティを改善することができる。

以下、発明を実施するための最良の形態（実施形態）について説明する。なお説明は以下の順序で行う。
第一実施形態
第二実施形態
第三実施形態
第四実施形態
第五実施形態
応用形態

〈第一実施形態〉
［全体構成］
図1は、本発明に係る表示装置の第一実施形態の全体構成を示すブロック図である。図示する様に本表示装置は、画素アレイ部１とこれを駆動する駆動部とからなる。画素アレイ部１は、行状の走査線ＷＳと、列状の信号線ＳＬと、両者が交差する部分に配された行列状の画素２と、画素２の各行に対応して配された給電線ＤＳとを備えている。駆動部は、各走査線ＷＳに順次制御信号を供給して画素２を行単位で線順次走査するライトスキャナ４と、この線順次走査に合わせて各給電線ＤＳに高電位と低電位で切換わる電源電圧を供給するドライブスキャナ５と、この線順次走査に合わせて列状の信号線ＳＬに映像信号となる信号電位と基準電位を供給する水平セレクタ３とを備えている。

個々の画素２は、サンプリングトランジスタＴｒｓとドライブトランジスタＴｒｄと画素容量Ｃｓと発光素子ＥＬとで構成されている。個々の発光素子ＥＬはＲＧＢ三原色のいずれかの色で発光するようになっている。赤色発光素子を備えた画素と緑色発光素子を備えた画素と青色発光素子を備えた画素とで画素トリオを構成している。この画素トリオを画素アレイ部１上でマトリクス状に配列することによりカラー表示ができる。

［画素の回路構成］
図２は、図１に示した表示装置に含まれる画素の構成を示す回路図である。図示する様に、この画素２は、有機ＥＬデバイスなどで代表される発光素子ＥＬと、サンプリングトランジスタＴｒｓと、ドライブトランジスタＴｒｄと、画素容量Ｃｓとを含む。サンプリングトランジスタＴｒｓはそのゲートが対応する走査線ＷＳに接続し、そのソース及びドレインの一方が対応する信号線ＳＬに接続し、他方がドライブトランジスタＴｒｄのゲートＧに接続する。ドライブトランジスタＴｒｄは、そのソースＳが発光素子ＥＬに接続し、ドレインが対応する給電線ＤＳに接続している。発光素子ＥＬのカソードは接地電位Ｖｃａｔｈに接続している。なおこの接地配線は全ての画素２に対して共通に配線されている。画素容量Ｃｓは、ドライブトランジスタＴｒｄのソースＳとゲートＧとの間に接続している。

基本的に各画素２は、少なくともサンプリングトランジスタＴｒｓとドライブトランジスタＴｒｄと発光素子ＥＬと画素容量Ｃｓとを含む。サンプリングトランジスタＴｒｓは、その制御端（ゲート）が走査線ＷＳに接続し、その一対の電流端（ソース及びドレイン）が信号線ＳＬとドライブトランジスタＴｒｄの制御端との間に接続している。ドライブトランジスタＴｒｄは一対の電流端（ソース及びドレイン）の一方が発光素子ＥＬに接続し、他方が給電線ＤＳに接続している。画素容量Ｃｓは、ドライブトランジスタＴｒｄの制御端（ゲートＧ）とドライブトランジスタＴｒｄの一対の電流端（ソース及びドレイン）の片方（ソースＳ）との間に接続している。

［表示装置の動作］
図3は、図１及び図２に示した表示装置の動作説明に供するタイミングチャートである。時間軸を共通にして、走査線ＷＳの電位変化、給電線ＤＳの電位変化及び信号線ＳＬの電位変化を表してある。またこれらの電位変化と並行に、ドライブトランジスタＴｒｄのゲートＧ及びソースＳの変化も表してある。このタイミングチャートは、画素２の動作の遷移に合わせて期間を（０）〜（７）まで便宜的に区切ってある。まず発光期間（０）では、給電線ＤＳが高電位Ｖｃｃｐにあり、ドライブトランジスタＴｒｄが駆動電流Ｉｄｓを発光素子ＥＬに供給している。駆動電流Ｉｄｓは高電位Ｖｃｃｐにある給電線ＤＳからドライブトランジスタＴｒｄを介して発光素子ＥＬを通り、共通接地配線Ｖｃａｔｈに流れ込んでいる。

続いて期間（１）に入ると、給電線ＤＳを高電位Ｖｃｃｐから低電位Ｖｉｎｉに切換える。これにより給電線ＤＳはＶｉｎｉまで放電され、さらにドライブトランジスタＴｒｄのソース電位はＶｉｎｉに近い電位まで遷移する。給電線ＤＳの配線容量が大きい場合は比較的早いタイミングで給電線ＤＳを高電位Ｖｃｃｐから低電位Ｖｉｎｉに切換えると良い。

次に期間（２）に進むと、走査線ＷＳを低レベルから高レベルに切換えることで、サンプリングトランジスタＴｒｓが導通状態になる。このとき信号線ＳＬは基準電位Ｖｏｆｓにある。よってドライブトランジスタＴｒｄのゲート電位は導通したサンプリングトランジスタＴｒｓを通じて信号線ＳＬの基準電位Ｖｏｆｓとなる。これと同時にドライブトランジスタＴｒｄのソース電位は即座に低電位Ｖｉｎｉに固定される。以上によりドライブトランジスタＴｒｄのソース電位が映像信号線ＳＬの基準電位Ｖｏｆｓより十分低い電位Ｖｉｎｉに初期化（リセット）される。具体的にはドライブトランジスタＴｒｄのゲート／ソース間電圧Ｖｇｓ（ゲート電位とソース電位の差）がドライブトランジスタＴｒｄの閾電圧Ｖｔｈより大きくなるように、給電線ＤＳの低電位Ｖｉｎｉを設定する。

以上の説明から明らかなように、期間（１）と期間（２）が閾電圧補正動作の準備過程となっている。即ちこの準備過程では、ドライブトランジスタＴｒｄのゲートＧである制御端を基準電位Ｖｏｆｓに保持する一方、ドライブトランジスタＴｒｄのソースＳとなる電流端の間のゲート／ソース間電圧Ｖｇｓを閾電圧Ｖｔｈより大きく設定して、ドライブトランジスタＴｒｄをオン状態にする。

次にＶｔｈキャンセル期間（３）に進むと、給電線ＤＳが低電位ｉｎｉから高電位Ｖｃｃｐに遷移し、ドライブトランジスタＴｒｄのソース電位が上昇を開始する。やがてドライブトランジスタＴｒｄのゲート／ソース間電圧Ｖｇｓが閾電圧Ｖｔｈとなったところで電流がカットオフする。このようにしてドライブトランジスタＴｒｄの閾電圧Ｖｔｈに相当する電圧が画素容量Ｃｓに書き込まれる。これが閾電圧補正動作である。このとき電流が専ら画素容量Ｃｓ側に流れ、発光素子ＥＬ側には流れないようにするため、発光素子ＥＬがカットオフとなるように共通接地配線Ｖｃａｔｈの電位を設定しておく。

以上の説明から明らかなように、このＶｔｈキャンセル期間（３）が閾電圧補正動作の通電過程となっている。この通電過程では、ゲートＧを基準電位Ｖｏｆｓに維持したままドライブトランジスタＴｒｄに通電しドライブトランジスタＴｒｄがカットオフしたときそのゲート／ソース間に現れる閾電圧相当の電圧を画素容量Ｃｓに保持する。

期間（４）に進むと、走査線ＷＳが低電位側に遷移し、サンプリングトランジスタＴｒｓが一端オフ状態になる。このときドライブトランジスタＴｒｄのゲートＧはフローティングになるが、ゲート／ソース間電圧ＶｇｓはドライブトランジスタＴｒｄの閾電圧Ｖｔｈに等しいためカットオフ状態であり、ドレイン電流Ｉｄｓは流れない。但しこれは理想状態であって、実際にはドライブトランジスタＴｒｄに電流リークがあるため、わずかではあるがドレイン電流Ｉｄｓが流れる。これによりドライブトランジスタＴｒｄのソース電位が変動し、これに伴ってフローティング状態にあるゲートＧの電位も変動する、いわゆるブートストラップ現象が生じる。

続いて期間（５）に進むと、信号線ＳＬの電位が基準電位Ｖｏｆｓからサンプリング電位（信号電位）Ｖｓｉｇに遷移する。これにより次のサンプリング動作及び移動度補正動作（信号書込み及び移動度μキャンセル）の準備が完了する。

信号書込み／移動度μキャンセル期間（６）に入ると、走査線ＷＳが高電位側に遷移してサンプリングトランジスタＴｒｓがオン状態となる。従ってドライブトランジスタＴｒｄのゲート電位は信号電位Ｖｓｉｇとなる。ここで発光素子ＥＬは始めカットオフ状態（ハイインピーダンス状態）にあるため、ドライブトランジスタＴｒｄのドレイン‐ソース間電流Ｉｄｓは発光素子容量に流れ込み、充電を開始する。したがってドライブトランジスタＴｒｄのソース電位は上昇を開始し、やがてドライブトランジスタＴｒｄのゲート／ソース間電圧ＶｇｓはＶｓｉｇ＋Ｖｔｈ−ΔＶとなる。このようにして、信号電位Ｖｓｉｇのサンプリングと補正量ΔＶの調整が同時に行われる。Ｖｓｉｇが高いほどＩｄｓは大きくなり、ΔＶの絶対値も大きくなる。したがって発光輝度レベルに応じた移動度補正が行われる。Ｖｓｉｇを一定とした場合、ドライブトランジスタＴｒｄの移動度μが大きいほどΔＶの絶対値が大きくなる。換言すると移動度μが大きいほど負帰還量ΔＶが大きくなるので、画素ごとの移動度μのばらつきを取り除くことができる。

最後に発光期間（７）になると、走査線ＷＳが低電位側に遷移し、サンプリングトランジスタＴｒｓはオフ状態となる。これによりドライブトランジスタＴｒｄのゲートＧは信号線ＳＬから切り離される。同時にドレイン電流Ｉｄｓが発光素子ＥＬを流れ始める。これにより発光素子ＥＬのアノード電位は駆動電流Ｉｄｓに応じて上昇する。発光素子ＥＬのアノード電位の上昇は、即ちドライブトランジスタＴｒｄのソース電位の上昇に他ならない。ドライブトランジスタＴｒｄのソース電位が上昇すると、画素容量Ｃｓのブートストラップ動作により、ドライブトランジスタＴｒｄのゲート電位も連動して上昇する。ゲート電位の上昇量はソース電位の上昇量に等しくなる。ゆえに発光期間（７）中ドライブトランジスタＴｒｄのゲート／ソース間電圧ＶｇｓはＶｓｉｇ＋Ｖｔｈ−ΔＶで一定に保持される。ただしブートストラップ後のＶｇｓは実際にはゲインが１００％ではないため、わずかであるがＶｓｉｇ＋Ｖｔｈ−ΔＶからずれる。

［表示装置の駆動部の構成］
図４は、表示装置の駆動部の構成を示す回路図である。図示するように、表示装置は、基本的に画素アレイ部とこれを駆動する周辺の駆動部とからなる。前述したように画素アレイ部は、行状の走査線ＷＳと、列状の信号線ＳＬと、これらが交差する部分に配された行列状の画素２と、各画素２に給電する電源ラインＤＳ及び接地ラインＶｃａｔｈとを備えている。これに対し駆動部は、各走査線ＷＳに順次制御信号を供給して画素２を行単位で線順次走査するスキャナ４を備えている。

画素２の回路は、少なくとも発光素子ＥＬと、サンプリングトランジスタＴｒｓと、ドライブトランジスタＴｒｄと、画素容量Ｃｓとを含んでいる。サンプリングトランジスタＴｒｓは、そのゲートが走査線ＷＳに接続し、そのソース／ドレインの一方が信号線ＳＬに接続し、他方がドライブトランジスタＴｒｄのゲートに接続している。ドライブトランジスタＴｒｄ及び発光素子ＥＬは、電源ラインＤＳと接地ラインＶｃａｔｈとの間で直列に接続して電流路を形成している。画素容量Ｃｓは、ドライブトランジスタＴｒｄのゲートと発光素子ＥＬの間に接続している。

駆動部は、サンプリングトランジスタＴｒｓのゲートに印加する制御信号の波形の元になる電源パルスを生成してスキャナ４に供給する電源パルス生成回路（電源回路）７を含んでいる。スキャナ４は、順次電源パルスからその波形を取り出し、制御信号の波形として各走査線ＷＳに供給する。その際スキャナ４の回路が走査線ＷＳに供給する制御信号は、サンプリングトランジスタＴｒｓをオフする際の立ち下り波形に傾斜を持っている。

スキャナ４の回路は、各走査線ＷＳに対応して出力バッファを備えている。この出力バッファは互いに直列接続された前後２段のインバータからなる。前段のインバータは電源ラインＶＤＤＷＳと接地ラインＶｓｓとの間に接続している。図示しないが、スキャナ回路４はシフトレジスタを備えている。このシフトレジスタは走査線ＷＳの線順次走査に同期してシフトパルスＷＳＥＮを順次出力する。出力バッファの前段インバータはこのシフトパルスＷＳＥＮを反転して後段のインバータに供給する。後段インバータは電源回路７の出力端子ＶＤＤＷＳ２と接地ラインＶｓｓとの間に接続している。この後段インバータは前段インバータから入力される反転シフトパルスＷＳＥＮに応じて動作し、電源回路７の出力端子ＶＤＤＷＳ２から供給される電源パルスを抜き取り、制御信号パルスとして各走査線ＷＳに供給する。

電源回路７は、立ち下がりに傾斜を持った電源パルスを出力端子ＶＤＤＷＳ２に出力する。スキャナ回路４は電源回路７から供給される電源パルスの傾斜を持った立ち下がり波形を取り出し、制御信号の立ち下がり波形としてサンプリングトランジスタＴｒｓのゲートに印加する。

画素回路２に含まれるサンプリングトランジスタＴｒｓは、走査線ＷＳに印加される制御信号に応じてオンし、信号線ＳＬから映像信号の信号電位Ｖｓｉｇをサンプリングし、これを画素容量Ｃｓに書き込む。ドライブトランジスタＴｒｄは画素容量Ｃｓに書き込まれた信号電位Ｖｓｉｇに応じて駆動電流を発光素子ＥＬに流す。発光素子ＥＬは信号電位Ｖｓｉｇに応じた輝度で発光する。

サンプリングトランジスタＴｒｓのゲートに印加される制御信号のパルスは、立ち上がりが急峻で且つ立ち下がりに傾斜を持たせた波形となっている。サンプリングトランジスタＴｒｓは制御信号の立ち上がり波形に応じてオンし、立ち下がり波形に応じてオフする。サンプリングトランジスタＴｒｓはオンしてからオフするまでの時間に、信号電位Ｖｓｉｇをサンプリングして画素容量Ｃｓに書き込む。制御信号の立ち下がり波形に傾斜を付けたため、サンプリングトランジスタＴｒｓがオフするタイミングは、信号電位Ｖｓｉｇに依存することになる。信号電位Ｖｓｉｇが比較的高い場合（高輝度の場合）サンプリングトラジスタＴｒｓは比較的速くオフする一方、信号電位Ｖｓｉｇが低レベルの時（低輝度の場合）オフタイミングは後方にシフトする。これにより、信号電位Ｖｓｉｇに応じて書き込み時間を調整することができる。Ｖｓｉｇが高い時書き込み時間は短くなる一方、Ｖｓｉｇが低くなると書き込み時間が長くなる。このようにＶｓｉｇのレベルに応じて書き込み時間を調整することで、画質を改善することができる。

［電源パルス生成回路の基本構成］
図５は、図４に示した電源パルス生成回路（電源回路）７の基本的な構成を示す回路図である。図示するように、電源回路７は一対の電源線（ＶＤＤＷＳと接地ライン）と、スキャナに電源パルスを供給する出力端子ＶＤＤＷＳ２と、一方の電源線ＶＤＤＷＳと出力端子ＶＤＤＷＳ２との間に接続した第１トランジスタＴｒ１と、他方の電源線（接地ライン）と出力端子ＶＤＤＷＳ２との間に接続した第２トランジスタＴｒ２及び第３トランジスタＴｒ３を含んでいる。更に電源回路７は、図示しないが制御部を備えており、タイミングパルスＤＣＰ１，ＤＣＰ２，ＤＣＰ３を供給している。制御部はタイミングパルスＤＣＰ１で第１トランジスタＴｒ１をオフした後、タイミングパルスＤＣＰ２，ＤＣＰ３で第２トランジスタＴｒ２，第３トランジスタＴｒ３を順次オンして電源パルスの波形に前述した傾斜を付けている。

第１トランジスタＴｒ１のゲートＡと、電源線ＶＤＤＷＳとの間には、時定数調整用の抵抗が接続されている。また、Ａ点と接地ラインの間には第１トランジスタＴｒ１のゲート電位制御用のトランジスタＴｒａが接続している。このトランジスタＴｒａのゲートには前述したタイミングパルスＤＣＰ１が制御部（図示せず）から供給されている。

［基本構成の動作説明］
図６は、図５に示した電源パルス生成回路の基本構成の動作説明に供するタイミングチャートである。電源回路の制御部から出力されるタイミングパルスＤＣＰ１，ＤＣＰ２，ＤＣＰ３を表してある。これと併せて電源回路の出力端子ＶＤＤＷＳ２の電位変動と第１トランジスタのゲートＡの電位変動を表している。更に線順次走査の基本となるシフトパルスＷＳＥＮも時間基準として表してある。前述したＤＣＰ１，ＤＣＰ２，ＤＣＰ３はＷＳＥＮに同期して制御部から出力される。加えて最終的に走査線ＷＳに出力される制御信号波形も表してある。この制御信号波形は、シフトパルスＷＳＥＮによって出力端子ＶＤＤＷＳ２に表れるパルス波形を切り取ったものである。

このタイミングチャートの最下段に示した期間（０）では、パルスＤＣＰ１がハイレベルにある一方、ＤＣＰ２及びＤＣＰ３はローレベルにある。ＤＣＰ1がハイレベルにあるとトランジスタＴｒａはオン状態となり、第１トランジスタＴｒ１のゲートＡは接地電位に引き込まれる。よってＰチャネル型の第１トランジスタＴｒ１は期間（１）でオン状態である。これに対しＤＣＰ２がローレベルであるためＮチャネルトランジスタＴｒ２はオフしている。またＤＣＰ３もローレベルであり、Ｎチャネル型の第３トランジスタＴｒ３もオフしている。従って期間（０）では、出力端子ＶＤＤＷＳ２は電源ＶＤＤＷＳ側に保持されている。

期間（１）に入ると、ＤＣＰ１がハイレベルからローレベルに切り換える。これによりトランジスタＴｒａがオフするので、ゲートＡの電位は接地電位から電源電位ＶＤＤＷＳに向かって上昇を開始する。ゲートＡの電位が第１トランジスタＴｒ１の閾電圧ＶｔｈＴｒ１を超えたところで第１トランジスタＴｒ１はオフ状態に切り換わる。この時点で第１トランジスタＴｒ１、第２トランジスタＴｒ２及び第３トランジスタＴｒ３が全てオフ状態となるため、出力端子ＶＤＤＷＳ２はフローティングとなる。但しその電位は引き続きＶＤＤＷＳに保持されている。

期間（２）に進むとシフトパルスＷＳＥＮがローレベルからハイレベルに切り換わる。これにより、出力端子ＶＤＤＷＳ２の電圧がラッチされ、制御信号ＷＳの立ち上がりとして対応する走査線ＷＳに印加される。

期間（３）に進むとパルスＤＣＰ２がハイレベルに立ち上がる。これにより第２トランジスタＴｒ２がオンする。出力端子ＶＤＤＷＳ２は第２トランジスタＴｒ２のオンにより急激に接地電位に向かって立ち下がる。この動作により、制御信号ＷＳの立下り波形に比較的急峻な傾斜がつけられる。

期間（４）に進むとＤＣＰ２がローレベルに戻る一方、ＤＣＰ３がハイレベルになる。従って出力端子ＶＤＤＷＳ２は引き続きオン状態となった第３トランジスタＴｒ３によって接地電位に引き込まれる。ここで第３トランジスタＴｒ３のオン抵抗は第２トランジスタＴｒ２のオン抵抗に比べて高く設定されているので、制御信号ＷＳの立下り波形は比較的緩やかになる。このようにして電源パルス生成回路７は、二段階で傾斜が切り換わる立下り波形の電源パルスを生成している。

期間（５）になるとシフトパルスＷＳＥＮが立ち下がる。これに応じて制御信号ＷＳもローレベルに戻る。このようにシフトパルスＷＳＥＮがハイレベルになる期間（２，３，４）の間だけ、出力端子ＶＤＤＷＳ２に表れる電圧がラッチされ、制御信号ＷＳのパルスとして対応する走査線ＷＳに印加される。

この後期間（６）になると、ＤＣＰ１がローレベルからハイレベルに復帰し、トランジスタＴｒａがオンする。よって第１トランジスタＴｒ１のゲートＡの電位が接地電位側に引き込まれ、Ｔｒ１がオンする。

ここで第１トランジスタＴｒ１に着目すると、ＤＣＰ１がローレベルに切り換わった後では、ゲートＡが接地電位から切り離されるのでハイインピーダンス状態（実質的にフローティング状態）になる。この状態で期間（３）になるとＤＣＰ２がハイレベルとなり、第２トランジスタＴｒ２がオンする。これにより出力端子ＶＤＤＷＳ２の電位が変動する。この電位変動が第１トランジスタＴｒ１のゲート／ドレイン間容量を介してＴｒ１のゲートＡにカップリングされ、ゲートＡの電位が瞬間的に低下し、ＶｔｈＴｒ１を下回ってしまうので、Ｔｒ１がオンする。期間（３）でカップリングにより第１トランジスタＴｒ１及び第２トランジスタＴｒ２が共にオンするので電源電位から接地電位に向かって貫通電流が流れ、出力端子ＶＤＤＷＳ２の立下りにノイズが入る。このノイズは制御信号ＷＳの立下り波形にそのまま含まれるので、サンプリングトランジスタのオフタイミングに影響を与える。このノイズの影響により、画素アレイ部では走査線に沿ってスジ状の輝度ムラが生じ、ユニフォミティを損ねる。

［電源パルス生成回路の実施例］
図７は、本発明の第一実施形態に係る電源回路の構成を示す回路図である。理解を容易にするため、図５に示した基本構成と対応する部分には対応する参照番号を付してある。図示するようにこの電源パルス生成回路７は、一対の電源線（ＶＤＤＷＳと接地）と、ライトスキャナに電源パルスを供給する出力端子ＶＤＤＷＳ２と、一方の電源線ＶＤＤＷＳと出力端子ＶＤＤＷＳ２との間に接続した第１トランジスタＴｒ１と、他方の電源線（接地ライン）と出力端子ＶＤＤＷＳ２との間に接続した第２トランジスタＴｒ２及び第３トランジスタＴｒ３と、第１トランジスタＴｒ１をオフした後、第２トランジスタＴｒ２及び第３トランジスタＴｒ３をオンして電源パルスの波形に傾斜をつける制御部とを含んでいる。本発明の特徴事項として、電源回路７は保護部８を有しており、第２トランジスタＴｒ２がオンした時に生じるカップリングで、オフ状態にある第１トランジスタＴｒ１がオンしてしまうことを防止している。

具体的には、電源回路７の制御部は、第２トランジスタＴｒ２をオンするためそのゲートにパルスＤＣＰ２を印加する。保護部８は、制御部（図示せず）から供給されたパルスＤＣＰ２の波形を鈍らして、第２トランジスタＴｒ２のゲートに印加するフィルターからなる。図示の例では、このフィルターは第２トランジスタＴｒ２のゲートに接続した抵抗からなる。パルスＣＤＰ２は抵抗を通ってその波形が鈍り、ＤＣＰ２´として第２トランジスタＴｒ２のゲートに印加される。

［電源回路の動作］
図８は、図７に示した第一実施形態に係る電源回路の動作説明に供するタイミングチャートである。理解を容易にするため、図６に示した基本構成の電源回路のタイミングチャートと同様の表記を採用している。図示するように、パルスＤＣＰ２はほぼ矩形波の形状を有している。このパルスＤＣＰ２をフィルターに通すことで鈍らせ、ＤＣＰ２´としている。この立ち上がりが鈍ったパルスＤＣＰ２´が第２トランジスタＴｒ２のゲートに印加される。このようにパルスを鈍らせたことで出力端子ＶＤＤＷＳ２の電位変動を抑え、第１トランジスタＴｒ１のゲートＡに入るカップリングを抑えている。この結果第１トランジスタＴｒ１のゲートＡの電位降下が抑制され、閾電圧ＶｔｈＴｒ１を下回ることがないので、第１トランジスタＴｒ１はオンしない。第２トランジスタＴｒ２がＤＣＰ２´に応じてオンしても、第１トランジスタＴｒ１はオフ状態を維持できるので、貫通電流が流れない。従って出力端子ＶＤＤＷＳ２に表れる立ち下がり波形はノイズの影響を受けず、安定した制御信号を走査線に供給することができる。

〈第二実施形態〉
［電源回路の構成］
図９Ａは、電源パルス生成回路の第二実施形態の構成を示す回路図である。図示するように電源回路７の制御部は、第１トランジスタＴｒ１をオフするためそのゲートＡを電源線ＶＤＤＷＳに接続する回路９を含んでいる。この回路９は具体的には第１トランジスタＴｒ１のゲートＡと接地ラインとの間に接続したトランジスタＴｒａからなる。このトランジスタＴｒａのゲートにはパルスＤＣＰ１が印加される。一方保護部は、第１トランジスタＴｒ１のゲートＡに接続する電源線ＶＤＤＷＳの電位よりも、第１トランジスタＴｒ１のソースが接続している電源線ＶＤＤＷＳ３の電位を低く設定する定電源からなる。このようにＶＤＤＷＳ＞ＶＤＤＷＳ３に設定することで、第１トランジスタＴｒ１のゲート／ドレイン間容量を介したカップリングにより第１トランジスタＴｒ１が誤ってオンすることを防いでいる。

［電源回路の動作］
図９Ｂは、図９Ａに示した第二実施形態に係る電源回路の動作説明に供するタイミングチャートである。図示するように、本実施形態では電源パルス生成回路の高電圧側の電源をＶＤＤＷＳとＶＤＤＷＳ３の二つに分けている。そして第１トランジスタＴｒ１のソースが接続する電源ＶＤＤＷＳ３を、ゲートが接続するＶＤＤＷＳより低電位としている。このような設定で、ＤＣＰ２が印加された際にカップリングでゲートＡの電位が低下するが、ＶＤＤＷＳ３は第１トランジスタＴｒ１がオンしない程度にＶＤＤＷＳよりも低く設定されているため、貫通電流は流れない。このようにＶＤＤＷＳ＞ＶＤＤＷＳ３に設定することで、電源パルスの立下り波形形成時に貫通電流が流れることを防ぐことができ、その結果ノイズの影響を受けず安定してサンプリングトランジスタの書き込み動作を制御することができる。周知のように、トランジスタはソース／ゲート間電圧が閾電圧を下回った時オンする。本実施形態では第１トランジスタのソース側となる電源電位ＶＤＤＷＳ３を第一実施形態に比べ低く設定しているので、ゲート／ソース間Ｖｇｓが容易にＶｔｈＴｒ１を超えて下回らないようにできる。

〈第三実施形態〉
［電源回路の構成］
図１０Ａは、電源回路の第三実施形態を示す回路図である。図示するように、電源回路７の保護部８は、電源線ＶＤＤＷＳに接続する第１トランジスタＴｒ１のソースＢと出力端子ＶＤＤＷＳ２との間に挿入された容量Ｃと、第１トランジスタＴｒ１のソースＢと電源線ＶＤＤＷＳとの間に挿入された抵抗Ｒとで構成されている。

［電源回路の動作］
図１０Ｂは、図１０Ａに示した第三実施形態に係る電源回路の動作説明に供するタイミングチャートである。図示するようにＤＣＰ２に応じて第２トランジスタＴｒ２がオンすると、第１トランジスタＴｒ１のゲートＡは出力端子ＶＤＤＷＳ２からのカップリングを受け電圧が降下する。このとき同時に第１トランジスタＴｒ１のソースＢも容量Ｃを介してカップリングの影響を受け電圧降下する。本実施形態ではカップリングで第１トランジスタＴｒ１のゲートＡが電位降下したとき同時に保護部８の動作でソースＢも電位降下する。結果としてゲート／ソース間電圧はあまり変動しない。従ってＤＣＰ２に応じて第１トランジスタＴｒ１のゲート／ソース間電圧ＶＧＳが閾電圧ＶｔｈＴｒ１を下回ることがないため、トランジスタＴｒ１はオンしなくなる。よってＤＣＰ２に応じて電源回路７に貫通電流が流れることを防止可能である。

〈第四実施形態〉
［電源回路の構成］
図１１Ａは、第四実施形態に係る電源回路の構成を示す回路図である。図示するように本電源回路７の保護部８は、第１トランジスタＴｒ１のゲートＡと第２トランジスタＴｒ２のゲートの間に挿入された容量Ｃからなる。

［電源回路の動作］
図１１Ｂは、第四実施形態に係る電源回路の動作説明に供するタイミングチャートである。前述したようにＤＣＰ２が第２トランジスタＴｒ２のゲートに印加されると、第２トランジスタＴｒ２がオンして出力端子ＶＤＤＷＳ２が電圧降下する。この電圧降下がカップリングで第１トランジスタＴｒ１のゲートＡに飛び込み、その電位が降下する。このとき本実施形態では第２トランジスタＴｒ２のゲートと第１トランジスタＴｒ１のゲートＡとの間に容量Ｃが挿入されているため、パルスＤＣＰ２の電位変化が直接容量Ｃを介して第１トランジスタＴｒ１のゲートＡに入り、出力端子ＶＤＤＷＳ２側からのカップリングを相殺させることができる。これにより第１トランジスタＴｒ１のゲートＡの電圧降下を抑制することができる。これにより、ＤＣＰ２が印加されたとき第１トランジスタＴｒ１がオンすることを防ぎ、貫通電流が流れないようにしている。

〈第五実施形態〉
［電源回路の構成］
図１２Ａは、第五実施形態に係る電源回路７の保護部８を示している。図示するように、制御部は、第２トランジスタＴｒ２をオンするためそのゲートにパルスＤＣＰ２を印加する。保護部８は、第１トランジスタＴｒ１のソースに接続している電源線ＶＤＤＷＳの電位をパルスＤＣＰ２に応じて変化させる抵抗分割回路８からなる。この抵抗分割回路８は電源線ＶＤＤＷＳ０と接地との間に接続されている。この抵抗分割回路８は、その抵抗分割出力を第１トランジスタＴｒ１のソース側の電源ＶＤＤＷＳとしている。抵抗分割回路８にはトランジスタＴｒｚが挿入されている。このトランジスタＴｒｚのゲートには制御部（図示せず）からＤＣＰ２が印加されている。抵抗分割回路８は、ＤＣＰ２に応じてトランジスタＴｒｚがオンしたとき、ＶＤＤＷＳ０を抵抗分割した電位をＶＤＤＷＳに供給する。

［電源回路の動作］
図１２Ｂは、図１２Ａに示した第五実施形態に係る電源回路の動作説明に供するタイミングチャートである。前述したようにパルスＤＣＰ２が第２トランジスタＴｒ２のゲートに印加されると、第２トランジスタＴｒ２がオンして出力端子ＶＤＤＷＳ２の電位が低下する。この電位低下がカップリングで第１トランジスタＴｒ１のゲートＡに飛び込み、電位降下が生じる。本実施形態ではＶＤＤＷＳがＶＤＤＷＳ０から抵抗分割で作られているため、ＤＣＰ２の印加と同時にＶＤＤＷＳも電圧降下する。結果的にＤＣＰ２が印加されたときでも第１トランジスタＴｒ１のソース／ゲート間電圧はあまり変動せず、閾電圧ＶｔｈＴｒ１を下回ることがない。ＤＣＰ２に応じて第１トランジスタＴｒ１がオンすることがないので貫通電流が流れない。

引き続き図１３乃至図１６を参照して、図４に示した表示装置の信号書き込み動作を詳細に説明する。図１３は、信号書き込み期間における画素２の状態を示す回路図である。本画素回路は信号書き込み期間で同時にドライブトランジスタＴｒｄの移動度補正動作も行っている。よって、信号書き込み期間は移動度補正期間と呼ぶ場合がある。図示するように、移動度補正期間では、サンプリングトランジスタＴｒｓがオンしている。この状態でドライブトランジスタＴｒｄのソース電位（Ｓ）はＶｏｆｓ−Ｖｔｈである。このソース電位（Ｓ）は発光素子ＥＬのアノード電位でもある。Ｖｏｆｓ−Ｖｔｈ＜ＶｔｈＥＬと設定しておく事で、発光素子ＥＬは逆バイアス状態におかれ、ダイオード特性ではなく単純な容量特性を示す事になる。よってドライブトランジスタＴｒｄに流れる電流Ｉｄｓは画素容量Ｃｓと発光素子ＥＬの等価容量Ｃｏｌｅｄとの合成容量Ｃ＝Ｃｓ＋Ｃｏｌｅｄに流れ込む事になる。換言すると、ドレイン電流Ｉｄｓの一部が画素容量Ｃｓに負帰還され、移動度の補正が行われる。

図１４はドライブトランジスタの特性をグラフ化したものであり、縦軸にＩｄｓを取り横軸にＶｓｉｇを取ってある。図１４のグラフは、画素１と画素２を比較した状態で特性カーブを描いてある。画素１のドライブトランジスタの移動度μは相対的に大きい。逆に画素２に含まれるドライブトランジスタの移動度μは相対的に小さい。この様にドライブトランジスタをポリシリコン薄膜トランジスタなどで構成した場合、画素間で移動度μがばらつく事は避けられない。例えば両画素１，２に同レベルの映像信号の信号電位Ｖｓｉｇを書き込んだ場合、何ら移動度の補正を行わないと、移動度μの大きい画素１に流れる出力電流Ｉｄｓ１´は、移動度μの小さい画素２に流れる出力電流Ｉｄｓ２´に比べて大きな差が生じてしまう。この様に移動度μのばらつきに起因して出力電流Ｉｄｓの間に大きな差が生じるので、スジムラが発生し画面のユニフォーミティを損なう事になる。

そこで本発明では出力電流を入力電圧側に負帰還させる事で移動度のばらつきをキャンセルしている。移動度が大きいとドレイン電流Ｉｄｓが大きくなる。したがって負帰還量ΔＶは移動度が大きいほど大きくなる。図１４のグラフに示すように、移動度μの大きな画素１の負帰還量ΔＶ１は移動度の小さな画素２の負帰還量ΔＶ２に比べて大きい。したがって、移動度μが大きいほど負帰還が大きくかかる事となって、ばらつきを抑制する事が可能である。図示するように、移動度μの大きな画素１でΔＶ１の補正をかけると、出力電流はＩｄｓ１´からＩｄｓ１まで大きく下降する。一方移動度μの小さな画素２の補正量ΔＶ２は小さいので、出力電流Ｉｄｓ２´はＩｄｓ２までそれ程大きく下降しない。結果的に、Ｉｄｓ１とＩｄｓ２は略等しくなり、移動度のばらつきがキャンセルされる。この移動度のばらつきのキャンセルは黒レベルから白レベルまでＶｓｉｇの全範囲で行われるので、画面のユニフォーミティは極めて高くなる。以上をまとめると、移動度の異なる画素１と２があった場合、移動度の大きい画素１の補正量ΔＶ１は移動度の小さい画素２の補正量ΔＶ２に対して小さくなる。つまり移動度が大きいほどΔＶが大きくＩｄｓの減少値は大きくなる。これにより移動度の異なる画素電流値は均一化され、移動度のばらつきを補正する事ができる。

ところで最適な移動度補正時間ｔは画素の輝度レベル（映像信号の信号電位Ｖｓｉｇ）によって異なる傾向がある。この点につき、図１５を参照して説明する。図１５のグラフは、横軸に移動度補正時間ｔをとり、縦軸に輝度（信号電位）をとってある。高輝度（ホワイト階調）の場合、移動度大のドライブトランジスタと移動度小のドライブトランジスタとで、移動度補正時間をｔ１に取った時、ちょうど輝度レベルが等しくなる。すなわち入力信号電位がホワイト階調の時は、移動度補正時間ｔ１が最適補正時間となる。一方信号電位が中間輝度（グレー階調）の時、移動度補正時間ｔ１では移動度大のトランジスタと移動度小のトランジスタで輝度に差があり、完全な補正はできない。ｔ１より長い補正時間ｔ２を確保すると、ちょうど移動度大と移動度小のトランジスタで輝度が同レベルとなる。したがって信号電位がグレー階調のとき、最適補正時間ｔ２はホワイト階調の時の最適補正時間ｔ１よりも長くなる。

仮に輝度レベルによらず移動度補正時間ｔを固定すると、全階調で完全に移動度補正を行うことができなくなり、スジムラが生じる。たとえば移動度補正時間ｔを白階調の最適補正期間ｔ１にあわせると、入力映像信号がグレー階調の時スジが画面に残る。逆にグレー階調の最適補正期間ｔ２に固定すると、映像信号が白階調のとき画面にスジムラが現れる。すなわち移動度補正時間ｔを固定すると、白からグレー階調まですべての階調に渡って移動度ばらつきを同時に補正することはできない。

そこで本発明は入力映像信号のレベルに応じて移動度補正期間を最適に自動調整可能にしている。この点につき、図１６を参照して詳細に説明する。図１６は制御信号ＷＳの立下り波形を示している。この制御信号ＷＳはサンプリングトランジスタＴｒｓのゲートに印加される。前述したように本実施形態ではサンプリングトランジスタＴｒｓがＮチャネル型なので、制御信号ＷＳが立下がった時点でサンプリングトランジスタＴｒｓがオフし移動度補正期間が終わる。

本発明の特徴事項として制御信号ＷＳの波形をオフする際に、最初適当な電位まで急峻に波形を落とし、そこから最終電位までなまらせてパルスを落としている。これにより所望の電位で決まる階調を境として二以上の移動度補正期間を設けることができる。説明の都合上、急峻に落とした最初の電圧を１ｓｔ電圧、なまらせて落とした最終電位を２ｎｄ電圧と呼ぶことにする。ここでモデルとして、制御信号ＷＳの波形を、１ｓｔ電圧＝８Ｖ、２ｎｄ電圧＝４Ｖとして動作を考える。またサンプリングトランジスタＴｒｓの閾電圧をＶｔｈ（Ｔｒｓ）＝２Ｖとする。

白階調Ｖｓｉｇ１＝８Ｖを書き込んだ場合、サンプリングトランジスタＴｒｓは制御信号ＷＳがＶｓｉｇ１＋Ｖｔｈ（Ｔｒｓ）＝１０Ｖまで下がった時点でカットオフする。即ちサンプリングトランジスタＴｒｓのソースに対して信号線からＶｓｉｇ＝８Ｖが印加されたとき、サンプリングトランジスタＴｒｓのゲート電位がソース電位より閾電圧２Ｖだけ高いところで、サンプリングトランジスタＴｒｓはカットオフする。このようにして白階調の場合、制御信号ＷＳオンタイミングから制御信号ＷＳが１ｓｔ電圧まで急峻に立ち下がるまでのポイントまでで、移動度補正期間ｔ１が決まる。

一方グレー階調Ｖｓｉｇ２＝４Ｖを書き込んだ場合、サンプリングトランジスタＴｒｓのカットオフ電圧はＶｓｉｇ２＋Ｖｔｈ（Ｔｒｓ）＝６Ｖとなる。制御信号ＷＳがカットオフ電圧の６Ｖまで下がる時点は後方にシフトする。グレー階調の場合、制御信号ＷＳのオンタイミングから、ＷＳ波形オフの１ｓｔ電圧から２ｎｄ電圧までの間のなまらせているポイントで補正時間ｔ２が決まる。すなわち白階調の時の補正時間ｔ１よりもグレー階調の時の補正期間ｔ２は長く取れることになる。

さらに低階調、たとえばＶｓｉｇ＝３Ｖとしたとき、同様にサンプリングトランジスタＴｒｓのカットオフ電圧は５Ｖとなり、波形がなまっているためカットオフタイミングはさらに後方にずれ、移動度補正時間が長くなる。このように低階調になるほど移動度補正時間ｔをより長く取ることができる駆動方式である。

このように白階調の最適補正時間ｔ１に合わせて制御信号ＷＳのオンから制御信号ＷＳオフの最初の急峻に１ｓｔ電圧に落とすまでの時間を設定し、もって白階調の補正時間を最適化している。白階調で確実に急峻なポイントでサンプリングトランジスタＴｒｓがカットオフするようにその閾電圧Ｖｔｈ（Ｔｒｓ）を考慮して、１ｓｔ電圧を設定すればよい。また、低階調に関しては各階調で最適な補正時間ｔ２を見つけ出し、それに合わせて２ｎｄ電圧を設定するとともに制御信号ＷＳの立下り波形のなまり具合を決めることで、対応できる。このようにして高階調から低階調までそれぞれのレベルに合った最適補正時間ｔを自動的に調整し、これにより移動度のばらつきをキャンセルすることで全階調においてスジムラをなくすことが可能になる。

本発明にかかる表示装置は、図１７に示すような薄膜デバイス構成を有する。図１７はＴＦＴ部分がＢｏｔｔｏｍゲート構造（ゲート電極がチャネルＰＳ層に対して下にある）である。この他にＴＦＴ部分に関してはＳａｎｄｗｉｃｈゲート構造（チャネルＰＳ層を上下のゲート電極ではさむ）、Ｔｏｐゲート構造（ゲート電極がチャネルＰＳ層に対して上にある）のようなバリエーションがある。本図は、絶縁性の基板に形成された画素の模式的な断面構造を表している。図示するように、画素は、複数の薄膜トランジタを含むトランジスタ部（図では１個のＴＦＴを例示）、画素容量などの容量部及び有機ＥＬ素子などの発光部とを含む。基板の上にＴＦＴプロセスでトランジスタ部や容量部が形成され、その上に有機ＥＬ素子などの発光部が積層されている。その上に接着剤を介して透明な対向基板を貼り付けてフラットパネルとしている。

本発明にかかる表示装置は、図１８に示すようにフラット型のモジュール形状のものを含む。例えば絶縁性の基板上に、有機ＥＬ素子、薄膜トランジスタ、薄膜容量等からなる画素をマトリックス状に集積形成した画素アレイ部を設ける、この画素アレイ部（画素マトリックス部）を囲むように接着剤を配し、ガラス等の対向基板を貼り付けて表示モジュールとする。この透明な対向基板には必要に応じて、カラーフィルタ、保護膜、遮光膜等を設けてもよい。表示モジュールには、外部から画素アレイ部への信号等を入出力するためのコネクタとして例えばＦＰＣ（フレキシブルプリントサーキット）を設けてもよい。

以上説明した本発明における表示装置は、フラットパネル形状を有し、様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピューター、携帯電話、ビデオカメラなどに適用可能である。電子機器に入力された、若しくは、電子機器内で生成した駆動信号を画像若しくは映像として表示するあらゆる分野の電子機器のディスプレイに適用することが可能である。以下この様な表示装置が適用された電子機器の例を示す。電子機器は基本的に情報を処理する本体部と、本体部に入力する情報若しくは本体部から出力された情報を表示する表示部とを含む。

図１９は本発明が適用されたテレビであり、フロントパネル１２、フィルターガラス１３等から構成される映像表示画面１１を含み、本発明の表示装置をその映像表示画面１１に用いることにより作製される。

図２０は本発明が適用されたデジタルカメラであり、上が正面図で下が背面図である。このデジタルカメラは、撮像レンズ、フラッシュ用の発光部１５、表示部１６、コントロールスイッチ、メニュースイッチ、シャッター１９等を含み、本発明の表示装置をその表示部１６に用いることにより作製される。

図２１は本発明が適用されたノート型パーソナルコンピュータであり、本体２０には文字等を入力するとき操作されるキーボード２１を含み、本体カバーには画像を表示する表示部２２を含み、本発明の表示装置をその表示部２２に用いることにより作製される。

図２２は本発明が適用された携帯端末装置である。左が開いた状態を表し、右が閉じた状態を表している。この携帯端末装置は、上側筐体２３、下側筐体２４、連結部（ここではヒンジ部）２５、ディスプレイ２６、サブディスプレイ２７、ピクチャーライト２８、カメラ２９等を含む。本発明の表示装置をそのディスプレイ２６やサブディスプレイ２７に用いることにより作製される。

図２３は本発明が適用されたビデオカメラであり、本体部３０、前方を向いた側面に被写体撮影用のレンズ３４、撮影時のスタート／ストップスイッチ３５、モニター３６等を含み、本発明の表示装置をそのモニター３６に用いることにより作製される。

本発明の第１実施形態にかかる表示装置の全体構成を示すブロック図である。図１に示した表示装置に組み込まれる画素の構成を示す回路図である。図１に示した表示装置の動作説明に供するタイミングチャートである。本発明に係る表示装置の駆動部の構成を示すブロック図である。駆動部に含まれる電源回路の基本的な構成を示す回路図である。図５に示した電源回路の動作説明に供するタイミングチャートである。本発明に係る表示装置の第一実施形態の電源供給回路を示す回路図である。第一実施形態の動作説明に供するタイミングチャートである。本発明の第二実施形態を示す回路図である。第二実施形態の動作説明に供するタイミングチャートである。第三実施形態を示す回路図である。第三実施形態の動作説明に供するタイミングチャートである。第四実施形態を示す回路図である。第四実施形態の動作説明に供するタイミングチャートである。第五実施形態を示す回路図である。第五実施形態の動作説明に供するタイミングチャートである。本発明に係る表示装置の動作説明に供する模式的な回路図である。本発明に係る表示装置の動作説明に供するグラフである。本発明に係る表示装置の動作説明に供するグラフである。本発明に係る表示装置の動作説明に供する波形図である。本発明にかかる表示装置のデバイス構成を示す断面図である。本発明にかかる表示装置のモジュール構成を示す平面図である。本発明にかかる表示装置を備えたテレビジョンセットを示す斜視図である。本発明にかかる表示装置を備えたデジタルスチルカメラを示す斜視図である。本発明にかかる表示装置を備えたノート型パーソナルコンピューターを示す斜視図である。本発明にかかる表示装置を備えた携帯端末装置を示す模式図である。本発明にかかる表示装置を備えたビデオカメラを示す斜視図である。

符号の説明

１：画素アレイ部２：画素３：水平セレクタ４：ライトスキャナ５：ドライブスキャナ７：電源回路８：保護部Ｔｒｓ：サンプリングトランジスタＴｒｄ：ドライブトランジスタＴｒ１：第１トランジスタＴｒ２：第２トランジスタＴｒ３：第３トランジスタ

Claims

画素アレイ部とこれを駆動する駆動部とからなり、
前記画素アレイ部は、行状の走査線と、列状の信号線と、これらが交差する部分に配された行列状の画素と、各画素に給電する電源ライン及び接地ラインとを備え、
前記駆動部は、各走査線に順次制御信号を供給して画素を行単位で線順次走査するスキャナを備え、
前記画素は、少なくとも発光素子と、サンプリングトランジスタと、ドライブトランジスタと、画素容量とを含み、
前記サンプリングトランジスタは、そのゲートが該走査線に接続し、そのソース／ドレインの一方が該信号線に接続し、他方が該ドライブトランジスタのゲートに接続し、
前記ドライブトランジスタ及び前記発光素子は該電源ラインと接地ラインとの間で直列に接続して電流路を形成し、
前記画素容量は、該ドライブトランジスタのゲートと該発光素子の間に接続しており、
前記駆動部は、該制御信号の波形の元になる電源パルスを生成して該スキャナに供給する電源パルス生成回路を含み、
前記スキャナは、順次該電源パルスからその波形を取り出し、該制御信号の波形として各走査線に供給し、その際前記スキャナが供給する制御信号は、該サンプリングトランジスタをオフする際の波形に傾斜をもち、
前記電源パルス生成回路は、一対の電源線と、該スキャナに電源パルスを供給する出力端子と、一方の電源線と出力端子との間に接続した第１トランジスタと、他方の電源線と出力端子との間に接続した第２トランジスタ及び第３トランジスタと、
第１トランジスタをオフした後、第２トランジスタ及び第３トランジスタをオンして電源パルスの波形に前記傾斜をつける制御部と、
該第２トランジスタがオンした時に生じるカップリングで、オフ状態にある該第１トランジスタがオンしてしまうことを防止する保護部とを有する表示装置。
前記制御部は、該第２トランジスタをオンするためそのゲートにパルスを印加し、
前記保護部は、該制御部から供給された該パルスの波形をなまらして該第２トランジスタのゲートに印加するフィルターからなる請求項１記載の表示装置。
前記制御部は、該第１トランジスタをオフするためそのゲートを電源線に接続する回路を含み、
前記保護部は、該第１トランジスタのゲートに接続する電源線の電位よりも、該第１トランジスタのソースが接続している電源線の電位を低く設定する定電源からなる請求項１記載の表示装置。
前記保護部は、該電源線に接続する該第１トランジスタのソースと該出力端子との間に挿入された容量と、該第１トランジスタのソースと該電源線との間に挿入された抵抗とからなる請求項１記載の表示装置。
前記保護部は、該第１トランジスタのゲートと該第２トランジスタのゲートとの間に挿入された容量からなる請求項１記載の表示装置。
前記制御部は、該第２トランジスタをオンするためそのゲートにパルスを印加し、
前記保護部は、該第１トランジスタのソースに接続している該電源線の電位を該パルスに応じて変化させる回路からなる請求項１記載の表示装置。
情報を処理する本体部と、該本体部に入力する情報若しくは該本体部から出力された情報を表示する表示部とを含み、
前記表示部は、画素アレイ部とこれを駆動する駆動部とからなり、
前記画素アレイ部は、行状の走査線と、列状の信号線と、これらが交差する部分に配された行列状の画素と、各画素に給電する電源ライン及び接地ラインとを備え、
前記駆動部は、各走査線に順次制御信号を供給して画素を行単位で線順次走査するスキャナを備え、
前記画素は、少なくとも発光素子と、サンプリングトランジスタと、ドライブトランジスタと、画素容量とを含み、
前記サンプリングトランジスタは、そのゲートが該走査線に接続し、そのソース／ドレインの一方が該信号線に接続し、他方が該ドライブトランジスタのゲートに接続し、
前記ドライブトランジスタ及び前記発光素子は該電源ラインと接地ラインとの間で直列に接続して電流路を形成し、
前記画素容量は、該ドライブトランジスタのゲートと該発光素子の間に接続しており、
前記駆動部は、該制御信号の波形の元になる電源パルスを生成して該スキャナに供給する電源パルス生成回路を含み、
前記スキャナは、順次該電源パルスからその波形を取り出し、該制御信号の波形として各走査線に供給し、その際前記スキャナが供給する制御信号は、該サンプリングトランジスタをオフする際の波形に傾斜をもち、
前記電源パルス生成回路は、一対の電源線と、該スキャナに電源パルスを供給する出力端子と、一方の電源線と出力端子との間に接続した第１トランジスタと、他方の電源線と出力端子との間に接続した第２トランジスタ及び第３トランジスタと、
第１トランジスタをオフした後、第２トランジスタ及び第３トランジスタをオンして電源パルスの波形に前記傾斜をつける制御部と、
該第２トランジスタがオンした時に生じるカップリングで、オフ状態にある該第１トランジスタがオンしてしまうことを防止する保護部とを有する電子機器。