JP2010109276A - 半導体素子の製造方法および半導体素子 - Google Patents
半導体素子の製造方法および半導体素子 Download PDFInfo
- Publication number
- JP2010109276A JP2010109276A JP2008282028A JP2008282028A JP2010109276A JP 2010109276 A JP2010109276 A JP 2010109276A JP 2008282028 A JP2008282028 A JP 2008282028A JP 2008282028 A JP2008282028 A JP 2008282028A JP 2010109276 A JP2010109276 A JP 2010109276A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- nitride insulating
- semiconductor layer
- semiconductor element
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Formation Of Insulating Films (AREA)
Abstract
【課題】オン抵抗の増加を抑制できる、絶縁ゲート型電界効果部を有する半導体素子の製造方法および半導体素子を提供する。
【解決手段】絶縁ゲート型電界効果部を有する半導体素子の製造方法であって、以下の工程を備えている。まず、半導体層11aが形成される。そして、半導体層11a上に、窒化絶縁膜15が形成される。そして、窒化絶縁膜15上に、ゲート電極16が形成される。上記窒化絶縁膜15を形成する工程では、主要成分としてアンモニアを含まない原料ガスを用いて、または物理蒸着法を用いて、窒化絶縁膜15を形成する。
【選択図】図1
【解決手段】絶縁ゲート型電界効果部を有する半導体素子の製造方法であって、以下の工程を備えている。まず、半導体層11aが形成される。そして、半導体層11a上に、窒化絶縁膜15が形成される。そして、窒化絶縁膜15上に、ゲート電極16が形成される。上記窒化絶縁膜15を形成する工程では、主要成分としてアンモニアを含まない原料ガスを用いて、または物理蒸着法を用いて、窒化絶縁膜15を形成する。
【選択図】図1
Description
本発明は、半導体素子の製造方法および半導体素子に関し、より特定的には、絶縁ゲート型電界効果部を有する半導体素子の製造方法および半導体素子に関する。
窒化ガリウム(GaN)は、シリコン(Si)に比べて約3倍のバンドギャップ、約10倍の高い絶縁破壊電界強度、さらに大きな飽和電子速度などの様々な優れた特性を有している。GaNは、従来のSiパワーデバイスでは困難な高耐圧化と、低損失化、すなわち低オン抵抗化との両立が期待できる。このため、GaN基板を用いたショットキーバリアダイオード(SBD)、pn接合ダイオード、MIS(metal-insulator-semiconductor)トランジスタなどの半導体素子が提案されている(たとえば、特許文献1参照)。
また、パワーデバイスに用いられるGaN材料としては、サファイアやSiC(シリコンカーバイド)などの異種基板上に形成されたGaNエピタキシャル層が、従来より一般的に用いられてきた。これに対し、GaN基板上に形成したGaNエピタキシャル層は、異種基板上に形成したGaNエピタキシャル層に対して、不純物濃度が低く、かつ転位密度が低い。このため、GaN基板上にGaNエピタキシャル成長を行なうことで、高耐圧・低オン抵抗のパワーデバイスを実現できることが開示されている(たとえば、非特許文献1参照)。
特開2006−100801号公報
田辺達也他「GaN基板上GaNエピタキシャル成長とパワーデバイスへの応用」、SEIテクニカルレビュー第170号、2007年1月、p34〜p39
しかし、上記非特許文献1のGaN基板上に形成したGaNエピタキシャル層を用いて作製したMISトランジスタにおいて、キャリアの移動度が十分に向上できなかったことに基づき、オン抵抗が増加してしまう場合があることを本発明者は鋭意研究の結果見出した。
それゆえに、本発明の主たる目的は、オン抵抗の増加を抑制できる、絶縁ゲート型電界効果部を有する半導体素子の製造方法および半導体素子を提供することである。
本発明者は、絶縁ゲート型電界効果部を有する半導体素子のオン抵抗を十分に低減できない要因を鋭意研究した結果、半導体層とゲート電極との間に配置される絶縁膜の特性によりキャリアの移動度を十分に向上することができないことを見出した。
具体的には、窒化絶縁膜をプラズマCVD(Chemical Vapor Deposition:化学気相成長)によって成膜する際には、通常、原料ガスとしてアンモニアを用いている。そのため、成膜時にアンモニア分子が解離し、水素ラジカル、水素イオンなどが発生する。なお、本明細書では水素ラジカル、水素イオンを含む用語として、「水素種」を用いる。この水素種の発生により水素が半導体層に取り込まれることで、結果的に絶縁膜中の水素濃度も上昇する。絶縁ゲート型電界効果部を有する半導体素子では、水素が半導体層に取り込まれると、キャリアが移動することを阻害する力、つまり散乱が生じる。このため、電界をかけた固体中でキャリアがどれだけ動きやすいかを示す指標であるキャリアの移動度が低下するので、オン抵抗が増加してしまう。
そこで、本発明の一の局面における半導体素子の製造方法は、絶縁ゲート型電界効果部を有する半導体素子の製造方法であって、以下の工程を備えている。まず、半導体層が形成される。そして、半導体層上に、窒化絶縁膜が形成される。そして、窒化絶縁膜上に、ゲート電極が形成される。上記窒化絶縁膜を形成する工程では、主要成分としてアンモニアを含まない原料ガスを用いて窒化絶縁膜を形成する。
本発明の一の局面における半導体素子の製造方法によれば、気相成長によって窒化絶縁膜を形成するときの原料ガスとして、水素種発生の主要因であるアンモニアを用いずに、窒化絶縁膜を形成している。これにより、窒化絶縁膜中の水素濃度が低減できる。つまり、窒化絶縁膜形成時の水素種の影響を低減させることができるので、水素が半導体層に取り込まれることを抑制することができる。このため、半導体層中に散乱が生じることを抑制できるので、キャリアの移動度の低下を抑制することができる。したがって、オン抵抗の増加を抑制することができる。
ここで、上記「原料ガス」とは、主要成分としてアンモニアを含まないものであればよいものとする。原料ガス中に不可避的に低濃度のアンモニアが含まれていても、水素種の発生はごくわずかであるために実質的に影響はない。したがって、不可避的にアンモニアを含むガスも、原料ガスに含まれるものとする。
また、上記「窒化絶縁膜」とは、たとえばSiNx(シリコン窒化膜)やAlN(窒化アルミニウム)などの、絶縁性を有する、窒化物を含む膜をいう。
上記一の局面における半導体素子の製造方法において好ましくは、プラズマCVDを用いて、SiH4(モノシラン)とN2(窒素)とからSiNxを成膜して、窒化絶縁膜を形成する。これにより、水素種が半導体層に取り込まれることをより抑制することができる。
本発明の他の局面における半導体素子の製造方法は、絶縁ゲート型電界効果部を有する半導体素子の製造方法であって、以下の工程を備えている。まず、半導体層が形成される。そして、半導体層上に、窒化絶縁膜が形成される。そして、窒化絶縁膜上に、ゲート電極が形成される。上記窒化絶縁膜を形成する工程では、物理蒸着法を用いて窒化絶縁膜を形成する。
本発明の他の局面における半導体素子の製造方法によれば、真空蒸着、イオンプレーティング、スパッタリングなどの物理蒸着法を用いて窒化絶縁膜を形成する。これにより、水素種発生の主要因であるアンモニアを用いずに、窒化絶縁膜を形成することができる。このため、窒化絶縁膜中の水素濃度を低減することができる。つまり、窒化絶縁膜形成時の水素種の影響を低減させることができるので、水素種が半導体層に取り込まれることを抑制することができる。したがって、半導体層中に散乱が生じることを抑制できるので、キャリアの移動度の低下を抑制することができる。その結果、オン抵抗の増加を抑制することができる。
上記一および他の局面における半導体素子の製造方法において好ましくは、上記半導体層を形成する工程では、窒化絶縁膜と接触する領域がGaNである半導体層を形成する。
半導体層において窒化絶縁膜と接触する領域がGaNである場合、窒化絶縁膜を形成する際に発生する水素種によりオン抵抗が増加するという問題が顕著に生じる。しかし、本発明の半導体素子の製造方法によれば、上述したように、オン抵抗の増加を抑制することができる。したがって、特性の高い絶縁ゲート型電界効果部を有する半導体素子を製造することができる。
上記一および他の局面における半導体素子の製造方法において好ましくは、上記窒化絶縁膜を形成する工程の後、ゲート電極を形成する工程に先立ち、窒化絶縁膜上に積層するように第2絶縁膜を形成する工程をさらに備えている。
これにより、窒化絶縁膜と第2絶縁膜とは、積層構造に形成される。このとき、半導体層との界面に水素濃度の低い窒化絶縁膜を形成すれば、第2絶縁膜中の水素濃度に関わらず、キャリアの移動度の低下を抑制できるので、オン抵抗の増加を抑制することができる。
本発明の一の局面における半導体素子は、絶縁ゲート型電界効果部を有する半導体素子であって、半導体層と、窒化絶縁膜と、ゲート電極とを備え、窒化絶縁膜中の水素濃度は、3.8×1022cm-3未満である。半導体層は、主表面を有している。窒化絶縁膜は、この主表面上に形成されている。ゲート電極は、この窒化絶縁膜上に形成されている。
本発明の一の局面における半導体素子によれば、窒化絶縁膜中の水素濃度を上記のように低くして、窒化絶縁膜を形成するときに発生する水素種の量を低減させている。これにより、水素種の影響を低減した半導体層が得られる。特に、窒化絶縁膜中の水素濃度を3.8×1022cm-3未満、好ましくは2.0×1022cm-3未満、より好ましくは1.6×1022cm-3以下と規定することにより、水素濃度の高い窒化絶縁膜を用いる場合と比べて、水素が半導体層に取り込まれる悪影響を排除することができる。このため、半導体層中に散乱が生じることを抑制できるので、キャリアの移動度の低下を抑制することができる。したがって、オン抵抗の増加を抑制することができる。
本発明の他の局面における半導体素子は、絶縁ゲート型電界効果部を有する半導体素子であって、半導体層と、窒化絶縁膜と、ゲート電極とを備え、窒化絶縁膜と半導体層との界面の固定電荷密度は、1.2×1012cm-2未満である。半導体層は、主表面を有している。窒化絶縁膜は、この主表面上に形成されている。ゲート電極は、この窒化絶縁膜上に形成されている。
本発明の他の局面における半導体素子によれば、窒化絶縁膜中の固定電荷密度を上記のように低くしている。窒化絶縁膜中の固定電荷密度を低減すると、クーロン散乱を低減することができる。特に、窒化絶縁膜中の固定電荷密度を1.2×1012cm-2未満と規定することにより、固定電荷密度の高い窒化絶縁膜を用いる場合と比べて、クーロン散乱の発生を効果的に抑制することができる。したがって、キャリアの移動度の低下を抑制することができるので、オン抵抗の増加を抑制することができる。
上記一および他の局面における半導体素子において好ましくは、半導体層において、窒化絶縁膜と接触する領域はGaNである。
これにより、特性の高い絶縁ゲート型電界効果部を有する半導体素子を実現することができる。
上記一および他の局面における半導体素子において好ましくは、上記領域の転位密度は、1×108cm-2以下である。
これにより、逆方向リーク電流を低減することができるので、半導体素子の耐圧を向上することができる。
上記一および他の局面における半導体素子において好ましくは、上記窒化絶縁膜上に形成された、第2絶縁膜をさらに備えている。
これにより、窒化絶縁膜と第2絶縁膜とは、積層構造に形成される。このとき、半導体層との界面に水素濃度の低い窒化絶縁膜を形成すれば、第2絶縁膜中の水素濃度に関わらず、キャリアの移動度の低下を抑制できるので、オン抵抗の増加を抑制することができる。
上記一および他の局面における半導体素子において好ましくは、上記窒化絶縁膜の屈折率は、1.7以上2.2以下である。
屈折率が2.2以下の場合、窒化絶縁膜中の絶縁性が低くなることを抑制できるので、導電性が高くなることを抑制でき、その結果として逆方向リーク電流を抑制できる。このため、半導体素子の耐圧を向上することができる。一方、屈折率が1.7以上の場合、膜密度の低下を抑制することができるので、窒化絶縁膜の耐圧を向上することができる。
本発明の半導体素子の製造方法および半導体素子によれば、水素が半導体層に取り込まれることを抑制することにより、オン抵抗の増加を抑制できる、絶縁ゲート型電界効果部を有する半導体素子を製造することができる。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
(実施の形態1)
図1は、本実施の形態における半導体素子を概略的に示す断面図である。図1を参照して、本実施の形態における絶縁ゲート型電界効果部を有する半導体素子の一例であるMOSFET(Metal Oxide Semiconductor Field Effect Transistor:電界効果トランジスタ)10aについて説明する。本実施の形態におけるMOSFET10aは、縦型MOSFETである。
図1は、本実施の形態における半導体素子を概略的に示す断面図である。図1を参照して、本実施の形態における絶縁ゲート型電界効果部を有する半導体素子の一例であるMOSFET(Metal Oxide Semiconductor Field Effect Transistor:電界効果トランジスタ)10aについて説明する。本実施の形態におけるMOSFET10aは、縦型MOSFETである。
図1に示すように、本実施の形態におけるMOSFET10aは、GaN基板11、n型層12、ウエル領域13およびコンタクト領域14a、14bを含む半導体層11aと、窒化絶縁膜15と、ゲート電極16と、ソース電極17と、ドレイン電極18とを備えている。
GaN基板11は、たとえばn+GaN基板である。このGaN基板11上に、n型層12が形成されている。ウエル領域13は、n型層12とpn接合をなすように、半導体層11aの主表面12a(本実施の形態ではn型層12の主表面)の一部に位置している。ウエル領域13は、たとえばp型GaNである。コンタクト領域14aは、ウエル領域13とpn接合をなすように、ウエル領域13内の主表面12aの一部に位置している。コンタクト領域14aは、たとえばn+GaNである。コンタクト領域14bは、コンタクト領域14aとpn接合をなすように、ウエル領域13内の主表面12aの一部に位置している。コンタクト領域14bは、たとえばp+GaNである。
またn型層12は、コンタクト領域14aと同じ第1導電型(n)であり、コンタクト領域14aよりも低い不純物濃度を有している。またn型層12と、n型コンタクト領域14aの不純物濃度との高低は特に限定されないが、たとえば、n型コンタクト領域14aの不純物濃度はn型層12の不純物濃度よりも高い。n型不純物としては、たとえばO(酸素)、Si(シリコン)などを用いることができる。
またウエル領域13は、n型層12と異なる第2の導電型(p)である。p型不純物としては、たとえばMg(マグネシウム)などを用いることができる。
ウエル領域13におけるコンタクト領域14aとn型層12とに挟まれた領域は、MOSFET10aのチャネルとなる。本実施の形態では、nチャネルが形成されるように第1および第2の導電型を定めたが、pチャネルが形成されるように第1および第2の導電型を上述した内容と逆に定めてもよい。
窒化絶縁膜15は、半導体層11aとゲート電極16とを絶縁するためのものであり、コンタクト領域14aとn型層12とに挟まれる少なくともウエル領域13上に形成されている。窒化絶縁膜15については後述する。
ゲート電極16は、窒化絶縁膜15上に形成され、コンタクト領域14aとn型層12とに挟まれるウエル領域13と少なくとも対向するように形成されている。なお、ゲート電極16は、コンタクト領域14aとn型層12との間に位置するウエル領域13上に対向するように形成されていれば、その他の領域上にさらに形成されていてもよい。
コンタクト領域14aに電気的に接続するように主表面12a上にはソース電極17が形成されている。このソース電極17は、ゲート電極16と窒化絶縁膜15により電気的に絶縁されている。また、GaN基板11に電気的に接続するように、GaN基板11においてn型層12と接触する面と反対側の面にはドレイン電極18が形成されている。
ここで、窒化絶縁膜について詳述する。窒化絶縁膜15は、たとえばシリコン窒化膜(SiNx)によって形成することができる。また窒化絶縁膜15中の水素濃度は、3.8×1022cm-3未満、好ましくは2.0×1022cm-3未満、より好ましくは1.6×1022cm-3以下とすることができる。このように、膜中水素濃度の低いSiNxを、半導体層11aとゲート電極16とを電気的に分離する絶縁膜として適用することができる。この場合、水素濃度の高い絶縁膜を用いる場合と比べて、窒化絶縁膜15の形成時に水素種が発生して半導体層11aに悪影響を与えることを抑制できる。このため、半導体層11a中に散乱が生じることを抑制できるので、キャリアの移動度の低下を抑制することができる。したがって、オン抵抗の増加を抑制することができる。なお、水素濃度は低いほど好ましいが、製造上の理由から、下限値はたとえば1.0×1016cm-3以上である。
ここで、上記「水素濃度」は、たとえばSIMS(Secondary Ion Mass Spectrometry:二次イオン質量分析)により測定される値である。
窒化絶縁膜15において半導体層11aと接触する面の固定電荷密度、つまり窒化絶縁膜15と半導体層11aとの界面の固定電荷密度は、1.2×1012cm-2未満であり、1.0×1011cm-3以下が好ましい。この場合、固定電荷密度の高い絶縁膜を用いる場合と比べて、クーロン散乱の発生を効果的に抑制することができる。したがって、キャリアの移動度の低下を抑制することができるので、オン抵抗の増加を抑制することができる。なお、固定電荷密度は低いほど好ましいが、製造上の理由から、下限値はたとえば1.0×1010cm-3以上である。
ここで、上記「固定電荷密度」は、たとえばC−V(capacitance- voltage:容量−電圧)法により測定される値である。
窒化絶縁膜15の屈折率は、好ましくは1.7以上2.2以下、より好ましくは1.8以上2.1以下である。窒化絶縁膜15がSiNxの場合、屈折率が大きくなると、Siがリッチな膜になる。Siがリッチな膜になるということは、Siに近い組成の膜となるので、絶縁物であるSiNxに比べて導電性が高くなる。このため、屈折率が高すぎると、窒化絶縁膜15による逆方向リーク電流が発生してしまう。この観点から、本発明者は窒化絶縁膜15の屈折率に着目して、逆方向リーク電流の発生を抑制する屈折率を鋭意研究した結果、屈折率が2.2以下の場合に効果的であることを見出した。屈折率が2.1以下の場合、より効果的に逆方向リーク電流の発生を抑制することができる。
一方、本発明者は窒化絶縁膜15の膜密度と膜耐圧とに相関関係があることに着目して、屈折率が低すぎると、膜密度が低くなり、膜耐圧が十分に得られないことを見出した。この観点から、本発明者が鋭意研究した結果、屈折率が1.7のときの膜耐圧は1MV/cmであり、屈折率が1.85のときの膜耐圧は9MV/cmであるという知見を得た。この知見から、屈折率が1.7以上の場合、1MV/cmの膜耐圧を維持することができるため、好ましい。屈折率が1.8以上の場合、膜密度をより向上できるので、膜耐圧をより向上することができる。なお、上記のように屈折率が1.7以上の膜密度の高い窒化絶縁膜15が、たとえば平行平板型プラズマCVDにより形成される場合には、200mW/cm2を超える高いプラズマパワー密度を要する。この場合、反応ガスの解離が促進され、SiとNとの結合が促進される。その結果、屈折率が1.7以上の膜密度の高い窒化絶縁膜15を実現することができる。
ここで、上記「屈折率」は、たとえば分光エリプソメータにより633nmの波長に対して分光エリプソメトリー(偏光解析法)を用いて測定される値である。
GaN基板11を含んでいる場合には、GaN基板11の転位密度は、1×108cm-2以下であることが望ましい。GaN基板11の転位密度は低いほど好ましい。たとえば、GaN基板11の転位密度が1×106cm-2以下であればより好ましい。なお、現状では、GaN基板11の転位密度の下限値は1×103cm-2程度である。この場合、GaN層であるn型層12の転位密度も、GaN基板11と同等で1×108cm-2以下となり、MOSFET10aにおける逆方向リーク電流を低減することができる。
ここで、上記「転位密度」は、たとえば溶融KOH中のエッチングによりできるピットの個数を数えて、単位面積で割るという方法によって測定することができる。
また、半導体層11aにおいて窒化絶縁膜15と接触する領域の転位密度は、1×108cm-2以下が望ましく、1×106cm-2以下がより望ましい。これにより、上述したように、リーク電流の電界緩和の効果がより顕著に現れる。このため、MOSFET10aの耐圧を向上することができる。
なお、本実施の形態では、GaN系のMOSFET10aを説明したが、本発明はGaN以外の材料にも適用可能である。
図2は、本実施の形態における半導体素子の製造方法を示すフローチャートである。続いて、図2を参照して、本実施の形態におけるMOSFET10aの製造方法について説明する。
図3は、本実施の形態におけるGaN基板を概略的に示す断面図である。図2および図3に示すように、まず、GaN基板11を準備する(ステップS1)。GaN基板11は、第1導電型(n)であり、たとえば400μmの厚みを有している。また、GaN基板11は、好ましくは1×108cm-2以下、より好ましくは1×106cm-2以下の転位密度を有している。
図4は、本実施の形態におけるn型層を成長させた状態を概略的に示す断面図である。次に、図4に示すように、GaN基板11上にn型層12を成長する。n型層12の成長方法は特に限定されず、昇華法、HVPE(Hydride Vapor Phase Epitaxy:ハイドライド気相成長)法、MBE(Molecular Beam Epitaxy:分子線エピタキシ)法、MOCVD(Metal Organic Chemical Vapor Deposition:有機金属化学気相堆積)法などの気相成長法、フラックス法、高窒素圧溶液法などの液相法などを適用することができる。
本実施の形態では、GaN基板11と同じ第1導電型であり、かつGaN基板11よりもキャリア濃度が小さいn型GaN層をn型層12として成長している。なお、n型不純物として、O、Siなどを導入する。n型層12は、たとえば7μmの厚みを有している。
図5は、本実施の形態においてウエル領域を形成するためにレジストを形成した状態を概略的に示す断面図である。次に、図5に示すように、ウエル領域13となる領域を開口したパターン19aを有するレジスト19を形成する。レジスト19の形成方法は、特に限定されず、フォトリソグラフィーなど一般公知の方法を採用できる。
図6は、本実施の形態においてウエル領域を形成するためにエッチングした状態を概略的に示す断面図である。次に、図6に示すように、レジスト19のパターン19aから露出した領域をエッチングにより除去する。
図7は、本実施の形態におけるウエル領域を形成した状態を概略的に示す断面図である。次に、図7に示すように、エッチングにより開口した領域に、気相成長法、液相成長法などによりp型GaNをエピタキシャル成長する。なお、p型不純物として、Mgなどを導入する。これにより、ウエル領域13を形成することができる。
図8は、本実施の形態においてコンタクト領域14bを形成した状態を概略的に示す断面図である。図8に示すように、ソース電極17のp型のコンタクト(コンタクト領域14b)となる領域をエッチングする。次に、エッチングにより開口した領域に、たとえばp+GaNをエピタキシャル成長する。これにより、コンタクト領域14bを形成することができる。
次に、コンタクト領域14bとなる領域を開口したパターンを有するレジストを形成する。レジストの形成方法は、特に限定されない。次に、レジストのパターンから露出した領域がたとえばn+GaNになるようにイオン注入する。これにより、図9に示すように、コンタクト領域14aを形成することができる。なお、図9は、本実施の形態における半導体層を形成した状態を概略的に示す断面図である。
以上より、図2および図9に示すように、GaN基板11と、n型層12と、ウエル領域13と、コンタクト領域14a、14bとを含む半導体層11aを形成することができる(ステップS2)。本実施の形態では、半導体層11aを形成するステップS2では、後述するステップS3で形成した窒化絶縁膜と接触する領域がGaNである半導体層11aを形成している。
図10は、本実施の形態における窒化絶縁膜を形成した状態を概略的に示す断面図である。次に、図2および図10に示すように、半導体層11a上に、窒化絶縁膜15を形成する(ステップS3)。このステップS3では、主要成分としてNH3(アンモニア)を含まない原料ガスを用いる。
具体的には、n型層12上に、窒化絶縁膜15としてたとえばSiNxを、プラズマCVDにより(アンモニア)を用いずにSiH4とN2とから成膜する。これにより、主要成分としてNH3を含まない原料ガスを用いて、窒化絶縁膜15を形成することができる。窒化絶縁膜15中の水素濃度は、3.8×1022cm-3未満であり、窒化絶縁膜15と半導体層11aとの界面の固定電荷密度は、1.2×1012cm-2未満である。窒化絶縁膜15の膜厚は、たとえば約100nmである。
なお、窒化絶縁膜15は、以下の工程を含んでいてもよい。具体的には、半導体層11aの主表面12a全体を覆うように窒化絶縁膜15を形成する。その後、フォトリソグラフィーにより窒化絶縁膜15上に、ソース電極17となる領域を開口したパターンを有するレジストを形成する。次いで、ソース電極17となる領域に位置する窒化絶縁膜15をたとえばエッチングにより除去する。
図11は、本実施の形態においてゲート電極を形成した状態を概略的に示す断面図である。次に、図11に示すように、窒化絶縁膜15上に、ゲート電極16を形成する(ステップS4)。ゲート電極16の形成方法は特に限定されず、蒸着法など一般公知の方法を採用できる。ゲート電極16は、たとえばアルミニウム(Al)よりなる。
次に、ソース電極17およびドレイン電極18を形成する(ステップS5)。ソース電極17およびドレイン電極18の形成方法は特に限定されず、蒸着法など一般公知の方法を採用できる。ソース電極17およびドレイン電極18は、たとえばチタン(Ti)/Alよりなる。なお、ソース電極17は、p型およびn型のコンタクト領域14a、14bとコンタクトをとることができる。
以上のステップS1〜S5により、図1に示すMOSFET10aを製造することができる。
本実施の形態のMOSFET10aおよびその製造方法によれば、気相成長によって窒化絶縁膜15を形成するときの原料ガスとして、水素種発生の主要因であるアンモニアを用いずに、窒化絶縁膜15を形成している。これにより、窒化絶縁膜15中の水素濃度を低減することができる。つまり、窒化絶縁膜15を形成するステップS3において水素種の影響を低減させることができるので、水素種が半導体層11aに取り込まれることを抑制することができる。このため、半導体層11a中に散乱が生じることを抑制できるので、チャネルのキャリア(本実施の形態では電子)の移動度の低下を抑制することができる。したがって、オン抵抗の増加を抑制することができる。
ここで、窒化絶縁膜を形成するステップS3では、窒化絶縁膜15を、物理蒸着法(PVD、Physical Vapor Deposition)を用いて形成してもよい。PVDとしては、たとえば、真空蒸着やイオンプレーティングなどの蒸発系PVD、スパッタリングなどを用いることができる。PVDでは、気相中で半導体層11aの表面に物理的手法により窒化絶縁膜15を形成する物質の薄膜を堆積させるので、水素種発生の主要因であるアンモニアを用いずに、窒化絶縁膜15を形成することができる。したがって、上記と同様に、水素種が半導体層11aに取り込まれ、悪影響を及ぼすことを排除することができるので、チャネルのキャリア(本実施の形態では電子)の移動度の低下を抑制して、オン抵抗の増加を抑制することができる。
また、本実施の形態において好ましくは、ステップS2において、窒化絶縁膜15と接触する領域の転位密度を1×108cm-2以下となるように半導体層11aを形成することが好ましい。これにより、リーク電流を低減できるので、MOSFET10aの耐圧を向上することができる。このため、低いオン抵抗と、高い耐圧とを両立したMOSFET10aを製造することができる。
なお、本実施の形態では、半導体層11aとして、GaN基板11、n型層12、ウエル領域13およびコンタクト領域14a、14bとを含む構造を例に挙げて説明したが、本発明は特にこれに限定されない。半導体層11aはGaN基板11を含んでいなくてもよい。また半導体層11aは、GaN基板11の代わりに他の基板を含んでいてもよい。
(実施の形態2)
図12は、本実施の形態における半導体素子を概略的に示す断面図である。図12を参照して、本実施の形態における半導体素子の一例であるMOSFET10bについて説明する。本実施の形態におけるMOSFET10bは、基本的には図1に示す実施の形態1におけるMOSFET10aと同様の構成を備えている。しかし、本実施の形態では、ゲート絶縁膜の構成が図12に示すような構成となっている点で実施の形態1と異なっている。
図12は、本実施の形態における半導体素子を概略的に示す断面図である。図12を参照して、本実施の形態における半導体素子の一例であるMOSFET10bについて説明する。本実施の形態におけるMOSFET10bは、基本的には図1に示す実施の形態1におけるMOSFET10aと同様の構成を備えている。しかし、本実施の形態では、ゲート絶縁膜の構成が図12に示すような構成となっている点で実施の形態1と異なっている。
具体的には、図12に示すように、MOSFET10bは、窒化絶縁膜15上に第2絶縁膜15bをさらに備えている。窒化絶縁膜15は、半導体層11aの主表面12a上に形成されている。第2絶縁膜15bは、窒化絶縁膜15上に形成されている。つまり、窒化絶縁膜15および第2絶縁膜15bは、積層構造を形成している。
窒化絶縁膜15は、実施の形態1における窒化絶縁膜15と同様に、3.8×1022cm-3未満の水素濃度を有し、1.2×1012cm-2未満の固定電荷密度を有している。本実施の形態における窒化絶縁膜15の膜厚は、たとえば0.5nm以上5μm以下である。
第2絶縁膜15bは水素濃度および固定電荷密度に制限はなく、第2絶縁膜の材質はたとえばSiNx、SiO2(シリコン酸化膜)、SiON(シリコン酸窒化膜)などを用いることができる。第2絶縁膜15bの膜厚は、たとえば0.5nm以上5μm以下である。
続いて、本実施の形態におけるMOSFET10bの製造方法について説明する。本実施の形態におけるMOSFET10bの製造方法は、基本的には実施の形態1におけるMOSFET10aと同様の構成を備えている。しかし、本実施の形態では、窒化絶縁膜15の製造方法において実施の形態1と異なっている。
具体的には、窒化絶縁膜を形成するステップS3の後、ゲート電極16を形成するステップS4に先立ち、窒化絶縁膜15上に積層するように第2絶縁膜15bを形成するステップが実施される。第2絶縁膜15bは、たとえばNH3を用いたプラズマCVDによりSiNxを成膜する。なお、第2絶縁膜15bの形成方法は特に制限されず、他の方法で形成してもよく、他の材料の膜を形成してもよい。
その他のステップS1〜S5は、実施の形態1とほぼ同様であるので、その説明を繰り返さない。以上より、図12に示すMOSFET10bを製造することができる。
本実施の形態のMOSFET10bおよびその製造方法によれば、窒化絶縁膜15上にさらに第2絶縁膜15bを形成している。半導体層11aとの界面に水素濃度の低い窒化絶縁膜15を形成しているので、第2絶縁膜中15bの水素濃度に関わらず、キャリアの移動度の低下を抑制できる。さらに、第2絶縁膜15bが窒化絶縁膜15上に積層している場合、第2絶縁膜15bに耐圧を負担させることができる。したがって、オン抵抗の増加を抑制でき、かつ絶縁膜の耐圧を向上したMOSFET10bを製造することができる。
(実施の形態3)
図13は、本実施の形態における半導体素子を概略的に示す断面図である。図13を参照して、本実施の形態におけるMOSFET10cを説明する。本実施の形態におけるMOSFET10cおよびその製造方法は、基本的には図1に示す実施の形態1におけるMOSFET10aと同様の構成を備えている。しかし、本実施の形態では、MOSFET10cの構成が図13に示すように横型である点で実施の形態1と異なっている。
図13は、本実施の形態における半導体素子を概略的に示す断面図である。図13を参照して、本実施の形態におけるMOSFET10cを説明する。本実施の形態におけるMOSFET10cおよびその製造方法は、基本的には図1に示す実施の形態1におけるMOSFET10aと同様の構成を備えている。しかし、本実施の形態では、MOSFET10cの構成が図13に示すように横型である点で実施の形態1と異なっている。
具体的には、ソース電極およびドレイン電極を形成するステップS5において、ドレイン電極18は、GaN基板11と接触する位置ではなく、コンタクト領域14a、14bに電気的に接続するように主表面12a上に形成されている。
以上説明したように、本実施の形態におけるMOSFET10cおよびその製造方法によれば、オン抵抗の増加を抑制した横型のMOSFET10cを製造することができる。
(実施の形態4)
図14は、本実施の形態における半導体素子を概略的に示す断面図である。図14を参照して、本実施の形態における絶縁ゲート型電界効果部を有する半導体素子の一例であるIGBT(Insulated Gate Bipolar Transistor:絶縁ゲート型バイポーラトランジスタ)20aについて説明する。本実施の形態におけるIGBT20aは、縦型IGBTである。
図14は、本実施の形態における半導体素子を概略的に示す断面図である。図14を参照して、本実施の形態における絶縁ゲート型電界効果部を有する半導体素子の一例であるIGBT(Insulated Gate Bipolar Transistor:絶縁ゲート型バイポーラトランジスタ)20aについて説明する。本実施の形態におけるIGBT20aは、縦型IGBTである。
本実施の形態におけるIGBT20aは、基本的には実施の形態1におけるMOSFET10aと同様の構成を備えている。しかし、本実施の形態では、ソース電極17の代わりにエミッタ電極21を備えている点、ドレイン電極18の代わりにコレクタ電極23を備えている点、コレクタ領域22およびコンタクト層25をさらに備えている点、およびGaN基板11を備えていない点において実施の形態1と異なっている。
具体的には、エミッタ電極21は、コンタクト領域14a、14bに電気的に接続するように主表面12a上に形成されている。このエミッタ電極21は、ゲート電極16と窒化絶縁膜15により電気的に絶縁されている。エミッタ電極21は、たとえばソース電極17と同様の材料を用いることができる。
コレクタ領域22は、n型層12下に形成され、n型層12とpn接合を構成している。本実施の形態のコレクタ領域22は、第2導電型(p)であり、たとえばp型GaNである。
コンタクト層25は、コレクタ領域22下に形成され、第2導電型(p+)であり、たとえばp+GaNである。
コレクタ電極23は、コンタクト層25下に形成されている。コレクタ電極23は、たとえばドレイン電極18と同様のNi/Auよりなる。
その他の構成は実施の形態1と同様であるので、その説明は繰り返さない。なお、IGBT20aは、実施の形態2と同様に、窒化絶縁膜15上に第2絶縁膜15bをさらに備えていてもよい。
図15は、本実施の形態における半導体素子の製造方法を示すフローチャートである。続いて、図15を参照して、本実施の形態におけるIBGT20aの製造方法について説明する。
図16は、本実施の形態におけるサファイア基板を概略的に示す断面図である。図16に示すように、まず、サファイア基板24を準備する。
図17は、本実施の形態におけるコンタクト層およびコレクタ領域の形成方法を説明するための図である。次に、図15〜図17に示すように、サファイア基板24上にコンタクト層25を形成する(ステップS11)。次に、コンタクト層25上にコレクタ領域22を形成する(ステップS12)。
図18は、本実施の形態におけるサファイア基板を除去した状態を概略的に示す断面図である。次に、図18に示すように、レーザリフトオフ法によりサファイア基板24を除去する。これにより、コンタクト層25とコレクタ領域22とが積層された層を形成することができる。
なお、上述した方法に特に限定されず、p型GaN基板を準備し、p型GaN基板上にコンタクト層25およびコレクタ領域22を形成する方法を採用してもよい。この場合には、基板を除去する工程を省略することができる。
図19は、本実施の形態におけるn型層を形成した状態を概略的に示す断面図である。次に、図19に示すように、実施の形態1と同様に、コレクタ領域22上にn型層12を形成する。
図20は、本実施の形態におけるウエル領域を形成した状態を概略的に示す断面図である。次に、図20に示すように、実施の形態1と同様に、たとえばp型GaNをエピタキシャル成長することにより、ウエル領域13を形成する。
図21は、本実施の形態において半導体層を形成した状態を概略的に示す断面図である。次に、図21に示すように、実施の形態1と同様に、たとえばエッチングおよびエピタキシャル成長によりコンタクト領域14bを形成し、イオン注入によりコンタクト領域14aを形成する。
以上より、図21に示すように、コンタクト層25と、コレクタ領域22と、n型層12と、ウエル領域13と、コンタクト領域14a、14bとを含む半導体層11bを形成することができる(ステップS2)。
図22は、本実施の形態における窒化絶縁膜を形成した状態を概略的に示す断面図である。次に、図15および図22に示すように、実施の形態1と同様に、半導体層11b上に、窒化絶縁膜15を形成する(ステップS3)。このステップS3では、実施の形態1と同様に、主要成分としてNH3を含まない原料ガスを用いて、または、物理蒸着法を用いて、窒化絶縁膜15を形成する。
図23は、本実施の形態においてゲート電極を形成した状態を概略的に示す断面図である。次に、図15および図23に示すように、実施の形態1と同様に、窒化絶縁膜15上に、ゲート電極16を形成する(ステップS4)。
次に、エミッタ電極21およびコレクタ電極23を形成する(ステップS12)。エミッタ電極21およびコレクタ電極23の形成方法は特に限定されず、蒸着法など一般公知の方法を採用できる。エミッタ電極21はたとえばTi/Alよりなり、コレクタ電極23は、たとえばNi/Auよりなる。
以上のステップS1〜S5により、図14に示すIGBT20aを製造することができる。
以上説明したように、本実施の形態におけるIGBT20aおよびその製造方法によれば、主要成分としてNH3を含まない原料ガスを用いて、または、物理蒸着法を用いて、窒化絶縁膜15を形成している。これにより、水素種が半導体層11bに取り込まれることを抑制することができる。このため、キャリアの移動度の低下を抑制できるので、オン抵抗の増加を抑制したIGBT20aを製造することができる。
(実施の形態5)
図24は、本実施の形態における半導体素子を概略的に示す断面図である。図24を参照して、本実施の形態における半導体素子の一例であるIBGT20bを説明する。本実施の形態におけるIGBT20bおよびその製造方法は、基本的には図14に示す実施の形態4におけるIGBT20aと同様の構成を備えている。しかし、本実施の形態では、IBGT20bの構成が図24に示すように横型である点で実施の形態4と異なっている。
図24は、本実施の形態における半導体素子を概略的に示す断面図である。図24を参照して、本実施の形態における半導体素子の一例であるIBGT20bを説明する。本実施の形態におけるIGBT20bおよびその製造方法は、基本的には図14に示す実施の形態4におけるIGBT20aと同様の構成を備えている。しかし、本実施の形態では、IBGT20bの構成が図24に示すように横型である点で実施の形態4と異なっている。
具体的には、エミッタ電極およびコレクタ電極を形成するステップS12において、コレクタ電極23は、コンタクト領域14a、14bに電気的に接続するように主表面12a上に形成されている。またコレクタ電極23は、たとえばTi/Alよりなる。
以上説明したように、本実施の形態におけるIGBT20bおよびその製造方法によれば、オン抵抗の増加を抑制した横型のIGBT20bを製造することができる。
以上のように本発明の実施の形態について説明を行なったが、各実施の形態の特徴を適宜組み合わせることも当初から予定している。また、今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
10a,10b,10c MOSFET、11 GaN基板、11a,11b 半導体層、12 n型層、12a 主表面、13 ウエル領域、14a,14b コンタクト領域、15 窒化絶縁膜、15b 第2絶縁膜、16 ゲート電極、17 ソース電極、18 ドレイン電極、19 レジスト、19a パターン、20a,20b IGBT、21 エミッタ電極、22 コレクタ領域、23 コレクタ電極、24 サファイア基板、25 コンタクト層。
Claims (10)
- 絶縁ゲート型電界効果部を有する半導体素子の製造方法であって、
半導体層を形成する工程と、
前記半導体層上に、窒化絶縁膜を形成する工程と、
前記窒化絶縁膜上に、ゲート電極を形成する工程とを備え、
前記窒化絶縁膜を形成する工程では、主要成分としてアンモニアを含まない原料ガスを用いて前記窒化絶縁膜を形成する、半導体素子の製造方法。 - 絶縁ゲート型電界効果部を有する半導体素子の製造方法であって、
半導体層を形成する工程と、
前記半導体層上に、窒化絶縁膜を形成する工程と、
前記窒化絶縁膜上に、ゲート電極を形成する工程とを備え、
前記窒化絶縁膜を形成する工程では、物理蒸着法を用いて前記窒化絶縁膜を形成する、半導体素子の製造方法。 - 前記半導体層を形成する工程では、前記窒化絶縁膜と接触する領域が窒化ガリウムである前記半導体層を形成する、請求項1または2に記載の半導体素子の製造方法。
- 前記窒化絶縁膜を形成する工程の後、前記ゲート電極を形成する工程に先立ち、前記窒化絶縁膜上に積層するように第2絶縁膜を形成する工程をさらに備える、請求項1〜3のいずれかに記載の半導体素子の製造方法。
- 絶縁ゲート型電界効果部を有する半導体素子であって、
主表面を有する半導体層と、
前記主表面上に形成された窒化絶縁膜と、
前記窒化絶縁膜上に形成されたゲート電極とを備え、
前記窒化絶縁膜中の水素濃度は、3.8×1022cm-3未満である、半導体素子。 - 絶縁ゲート型電界効果部を有する半導体素子であって、
主表面を有する半導体層と、
前記主表面上に形成された窒化絶縁膜と、
前記窒化絶縁膜上に形成されたゲート電極とを備え、
前記窒化絶縁膜と前記半導体層との界面の固定電荷密度は、1.2×1012cm-2未満である、半導体素子。 - 前記半導体層において、前記窒化絶縁膜と接触する領域は窒化ガリウムである、請求項5または6に記載の半導体素子。
- 前記領域の転位密度は、1×108cm-2以下である、請求項7に記載の半導体素子。
- 前記窒化絶縁膜上に形成された、第2絶縁膜をさらに備える、請求項5〜8のいずれかに記載の半導体素子。
- 前記窒化絶縁膜の屈折率は、1.7以上2.2以下である、請求項5〜9のいずれかに記載の半導体素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008282028A JP2010109276A (ja) | 2008-10-31 | 2008-10-31 | 半導体素子の製造方法および半導体素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008282028A JP2010109276A (ja) | 2008-10-31 | 2008-10-31 | 半導体素子の製造方法および半導体素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010109276A true JP2010109276A (ja) | 2010-05-13 |
Family
ID=42298395
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008282028A Withdrawn JP2010109276A (ja) | 2008-10-31 | 2008-10-31 | 半導体素子の製造方法および半導体素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010109276A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015162492A (ja) * | 2014-02-26 | 2015-09-07 | 豊田合成株式会社 | 半導体装置の製造方法 |
JP2016506613A (ja) * | 2012-10-04 | 2016-03-03 | クリー インコーポレイテッドCree Inc. | 先進装置のパッシベーションにおける水素軽減方法 |
CN107017300A (zh) * | 2016-01-05 | 2017-08-04 | 富士电机株式会社 | 金属氧化物半导体场效应晶体管 |
US9812338B2 (en) | 2013-03-14 | 2017-11-07 | Cree, Inc. | Encapsulation of advanced devices using novel PECVD and ALD schemes |
US9991399B2 (en) | 2012-10-04 | 2018-06-05 | Cree, Inc. | Passivation structure for semiconductor devices |
JP2019186545A (ja) * | 2018-04-04 | 2019-10-24 | インフィニオン テクノロジーズ アクチエンゲゼルシャフトInfineon Technologies AG | ワイドバンドギャップ半導体デバイスおよびワイドバンドギャップ半導体デバイスを形成する方法 |
JP2020057636A (ja) * | 2018-09-28 | 2020-04-09 | 株式会社豊田中央研究所 | 窒化物半導体装置および窒化物半導体装置の製造方法 |
WO2022208865A1 (ja) * | 2021-04-02 | 2022-10-06 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
2008
- 2008-10-31 JP JP2008282028A patent/JP2010109276A/ja not_active Withdrawn
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016506613A (ja) * | 2012-10-04 | 2016-03-03 | クリー インコーポレイテッドCree Inc. | 先進装置のパッシベーションにおける水素軽減方法 |
US9991399B2 (en) | 2012-10-04 | 2018-06-05 | Cree, Inc. | Passivation structure for semiconductor devices |
USRE49167E1 (en) | 2012-10-04 | 2022-08-09 | Wolfspeed, Inc. | Passivation structure for semiconductor devices |
US9812338B2 (en) | 2013-03-14 | 2017-11-07 | Cree, Inc. | Encapsulation of advanced devices using novel PECVD and ALD schemes |
JP2015162492A (ja) * | 2014-02-26 | 2015-09-07 | 豊田合成株式会社 | 半導体装置の製造方法 |
CN107017300A (zh) * | 2016-01-05 | 2017-08-04 | 富士电机株式会社 | 金属氧化物半导体场效应晶体管 |
CN107017300B (zh) * | 2016-01-05 | 2021-11-16 | 富士电机株式会社 | 金属氧化物半导体场效应晶体管 |
JP2019186545A (ja) * | 2018-04-04 | 2019-10-24 | インフィニオン テクノロジーズ アクチエンゲゼルシャフトInfineon Technologies AG | ワイドバンドギャップ半導体デバイスおよびワイドバンドギャップ半導体デバイスを形成する方法 |
US11295951B2 (en) | 2018-04-04 | 2022-04-05 | Infineon Technologies Ag | Wide band gap semiconductor device and method for forming a wide band gap semiconductor device |
JP2020057636A (ja) * | 2018-09-28 | 2020-04-09 | 株式会社豊田中央研究所 | 窒化物半導体装置および窒化物半導体装置の製造方法 |
JP7210979B2 (ja) | 2018-09-28 | 2023-01-24 | 株式会社豊田中央研究所 | 窒化物半導体装置および窒化物半導体装置の製造方法 |
WO2022208865A1 (ja) * | 2021-04-02 | 2022-10-06 | 三菱電機株式会社 | 半導体装置の製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10032898B2 (en) | Method for manufacturing a HEMT transistor and HEMT transistor with improved electron mobility | |
US11699748B2 (en) | Normally-off HEMT transistor with selective generation of 2DEG channel, and manufacturing method thereof | |
US10868134B2 (en) | Method of making transistor having metal diffusion barrier | |
US9633920B2 (en) | Low damage passivation layer for III-V based devices | |
JP5431667B2 (ja) | 窒化ガリウム半導体装置 | |
JP2010109276A (ja) | 半導体素子の製造方法および半導体素子 | |
CN103066103B (zh) | 硅衬底上的iii族氮化物的衬底击穿电压改进方法 | |
US20110042719A1 (en) | Semiconductor device and method of manufacturing a semiconductor device | |
KR20120002985A (ko) | 갈륨 나이트라이드 완충층에서의 도펀트 확산 변조 | |
US8981428B2 (en) | Semiconductor device including GaN-based compound semiconductor stacked layer and method for producing the same | |
US10177239B2 (en) | HEMT transistor | |
JP5367429B2 (ja) | GaN系電界効果トランジスタ | |
JP2009059912A (ja) | ショットキーバリアダイオード | |
US11721752B2 (en) | Semiconductor device having doped seed layer and method of manufacturing the same | |
JP2017157589A (ja) | 半導体装置および半導体装置の製造方法 | |
US10134908B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2010056100A (ja) | ショットキーバリアダイオード | |
JP5446161B2 (ja) | ショットキーバリアダイオードおよびその製造方法 | |
KR20210061198A (ko) | 반도체 구조체, 이를 포함하는 트랜지스터 및 트랜지스터의 제조방법 | |
JP2009054659A (ja) | 窒化ガリウム半導体装置の製造方法 | |
KR102080744B1 (ko) | 질화물 반도체 소자 및 그 제조 방법 | |
CN113990920A (zh) | 一种具有壳核结构的垂直型ⅲ族氮化物功率半导体器件及其制备方法 | |
CN113540230A (zh) | 半导体器件及其制作方法 | |
WO2016047534A1 (ja) | SiC層を備えた半導体装置 | |
JP2011258781A (ja) | 電界効果半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20120110 |