JP2010109140A - 電子装置およびリッド - Google Patents

電子装置およびリッド Download PDF

Info

Publication number
JP2010109140A
JP2010109140A JP2008279489A JP2008279489A JP2010109140A JP 2010109140 A JP2010109140 A JP 2010109140A JP 2008279489 A JP2008279489 A JP 2008279489A JP 2008279489 A JP2008279489 A JP 2008279489A JP 2010109140 A JP2010109140 A JP 2010109140A
Authority
JP
Japan
Prior art keywords
lid
substrate
electronic device
electronic component
flange portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008279489A
Other languages
English (en)
Other versions
JP5171549B2 (ja
Inventor
Shuichi Kariyazaki
修一 仮屋崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2008279489A priority Critical patent/JP5171549B2/ja
Priority to US12/588,687 priority patent/US7986038B2/en
Publication of JP2010109140A publication Critical patent/JP2010109140A/ja
Application granted granted Critical
Publication of JP5171549B2 publication Critical patent/JP5171549B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/10Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/04Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/055Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads having a passage through the base
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00011Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • H01L2924/143Digital devices
    • H01L2924/1433Application-specific integrated circuit [ASIC]

Abstract

【課題】 本発明によれば、リッドを基板に取り付けたときに、リッドが傾かないようにすることができる。
【解決手段】電子装置200は、基板202と、基板202に搭載された電子部品と、基板202と反対側の方向に突出し、電子部品を覆うカバー部102とカバー部102の外周に設けられ、基板202と接着されたツバ部104とを有するリッド100とを含む。ここで、リッド100のツバ部104には、ツバ部104の他の領域よりも基板202の方向に所定の高さ突出した出っ張り部106が設けられている。
【選択図】図1

Description

本発明は、電子装置およびリッドに関する。
半導体チップ等の電子部品を基板上に搭載して、基板上に電子部品を覆うリッドを配置して封止する技術が知られている。
特許文献1(特開2007−42719号公報)には、半導体素子が搭載された半導体パッケージ基板と、中央部に半導体素子を収めかつ半導体素子と接着された接着面を持つ凹部と凹部の外周部に半導体パッケージ基板と接着された接着面を持つツバ部とを有するリッドとを備え、半導体素子を半導体パッケージ基板とリッドとで覆う半導体装置が記載されている。ここで、ツバ部の接着面から凹部の接着面までの深さd1(μm)と、ツバ部が接着された半導体パッケージ基板の接着面から凹部と接着された半導体素子の接着面までの高さに半導体素子と凹部の間に充填された接着剤の厚さを加えた長さd2(μm)との関係が、25μm≦d2−d1≦300μmとされている。これにより、リッドを半導体素子を搭載した半導体パッケージ基板に接着する場合に、リッドの凹部と半導体素子とが接着剤に密着するようにでき、半導体素子とリッドを確実に接着することができる、とされている。
特許文献2(特開2000−200870号公報)には、半導体チップが実装された基板上に、半導体チップが実装された空間を取り囲むように補強板が導電性接着樹脂により取り付けられ、半導体チップには導電性接着樹脂を介して導電性の蓋部材が固着され、補強板の上面も導電性接着樹脂により蓋部材と接着された構成が記載されている。ここで、補強板は、基板の配線パターンのグランド電極に接続され、シールドされる構成となっている。
特開2007−42719号公報 特開2000−200870号公報
しかし、従来、リッドを基板に取り付けるときに、リッドが傾くという問題があった。図5は、高さが異なる複数の電子部品が基板上に搭載された電子装置の構成を示す断面図である。電子装置10は、基板2と、基板2に搭載された電子部品60および電子部品62と、リッド50とを含む。リッド50は、基板2と反対側の方向に突出し、電子部品60および電子部品62を覆うカバー部52とカバー部52の外周に設けられ、基板2と接着されたツバ部54とを有する。
基板2の電子部品60や電子部品62が搭載された面と反対側の面には、半田ボール4が設けられている。また、電子部品60は、半田ボール64を介して基板2と電気的に接続されている。また、電子部品62は、フリップチップ実装にて基板2に電気的に接続されるとともにアンダーフィル66により基板2に接着されている。
このような構成の電子装置10において、基板2上面のリッド50のツバ部54と対向する箇所に接着剤8を塗布する。また、電子部品60および電子部品62の上面には、放熱ペースト12を塗布する。ここで、リッド50の強度を保つため、および電子部品の放熱を良好にするために、リッド50を基板2に取り付けたときに、放熱ペースト12が電子部品およびリッド50と接するようにする。そのため、電子部品上には充分な厚さの放熱ペースト12を塗布する。この状態で、リッド50を基板2に取り付ける。これにより、リッド50が接着剤8を介して基板2に接着される。また、電子部品60および電子部品62とリッド50との間に放熱ペースト12が配置される。これにより、電子部品60や電子部品62で発生した熱をリッド50を介して放出することができる。
しかし、リッド50は、放熱ペースト12と接するように基板2上に取り付けるので、リッド50を取り付ける際に、電子部品上の放熱ペースト12の上面高さのばらつきの影響を受け、リッド50が傾いてしまうという問題があった。とくに、基板2上に高さの異なる複数の電子部品が搭載されている場合や、電子部品が基板2上の中心部に配置されていない場合、リッド50が基板2に対して傾きやすい。従来、傾いた状態のまま、リッド50が接着剤8を介して基板2に接着されていた。しかし、リッド50が傾き、たとえばリッド50と基板2との間の間隔が広くなると、基板2とリッド50との間に充分に接着剤8が行き渡らず、接着不良が生じてしまう。また、リッド50が傾いてしまうと、放熱ペースト12とリッド50との密着が不充分となり、放熱特性が劣化するという問題が生じることもある。また、リッド50が傾いていると、製品規格で規定された平坦度を満たせないという問題もある。
本発明によれば、
基板と、
前記基板に搭載された電子部品と、
前記基板と反対側の方向に突出し、電子部品を覆うカバー部と前記カバー部の外周に設けられ、前記基板と接着されたツバ部とを有するリッドと、
を含み、
前記リッドの前記ツバ部には、当該ツバ部の他の領域よりも前記基板の方向に所定の高さ突出した出っ張り部が設けられた電子装置が提供される。
本発明によれば、
電子部品が搭載された基板上に配置され、前記電子部品を覆うリッドであって、
前記基板上に配置されたときに、前記電子部品を覆うように第1の方向に突出して設けられたカバー部と、
前記カバー部の外周に設けられ、他の領域よりも前記第1の方向と反対側の第2の方向に所定の高さ突出して設けられた出っ張り部を含むツバ部と、
を含むリッドが提供される。
このように、リッドのツバ部の一部に出っ張り部を設けることにより、リッドを基板に取り付ける際に、リッドの出っ張り部を支点として、リッドを基板に対して押圧等することにより、リッドが基板に対して傾かないようにリッドを接着することができる。また、基板とリッドの出っ張り部以外のツバ部の他の領域との間隔を一定にすることができる。これにより、基板とリッドの出っ張り部以外のツバ部の他の領域との間に接着剤を均等に行き渡らせることができ、リッドの接続信頼性が確保できる。また、電子部品上面とリッドのカバー部との間の距離は、各電子部品の高さにより異なるが、上記構成により、電子部品上面とリッドのカバー部の平面とが平行になる確度を高くすることができる。そのため、高さの異なる電子部品を基板上に搭載する場合でも、各電子部品上面とリッドのカバー部の平面との間の距離を正確に予測しやすい。これにより、放熱ペーストの上面高さのばらつきが少なくなるように放熱ペーストの膜厚を制御しやすくなり、放熱ペーストとリッドとが充分接触するようにすることができる。そのため、放熱特性を良好にすることができる。
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
本発明によれば、リッドを基板に取り付けたときに、リッドが傾かないようにすることができる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
(第1の実施の形態)
図1は、本実施の形態におけるリッド100の構成を示す斜視図である。図1(b)は、リッド100が基板202に取り付けられた電子装置200の構成を示す。図2は、電子装置200の構成を示す断面図である。図2(a)は、図1(b)のA−A’断面図である。図2(b)は、図1(b)のB−B’断面図である。
図1(a)に示すように、リッド100は電子装置の基板上に配置されたときに、電子部品を覆うように第1の方向(図中上方向)に突出して設けられたカバー部102と、カバー部102の外周に設けられたツバ部104とを含む。ツバ部104は、他の領域よりも第1の方向と反対側の第2の方向(図中下方向)に所定の高さ突出して設けられた出っ張り部106を含む。本実施の形態において、リッド100は、ツバ部104の出っ張り部106以外の他の領域(以下、接着領域104aともいう。)において、接着剤を介して基板に接着される。ツバ部104の出っ張り部106および接着領域104aは、それぞれ、平坦な平面を有する。
カバー部102は、リッド100が電子装置の基板上に配置されたときに、電子部品上に位置する平坦な平面(図2の102a)と、当該平面とツバ部104とを接続する傾斜側面(図2の102b)とを含む。リッド100は、スティフナー(補強板)およびヒートスプレッダ(放熱部材)として機能する。リッド100は、たとえば銅、アルミニウム、ステンレスおよびそれぞれの合金等の金属材料により構成することができる。
図1(b)および図2に示すように、電子装置200は、基板202と、基板202に搭載された第1の電子部品250および第2の電子部品260と、リッド100とを含む。リッド100は、基板202と反対側の方向に突出し、第1の電子部品250および第2の電子部品260を覆うカバー部102とカバー部102の外周に設けられ、基板202と接着されたツバ部104とを有する。また、リッド100のツバ部104には、ツバ部104の接着領域104aよりも基板202の方向に所定の高さ突出した出っ張り部106が設けられている。
本実施の形態において、第1の電子部品250と第2の電子部品260とは、高さが異なるものとすることができる。ここでは、第1の電子部品250の方が第2の電子部品260よりも高さが高い。第1の電子部品250および第2の電子部品260は、たとえば、半導体チップ、受動素子、レギュレータ、DRAMパッケージ等とすることができる。本実施の形態において、電子装置200は、たとえばASIC(シリコン半導体)とDRAM(パッケージ)等の高さの異なる複数の電子部品を組み合わせたSIP(System in Package)構造とすることができる。なお、とくに限定されないが、各電子部品の上面とリッド100のカバー部102の下面との間の距離は、100μm以下程度とすることが好ましい。これにより、放熱性を良好にすることができる。
基板202は、配線層を含む配線基板やマザーボードとすることができる。本実施の形態において、基板202は、複数の配線層が接続された多層配線基板とすることができる。基板202の第1の電子部品250や第2の電子部品260が搭載された面と反対側の面には、半田ボール204が設けられている。また、本実施の形態において、第1の電子部品250は、半田ボール252を介して基板202と電気的に接続されている。また、第2の電子部品260は、フリップチップ実装にて基板202に電気的に接続されるとともにアンダーフィル262により基板202に接着されている。なお、第1の電子部品250や第2の電子部品260は、ボンディングワイヤを介して基板202と電気的に接続される構成とすることもできる。
本実施の形態において、リッド100のツバ部104の接着領域104aと、基板202との間に、基板202とリッド100とを接着する接着剤208が設けられる。また、第1の電子部品250および第2の電子部品260とリッド100のカバー部102の下面との間には、電子部品から放熱を行うための放熱ペースト210が配置されている。放熱ペースト210は、第1の電子部品250および第2の電子部品260、ならびにリッド100のカバー部102に接するように設けられる。
本実施の形態において、リッド100のツバ部104には、複数の出っ張り部106が設けられた構成とすることができる。ここで、複数の出っ張り部106は、ツバ部104にできるだけ均等に配置することが好ましい。また、複数の出っ張り部106は、各複数の出っ張り部106を頂点とした重心がリッド100の重心と一致または近傍に位置するように配置することが好ましい。また、複数の出っ張り部106は、リッド100の中心に対して点対称、またはリッド100の中心を通る直線に対して線対称となるように設けることができる。たとえば、本実施の形態において、出っ張り部106を2つ設ける場合、それらをリッド100のカバー部102の中心部を通る直線上で対向するように配置することができる。このように出っ張り部106を均等に配置することにより、リッド100を基板202に取り付ける際に、出っ張り部106が支点となり、リッド100の平坦度をより良好に保つことができる。また、より安定にするために、出っ張り部106を3つ以上設けることができる。たとえば、出っ張り部106を3つ設ける場合、各出っ張り部106を頂点とした三角形の重心がリッド100の重心と一致または近傍に位置するように配置することができる。
本実施の形態において、リッド100は平面視で矩形形状を有する構成とすることができる。ここで、「矩形形状」は、角部が丸く縁取りされた形状も含む。本実施の形態において、リッド100は、角部が丸く縁取りされた矩形形状とすることができる。このような構成において、複数の出っ張り部106は、それぞれ、ツバ部104の角部に設けられた構成とすることができる。なお、図1および図2に示した例では、リッド100は4つの出っ張り部106を含み、これらがツバ部104の四隅にそれぞれ設けられている。
リッド100のツバ部104の出っ張り部106は、折り曲げ、鍛造、絞り、プレス加工で1/2打ち抜く(半打ち)等の加工により形成することができる。たとえば絞り加工を行う場合、ツバ部104の出っ張り部106を設ける箇所を選択的に押して所定の高さだけ突出させることにより、出っ張り部106を形成することができる。
図3は、リッド100のツバ部104の出っ張り部106が接着領域104aから所定高さD突出した状態を示す部分断面図である。本実施の形態において、基板202とリッド100のツバ部104との隙間は、出っ張り部106が接着領域104aから突出した所定高さDにより規定される。ここで、出っ張り部106が接着領域104aから突出した所定高さDが大きすぎると、接着領域104aと基板202との間に接着剤208が充分行き渡らないおそれがある。そのため、所定高さDは、接着領域104aと基板202との間に接着剤208が充分行き渡る程度に小さくすることができる。一方、出っ張り部106が接着領域104aから突出した所定高さDが小さすぎると、出っ張り部106が支えとして機能し得ず、リッド100の平坦度が接着剤208の厚さの影響を受けるおそれがある。そのため、所定高さDは、リッド100の平坦度が接着剤208の厚さの影響を受けない程度に大きくすることができる。
出っ張り部106が接着領域104aから突出した所定高さDは、たとえば300μm以下とすることができる。これにより接着領域104aと基板202との間に、充分に接着剤208を行き渡らせて、リッド100と基板202との接着を良好にすることができる。また、出っ張り部106が接着領域104aから突出した所定高さDは、たとえば25μm以上とすることができる。これにより、リッド100を基板202上に取り付けたときに、リッド100が接着剤208の影響により傾くのを防ぐことができる。
次に、電子装置200の製造手順を説明する。図4は、電子装置200の製造手順を示す斜視図である。
図4(a)では、基板202上に第1の電子部品250および第2の電子部品260が搭載された構成を示す。本実施の形態において、基板202は、後にリッド100が基板202上に配置されたときに出っ張り部106に対応する箇所に、グランド端子212が設けられた構成とすることができる。ここでは、基板202上の四隅にグランド端子212が設けられている。なお、ここでは、後にリッド100が基板202上に配置されたときに出っ張り部106に対応する箇所全て(四隅全部)に、グランド端子212が設けられた構成を示しているが、グランド端子212は、これらの一部のみに設けられた構成としてもよい。
図4(a)に示した構成の基板202上に、リッド100と接続するための接着剤等の種々の接続材料を塗布する(図4(b))。基板202上のグランド端子212上には、導電性樹脂214を塗布する。導電性樹脂214は、たとえば銀ペーストとすることができる。
また、第1の電子部品250および第2の電子部品260上には放熱ペースト210を塗布する。放熱ペースト210は、たとえば銀ペーストの様に金属フィラーを練りこんだ樹脂や、熱伝導性の高い樹脂(シリコーン樹脂等)とすることができる。また、基板202上の、後にリッド100が基板202上に配置されたときに接着領域104aと対向する箇所に、接着剤208を塗布する。接着剤208は、たとえばエポキシ系樹脂とすることができる。また、ここでは図示していないが、第1の電子部品250および第2の電子部品260は、モールド樹脂でモールドした構成とすることもできる。この場合も、モールド樹脂の上に銀ペースト等の放熱ペースト210を塗布することができる。
このように種々の接続材料を塗布した状態で、リッド100を基板202上に取り付ける。このとき、リッド100のツバ部104の複数の出っ張り部106に均等な力を印加することができる。これにより、リッド100が傾くことなく、基板202に取り付けられる。このとき、第1の電子部品250および第2の電子部品260とリッド100のカバー部102との間にはこれらに接して放熱ペースト210が設けられる。また、基板202のグランド端子212とリッド100のツバ部104の出っ張り部106とは、導電性樹脂214を介して電気的に接続される。さらに、リッド100は、ツバ部104の接着領域104aで、接着剤208を介して基板202と接着される。以上により、図1(b)に示した構成の電子装置200が得られる。
本実施の形態において、リッド100のツバ部104に出っ張り部106を設けることにより、リッド100を基板202に取り付ける際に、リッド100の出っ張り部106を支点として、リッド100を基板202に対して押圧等することにより、リッド100が基板202に対して傾かないようにリッド100を接着することができる。また、基板202とリッド100の出っ張り部106以外のツバ部の他の領域(接着領域104a)との間隔を一定にすることができる。これにより、基板202とリッド100の接着領域104aとの間に接着剤208を均等に行き渡らせることができ、リッド100の接続信頼性が確保できる。また、電子部品上面とリッド100のカバー部102の平面102aとの間の距離は、各電子部品の高さにより異なるが、上記構成により、電子部品上面とリッド100のカバー部102の平面102aとが平行になる確度を高くすることができる。そのため、高さの異なる電子部品を基板202上に搭載する場合でも、各電子部品上面とリッド100のカバー部102の平面102aとの間の距離を正確に予測しやすい。これにより、放熱ペースト210の上面高さのばらつきが少なくなるように放熱ペースト210の膜厚を制御することができ、放熱ペースト210とリッド100とが充分接触するようにすることができる。そのため、放熱特性を良好にすることができる。
このように基板202上にリッド100を傾きなく取り付けることにより、製品規格で規定された平坦度を満たせるようになる。また、リッド100上面を平坦にすることにより、リッド100上にさらに熱伝導樹脂を介してヒートシンクを付けて冷却する場合等に、ヒートシンクが傾くことなく実装できる。また、リッド100上面とヒートシンクとの間の熱伝導樹脂を均一の厚さで塗布できるので、放熱効果も上がる。
また、本実施の形態において、リッド100が導電性樹脂214およびグランド端子212を介して接地されるので、リッド100で覆われた第1の電子部品250および第2の電子部品260をシールドすることができる。
(第2の実施の形態)
図6は、本実施の形態における電子装置400の製造手順を示す斜視図である。
本実施の形態において、電子装置400は、基板202と、基板202に搭載された電子部品(第1の電子部品250、第2の電子部品260)と、リッド300とを含む。リッド300は、基板202と反対側の方向に突出し、電子部品を覆うカバー部302とカバー部302の外周に設けられたツバ部304とを有する。ここで、リッド300のカバー部302は、導電性樹脂214を介して基板202のグランド端子212に接続される。
次に、電子装置400の製造手順を説明する。
図6(a)では、基板202上に第1の電子部品250および第2の電子部品260が搭載された構成を示す。本実施の形態において、基板202は、四隅にそれぞれグランド端子212が設けられている。なお、ここでは、四隅全部に、グランド端子212が設けられた構成を示しているが、グランド端子212は、これらの一部のみに設けられた構成としてもよい。
図6(a)に示した構成の基板202上に、リッド300と接続するための接着剤等の種々の接続材料を塗布する(図6(b))。基板202上のグランド端子212上には、導電性樹脂214を塗布する。導電性樹脂214は、たとえば銀ペーストとすることができる。
また、第1の電子部品250および第1の電子部品250上には放熱ペースト210を塗布する。放熱ペースト210は、たとえば銀ペーストの様に金属フィラーを練りこんだ樹脂や、熱伝導性の高い樹脂(シリコーン樹脂等)とすることができる。また、基板202上の、後にリッド300が基板202上に配置されたときにツバ部304の角部以外の箇所と対向する箇所に、接着剤208を塗布する。接着剤208は、たとえばエポキシ系樹脂とすることができる。
このように種々の接続材料を塗布した状態で、リッド300を基板202上に取り付ける。このとき、第1の電子部品250および第2の電子部品260とリッド300のカバー部302との間にはこれらに接して放熱ペースト210が設けられる。また、基板202のグランド端子212とリッド300のツバ部304の角部とは、導電性樹脂214を介して電気的に接続される。さらに、リッド300は、ツバ部304の角部以外の箇所で接着剤208を介して基板202と接着される。以上により、図6(c)に示した構成の電子装置400が得られる。
本実施の形態において、リッド300が導電性樹脂214およびグランド端子212を介して接地されるので、リッド300で覆われた第1の電子部品250および第2の電子部品260をシールドすることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
本発明の実施の形態におけるリッドの構成を示す斜視図である。 本発明の実施の形態における電子装置の構成を示す断面図である。 本発明の実施の形態において、リッドのツバ部の出っ張り部が接着領域から所定高さD突出した状態を示す部分断面図である。 本発明の実施の形態における電子装置の製造手順を示す斜視図である。 従来の問題点を説明するための図である。 本発明の第2の実施の形態における電子装置の製造手順を示す斜視図である。
符号の説明
100 リッド
102 カバー部
102a 平面
102b 傾斜側面
104 ツバ部
104a 接着領域
106 出っ張り部
200 電子装置
202 基板
204 半田ボール
208 接着剤
210 放熱ペースト
212 グランド端子
214 導電性樹脂
250 第1の電子部品
252 半田ボール
260 第2の電子部品
262 アンダーフィル
300 リッド
302 カバー部
304 ツバ部
400 電子装置

Claims (15)

  1. 基板と、
    前記基板に搭載された電子部品と、
    前記基板と反対側の方向に突出し、電子部品を覆うカバー部と前記カバー部の外周に設けられ、前記基板と接着されたツバ部とを有するリッドと、
    を含み、
    前記リッドの前記ツバ部には、当該ツバ部の他の領域よりも前記基板の方向に所定の高さ突出した出っ張り部が設けられた電子装置。
  2. 請求項1に記載の電子装置において、
    前記リッドの前記ツバ部の前記出っ張り部とは異なる前記他の領域と、前記基板との間に、前記リッドと前記基板とを接着する接着剤が設けられた電子装置。
  3. 請求項1または2に記載の電子装置において、
    前記リッドの前記ツバ部には、複数の前記出っ張り部が設けられた電子装置。
  4. 請求項3に記載の電子装置において、
    前記複数の出っ張り部は、各前記複数の出っ張り部を頂点とした重心が前記リッドの重心と一致するように配置された電子装置。
  5. 請求項3または4に記載の電子装置において、
    前記リッドは平面視で矩形形状を有し、
    前記複数の出っ張り部は、それぞれ、前記ツバ部の角部に配置された電子装置。
  6. 請求項5に記載の電子装置において、
    少なくとも4つの前記出っ張り部を含み、
    前記複数の出っ張り部は、前記ツバ部の四隅にそれぞれ配置された電子装置。
  7. 請求項1から6いずれかに記載の電子装置において、
    前記出っ張り部は、導電性接着剤を介して前記基板のグランド端子に接続された電子装置。
  8. 請求項1から7いずれかに記載の電子装置において、
    前記基板には、複数の電子部品が搭載されている電子装置。
  9. 請求項8に記載の電子装置において、
    前記複数の電子部品のうち、少なくとも1つの電子部品は他の電子部品よりも高さが高い電子装置。
  10. 請求項1から9いずれかに記載の電子装置において、
    前記電子部品と前記リッドとの間に、これらに接して設けられた放熱ペーストをさらに含む電子装置。
  11. 電子部品が搭載された基板上に配置され、前記電子部品を覆うリッドであって、
    前記基板上に配置されたときに、前記電子部品を覆うように第1の方向に突出して設けられたカバー部と、
    前記カバー部の外周に設けられ、他の領域よりも前記第1の方向と反対側の第2の方向に所定の高さ突出して設けられた出っ張り部を含むツバ部と、
    を含むリッド。
  12. 請求項11に記載のリッドにおいて、
    前記リッドの前記ツバ部には、複数の前記出っ張り部が設けられたリッド。
  13. 請求項12に記載のリッドにおいて、
    前記複数の出っ張り部は、各前記複数の出っ張り部を頂点とした重心が前記リッドの重心と一致するように配置されたリッド。
  14. 請求項12または13に記載のリッドにおいて、
    前記リッドは平面視で矩形形状を有し、
    前記複数の出っ張り部は、それぞれ、前記ツバ部の角部に配置されたリッド。
  15. 請求項14に記載のリッドにおいて、
    少なくとも4つの前記出っ張り部を含み、
    前記複数の出っ張り部は、前記ツバ部の四隅にそれぞれ配置されたリッド。
JP2008279489A 2008-10-30 2008-10-30 電子装置 Expired - Fee Related JP5171549B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008279489A JP5171549B2 (ja) 2008-10-30 2008-10-30 電子装置
US12/588,687 US7986038B2 (en) 2008-10-30 2009-10-23 Electronic device and lid

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008279489A JP5171549B2 (ja) 2008-10-30 2008-10-30 電子装置

Publications (2)

Publication Number Publication Date
JP2010109140A true JP2010109140A (ja) 2010-05-13
JP5171549B2 JP5171549B2 (ja) 2013-03-27

Family

ID=42130390

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008279489A Expired - Fee Related JP5171549B2 (ja) 2008-10-30 2008-10-30 電子装置

Country Status (2)

Country Link
US (1) US7986038B2 (ja)
JP (1) JP5171549B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013247359A (ja) * 2012-05-23 2013-12-09 Freescale Semiconductor Inc キャビティ型半導体パッケージおよびそのパッケージング方法
JPWO2016199634A1 (ja) * 2015-06-10 2018-02-22 三菱電機株式会社 半導体装置およびその製造方法
JP2018506194A (ja) * 2014-11-20 2018-03-01 ツェットエフ、フリードリッヒスハーフェン、アクチエンゲゼルシャフトZf Friedrichshafen Ag 電気回路および電気回路の製造方法
CN114613738A (zh) * 2022-05-12 2022-06-10 山东中清智能科技股份有限公司 一种多芯片封装结构及其制造方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7708741B1 (en) 2001-08-28 2010-05-04 Marctec, Llc Method of preparing bones for knee replacement surgery
US8362609B1 (en) * 2009-10-27 2013-01-29 Xilinx, Inc. Integrated circuit package and method of forming an integrated circuit package
FR2957192B1 (fr) * 2010-03-03 2013-10-25 Hispano Suiza Sa Module electronique de puissance pour un actionneur pour aeronef
US8810028B1 (en) * 2010-06-30 2014-08-19 Xilinx, Inc. Integrated circuit packaging devices and methods
US10109591B1 (en) 2011-06-27 2018-10-23 Amkor Technology, Inc. Integrated shield package and method
US9142693B2 (en) * 2012-04-12 2015-09-22 Sae Magnetics (H.K.) Ltd. Optoelectronic package and method for making same
US9257364B2 (en) * 2012-06-27 2016-02-09 Intel Corporation Integrated heat spreader that maximizes heat transfer from a multi-chip package
US9159643B2 (en) * 2012-09-14 2015-10-13 Freescale Semiconductor, Inc. Matrix lid heatspreader for flip chip package
CN103871972A (zh) * 2014-03-31 2014-06-18 华为技术有限公司 法兰、半导体功率器件和集成电路板
US9812410B2 (en) * 2015-12-31 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. Lid structure for a semiconductor device package and method for forming the same
US10163816B2 (en) * 2016-06-13 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of chip package with lid
US9837333B1 (en) 2016-09-21 2017-12-05 International Business Machines Corporation Electronic package cover having underside rib
KR102607055B1 (ko) * 2018-05-11 2023-11-30 삼성전자주식회사 반도체 패키지 시스템
US10991638B2 (en) 2018-05-14 2021-04-27 Samsung Electronics Co., Ltd. Semiconductor package system
US11764118B2 (en) * 2021-04-29 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of chip package with protective lid

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0472633U (ja) * 1990-11-07 1992-06-26
JPH11163186A (ja) * 1997-12-01 1999-06-18 Toshiba Corp 半導体装置
US5977626A (en) * 1998-08-12 1999-11-02 Industrial Technology Research Institute Thermally and electrically enhanced PBGA package
JP2000311960A (ja) * 1999-04-27 2000-11-07 Fujitsu Ltd 半導体装置
US20040174682A1 (en) * 2003-03-04 2004-09-09 Siliconware Precision Industries, Ltd. Semiconductor package with heat sink
US20050104201A1 (en) * 2003-11-18 2005-05-19 Advanced Semiconductor Engineering, Inc. Heat spreader and semiconductor device package having the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6064117A (en) * 1997-12-05 2000-05-16 Intel Corporation Plastic ball grid array assembly
JP3228339B2 (ja) 1998-11-04 2001-11-12 日本電気株式会社 半導体装置およびその製造方法
US6499215B1 (en) * 2000-06-29 2002-12-31 International Business Machines Corporation Processing of circuit boards with protective, adhesive-less covers on area array bonding sites
US20040124508A1 (en) * 2002-11-27 2004-07-01 United Test And Assembly Test Center Ltd. High performance chip scale leadframe package and method of manufacturing the package
US7161238B2 (en) * 2002-12-31 2007-01-09 Intel Corporation Structural reinforcement for electronic substrate
US6747350B1 (en) * 2003-06-06 2004-06-08 Silicon Integrated Systems Corp. Flip chip package structure
TW200428623A (en) * 2003-06-11 2004-12-16 Siliconware Precision Industries Co Ltd Semiconductor package with heat sink
US7576427B2 (en) * 2004-05-28 2009-08-18 Stellar Micro Devices Cold weld hermetic MEMS package and method of manufacture
JP2007042719A (ja) 2005-08-01 2007-02-15 Nec Electronics Corp 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0472633U (ja) * 1990-11-07 1992-06-26
JPH11163186A (ja) * 1997-12-01 1999-06-18 Toshiba Corp 半導体装置
US5977626A (en) * 1998-08-12 1999-11-02 Industrial Technology Research Institute Thermally and electrically enhanced PBGA package
JP2000311960A (ja) * 1999-04-27 2000-11-07 Fujitsu Ltd 半導体装置
US20040174682A1 (en) * 2003-03-04 2004-09-09 Siliconware Precision Industries, Ltd. Semiconductor package with heat sink
US20050104201A1 (en) * 2003-11-18 2005-05-19 Advanced Semiconductor Engineering, Inc. Heat spreader and semiconductor device package having the same

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013247359A (ja) * 2012-05-23 2013-12-09 Freescale Semiconductor Inc キャビティ型半導体パッケージおよびそのパッケージング方法
JP2018506194A (ja) * 2014-11-20 2018-03-01 ツェットエフ、フリードリッヒスハーフェン、アクチエンゲゼルシャフトZf Friedrichshafen Ag 電気回路および電気回路の製造方法
JP7178173B2 (ja) 2014-11-20 2022-11-25 ツェットエフ、フリードリッヒスハーフェン、アクチエンゲゼルシャフト 電気回路および電気回路の製造方法
JPWO2016199634A1 (ja) * 2015-06-10 2018-02-22 三菱電機株式会社 半導体装置およびその製造方法
CN114613738A (zh) * 2022-05-12 2022-06-10 山东中清智能科技股份有限公司 一种多芯片封装结构及其制造方法
CN114613738B (zh) * 2022-05-12 2022-07-15 山东中清智能科技股份有限公司 一种多芯片封装结构及其制造方法

Also Published As

Publication number Publication date
US7986038B2 (en) 2011-07-26
JP5171549B2 (ja) 2013-03-27
US20100109152A1 (en) 2010-05-06

Similar Documents

Publication Publication Date Title
JP5171549B2 (ja) 電子装置
JP5871076B2 (ja) 半導体装置、半導体装置に対する放熱部材の取り付け方法及び半導体装置の製造方法
JP5885690B2 (ja) 電子部品および電子機器
US6650006B2 (en) Semiconductor package with stacked chips
US7829995B2 (en) Semiconductor device and method of fabrication
JP3073644B2 (ja) 半導体装置
JP4228753B2 (ja) 電子制御装置
CN106847781A (zh) 功率模块封装及其制造方法
JP2019106432A (ja) 電子制御装置
JP3764687B2 (ja) 電力半導体装置及びその製造方法
JP6048238B2 (ja) 電子装置
US20050269690A1 (en) Ball grid array housing having a cooling foil
JP5381175B2 (ja) 半導体装置及び半導体装置の製造方法
JP2000232186A (ja) 半導体装置およびその製造方法
JP2003110080A (ja) 半導体装置
US9870977B2 (en) Semiconductor device with heat information mark
JP2005353956A (ja) 放熱部材およびその製造方法ならびに半導体パッケージ
JP2011249398A (ja) 回路装置
JP4237116B2 (ja) 半導体装置およびその製造方法
JP6409879B2 (ja) パッケージ型パワー半導体、および、パッケージ型パワー半導体の実装構造
JP2017168486A (ja) 電子装置およびその製造方法
JP4696621B2 (ja) 半導体装置
JP2007234683A (ja) 半導体装置およびその製造方法
JP2009158825A (ja) 半導体装置
JP6527777B2 (ja) 半導体装置及びそれを有する実装基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110929

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121026

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121106

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121109

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121218

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121225

R150 Certificate of patent or registration of utility model

Ref document number: 5171549

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees