JP2010103845A - Ｔｓ信号遅延検出調整方法及び装置 - Google Patents

Abstract

【課題】 特性・性能向上した地上デジタル放送伝送システムのクロック信号処理も含めたＴＳ信号遅延検出調整方法及び装置を提供することにある。
【解決手段】 入出力されるＴＳ信号の遅延時間を検出調整する装置２００において、前記ＴＳ信号のＴＳパケットに付加されたＴＳＰカウンタの前記ＴＳパケット間の遅延時間差と、前記ＴＳＰカウンタの差分測定値からＴＳ信号の遅延時間を検出する。
【選択図】 図２

Description

本発明は、地上デジタル放送伝送システムのＴＳ（Ｔｒａｎｓｐｏｒｔ Ｓｔｒｅａｍ）信号処理回路、およびクロック信号処理回路に関し、さらに詳しくは、ＴＳ信号処理回路に入力される複数のＴＳ信号間の遅延時間差および入出力遅延時間を短時間に測定する回路、および信号の連続性を乱すことなく入出力遅延時間ずれを校正する回路、および入力されるクロック周波数にずれが発生しても、周波数ずれが発生する前の周波数を保持し、クロック入力が正常に復帰したときの復帰時間を最小にする装置に関する。

地上デジタル放送システム全体を演奏所のマスタークロックに同期させる従属同期方式において、遅延時間制御の容易な自動遅延制御方式で運用することができる遅延時間調整方法及び遅延時間調整装置が提案されている（特許文献１、参照）。

特許文献１に開示された遅延時間調整方法及び装置は、演奏所から放送ＴＳ信号の付加情報伝送パケットに基準時刻との時間差情報及び最大遅延時間情報を設定して伝送し、放送所それぞれで受信した放送ＴＳ信号の付加情報伝送パケットに設定されている時間差情報とリファレンス基準信号とを用いて放送所それぞれまでの伝送遅延時間を計測し、放送所それぞれで計測した伝送遅延時間と受信した放送ＴＳ信号の付加情報伝送パケットに設定されている最大遅延時間情報に基づいて調整遅延時間を決定し、放送所それぞれでマスタークロックと共に受信した放送ＴＳ信号をマスタークロックに同期して調整遅延時間だけ遅延するように構成されている。

図１７は、従来のフレーム信号を使った入出力間遅延測定方法を示す図である。図１７を参照すると、入出力間遅延測定装置は、信号処理回路８０と、入出力遅延時間測定回路８１とを備えている。Ｆ＿ｓｙｎｃ信号入力７８は、信号処理回路８０及び入出力遅延時間測定回路８１に受け入れられる。信号処理回路８０は、Ｆ＿ｓｙｎｃ信号出力８２を出力する。また、Ｆ＿ｓｙｎｃ信号出力８２は、分岐して、入出力遅延時間測定回路８１に入力する。

入出力遅延時間測定回路８１は、Ｆ＿ｓｙｎｃ信号入力７８と、Ｆ＿ｓｙｎｃ信号出力８２との間の遅延時間をシステムクロックに基いて測定する。

具体的には、図１７の下側のクロック図に示すように、Ｆ＿ｓｙｎｃ信号入力８５及びＦ＿ｓｙｎｃ信号出力８６のクロックの１フレームは、約２３１．３３６ｍ秒であるが、各フレームの遅延時間をＣＬＫ信号（周波数ｆ＝８．１２７ＭＨｚ，波長Ｔ＝１２３ｎｓｅｃのシステムクロック）８４を用いてパルス数をカウンタでカウントすることによって測定される。

ここで、特許文献１においては、放送ＴＳ信号の多重フレームのＩＩＰ（ＩＳＤＢ−Ｔｉｎｆｏｒｍａｔｉｏｎ＿Ｐａｃｋｅｔ）パケット内のＮＳＩ（Ｎｅｔｗｏｒｋ＿Ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ＿Ｉｎｆｏｒｍａｔｉｏｎ）情報が設定されている。このＮＳＩ情報内には、基準時刻との時間差を示すＳＴＳ（Ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ Ｔｉｍｅ＿ｓｔａｍｐ）情報、例えば、演奏所からＯＦＤＭ変調器出力までの最大遅延量（ｍａｘｉｍｕｍ＿ｄｅｌａｙ）、固定遅延フラグ（ｓｔａｔｉｃ＿ｄｅｌａｙ＿ｆｌａｇ）、後続のタイムオフセットの極性を著すタイムオフセット極性（ｔｉｍｅ＿ｏｆｆｓｅｔ＿ｐｏｌａｒｉｔｙ）、最大遅延量に対するタイムオフセット（ｔｉｍｅ＿ｏｆｆｓｅｔ）それぞれが設定されている。特許文献１においては、このＩＩＰ（ＩＳＤＢ−Ｔｉｎｆｏｒｍａｔｉｏｎ Ｐａｃｋｅｔ）パケット内の各情報とリファレンス基準信号に基いて遅延時間を調整しているが、遅延時間調整器に入出力される実際のＴＳ信号の入出力遅延時間の測定，調整及び入出力信号の異常への対応に関しては、言及されていない。

特開２００５−１７５６９９公報

図１７に示された従来の遅延時間調整方式では、次の問題があった。

地上デジタル放送用のＴＳ信号（放送ＴＳ）を伝送する機器や伝送路に異常が発生した場合、親局送信システムなどを正常な状態に短時間で復旧させるには、以下の処置が必要になる。

（１）異常発生によるシステムクロック信号周波数の乱れが原因となる装置遅延時間のずれなどを短時間で測定し、修正する。

（２）冗長系を校正する複数の伝送路、機器で伝送される地上デジタル放送用ＴＳの相対的な遅延時間差を短時間で測定し、遅延時間調整を行い、現用系システムと予備系システムのシームレス切替を可能にする。

（３）上記遅延時間測定、校正、調整過程において、可能な限り主信号であるＴＳ信号の連続性を乱さない。

第１の問題点は、地上デジタル放送用ＴＳ信号の遅延時間の測定には、通常、最長で数百ミリｓｅｃ〜数秒要することである。その理由は、地上デジタル放送ＴＳ信号の遅延測定は、通常、フレーム信号を使用して行っているが、フレーム信号の周期が現在の地上デジタル放送では２３１ｍｓｅｃの設定で運用されていることが多く、複数経路で伝送されるＴＳ信号間の伝送遅延時間差や、入出力遅延時間の測定には最長で２３１ｍｓｅｃ、測定誤差を小さくするための確認時間を設けた場合では、この数倍の時間がかかるためである。

遅延時間の測定に時間がかかると異常検出や遅延時間補正に時間がかかることになり、ＳＦＮ（Ｓｉｎｇｌｅ Ｆｒｅｑｕｅｎｃｙ Ｎｅｔｗｏｒｋ）による地上デジタル放送を行う場合、受信不可となる時間が長くなることを意味する。

第２の問題点は、ＴＳ信号に同期したクロック信号の周波数変動が発生すると、装置の入出力遅延時間が変動するため、たとえばＳＦＮによる単一周波数による放送を行っているエリアでは、遅延時間ずれによりＳＦＮ運用が不可能になる恐れがあるため、ＴＳ信号の遅延時間ずれが発生した場合には、遅延時間を補正する必要があるが、従来の方法では一時的にＴＳ信号が不連続になるため、一時的に放送の視聴ができなくなるという問題である。その理由は、ＴＳ信号の入出力時間が変動した場合、装置内に蓄積されているＴＳデータ量が変化したことが原因であるので、蓄積されているデータ量を元の状態に戻すためには、（１）遅延時間が増えた場合は、内部のデータを廃棄する（内部バッファのクリアなど）、（２）遅延時間が減った場合には、内部のデータ出力を一時的に停止する、などの処理を行うが、いずれの場合も装置から出力されるＴＳ信号が不連続になるため、地上デジタル放送システムにおいてＴＳ信号を処理する最終装置であるＯＦＤＭ変調器、およびその前段にある装置で通常動作を行うことができなくなるためである。

第３の問題は、たとえばデジタル変復調器によって、ＴＳ信号の無線伝送を行う場合、復調器の入力信号の劣化により復調器において、変調器側のクロックに同期をかけることができなくなるため、周波数ずれが発生する。このときに、周波数ずれを起こしたクロックに追従したままで動作を継続すると、後段の装置の動作クロック周波数も定常状態から大きくズレた状態になるため、信号が正常に復帰した場合の復旧時間が長くなることである。復旧時間が長くなると、デジタル放送受信機が正常に戻るまでの時間も長くなってしまうことである。

そこで、本発明の技術的課題は、特性・性能向上した地上デジタル放送伝送システムのクロック信号処理も含めたＴＳ信号遅延検出調整方法及び装置を提供することにある。

本発明によれば、入出力されるＴＳ信号の遅延時間を検出調整する装置において、前記ＴＳ信号のＴＳパケットに付加されたＴＳＰカウンタの前記ＴＳパケット間の遅延時間差と、前記ＴＳＰカウンタの差分測定値からＴＳ信号の遅延時間を検出することを特徴とするＴＳ信号遅延検出調整装置が得られる。

また、本発明によれば、前記ＴＳ信号遅延検出調整装置において、一時的な入力異常の際に、前記遅延時間が第１の周波数を備えた入力クロック信号の予め定められたクロック数よりも大きい場合には、前記入力クロック信号の周波数を前記第１の周波数よりも高い第２の周波数とし、前記遅延時間が前記第１の周波数の前記予め定められたクロック数よりも小さい場合には、前記入力クロック信号の周波数を第１の周波数よりも低い第３の周波数とするＴＳ信号処理クロック生成制御手段を備えていることを特徴とするＴＳ信号遅延検出調整装置が得られる。

また、本発明によれば、前記ＴＳ信号遅延検出調整装置において、ＴＳ信号または入力クロック信号の内の一方の一連の信号の全てが異常になった場合には、異常になった信号を異常前の周波数に戻して校正する周波数制御信号記憶再生手段を備えることを特徴とするＴＳ信号遅延検出調整装置が得られる。

また、本発明によれば、前記ＴＳ信号遅延検出調整装置において、ＴＳ信号又は入力クロック信号の内の一方の一連の信号の全てが異常になった場合には、異常になった信号を異常前の周波数制御のシーケンスに戻して校正する周波数制御信号記憶再生手段を備えることを特徴とするＴＳ信号遅延検出調整装置が得られる。

また、本発明によれば、前記ＴＳ信号遅延検出調整装置において、入力クロック信号と同期をとるためのＰＬＬ回路を備えたＴＳ信号処理クロック生成手段と、当該装置の入出力時間を校正するためのＰＬＬ回路を備えたＴＳ信号処理クロック生成制御手段とを備えていることを特徴とするＴＳ信号遅延検出調整装置が得られる。

また、本発明によれば、入出力されるＴＳ信号の遅延時間を検出調整する方法において、前記ＴＳ信号のＴＳパケットに付加されたＴＳＰカウンタの前記ＴＳパケット間の遅延時間差と、前記ＴＳＰカウンタの差分測定値からＴＳ信号の遅延時間を検出するステップを備えていることを特徴とするＴＳ信号遅延検出調整方法が得られる。

また、本発明によれば、前記ＴＳ信号遅延検出調整方法において、一時的な入力異常の際に、前記遅延時間が第１の周波数を備えた入力クロック信号の予め定められたクロック数よりも大きい場合には、前記入力クロック信号の周波数を前記第１の周波数よりも高い第２の周波数とし、前記遅延時間が前記第１の周波数の前記予め定められたクロック数よりも小さい場合には、前記入力クロック信号の周波数を第１の周波数よりも低い第３の周波数とするステップを有することを特徴とするＴＳ信号遅延検出調整方法が得られる。

また、本発明によれば、前記ＴＳ信号遅延検出調整方法において、ＴＳ信号または入力クロック信号の内の一方の一連の信号の全てが異常になった場合には、異常になった信号を異常前の周波数に戻して校正するステップを有することを特徴とするＴＳ信号遅延検出調整方法が得られる。

また、本発明によれば、前記ＴＳ信号遅延検出調整方法において、ＴＳ信号又は入力クロック信号の内の一方の一連の信号の全てが異常になった場合には、異常になった信号を異常前の周波数制御のシーケンスに戻して校正するステップを備えることを特徴とするＴＳ信号遅延検出調整方法が得られる。

また、本発明によれば、前記ＴＳ信号遅延検出調整方法において、入力クロック信号と同期をとるためのＰＬＬ回路を備えたＴＳ信号処理クロック生成手段と、当該装置の入出力時間を校正するためのＰＬＬ回路を備えたＴＳ信号処理クロック生成制御手段とを備えていることを特徴とするＴＳ信号遅延検出調整方法が得られる。

本発明による第１の効果は、地上ＴＳパケットごとに付加されたＴＳＰカウンタの値を比較することで遅延測定を行うため、遅延測定周期が約２３１ｍｓｅｃから約５０μｓｅｃ（１ＴＳＰ）に短縮されるために、従来の地上デジタル放送ＴＳ信号遅延測定方法に比べ、遅延測定時間が大幅に短縮されることである。

本発明による第２の効果は、遅延時間調整をする際、装置内部のＴＳデータ量を操作するのではなく、ＴＳ信号を処理するクロック信号の周波数を操作するため、ＴＳ信号が途切れることがないので、ＴＳ信号入出力時間を校正するときにＴＳ信号が途切れないことである。

本発明による第３の効果は、同期用システムクロック入力が乱れた場合、乱れたクロックに追従せず、正常時の周波数を維持しているため、システムが正常に戻った場合に即時正常動作に入ることが出来るために、システムが異常から復旧したとき、復旧時間が短縮できるという点である。

次に、本発明の実施の形態について図面を参照して詳細に説明する。

図１（ａ）は本発明によるＴＳ信号遅延検出調整装置の一例を示すブロック図である。図１（ａ）を参照すると、本発明の実施の形態によるＴＳ信号遅延検出調整装置１９０は、ＴＳ信号入力の正常・異常を夫々判断するＴＳ入力異常検出回路１、地上デジタル放送用ＴＳパケットに付加された“ＴＳＰカウンタ”と呼ばれる情報を取り出す２個のＴＳＰカウンタ抽出回路３、クロック信号入力の正常、異常を判断するクロック入力異常検出回路２、ＴＳ入力とＴＳ出力から抽出したＴＳＰカウンタを比較するＴＳＰカウンタ比較回路５、ＴＳ信号の遅延処理などを行うＴＳ信号処理回路４、入力クロックに追従し、装置内部でのＴＳ信号処理クロックを生成するＴＳ信号処理クロック生成用ＰＬＬ制御手段６、ＴＳ信号処理クロック生成用のＰＬＬ回路７を備えて構成される。

図１（ｂ）は図１（ａ）のＴＳ信号遅延検出調整装置１９０の適用例を示している。

図１（ｂ）に示すように、本発明の一例によるＴＳ信号遅延検出調整装置１９０は、後に説明する図３及び図４に示した６４ＱＡＭ復調器１８，１９，５０，５１及びＯＦＤＭ変調器３４，３５，６５，６６に適用される。ＯＦＤＭ変調器３４内部には、ＴＳ信号遅延検出調整装置１９０と、ＴＳ信号を処理するＴＳ信号処理部４と、ＴＳ信号処理済のＴＳデータにデジタル変調をかけ、ＩＦ信号を生成するための変調回路５８´とを備えている。クロック信号入力が乱れると、ＴＳ信号入力と、ＴＳ信号前置処理出力部である変調回路５８´の出力との間での遅延がずれるため、本発明の遅延調整回路１９０を使用して、遅延変動の測定、および遅延時間校正をかけている。

図２は、本発明の実施の形態によるＴＳ信号遅延検出調整装置を示すブロック図である。図２を参照すると、本発明の実施の形態によるＴＳ信号遅延検出調整装置２００は、２種のＴＳ信号入力の正常・異常を夫々判断する２個のＴＳ入力異常検出回路１、地上デジタル放送用ＴＳパケットに付加された“ＴＳＰカウンタ”と呼ばれる情報を取り出す３個のＴＳＰカウンタ抽出回路３、クロック信号入力の正常、異常を判断する２個のクロック入力異常検出回路２、複数のＴＳ入力間、およびＴＳ入力とＴＳ出力から抽出したＴＳＰカウンタを比較する３個のＴＳＰカウンタ比較回路５、夫々のＴＳ信号の遅延処理などを行う２個のＴＳ信号処理回路４、２種の入力クロックに追従し、装置内部でのＴＳ信号処理クロックを生成するＴＳ信号処理用クロック生成用ＰＬＬ制御手段６、ＴＳ信号処理クロック生成用のＰＬＬ７、複数のＴＳ信号を切替るＴＳ信号切替回路８を備えて構成される。

次に、図１のＴＳ信号遅延検出調整装置１９０と図２のＴＳ信号遅延検出調整装置２００の動作について説明する。

まず、ＴＳ入力間、およびＴＳ入出力の間の遅延測定方法の高速化について、図３及び図４の参考例と図５から図８を使用して説明する。以下の説明において、同一名称の部位の１号、２号は、夫々系統が異なることを明確にするために、便宜上用いている。

図３は一般的な地上デジタル放送送信所マイクロ受信システム例（参考例１）
を示す図である。

図３を参照すると、参考例１では、受信アンテナ９で受信されるマイクロ波（ＳＨＦ帯の周波数）は、演奏所（具体的には、放送局マスター調整室内のＲｅ−ＭＵＸ装置）からのＴＳデータが、６４ＱＡＭ(ｓｉｘｔｙ ｆｏｕｒ−Ｑｕａｄｒａｔｕｒｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ)変調にてマイクロ波伝送されてくるものである。受信されたマイクロ波は、ＳＨＦ分配器１１を介して、夫々ＲＦ信号１２、ＲＦ１３として、冗長系を構成する２台の受信変換器１４，１５でＩＦ信号１６，１７にダウンコンバートした後、６４ＱＡＭ復調器１８，１９で復調して、ＴＳ信号２０、ＣＬＫ信号２２、Ｆ＿ｓｙｎｃ信号２１及びＴＳ信号２３、ＣＬＫ信号２５、Ｆ＿ｓｙｎｃ信号２４を取り出し、切替分配器２６で切替を行い、ＴＳ信号２８、ＣＬＫ信号３０、Ｆ＿ｓｙｎｃ信号２９及びＴＳ信号３１、ＣＬＫ信号３３、Ｆ＿ｓｙｎｃ信号３２として、後段の装置であるＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ：直交周波数分割多重）変調器３４，３５に入力し、夫々のＯＦＤＭ変調器３４，３５から夫々ＩＦ信号３６，３７として、励振器３８，３９に入力し、励振器３８，３９を介して、ＲＦ信号４０，４１として夫々の送信機に送出する。

このシステムの場合、マイクロ波は、１波（同一の伝送路）なので、２台の６４ＱＡＭ復調器１８，１９のＴＳ信号出力タイミングは同じになるが、冗長系を構成する各機器の個体差ばらつきが存在する場合は、後段の切替分配器２６で検出、補正して、シームレス切替を行っている。また、冗長系を構成するいづれかの装置で故障が発生した場合、選択信号２７によって、正常系への切替動作を行う。

図４は受信アンテナを２本使用したスペースダイバーシティと呼ばれる系統の一例（参考例２）を示す図である。図４を参照すると、参考例２においては、受信アンテナ４２，４３で受信されるマイクロ波（ＳＨＦ帯の周波数）は、演奏所（具体的には、放送局マスター調整室内のＲｅ−ＭＵＸ装置）からのＴＳデータが、６４ＱＡＭ変調にてマイクロ波伝送されてくるものである。受信されたマイクロ波は、夫々ＲＦ信号４４、ＲＦ４５として、冗長系を構成する２台の受信変換器４６，４７でＩＦ信号４８，４９にダウンコンバートした後、６４ＱＡＭ復調器５０，５１で復調して、ＴＳ信号５２、ＣＬＫ信号５４、Ｆ＿ｓｙｎｃ信号５３及びＴＳ信号５５、ＣＬＫ信号５７、Ｆ＿ｓｙｎｃ信号５６を取り出し、切替分配器５８で切替を行い、ＴＳ信号５９、ＣＬＫ信号６１、Ｆ＿ｓｙｎｃ信号６０及びＴＳ信号６２、ＣＬＫ信号６４、Ｆ＿ｓｙｎｃ信号６３として、後段の装置であるＯＦＤＭ変調器６５，６６に入力し、夫々のＯＦＤＭ変調器６５，６６から夫々ＩＦ信号６７，６８として、励振器６９，７０に入力し、励振器６９，７０を介して、ＲＦ信号７１，７２として夫々の送信機に送出する。なお、符号７３は、いずれかの系統で故障が発生した場合、系統を切り替えるために切替分配器５８に入力される選択信号である。

図４の場合は、冗長系を構成する装置の遅延時間のばらつきのほかに、アンテナ４２，４３からの配線長の差や、伝送路の長さの違いのため、系統間で遅延時間が異なる可能性も発生する。

図３及び図４のいずれの参考例１，２の場合でも、切替分配器２６，５８においては、系統間の遅延時間を測定し、常にシームレス切替可能な状態かどうかを確認する必要がある。異常が発生した場合には系統切替を行い、異常発生に伴い遅延時間ずれが発生した場合には、短時間に遅延時間も元の状態に戻さなければならない。

従って、このように、異常からの復帰動作を高速化するためには、ＴＳ信号の遅延時間差（入力間、および入出力間）の検出・補正を高速化する必要がある。

このような系統間の遅延の測定には、通常は、Ｆ＿ｓｙｎｃ信号を使用している。

図５は、参考例３としての地上デジタル放送のＴＳ信号７４とＦ＿ｓｙｎｃ信号７５の関係の説明に供せられる図である。図５に示すように、Ｆ＿ｓｙｎｃ信号７５は、フレーム構造を構成する複数の地上デジタル放送ＴＳパケットの先頭ＴＳパケット位置を示すもので、この信号を使用することにより、１ＴＳパケット以上の遅延差も測定可能になる。しかしながら、現状の地上デジタル放送のフレーム長は、ほとんどが約２３１ｍｓｅｃの設定となっており、遅延測定も最短でこの周期分の時間がかかるという欠点を有している。

そこで、本発明では、次のＴＳ信号測定方法を用いている。

図６は、地上デジタル放送のＴＳパケットフォーマット７６を示している。図６に示すように、パケットの最後部に８バイトの送信制御情報７７が載せられている。

図７は、ＴＳパケットの送信制御情報（ＩＳＤＢ−Ｔ Ｉｎｆｏｒｍａｔｉｏｎ）７７フォーマットを示す図である。送信制御情報７７の中に、図７に示した“ＴＳＰカウンタ”と呼ばれる１３ｂｉｔの情報が含まれている。この値は、フレーム先頭パケットで０となり、以後次に続くフレーム先頭パケットまでインクリメントするパケットカウンタの値を示すもので、現在の地上デジタル放送は大半が１フレームを構成するＴＳパケットの数が４６０８パケットなので、ＴＳＰカウンタの値は０から４６０７の値を繰り返すことになる。このＴＳＰカウンタを使用することで、遅延測定の高速化を図ることが出来る。

ここで、図１の本発明の一例によるＴＳ信号遅延検出調整装置１９０は、図３及び図４に示した地上デジタル放送送信所マイクロ受信システムの６４ＱＡＭ復調器１８，１９，５０，５１又はＯＦＤＭ変調器３４，３５，６５，６６に適用され、図２の本発明のもう一つの例によるＴＳ信号遅延検出調整装置２００は、図３及び図４に示した地上デジタル放送送信所マイクロ受信システムの切替分配器２６，５８に適用されるものであり、更に、本発明いずれのＴＳ信号遅延検出調整装置１９０，２００においても、前述したＴＳＰカウンタを用いて処理するものである。

図８は前述したＴＳＰカウンタを使った図１及び図２のＴＳ信号遅延検出調整装置１９０，２００の入出力遅延測定動作の一例を示すブロック図及びタイミングを示す図である。

図８を参照すると、入出力間遅延測定においては、説明を簡略化するために、ＴＳ信号入力８８を受け取る、図２のＴＳ信号処理回路４に対応する信号処理回路９０と、図２のＴＳＰカウンタ５に対応する入出力遅延時間測定回路９１とを主に挙げて説明する。ＴＳ信号入力８８は、信号処理回路９０及び入出力遅延時間測定回路９１に受け取られる。信号処理回路９０は、ＴＳ信号出力９２を出力する。また、ＴＳ信号出力は、分岐して、入出力遅延時間測定回路９１に入力する。

測定すべき情報は、遅延測定点での入力ＴＳ信号と出力ＴＳ信号の間のＴＳＰカウンタの差分、およびＴＳパケットの時間差である。たとえば、図８の例で説明すると、測定終了点で見た場合、ＴＳ信号入力９５とＴＳ信号出力９６のＴＳＰカウンタの差分は“１”であり、ＴＳパケット間の遅延差は５クロックであることがわかるので、ＴＳパケット間遅延時間測定結果９７で示すように、遅延差は１パケット＋５クロックであることが計算できる。

より具体的には、１パケットは２０４バイトであり、２０４バイトはシステムクロックで４０８クロック（２０４×２）に相当するので、トータル４０８＋５＝４１３クロックの遅延差となる。

本発明によれば、遅延測定を毎ＴＳパケットごと（５０．２μｓｅｃ周期）に行うことが出来るので、Ｆ＿ｓｙｎｃ信号（２３１ｍｓｅｃ周期）を使用して遅延測定をする場合にくらべて４６００倍もの高速化を実現できる。

次に、本発明のクロック入力異常発生時に生じた遅延時間ずれの校正方法に関する動作について、図９から図１３を使用して説明する。

図９は定常時の遅延状態（５クロックの遅延で、クロック入出力で同期が取れ、周波数が一致している場合）を示す図、図１０は比較のために、従来の遅延時間調整方式における定常動作時の系統切替動作例を示す図、図１１は同じく比較のために、従来の遅延時間調整方式における入力信号異常発生時の切替動作例を示す図である。また、図１２は本発明の遅延時間調整（遅延が増えた場合の補正動作）の説明に供せられる図、図１３は本発明の遅延時間調整（遅延が少なくなった場合の補正動作）の説明に供せられる図である。ここで、説明を簡略化するために、図１０で示すように、定常動作時はＴＳ信号の入出力遅延時間が５クロック遅延しているものとする。なお、符号１０３はＴＳ入力１、１０４はクロック入力１、１０５はＴＳ入力２、１０６はクロック入力２、１０７は切替信号、１０８はＴＳ出力、１０９はクロック出力を夫々示している。

マイクロ波回線に、フェージングなどの異常が発生すると、６４ＱＡＭ復調器が出力するクロック信号の周波数がずれる現象が発生する。切替信号１０７で、系統を切り替える際、異常を検出するまでの間に、わずかではあるが、ずれた周波数のクロックに追従することになる。このことが原因で、図１１の従来例に示したように、遅延時間ずれが発生する。

遅延時間ずれが発生した場合、従来の方式においては、内部バッファをクリアし、再度５クロックの遅延に設定しなおして動作を再開することになるが、この際、ＴＳ信号が途切れるので受信機での画像は乱れることになる。

このため、本発明では、図１２のように遅延時間が増加した場合は、一時的にクロック周波数を高くし、遅延が短くなった場合は、図１３に示すように、一時的にクロック周波数を遅くすることで、バッファをクリアすることなく（ＴＳ信号を途切れさせることなく）遅延調整を完了するものである。尚、図１２中において、符号１１７はＴＳ信号入力、１１８はクロック信号入力、１１９はＴＳ信号出力、１２０はクロック信号出力、１２１はＴＳ信号出力、１２２はクロック信号出力を夫々示している。

次に、クロック入力がすべて異常（周波数ずれが発生）になった場合の本発明（周波数ずれが発生する前のクロック周波数を維持）の動作について、図１０〜図１６を使用して、図１８の一般的なＰＬＬ回路と比較しながら説明する。

図１８は一般的なＰＬＬ回路のブロックとそのタイミング例（参考例３）を示す図である。

図１８を参照すると、参考例４は、図の上側において示されるように、入力クロック１２９の位相と、周波数可変発振器１３４の位相の差が最小になるように、両者の位相差を位相比較手段１３０で検出し、位相差データ１３１を出力させる。次に、この位相差データ１３１を発振周波数制御信号生成手段１３２によって、制御電圧（周波数可変発振器１３４がＶＣＸＯの場合）や、位相加算値（周波数可変発振器１３４がＮＣＯ（数値制御発振器）の場合）などの値に変換し、周波数可変発振器１３４の発振周波数を制御する。

図１８の下図において示されるように、入力クロック１２９と、出力クロック１３５との位相差である位相差データ１３１のパルス幅が小さくなると、周波数制御信号１３３は位相差データを積分した、単調増加し一定値となる出力となり、周波数可変発信器１３４の周波数を高くするように制御する。

図１９は図１８の一般的なＰＬＬ回路の定常動作時の周波数制御値の出力例（参考例５）を示す図である。

図１９に示すように、参考例５においては、発振器制御信号生成手段１３２（図１８参照）の出力する周波数制御信号１３３（図１８参照）は通常、離散的な値になるため、可変発振器１３４（図１８参照）の出力周波数１５４（図１８参照）が目標周波数を上下する動作をさせ、符号１５８で示すように、平均して目標周波数に一致させている形になる。周波数制御信号１３３の更新間隔は、位相比較回路１３０（図１８参照）が位相比較を行う周期になる。尚、符号１５０はクロック入力（正常時）に対する出力クロック位相誤差、符号１５１はクロック入力（正常時）に対する出力クロック周波数誤差、１５２は周波数制御最小ステップ、１５３は位相比較周期、１５４は可変発振器制御値、１５７は入力クロック周波数、１５８は可変発振器平均周波数を夫々示している。

図２０はクロック入力が異常（周波数ずれが発生）となった場合の図１８の一般的なＰＬＬ回路の周波数制御信号の遷移の一例（参考例６）を示す図である。

図２０に示すように、参考例６においては、入力クロック周波数１６６の変化に少し遅れながら、その変化に追従する形になっている。その結果、可変発振器の出力するクロック信号周波数１６３もクロック入力正常時から大きくずれて、可変発振器平均周波数１６７も正常時から大きくずれてしまっている。尚、図中において、符号１５９はクロック入力（正常時）に対する出力クロック位相誤差、符号１６０はクロック入力（正常時）に対する出力クロック周波数誤差、１６１は周波数制御最小ステップ、１６２は位相比較周期、１６３は、可変発振器制御値、１６６は、入力クロック周波数、１６７は可変発振器平均周波数を夫々示している。

次に、本発明のＰＬＬ回路の一例について説明する。

図１４は本発明のＰＬＬ回路の一例を示すブロック図である。図１４に示す本発明のＰＬＬ回路は、入力クロック１４１の位相と、周波数可変発振器１４８の位相の差が最小になるように、両者の位相差を位相比較手段１４２で検出し、位相差データ１４３を出力させる。次に、この位相差データ１４３を発振周波数制御信号生成手段１４４によって、制御電圧（周波数可変発振器１３４がＶＣＸＯの場合）や、位相加算値（周波数可変発振器１４８がＮＣＯ（数値制御発振器）の場合）などの値に変換し、周波数可変発振器１４８の発振周波数を制御する点で図１８の一般的なＰＬＬ回路と同様である。しかし、図１８の参考例３による回路に対して、更に、正常時の最後に出力した制御値を繰り返し出力する周波数制御信号記憶・再生手段１４５と、異常を検出した際に（入力信号異常検出信号の入力）、周波数制御信号１４７の出力を周波数制御信号記憶・再生手段１４５に切り替える切り替えスイッチ１４６とを有する点で異なる。

図１５は本発明によるクロック入力異常時の自クロック周波数制御方法の一例を示す図である。

図１５を参照すると、本発明の１例である、入力異常が発生する前の周波数制御信号を保持する方式の周波数制御信号例においては、入力異常を検出する（入力異常を検出した信号を入力）すると、入力クロック信号１４１と出力クロック信号との位相比較動作（位相比較手段１４２）を停止し、周波数制御信号記憶・再生手段１４５（図１４参照）に記憶させておいた、可変発振平均周波数１７５に示すように、正常時の最後に出力した制御値を繰り返し出力している。このために、入力クロック周波数１７６は大きく下降しているが、可変発信器制御値１７２及び可変発信器平均周波数１７５は一定であり、クロック入力（正常時）に対する出力クロック位相誤差１６８は短時間では位相のずれは小さい。尚、符号１６９はクロック入力（正常時）に対する出力クロック周波数誤差、１７０は周波数制御最小ステップ、１７１は位相比較周期を夫々示している。

図１５の場合は、図２０の場合に比較して大幅に出力クロック周波数ずれを抑圧でき、大幅な復帰時間の短縮が期待できる。ただし、この方式は、目標周波数に対するずれ量が微量ながら周波数が高い状態、低い状態のどちらかで固定になるので、時間ともに周波数誤差が積分され、正常時のクロック入力に対して位相誤差は序々に増加する。

図１６は本発明によるクロック入力異常時の自クロック周波数制御方法の他の例を示す図である。図１６で示す方式は、図１５の方式に対して周波数誤差、および位相誤差の増加を抑圧させるための改善方法の一例を示している。図中において、符号１７７はクロック入力（正常時）に対する出力クロック位相誤差、１７８は周波数制御最小ステップ、１７９は位相比較周期、１８０は可変発振器制御値、１８３は可変発振器平均周波数、１８４は入力クロック周波数を夫々示している。

図１６に示すように、周波数制御信号記憶・再生手段１４５（図１４参照）に入力異常が発生する前の周波数制御信号のシーケンスを記憶、再生することで、図１５の方式よりもさらにクロック入力異常時の周波数誤差を小さく出来、その結果位相誤差の増加も抑圧させることが出来ている。

以上の本発明の実施の形態の説明においては、入力異常検出方法として、クロック信号異常を仮定して説明した。

しかしながら、本発明においては、ＴＳ信号異常も、周波数保持動作開始条件に加えることも出来る。そして、クロック入力異常が発生する場合、ＴＳ信号異常も同時に発生する確率が高い。また、ＴＳ信号異常はクロック信号異常よりも検出が容易で、かつ瞬時に検出可能なため、異常発生時に周波数保持動作に入る時間を短縮できる。

以上説明したように、本発明の実施の形態においては、遅延時間処理の高速化を図ることができるとともに、伝送効率向上、信頼性向上、操作性向上及び保守性の向上を図ることができる。

以上の説明の通り、本発明のＴＳ信号遅延調整方法及び装置は、地上デジタル放送システムのデジタルＳＴＬシステム、デジタルＴＴＬシステムの６４ＱＡＭ変調器・６４ＱＡＭ復調器・ＴＳ切替分配器及びＯＦＤＭ変調器に適用することが出来る。

（ａ）は本発明によるＴＳ信号遅延検出調整装置の一例を示すブロック図である。（ｂ）は（ａ）のＴＳ信号遅延検出調整装置１９０の適用例を示すブロック図である。 本発明の実施の形態によるＴＳ信号遅延検出調整装置を示すブロック図である。 参考例１として、一般的な地上デジタル放送送信所マイクロ受信システム例を示す図である。 参考例２として、スペースダイバーシティを行う場合の地上デジタル放送送信所マイクロ受信システム例を示す図である。 参考例３としての地上デジタル放送のＴＳ信号とＦ＿ｓｙｎｃ信号の関係を示す図である。 本発明で用いる地上デジタル放送のＴＳパケットフォーマットを示す図である。 本発明で用いる送信制御情報（ＩＳＤＢ−Ｔ Ｉｎｆｏｒｍａｔｉｏｎ）フォーマットを示す図である。 本発明のＴＳＰカウンタを使ったＴＳ信号遅延検出調整装置の入出力遅延測定動作の一例を示すブロック図及びタイミングを示す図である。 本発明の定常時の遅延状態（５クロックの遅延で、クロック入出力で同期が取れ、周波数が一致している場合）の一例を示す図である。 従来の定常動作時の系統切替動作例を示す図である。 従来の入力信号異常発生時の切替動作例を示す図である。 本発明の遅延時間調整（遅延が増えた場合の補正動作）の一例を示す図である。 本発明の遅延時間調整（遅延が少なくなった場合の補正動作）の一例を示す図である。 本発明のＰＬＬ回路の一例を示すブロック図である。 本発明によるクロック入力異常時の自クロック周波数制御方法の一例を示す図である。 本発明によるクロック入力異常時の自クロック周波数制御方法の他の例を示す図である。 従来のフレーム信号を使った入出力間遅延測定方法を示す図である。 参考例４による一般的なＰＬＬ回路ブロックとそのタイミング例を示す図である。 参考例５による定常動作時の周波数制御値を示す図である。 図１８による通常のＰＬＬのクロック入力異常発生時の周波数制御値の例（参考例６）を示す図である。

符号の説明

１ ＴＳ信号異常検出回路
２ クロック入力異常検出回路
３ ＴＳＰカウンタ抽出回路
４ ＴＳ信号処理回路
５ ＴＳＰカウンタ比較回路
６ ＴＳ信号処理クロック生成用ＰＬＬ制御回路
７ ＴＳ信号処理クロック生成用ＰＬＬ
８ ＴＳ信号切替回路
９ アンテナ
１０ ＲＦ信号
１１ ＳＨＦ分配器
１２，１３ ＲＦ信号
１４ 受信変換器１号
１５ 受信変換器２号
１６，１７ ＩＦ信号
１８ ６４ＱＡＭ復調器１号
１９ ６４ＱＡＭ復調器２号
２０，２３，２８，３１ ＴＳ信号
２１，２４，２９，３２ Ｆ＿ｓｙｎｃ信号
２２，２５，３０，３３ ＣＬＫ（クロック）信号
２６ 切替分配器
２７ １号２号選択信号
３４ ＯＦＤＭ変調器１号
３５ ＯＦＤＭ変調器２号
３６，３７ ＩＦ信号
３８ 励振器１号
３９ 励振器２号
４０，４１ ＲＦ信号
４２，４３ 受信アンテナ
４４，４５ ＲＦ信号
４６，４７ 受信変換器
４８，４９ ＩＦ信号
５０，５１ ６４ＱＡＭ復調器
５２，５５，５９，６２ ＴＳ信号
５３，５６，６０，６３ Ｆ＿ｓｙｎｃ信号
５４，５７，６１，６４ ＣＬＫ（クロック）信号
５８´ 変調回路
６５，６６ ＯＦＤＭ変調器
６７，６８ ＩＦ信号
６９，７０ 励振器
７１，７２ ＲＦ信号
７３ （１号２号）選択信号
７４ ＴＳ信号
７５ Ｆ＿ｓｙｎｃ信号
７６ 地上デジタル放送のＴＳパケットフォーマット
７７ 送信制御情報（ＩＳＤＴ−Ｔ Ｉｎｆｏｒｍａｔｉｏｎ）フォーマット
７８ Ｆ＿ｓｙｎｃ信号入力
７９ ＣＬＫ信号入力
８０ 信号処理回路
８１ 入出力遅延時間測定回路
８２ Ｆ＿ｓｙｎｃ信号出力
８３ 遅延時間測定結果出力
８４ ＣＬＫ信号
８５ Ｆ＿ｓｙｎｃ信号入力
８６ Ｆ＿ｓｙｎｃ信号出力
８７ 遅延時間測定結果出力例
８８ ＴＳ信号入力
８９ ＣＬＫ信号入力
９０ 信号処理回路
９１ 入出力遅延時間測定回路
９２ ＴＳ信号出力
９３ 遅延時間測定結果出力
９４ ＣＬＫ信号
９５ ＴＳ信号入力
９６ ＴＳ信号出力
９７ パケット間遅延時間測定結果出力例
９８ ＴＳ信号入力
９９ クロック信号入力
１００ ＴＳ信号処理装置
１０１ ＴＳ信号出力
１０２ クロック信号出力
１０３ ＴＳ入力１
１０４ クロック入力１
１０５ ＴＳ入力２
１０６ クロック入力２
１０７ １号２号切替信号
１０８ ＴＳ出力
１０９ クロック出力
１１７ ＴＳ信号入力
１１８ クロック信号入力
１１９ ＴＳ信号出力（遅延調整なし）
１２０ クロック信号出力
１２１ ＴＳ信号出力（遅延調整あり）
１２２ クロック信号出力
１２９ 入力クロック
１３０ 位相比較手段
１３１ 位相差データ
１３２ 発振器制御信号生成手段
１３３ 周波数制御信号
１３４ 周波数可変発振器
１３５ 出力クロック
１４０ 入力信号異常検出
１４１ 入力クロック
１４２ 位相比較手段
１４３ 位相差データ
１４４ 発振器制御信号生成手段
１４５ 周波数制御信号記憶・再生手段
１４６ 切替スイッチ
１４７ 周波数制御信号
１４８ 周波数可変発振器
１４９ 出力クロック
１５０ クロック入力に対する出力クロック位相誤差
１５１ クロック入力に対する出力クロック周波数誤差
１５２ 周波数制御最小ステップ
１５３ 位相比較周期
１５４ 可変発振器制御値
１５７ 入力クロック周波数
１５８ 可変発振器平均周波数
１５９ クロック入力に対する出力クロック位相誤差
１６０ クロック入力に対する出力クロック周波数誤差
１６１ 周波数制御最小ステップ
１６２ 位相比較周期
１６３ 可変発振器制御値
１６４ 入力クロック周波数
１６５ 可変発振器平均周波数
１６６ 入力クロック周波数
１６７ 可変発振器平均周波数
１６８ クロック入力に対する出力クロック位相誤差
１６９ クロック入力に対する出力クロック周波数誤差
１７０ 周波数制御最小ステップ
１７１ 位相比較周期
１７２ 可変発振器制御値
１７５ 可変発振器平均周波数
１７６ 入力クロック周波数
１７７ クロック入力に対する出力クロック位相誤差
１７８ 周波数制御最小ステップ
１７９ 位相比較周期
１８０ 可変発振器制御値
１８３ 可変発振器平均周波数
１８４ 入力クロック周波数
１９０，２００ ＴＳ信号遅延検出調整装置

Claims (10)

1. 入出力されるＴＳ信号の遅延時間を検出調整する装置において、前記ＴＳ信号のＴＳパケットに付加されたＴＳＰカウンタの前記ＴＳパケット間の遅延時間差と、前記ＴＳＰカウンタの差分測定値からＴＳ信号の遅延時間を検出することを特徴とするＴＳ信号遅延検出調整装置。
2. 請求項１に記載されたＴＳ信号遅延検出調整装置において、一時的な入力異常の際に、前記遅延時間が第１の周波数を備えた入力クロック信号の予め定められたクロック数よりも大きい場合には、前記入力クロック信号の周波数を前記第１の周波数よりも高い第２の周波数とし、前記遅延時間が前記第１の周波数の前記予め定められたクロック数よりも小さい場合には、前記入力クロック信号の周波数を第１の周波数よりも低い第３の周波数とするＴＳ信号処理クロック生成制御手段を備えていることを特徴とするＴＳ信号遅延検出調整装置。
3. 請求項１に記載されたＴＳ信号遅延検出調整装置において、ＴＳ信号または入力クロック信号の内の一方の一連の信号の全てが異常になった場合には、異常になった信号を異常前の周波数に戻して校正する周波数制御信号記憶再生手段を備えることを特徴とするＴＳ信号遅延検出調整装置。
4. 請求項２に記載されたＴＳ信号遅延検出調整装置において、ＴＳ信号又は入力クロック信号の内の一方の一連の信号の全てが異常になった場合には、異常になった信号を異常前の周波数制御のシーケンスに戻して校正する周波数制御信号記憶再生手段を備えることを特徴とするＴＳ信号遅延検出調整装置。
5. 請求項１に記載されたＴＳ信号遅延検出調整装置において、入力クロック信号と同期をとるためのＰＬＬ回路を備えたＴＳ信号処理クロック生成手段と、当該装置の入出力時間を校正するためのＰＬＬ回路を備えたＴＳ信号処理クロック生成制御手段とを備えていることを特徴とするＴＳ信号遅延検出調整装置。
6. 入出力されるＴＳ信号の遅延時間を検出調整する方法において、前記ＴＳ信号のＴＳパケットに付加されたＴＳＰカウンタの前記ＴＳパケット間の遅延時間差と、前記ＴＳＰカウンタの差分測定値からＴＳ信号の遅延時間を検出するステップを備えていることを特徴とするＴＳ信号遅延検出調整方法。
7. 請求項６に記載されたＴＳ信号遅延検出調整方法において、一時的な入力異常の際に、前記遅延時間が第１の周波数を備えた入力クロック信号の予め定められたクロック数よりも大きい場合には、前記入力クロック信号の周波数を前記第１の周波数よりも高い第２の周波数とし、前記遅延時間が前記第１の周波数の前記予め定められたクロック数よりも小さい場合には、前記入力クロック信号の周波数を第１の周波数よりも低い第３の周波数とするステップを有することを特徴とするＴＳ信号遅延検出調整方法。
8. 請求項６に記載されたＴＳ信号遅延検出調整方法において、ＴＳ信号または入力クロック信号の内の一方の一連の信号の全てが異常になった場合には、異常になった信号を異常前の周波数に戻して校正するステップを有することを特徴とするＴＳ信号遅延検出調整方法。
9. 請求項７に記載されたＴＳ信号遅延検出調整方法において、ＴＳ信号又は入力クロック信号の内の一方の一連の信号の全てが異常になった場合には、異常になった信号を異常前の周波数制御のシーケンスに戻して校正するステップを備えることを特徴とするＴＳ信号遅延検出調整方法。
10. 請求項６に記載されたＴＳ信号遅延検出調整方法において、入力クロック信号と同期をとるためのＰＬＬ回路を備えたＴＳ信号処理クロック生成手段と、当該装置の入出力時間を校正するためのＰＬＬ回路を備えたＴＳ信号処理クロック生成制御手段とを備えていることを特徴とするＴＳ信号遅延検出調整方法。

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