JP2010103824A - インタフェース回路およびクロック/データ供給方法 - Google Patents
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Abstract
【解決手段】インタフェース回路(20)は、入力データ(DIN)を所定の時間保持し、この所定の時間(T)経過後に保持したデータを処理用データ(DP)として出力する一時保管メモリ部(22)と、転送クロック信号(CKT)と入力データ(DIN)とを受け、転送クロック信号(CKT)に基づいて入力データ(DIN)の変化速度を監視して、監視結果(SSL)を出力するデータ変化速度監視部(24)と、監視結果(SSL)に基づいて、処理回路部(10)が処理用データ(DP)を処理するのに最適で、かつ転送クロック信号(CKT)をn分周してなる分周クロック信号を決定して、この決定した分周クロック信号を処理クロック信号(CKP)として処理回路部(10)へ供給するクロック決定部(26)と、を備える。
【選択図】 図1
Description
20、20A、20B、20C インタフェース回路(クロック/データ入力回路)
22 一時保管メモリ部
24、24A データ変化速度監視部
26、26A クロック決定部
28 クロック停止部
32、32A クロック分周部
34 クロック選択部
42 現在データラッチ回路
44 過去データラッチ回路
46 比較器
48 カウンタ
50、50A 速度監視部
52 処理用データラッチ回路
54 比較器
DIN 入力データ
CKT 転送クロック信号
DP 処理用データ
CKP 処理クロック信号
CKD(1)〜CKD(N) 分周クロック信号
SSL 選択信号
SST 停止信号
IN−1〜IN−8 入力データ
Claims (16)
- 所定の転送クロック周波数で所定の転送クロック周期を持つ転送クロック信号と、前記転送クロック周期以上でかつ変動するデータビット幅を持つパラレルデータである入力データとを受け、処理クロック信号と処理用データとを処理回路部へ供給するインタフェース回路であって、
前記入力データを所定の時間保持し、該所定の時間経過後に保持したデータを前記処理用データとして出力する一時保持手段と、
前記転送クロック信号と前記入力データとを受け、前記転送クロック信号に基づいて前記入力データの変化速度を監視して、監視結果を出力するデータ変化速度監視部と、
前記監視結果に基づいて、前記処理回路部が前記処理用データを処理するのに最適で、かつ前記転送クロック信号をn(nは1以上の整数からなる変数)分周してなる分周クロック信号を決定して、該決定した分周クロック信号を前記処理クロック信号として前記処理回路部へ供給するクロック決定部と、
を備えたインタフェース回路。 - 前記一時保持手段は、前記入力データを前記転送クロック信号に同期してシフトする、FIFOバッファから構成され、
前記所定の時間は、前記転送クロック周期の整数倍に等しい、請求項1に記載のインタフェース回路。 - 前記データ変化速度監視部は、前記監視結果として、前記入力データの最速スピードに対応する選択信号を出力するように構成されており、
前記クロック決定部は、
前記転送クロック信号を、互いに異なる複数の分周数(1以上の整数)で分周して、複数の分周クロック信号を出力するクロック分周部と、
前記選択信号に基づいて、前記複数の分周クロック信号の1つを選択し、選択した分周クロック信号を前記処理クロック信号として出力するクロック選択部と、
から構成される、請求項2に記載のインタフェース回路。 - 前記クロック分周部は、前記転送クロック信号を、20から2N−1(Nは2以上の整数)までのN個の分周数で分周して、それぞれ、前記転送クロック周波数の(1/20)倍から(1/2N−1)倍の第1乃至第Nの分周周波数を持つ第1乃至第Nの分周クロック信号を出力し、
前記クロック選択部は、前記選択信号に基づいて、前記第1乃至第Nの分周クロック信号の1つを選択し、該選択した分周クロック信号を前記処理クロック信号として出力する、
請求項3に記載のインタフェース回路。 - 前記所定の時間は、前記転送クロック周期の2N−1倍以上である、請求項4に記載のインタフェース回路。
- 前記クロック分周部は、前記転送クロック信号を、1からN(Nは2以上の整数)までのN個の分周数で分周して、それぞれ、前記転送クロック周波数の1倍から(1/N)倍の第1乃至第Nの分周周波数を持つ第1乃至第Nの分周クロック信号を出力し、
前記クロック選択部は、前記選択信号に基づいて、前記第1乃至第Nの分周クロック信号の1つを選択し、該選択した分周クロック信号を前記処理クロック信号として出力する、
請求項3に記載のインタフェース回路。 - 前記所定の時間は、前記転送クロック周期のN倍以上である、請求項6に記載のインタフェース回路。
- 前記データ変化速度監視部は、前記処理用データをも受け、前記入力データと前記処理用データとに基づいて、前記入力データが前記所定の時間を越えて変化しない場合に、停止信号を出力し、
前記インタフェース回路は、
前記クロック決定部と前記処理回路部との間に挿入され、前記停止信号に応答して、前記処理クロック信号の前記処理回路部への供給を停止するクロック停止部
を更に有する請求項1乃至7のいずれか1つに記載のインタフェース回路。 - 所定の転送クロック周波数で所定の転送クロック周期を持つ転送クロック信号と、前記転送クロック周期以上でかつ変動するデータビット幅を持つパラレルデータである入力データとを受け、処理クロック信号と処理用データとを処理回路部へ供給するクロック/データ供給方法であって、
前記入力データを所定の時間保持し、該所定の時間経過後に保持したデータを前記処理用データとして出力する一時保持ステップと、
前記転送クロック信号と前記入力データとを受け、前記転送クロック信号に基づいて前記入力データの変化速度を監視して、監視結果を出力するデータ変化速度監視ステップと、
前記監視結果に基づいて、前記処理回路部が前記処理用データを処理するのに最適で、かつ前記転送クロック信号をn(nは1以上の整数からなる変数)分周してなる分周クロック信号を決定して、該決定した分周クロック信号を前記処理クロック信号として前記処理回路部へ供給するクロック決定ステップと、
を含むクロック/データ供給方法。 - 前記一時保持ステップは、前記入力データを前記転送クロック信号に同期してシフトする、FIFOバッファを用いて実現され、
前記所定の時間は、前記転送クロック周期の整数倍に等しい、請求項9に記載のクロック/データ供給方法。 - 前記データ変化速度監視ステップは、前記監視結果として、前記入力データの最速スピードに対応する選択信号を出力し、
前記クロック決定ステップは、
前記転送クロック信号を、互いに異なる複数の分周数(1以上の整数)で分周して、複数の分周クロック信号を出力するクロック分周ステップと、
前記選択信号に基づいて、前記複数の分周クロック信号の1つを選択し、選択した分周クロック信号を前記処理クロック信号として出力するクロック選択ステップと、
を含む、請求項10に記載のクロック/データ供給方法。 - 前記クロック分周ステップは、前記転送クロック信号を、20から2N−1(Nは2以上の整数)までのN個の分周数で分周して、それぞれ、前記転送クロック周波数の(1/20)倍から(1/2N−1)倍の第1乃至第Nの分周周波数を持つ第1乃至第Nの分周クロック信号を出力し、
前記クロック選択ステップは、前記選択信号に基づいて、前記第1乃至第Nの分周クロック信号の1つを選択し、該選択した分周クロック信号を前記処理クロック信号として出力する、
請求項11に記載のクロック/データ供給方法。 - 前記所定の時間は、前記転送クロック周期の2N−1倍以上である、請求項12に記載のクロック/データ供給方法。
- 前記クロック分周ステップは、前記転送クロック信号を、1からN(Nは2以上の整数)までのN個の分周数で分周して、それぞれ、前記転送クロック周波数の1倍から(1/N)倍の第1乃至第Nの分周周波数を持つ第1乃至第Nの分周クロック信号を出力し、
前記クロック選択ステップは、前記選択信号に基づいて、前記第1乃至第Nの分周クロック信号の1つを選択し、該選択した分周クロック信号を前記処理クロック信号として出力する、
請求項11に記載のクロック/データ供給方法。 - 前記所定の時間は、前記転送クロック周期のN倍以上である、請求項14に記載のクロック/データ供給方法。
- 前記データ変化速度監視ステップは、前記処理用データをも受け、前記入力データと前記処理用データとに基づいて、前記入力データが前記所定の時間を越えて変化しない場合に、停止信号を出力し、
前記クロック決定ステップの後に、前記停止信号に応答して、前記処理クロック信号の前記処理回路部への供給を停止するクロック停止ステップ
を更に含む請求項9乃至15のいずれか1つに記載のクロック/データ供給方法。
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---|---|---|---|---|
JPH01132249A (ja) * | 1987-11-18 | 1989-05-24 | Nec Corp | 調歩同期方式のモード自動設定方式 |
JPH0233238A (ja) * | 1988-07-23 | 1990-02-02 | Nec Corp | 調歩同期方式データの受信クロック再生回路 |
JPH07202868A (ja) * | 1993-12-28 | 1995-08-04 | Matsushita Electric Ind Co Ltd | データレート変換装置 |
JP2005151424A (ja) * | 2003-11-19 | 2005-06-09 | Nippon Telegr & Teleph Corp <Ntt> | 光信号受信器 |
JP2008017111A (ja) * | 2006-07-05 | 2008-01-24 | Mitsubishi Electric Corp | ビット速度判定装置 |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01132249A (ja) * | 1987-11-18 | 1989-05-24 | Nec Corp | 調歩同期方式のモード自動設定方式 |
JPH0233238A (ja) * | 1988-07-23 | 1990-02-02 | Nec Corp | 調歩同期方式データの受信クロック再生回路 |
JPH07202868A (ja) * | 1993-12-28 | 1995-08-04 | Matsushita Electric Ind Co Ltd | データレート変換装置 |
JP2005151424A (ja) * | 2003-11-19 | 2005-06-09 | Nippon Telegr & Teleph Corp <Ntt> | 光信号受信器 |
JP2008017111A (ja) * | 2006-07-05 | 2008-01-24 | Mitsubishi Electric Corp | ビット速度判定装置 |
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