JP2010103382A - Method of manufacturing semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To simplify processes of electrode junction and sealing resin formation, and to reduce cost for a semiconductor device and a manufacturing method. <P>SOLUTION: Resin containing a plurality of conductive particles is made in contact with a wiring layer selectively formed on a main surface of a circuit board (a step S1), and the main surface of the circuit board and an electrode pad arranged on a main surface of the semiconductor element are made to face each other through the resin (a step S2). Then, the conductive particles are heated to a melting point of the conductive particles or higher, and the electrode pad and wiring layer are electrically connected through the conductive layer formed by integrating the plurality of conductive particles. Simultaneously, the conductive layer is coated with the resin (a step S3). Accordingly, the processes of electrode junction and sealing resin formation can be simplified and the semiconductor device can be manufactured at low cost. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は半導体装置の製造方法に関し、特に電極形成に係る半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device related to electrode formation.

薄型テレビや携帯電話の小型・軽量化を実現させている要素技術の一つとして、パワーモジュールがある。
中でも、パワー半導体素子、制御用ＩＣ素子を、同じ支持基板上に２次元的に配置し、これらの素子間をリードフレームで配線したインテリジェントパワーモジュールが注目されている（例えば、特許文献１参照）。 There is a power module as one of the elemental technologies that realize the reduction in size and weight of flat-screen TVs and mobile phones.
Among them, an intelligent power module in which a power semiconductor element and a control IC element are two-dimensionally arranged on the same support substrate and these elements are wired with a lead frame has attracted attention (for example, see Patent Document 1). .

このようなパワーモジュールでは、素子を支持基板に実装する際に、素子に設けられたバンプ電極と支持基板に配設された配線とを、例えば、リフロー処理により接合させる。そして、当該素子と支持基板との間に、封止用樹脂を形成する方法が用いられている。
特開２００１−２９１８２３号公報 In such a power module, when the element is mounted on the support substrate, the bump electrode provided on the element and the wiring disposed on the support substrate are joined by, for example, a reflow process. And the method of forming sealing resin between the said element and a support substrate is used.
JP 2001-291823 A

しかしながら、上述した実装、封止用樹脂の形成は、リフロー処理、アンダーフィル材の充填及び硬化という工程を経ている。
従って、これらの製造工程は多工程になってしまい、半導体装置の製造コストを低減できないという問題点があった。 However, the above-described mounting and formation of the sealing resin are performed through steps of reflow processing, filling of underfill material and curing.
Therefore, these manufacturing steps are multi-step, and there is a problem that the manufacturing cost of the semiconductor device cannot be reduced.

本発明はこのような点に鑑みてなされたものであり、電極接合及び封止用樹脂の形成工程を簡略化し、低コストで半導体装置を製造できる半導体装置の製造方法を提供することを目的とする。   This invention is made in view of such a point, and it aims at providing the manufacturing method of the semiconductor device which can simplify the formation process of resin for electrode joining and sealing, and can manufacture a semiconductor device at low cost. To do.

上記課題を解決するために、回路基板の主面に選択的に形成された配線層に、複数の導電性粒子を含む樹脂を接触させる工程と、前記樹脂を介して、前記回路基板の前記主面と半導体素子の主面に配置された電極パッドとを対向させる工程と、前記導電性粒子の融点以上に前記導電性粒子を加熱し、複数の前記導電性粒子を一体化させた導電層を通じて、前記電極パッドと前記配線層とを電気的に接続すると共に、前記導電層を前記樹脂で被覆する工程と、を有することを特徴とする半導体装置の製造方法が提供される。   In order to solve the above problems, a step of bringing a resin containing a plurality of conductive particles into contact with a wiring layer selectively formed on a main surface of a circuit board, and the main of the circuit board through the resin Through a conductive layer in which a plurality of the conductive particles are integrated by heating the conductive particles to a temperature equal to or higher than a melting point of the conductive particles. And a step of electrically connecting the electrode pad and the wiring layer, and covering the conductive layer with the resin.

上記手段によれば、電極接合及び封止用樹脂の形成工程が簡略化され、低コストで半導体装置を製造できる。   According to the above means, the electrode bonding and sealing resin forming steps are simplified, and a semiconductor device can be manufactured at low cost.

以下、本実施の形態に係る半導体装置の製造方法を、図面を参照しながら詳細に説明する。
図１は半導体装置の製造方法の製造工程のフロー図である。 Hereinafter, a method for manufacturing a semiconductor device according to the present embodiment will be described in detail with reference to the drawings.
FIG. 1 is a flowchart of a manufacturing process of a method for manufacturing a semiconductor device.

先ず、回路基板（支持基板）の主面に選択的に形成された配線層に、複数の導電性粒子を含む樹脂を接触させる（ステップＳ１）。
次に、前記樹脂を介して、回路基板の主面と半導体素子の主面に配置された電極パッドとを対向させる（ステップＳ２）。 First, a resin containing a plurality of conductive particles is brought into contact with the wiring layer selectively formed on the main surface of the circuit board (supporting board) (step S1).
Next, the main surface of the circuit board and the electrode pad disposed on the main surface of the semiconductor element are opposed to each other through the resin (step S2).

次に、導電性粒子の融点以上に導電性粒子を加熱して、複数の導電性粒子を一体化させた導電層を通じて、電極パッドと配線層とを電気的に接続する。それと共に、導電層を樹脂で被覆する（ステップＳ３）。   Next, the conductive particles are heated to a temperature equal to or higher than the melting point of the conductive particles, and the electrode pad and the wiring layer are electrically connected through the conductive layer in which the plurality of conductive particles are integrated. At the same time, the conductive layer is covered with a resin (step S3).

このような製造方法により、半導体装置が製造される。
次に、図１に例示したフロー図をもとに、半導体装置の製造方法の具体例について説明する。 A semiconductor device is manufactured by such a manufacturing method.
Next, a specific example of a method for manufacturing a semiconductor device will be described based on the flowchart illustrated in FIG.

図２〜図４は半導体装置の製造方法を説明するための要部断面図である。
先ず、図２（ａ）に示すように、配線（配線パターン）１０ｐｔが選択的に配置された回路基板（支持基板）１０を準備する。当該配線１０ｐｔは、半導体装置の主回路、信号回路、電源用回路等の配線として用いられる。 2 to 4 are cross-sectional views of relevant parts for explaining a method of manufacturing a semiconductor device.
First, as shown in FIG. 2A, a circuit board (supporting board) 10 on which wirings (wiring patterns) 10pt are selectively arranged is prepared. The wiring 10pt is used as a wiring for a main circuit, a signal circuit, a power supply circuit and the like of the semiconductor device.

回路基板１０は、所謂プリント配線基板であり、その樹脂材として、ガラス−エポキシ樹脂、ガラス−ビスマレイミドトリアジン、或いはポリイミド等の有機材絶縁性樹脂が用いられる。   The circuit board 10 is a so-called printed wiring board, and an organic insulating resin such as glass-epoxy resin, glass-bismaleimide triazine, or polyimide is used as the resin material.

また、回路基板１０としては、上記プリント配線基板に代えて、例えば、アルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、酸化シリコン（ＳｉＯ2）、酸化マグネシウム（ＭｇＯ）、酸化カルシウム（ＣａＯ）、或いは、これらの混合物等を主たる成分とするセラミック配線板を用いてもよい。 Further, as the circuit board 10, for example, alumina (Al 2 O 3 ), aluminum nitride (AlN), silicon oxide (SiO 2 ), magnesium oxide (MgO), calcium oxide (CaO) instead of the printed wiring board. Or you may use the ceramic wiring board which has these mixtures etc. as a main component.

また、配線１０ｐｔの材質としては、銅（Ｃｕ）が用いられる。
次に、図２（ｂ）に示すように、回路基板１０の主面及び配線１０ｐｔ上に、導電性粒子１２を樹脂１１に含有させたペースト１３を塗布する。ここで、配線１０ｐｔにペースト１３が接触する。 Further, copper (Cu) is used as the material of the wiring 10pt.
Next, as shown in FIG. 2B, a paste 13 containing conductive particles 12 in a resin 11 is applied onto the main surface of the circuit board 10 and the wiring 10pt. Here, the paste 13 contacts the wiring 10pt.

ここで、樹脂１１の材質としては、熱硬化性のエポキシ樹脂が用いられる。また、当該樹脂１１は、導電性粒子１２の融点以上の温度に加熱されると硬化する性質を有している。   Here, as the material of the resin 11, a thermosetting epoxy resin is used. The resin 11 has a property of being cured when heated to a temperature equal to or higher than the melting point of the conductive particles 12.

また、導電性粒子１２の材質としては、鉛フリーの半田が用いられる。そして、導電性粒子１２の粒径は、３０μｍ〜５０μｍであり、平均粒径は、４０μｍである。
尚、鉛フリーの半田としては、例えば、錫（Ｓｎ）−銅（Ｃｕ）半田、錫（Ｓｎ）−銀（Ａｇ）半田、錫（Ｓｎ）−亜鉛（Ｚｎ）半田、錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）半田が用いられる。 Moreover, as a material of the conductive particles 12, lead-free solder is used. And the particle size of the electroconductive particle 12 is 30 micrometers-50 micrometers, and an average particle diameter is 40 micrometers.
Examples of the lead-free solder include tin (Sn) -copper (Cu) solder, tin (Sn) -silver (Ag) solder, tin (Sn) -zinc (Zn) solder, and tin (Sn) -silver. (Ag) -copper (Cu) solder is used.

また、ペースト１３の回路基板１０の主面及び配線１０ｐｔ上への選択的な塗布は、例えば、スクリーン印刷法、或いはディスペンス法により行う。尚、この段階では樹脂１１は、硬化前の状態にある。   Further, the selective application of the paste 13 onto the main surface of the circuit board 10 and the wiring 10pt is performed by, for example, a screen printing method or a dispensing method. At this stage, the resin 11 is in a state before being cured.

次に、図３（ａ）に示すように、ペースト１３上に、フェイスダウンによって半導体素子２０を載置し、回路基板１０の主面と半導体素子２０の主面に配置された電極パッド２０ｐとを対向させる。例えば、半導体素子２０の主面に配置されている電極パッド２０ｐがペースト１３を介して、配線１０ｐｔに対向するように載置される。   Next, as shown in FIG. 3A, the semiconductor element 20 is placed on the paste 13 by face-down, and the main surface of the circuit board 10 and the electrode pads 20p disposed on the main surface of the semiconductor element 20 Face each other. For example, the electrode pad 20p disposed on the main surface of the semiconductor element 20 is placed via the paste 13 so as to face the wiring 10pt.

半導体素子２０としては、例えば、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＦＷＤ（Free Wheeling Diode）等が用いられる。また、半導体素子２０に配置された電極パッド２０ｐとしては、例えば、主電極用の端子、或いは制御電極用の端子等が該当する。   As the semiconductor element 20, for example, a power MOSFET (Metal Oxide Semiconductor Field Effect Transistor), an IGBT (Insulated Gate Bipolar Transistor), an FWD (Free Wheeling Diode), or the like is used. Moreover, as the electrode pad 20p arrange | positioned at the semiconductor element 20, the terminal for main electrodes, the terminal for control electrodes, etc. correspond, for example.

尚、この図では、半導体素子２０として縦型のパワー半導体素子を用いた場合が例示されている。従って、電極パッド２０ｐが配置されている主面とは反対側の半導体素子２０の主面に、裏面電極２０ｂが配置された状態が示されている。   In this figure, a case where a vertical power semiconductor element is used as the semiconductor element 20 is illustrated. Accordingly, a state is shown in which the back electrode 20b is arranged on the main surface of the semiconductor element 20 opposite to the main surface on which the electrode pad 20p is arranged.

尚、電極パッド２０ｐ、裏面電極２０ｂの材質としては、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）を主成分とした金属が用いられる。
また、電極パッド２０ｐ及び裏面電極２０ｂの表面には、下層からニッケル（Ｎｉ）／金（Ａｕ）鍍金、或いはニッケル（Ｎｉ）／錫（Ｓｎ）鍍金を施してもよい（図示しない）。また、当該鍍金層上に、フラックス材を塗布してもよい。 In addition, as a material of the electrode pad 20p and the back surface electrode 20b, for example, a metal whose main component is aluminum (Al) or copper (Cu) is used.
Further, nickel (Ni) / gold (Au) plating or nickel (Ni) / tin (Sn) plating may be applied from the lower layer to the surfaces of the electrode pad 20p and the back electrode 20b (not shown). Moreover, you may apply | coat a flux material on the said plating layer.

次に、導電性粒子１２のリフロー処理を開始する。例えば、図３（ａ）に例示する回路基板１０、半導体素子２０及びペースト１３等のユニットをリフロー炉内に設置して（図示しない）、上記半田の融点以上の温度雰囲気で当該ユニットを加熱する。   Next, the reflow process of the conductive particles 12 is started. For example, a unit such as the circuit board 10, the semiconductor element 20, and the paste 13 illustrated in FIG. 3A is installed in a reflow furnace (not shown), and the unit is heated in an atmosphere having a temperature equal to or higher than the melting point of the solder. .

具体的には、当該ユニットを導電性粒子１２の融点直下で予備加熱する（加熱時間：３０秒間〜３分間）。その後、当該ユニットを導電性粒子１２の融点より、１０℃〜２０℃高い温度で加熱する（加熱時間：５秒間〜２分間）。   Specifically, the unit is preheated immediately below the melting point of the conductive particles 12 (heating time: 30 seconds to 3 minutes). Thereafter, the unit is heated at a temperature 10 ° C. to 20 ° C. higher than the melting point of the conductive particles 12 (heating time: 5 seconds to 2 minutes).

そして、導電性粒子１２が融点以上になると、図３（ｂ）に示すように、当該導電性粒子１２の相互間に表面張力が作用して、導電性粒子１２同士が自発的に凝集し始める。そして、リフロー処理を続けると、図３（ｃ）に示すように、上記導電性粒子１２が一体化し、ポスト状の導電層１２ａが形成する。また、半田と電極パッド２０ｐ及び配線１０ｐｔとの濡れ性は良好であることから、導電層１２ａは、電極パッド２０ｐ及び配線１０ｐｔに強く密着する。   And when the electroconductive particle 12 becomes more than melting | fusing point, as shown in FIG.3 (b), surface tension acts between the said electroconductive particles 12, and the electroconductive particles 12 begin to aggregate spontaneously. . When the reflow treatment is continued, as shown in FIG. 3C, the conductive particles 12 are integrated to form a post-shaped conductive layer 12a. In addition, since the wettability between the solder, the electrode pad 20p, and the wiring 10pt is good, the conductive layer 12a strongly adheres to the electrode pad 20p and the wiring 10pt.

これにより、電極パッド２０ｐと、当該電極パッド２０ｐの直下に対向して配置された配線１０ｐｔとが導電層１２ａを通じて電気的に接続される。
また、上記樹脂１１は、熱硬化性樹脂であることから、当該リフロー処理によって硬化し、封止用樹脂１１ａが形成する。 As a result, the electrode pad 20p and the wiring 10pt arranged so as to face directly below the electrode pad 20p are electrically connected through the conductive layer 12a.
Further, since the resin 11 is a thermosetting resin, the resin 11 is cured by the reflow treatment to form the sealing resin 11a.

即ち、この段階でのリフロー処理において、導電層１２ａが形成されると共に、当該導電層１２ａが封止用樹脂１１ａにより被覆される。尚、樹脂１１を硬化させる温度は、半田の融点によって調整される。   That is, in the reflow process at this stage, the conductive layer 12a is formed and the conductive layer 12a is covered with the sealing resin 11a. The temperature at which the resin 11 is cured is adjusted by the melting point of the solder.

次に、図４（ａ）に示すように、導電性パターン（導体接続子）３０ｐｔ，３１ｐｔが選択的に配置された配線支持基材３０を準備する。
導電性パターン３０ｐｔ，３１ｐｔは、配線支持基材３０にラミネート接合法によって固着させた導電層がフォトリソグラフィ工程を経て形成される。また、配線支持基材３０と導電性パターン３０ｐｔ，３１ｐｔとの界面には、例えば、接着部材（図示しない）が介在している。 Next, as shown to Fig.4 (a), the wiring support base material 30 by which the electroconductive pattern (conductor connector) 30pt and 31pt was selectively arrange | positioned is prepared.
In the conductive patterns 30pt and 31pt, a conductive layer fixed to the wiring support base 30 by a laminate bonding method is formed through a photolithography process. Further, for example, an adhesive member (not shown) is interposed at the interface between the wiring support base 30 and the conductive patterns 30pt and 31pt.

また、導電性パターン３１ｐｔには、電極端子である半田ボール（導電層）３２が接合している。
尚、配線支持基材３０の材質としては、可撓性を有した有機材料が用いられる。例えば、その材質としては、ポリイミド樹脂（ＰＩ）、液晶ポリマ樹脂（ＬＣＰ）、エポキシ樹脂（ＥＰ）、ポリエチレンテレフタレート樹脂（ＰＥＴ）、ポリフェニレンエーテル樹脂（ＰＰＥ）の少なくとも一つを含む樹脂が用いられる。 Solder balls (conductive layers) 32 that are electrode terminals are joined to the conductive pattern 31pt.
In addition, as a material of the wiring support base material 30, a flexible organic material is used. For example, as the material, a resin including at least one of polyimide resin (PI), liquid crystal polymer resin (LCP), epoxy resin (EP), polyethylene terephthalate resin (PET), and polyphenylene ether resin (PPE) is used.

また、導電性パターン３０ｐｔ，３１ｐｔの材質としては、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）、またはこれらの少なくとも一つを含む合金が用いられる。導電性パターン３０ｐｔ，３１ｐｔの表面には、下層からニッケル（Ｎｉ）／金（Ａｕ）鍍金、或いはニッケル（Ｎｉ）／錫（Ｓｎ）鍍金を施してもよい（図示しない）。また、当該鍍金層上に、フラックス材を塗布してもよい。   Moreover, as a material of the conductive patterns 30pt and 31pt, copper (Cu), silver (Ag), gold (Au), aluminum (Al), or an alloy containing at least one of these is used. Nickel (Ni) / gold (Au) plating or nickel (Ni) / tin (Sn) plating may be applied to the surfaces of the conductive patterns 30pt and 31pt from the lower layer (not shown). Moreover, you may apply | coat a flux material on the said plating layer.

また、導電性パターン３０ｐｔ，３１ｐｔについては、上記金属材で構成された導体性ペーストをスクリーン印刷にて配線支持基材３０上に塗布した後、乾燥・硬化させることにより形成してもよい。また、スパッタ法、真空蒸着、或いは鍍金により、導電性パターン３０ｐｔ，３１ｐｔを形成してもよい。   Further, the conductive patterns 30pt and 31pt may be formed by applying a conductive paste made of the above metal material onto the wiring support base 30 by screen printing, and then drying and curing. Further, the conductive patterns 30pt and 31pt may be formed by sputtering, vacuum deposition, or plating.

尚、導電性パターン３０ｐｔ，３１ｐｔの厚みは、５ｍｍ以下に構成されている。
また、半導体素子２０の裏面電極２０ｂ上には、予め半田部材４０を配置させておく。 半田部材４０の材質としては、例えば、上記鉛フリーの半田が用いられる。また、その形状はシート状であってもよく、ペースト状であってもよい。 The conductive patterns 30pt and 31pt have a thickness of 5 mm or less.
In addition, a solder member 40 is disposed in advance on the back electrode 20 b of the semiconductor element 20. As the material of the solder member 40, for example, the lead-free solder is used. Moreover, the shape may be a sheet shape or a paste shape.

そして、配線支持基材３０を回路基板１０側に降下させ（図中矢印の方向）、導電性パターン３０ｐｔと半田部材４０、半田ボール３２と回路基板１０に配置させた別の配線１１ｐｔとを接触させる（図示しない）。そして、半田ボール３２及び半田部材４０のリフロー処理を開始する。リフロー処理条件は、上記と同じである。   Then, the wiring support base 30 is lowered toward the circuit board 10 (in the direction of the arrow in the figure), and the conductive pattern 30pt, the solder member 40, the solder ball 32, and another wiring 11pt arranged on the circuit board 10 are brought into contact with each other. (Not shown). Then, the reflow processing of the solder ball 32 and the solder member 40 is started. The reflow processing conditions are the same as above.

リフロー処理後の状態を、図４（ｂ）に示す。
図示するように、半導体素子２０の裏面電極２０ｂと配線支持基材３０の導電性パターン３０ｐｔとが半田部材４０を通じて電気的に接続されている。 The state after the reflow process is shown in FIG.
As shown in the figure, the back electrode 20 b of the semiconductor element 20 and the conductive pattern 30 pt of the wiring support base 30 are electrically connected through a solder member 40.

また、配線支持基材３０の導電性パターン３１ｐｔと回路基板１０の配線１１ｐｔとが半田ボール３２を通じて電気的に接続されている。
尚、上述した半田ボール３２及び半田部材４０のリフロー処理において、導電層１２ａの温度が融点以上になり、当該導電層１２ａが封止用樹脂１１ａ内で溶融する場合がある。 Further, the conductive pattern 31 pt of the wiring support base 30 and the wiring 11 pt of the circuit board 10 are electrically connected through the solder balls 32.
In the reflow processing of the solder ball 32 and the solder member 40 described above, the temperature of the conductive layer 12a may become the melting point or higher, and the conductive layer 12a may melt in the sealing resin 11a.

然るに、導電層１２ａは、硬化した封止用樹脂１１ａにより、その外周を覆われている。従って、溶融した導電層１２ａが封止用樹脂１１ａ外に流出するということはない。これにより、配線１０ｐｔと電極パッド２０ｐ間の導電層１２ａを通じての導通が確実に確保される。   However, the outer periphery of the conductive layer 12a is covered with the cured sealing resin 11a. Therefore, the molten conductive layer 12a does not flow out of the sealing resin 11a. Thereby, conduction through the conductive layer 12a between the wiring 10pt and the electrode pad 20p is reliably ensured.

或いは、溶融した導電層１２ａが他の電極間に流れ込み、当該電極間での短絡（ショート）が発生することもない。
また、本実施の形態に係る半導体装置の製造方法では、電極パッド２０ｐよりも面積の大きい裏面電極２０ｂ側を上方に向け、当該裏面電極２０ｂに配線支持基材３０に配置した導電性パターン３０ｐｔを接合している。 Alternatively, the molten conductive layer 12a does not flow between the other electrodes, and a short circuit between the electrodes does not occur.
Further, in the method for manufacturing a semiconductor device according to the present embodiment, the back surface electrode 20b having a larger area than the electrode pad 20p is directed upward, and the conductive pattern 30pt disposed on the wiring support base 30 is provided on the back surface electrode 20b. It is joined.

従って、本実施の形態では、電極パッド２０ｐ側を上方に向け、当該電極パッド２０ｐに配線支持基材３０の導電性パターン３０ｐｔを接合させる製法に比べ、配線支持基材３０の位置精度が緩和される。   Therefore, in the present embodiment, the positional accuracy of the wiring support base material 30 is relaxed compared to the manufacturing method in which the electrode pad 20p side is directed upward and the conductive pattern 30pt of the wiring support base material 30 is joined to the electrode pad 20p. The

このような製造工程により、半導体装置１が完成する。
次に、上記の半導体素子２０、或いは制御用ＩＣ素子を複数個搭載したマルチチップモジュールを製造する方法について説明する。当該マルチチップモジュールの製造においても、上述した半導体装置の製造方法が適用される。 By such a manufacturing process, the semiconductor device 1 is completed.
Next, a method for manufacturing a multichip module on which a plurality of the semiconductor elements 20 or control IC elements are mounted will be described. Also in the manufacture of the multichip module, the above-described semiconductor device manufacturing method is applied.

尚、以下の図では、図２〜図４を用いて説明した部材には同一の符号を付している。
図５はマルチチップモジュールの製造方法を説明するための要部図である。ここで、図５には、連続した回路基板（支持基板）１０の表面側の形状が例示されている。 In addition, in the following figures, the same code | symbol is attached | subjected to the member demonstrated using FIGS.
FIG. 5 is a main part diagram for explaining a method of manufacturing a multichip module. Here, FIG. 5 illustrates the shape of the continuous circuit board (support substrate) 10 on the surface side.

図示するように、矩形状の回路基板１０の主面には、主回路、信号回路、電源用回路等に組み込まれる配線（配線パターン）１０ｐｔが選択的に配置されている。
このような回路基板１０は、電極、配線、樹脂層が多層構造となって積層された、プリント配線基板である。また、この段階の回路基板１０は、ダイシング処理前の状態にあり、複数の回路基板１０が縦横に連続している。 As shown in the figure, wiring (wiring pattern) 10pt incorporated in the main circuit, signal circuit, power supply circuit, etc. is selectively disposed on the main surface of the rectangular circuit board 10.
Such a circuit board 10 is a printed wiring board in which electrodes, wiring, and resin layers are laminated in a multilayer structure. Further, the circuit board 10 at this stage is in a state before the dicing process, and the plurality of circuit boards 10 are continuous vertically and horizontally.

また、配線１０ｐｔが配置されている回路基板１０の主面の反対側の主面（裏面側）には、必要に応じて、ヒートスプレッダとして機能する金属製の放熱板（図示しない）を固着させてもよい。   Further, a metal heat radiating plate (not shown) functioning as a heat spreader is fixed to the main surface (back surface side) opposite to the main surface of the circuit board 10 on which the wiring 10pt is arranged, as necessary. Also good.

図６はマルチチップモジュールの製造方法を説明するための要部図である。ここで、図６には、連続した回路基板１０の表面側の形状が例示されている。
次に、回路基板１０の所定部分にペースト１３を選択的に配置する。例えば、スクリーン印刷法、或いはディスペンス法により、回路基板１０のチップ搭載部分にペースト１３を塗布する。 FIG. 6 is a main part diagram for explaining a method of manufacturing a multichip module. Here, FIG. 6 illustrates the shape of the continuous surface side of the circuit board 10.
Next, the paste 13 is selectively disposed on a predetermined portion of the circuit board 10. For example, the paste 13 is applied to the chip mounting portion of the circuit board 10 by a screen printing method or a dispensing method.

図７及び図８はマルチチップモジュールの製造方法を説明するための要部図である。ここで、図７には、回路基板１０等の表面側の形状が例示され、図８（ａ）には、図７のＸ−Ｙ断面が例示され、図８（ｂ）には、図７のＸ’−Ｙ’断面が例示されている。   7 and 8 are principal views for explaining a method of manufacturing a multichip module. Here, FIG. 7 illustrates the shape of the surface side of the circuit board 10 and the like, FIG. 8A illustrates the XY cross section of FIG. 7, and FIG. The X'-Y 'cross section of is illustrated.

続いて、上記ペースト１３上に、制御用ＩＣ素子２１及びＩＧＢＴ素子２２を載置する（図７参照）。
ここで、制御用ＩＣ素子２１には、電極パッド２１ｐが複数個配置されている。そして、それぞれの電極パッド２１ｐがペースト１３を介し、配線１０ｐｔに対向して配置される（図８（ａ）参照）。 Subsequently, the control IC element 21 and the IGBT element 22 are placed on the paste 13 (see FIG. 7).
Here, the control IC element 21 is provided with a plurality of electrode pads 21p. And each electrode pad 21p is arrange | positioned facing the wiring 10pt through the paste 13 (refer Fig.8 (a)).

また、ＩＧＢＴ素子２２には、その主面にゲート電極２２ｇ及びエミッタ電極２２ｅが配置されている。そして、ゲート電極２２ｇ、エミッタ電極２２ｅがペースト１３を介し、それぞれの配線１０ｐｔの先端部に対向して配置される（図８（ｂ）参照）。   The IGBT element 22 is provided with a gate electrode 22g and an emitter electrode 22e on its main surface. Then, the gate electrode 22g and the emitter electrode 22e are arranged to face the tip of each wiring 10pt via the paste 13 (see FIG. 8B).

尚、ＩＧＢＴ素子２２においては、ゲート電極２２ｇ及びエミッタ電極２２ｅが配置されている主面とは反対側に、裏面電極（コレクタ電極）２２ｂが配置されている。
続いて、ペースト１３内の導電性粒子１２のリフロー処理を施す。リフロー処理の条件は、上記条件と同様である。 In the IGBT element 22, a back electrode (collector electrode) 22b is arranged on the side opposite to the main surface on which the gate electrode 22g and the emitter electrode 22e are arranged.
Subsequently, the reflow treatment of the conductive particles 12 in the paste 13 is performed. The conditions for the reflow process are the same as the above conditions.

図９はマルチチップモジュールの製造方法を説明するための要部図である。ここで、図９（ａ）には、図７のＸ−Ｙ断面が例示され、図９（ｂ）には、図７のＸ’−Ｙ’断面が例示されている。   FIG. 9 is a main part diagram for explaining a method of manufacturing a multichip module. Here, FIG. 9A illustrates the XY cross section of FIG. 7, and FIG. 9B illustrates the X′-Y ′ cross section of FIG. 7.

図示するように、リフロー処理後には、上記導電性粒子１２が図３を用いて説明したように自発的に凝集して、導電性粒子１２が一体化した導電層１２ａが形成する。
これにより、制御用ＩＣ素子２１においては、電極パッド２１ｐと、それぞれの電極パッド２１ｐの直下に対向して配置された各配線１０ｐｔとが導電層１２ａを通じて電気的に接続される（図９（ａ）参照）。 As shown in the figure, after the reflow treatment, the conductive particles 12 spontaneously aggregate as described with reference to FIG. 3 to form a conductive layer 12a in which the conductive particles 12 are integrated.
As a result, in the control IC element 21, the electrode pad 21p and the wiring 10pt arranged to face each other directly below the electrode pad 21p are electrically connected through the conductive layer 12a (FIG. 9A). )reference).

また、ＩＧＢＴ素子２２においては、ゲート電極２２ｇと、当該ゲート電極２２ｇの直下に対向して配置された配線１０ｐｔとが導電層１２ａを通じて電気的に接続される。
また、エミッタ電極２２ｅと、当該エミッタ電極２２ｅの直下に対向して配置された配線１０ｐｔとが導電層１２ａを通じて電気的に接続される（図９（ｂ）参照）。 Further, in the IGBT element 22, the gate electrode 22g and the wiring 10pt arranged to face directly below the gate electrode 22g are electrically connected through the conductive layer 12a.
In addition, the emitter electrode 22e and the wiring 10pt arranged to face directly below the emitter electrode 22e are electrically connected through the conductive layer 12a (see FIG. 9B).

また、リフロー処理後には、導電層１２ａの形成と共に、上記樹脂１１が硬化した封止用樹脂１１ａが形成する。そして、それぞれの導電層１２ａが封止用樹脂１１ａにより完全に被覆される。   In addition, after the reflow treatment, the sealing resin 11a formed by curing the resin 11 is formed together with the formation of the conductive layer 12a. Each conductive layer 12a is completely covered with the sealing resin 11a.

尚、ＩＧＢＴ素子２２の裏面電極２２ｂ上には、上記リフロー処理後に半田部材４０を配置しておく。
ここで、半田部材４０は、シート状であってもよく、ペースト状であってもよい。尚、半田部材４０の材質は、上記半田材と同様である。 A solder member 40 is disposed on the back electrode 22b of the IGBT element 22 after the reflow process.
Here, the solder member 40 may have a sheet shape or a paste shape. The material of the solder member 40 is the same as that of the solder material.

図１０はマルチチップモジュールの製造方法を説明するための要部図である。ここで、図１０（ａ）には、配線支持基材３０等の表面側の形状が例示され、図１０（ｂ）には、図１０（ａ）のＸ−Ｙ断面が例示されている。尚、図１０（ａ）では、配線支持基材３０の表面側から、導電性パターン３０ｐｔを透視した場合の例が示され、導電性パターン３０ｐｔの外形が破線で示されている。   FIG. 10 is a main part diagram for explaining a method of manufacturing a multichip module. Here, FIG. 10A illustrates the shape of the surface side of the wiring support base material 30 and the like, and FIG. 10B illustrates the XY cross section of FIG. 10A. In FIG. 10A, an example in which the conductive pattern 30pt is seen through from the surface side of the wiring support base 30 is shown, and the outer shape of the conductive pattern 30pt is shown by a broken line.

図示するように、配線支持基材３０は、帯状の形状を有し、導電性パターン３０ｐｔが選択的に配置されている。導電性パターン３０ｐｔは、上記ＩＧＢＴ素子２２の主電極（裏面電極２２ｂ）に接合させるための配線層である。   As shown in the figure, the wiring support base 30 has a strip shape, and the conductive pattern 30pt is selectively disposed. The conductive pattern 30pt is a wiring layer for bonding to the main electrode (back electrode 22b) of the IGBT element 22.

また、導電性パターン３０ｐｔの一部には、上述したように、半田ボール３２が接合されている。
続いて、当該配線支持基材３０等の導電性パターン３０ｐｔが上記回路基板１０に対向するように、当該配線支持基材３０等を回路基板１０上に載置する（図示しない）。 Further, as described above, the solder ball 32 is bonded to a part of the conductive pattern 30pt.
Subsequently, the wiring support base material 30 or the like is placed on the circuit board 10 (not shown) so that the conductive pattern 30pt of the wiring support base material 30 or the like faces the circuit board 10.

そして、上記半田部材４０及び半田ボール３２のリフロー処理を施す。リフロー処理の条件は、上記条件と同様である。
リフロー後の状態を、図１１及び図１２に示す。 Then, the reflow process of the solder member 40 and the solder ball 32 is performed. The conditions for the reflow process are the same as the above conditions.
The state after reflow is shown in FIGS.

図１１及び図１２はマルチチップモジュールの製造方法を説明するための要部図である。ここで、図１１には、連続した回路基板１０、帯状の配線支持基材３０の表面側の形状が例示されている。また、図１２には、図１１のＸ−Ｙ断面図が例示されている。尚、図１１では、配線支持基材３０の表面側から、導電性パターン３０ｐｔ、制御用ＩＣ素子２１及びＩＧＢＴ素子２２等を透視した場合の例が示され、それらの外形が破線で示されている。   11 and 12 are principal views for explaining a method of manufacturing a multichip module. Here, FIG. 11 illustrates the shape of the continuous circuit board 10 and the surface side of the belt-like wiring support base 30. FIG. 12 illustrates an XY cross-sectional view of FIG. In addition, in FIG. 11, the example at the time of seeing through the electroconductive pattern 30pt, the control IC element 21, IGBT element 22, etc. from the surface side of the wiring support base material 30 is shown, and those external shapes are shown by the broken line. Yes.

リフロー処理後においては、導電性パターン３０ｐｔが回路基板１０に配置した配線、ＩＧＢＴ素子２２等に電気的に接続されている（図１１参照）。
例えば、ＩＧＢＴ素子２２の裏面電極２２ｂと配線支持基材３０の導電性パターン３０ｐｔとが半田部材４０を通じて電気的に接続される（図１２参照）。 After the reflow process, the conductive pattern 30pt is electrically connected to the wiring arranged on the circuit board 10, the IGBT element 22, and the like (see FIG. 11).
For example, the back electrode 22b of the IGBT element 22 and the conductive pattern 30pt of the wiring support base 30 are electrically connected through the solder member 40 (see FIG. 12).

また、ＩＧＢＴ素子２２が搭載された領域外の回路基板１０に配置した配線１１ｐｔと、当該配線１１ｐｔ上に対向する導電性パターン３０ｐｔとが半田ボール３２を通じて電気的に接続される。   Further, the wiring 11pt arranged on the circuit board 10 outside the region where the IGBT element 22 is mounted and the conductive pattern 30pt opposed to the wiring 11pt are electrically connected through the solder ball 32.

尚、上述した半田部材４０及び半田ボール３２のリフロー処理において、導電層１２ａの温度が融点以上になり、当該導電層１２ａが封止用樹脂１１ａ内で溶融する場合がある。   In the reflow processing of the solder member 40 and the solder ball 32 described above, the temperature of the conductive layer 12a may be equal to or higher than the melting point, and the conductive layer 12a may melt in the sealing resin 11a.

然るに、導電層１２ａは、硬化した封止用樹脂１１ａにより、その外周を覆われている。従って、溶融した導電層１２ａが封止用樹脂１１ａ外に流出するということはない。
これにより、配線１０ｐｔとゲート電極２２ｇ間、配線１０ｐｔとエミッタ電極２２ｅ間の導電層１２ａを通じての導通が確実に確保される。 However, the outer periphery of the conductive layer 12a is covered with the cured sealing resin 11a. Therefore, the molten conductive layer 12a does not flow out of the sealing resin 11a.
Thereby, conduction through the conductive layer 12a between the wiring 10pt and the gate electrode 22g and between the wiring 10pt and the emitter electrode 22e is reliably ensured.

また、図９（ａ）に示す制御用ＩＣ素子２１においても、溶融した導電層１２ａが封止用樹脂１１ａ外に流出するということはない。従って、配線１０ｐｔと電極パッド２１ｐ間の導電層１２ａを通じての導通が確実に確保される。   Also, in the control IC element 21 shown in FIG. 9A, the molten conductive layer 12a does not flow out of the sealing resin 11a. Therefore, conduction through the conductive layer 12a between the wiring 10pt and the electrode pad 21p is reliably ensured.

或いは、溶融した導電層１２ａが他の端子間に流れ込み、当該端子間での短絡（ショート）が発生することもない。
また、回路基板１０と配線支持基材３０との間隙には、半田ボール３２を介在させていることから、配線支持基材３０の撓みが抑制される。これにより、回路基板１０と配線支持基材３０とは平行に維持される。 Alternatively, the molten conductive layer 12a does not flow between the other terminals, and a short circuit between the terminals does not occur.
Further, since the solder balls 32 are interposed in the gap between the circuit board 10 and the wiring support base material 30, bending of the wiring support base material 30 is suppressed. Thereby, the circuit board 10 and the wiring support base material 30 are maintained in parallel.

図１３及び図１４はマルチチップモジュールの製造方法を説明するための要部図である。ここで、図１３には、連続した配線支持基材３０等の表面側の形状が例示されている。また、図１４には、図１３のＸ−Ｙ断面図が例示されている。   13 and 14 are principal views for explaining a method of manufacturing a multichip module. Here, FIG. 13 illustrates the shape of the surface side of the continuous wiring support base material 30 and the like. FIG. 14 illustrates an XY cross-sectional view of FIG.

次に、回路基板１０の主面の端部まで延在させた配線１０ｐｔに、棒状の入出力端子５０を接合する（図１３参照）。
ここで、入出力端子５０は、その一端に、二股に分離するクリップ部５０ａを備えている（図１４参照）。 Next, a rod-like input / output terminal 50 is joined to the wiring 10pt extending to the end of the main surface of the circuit board 10 (see FIG. 13).
Here, the input / output terminal 50 is provided with a clip part 50a that is separated into two parts at one end (see FIG. 14).

当該クリップ部５０ａは、回路基板１０の上下の主面に配設された配線１０ｐｔに挟装されている。そして、クリップ部５０ａを回路基板１０の端に嵌め込み、クリップ部５０ａと配線１０ｐｔとを半田部材５１を介し接合することにより、入出力端子５０は、回路基板１０の端に強固に固定されている。更に、半田部材５１は、クリップ部５０ａの端を被覆している。このような半田部材５１の形成により、クリップ部５０ａと配線１０ｐｔとの接合強度が更に高くなる。   The clip portion 50 a is sandwiched between wirings 10 pt disposed on the upper and lower main surfaces of the circuit board 10. Then, the input / output terminal 50 is firmly fixed to the end of the circuit board 10 by fitting the clip part 50a into the end of the circuit board 10 and joining the clip part 50a and the wiring 10pt via the solder member 51. . Furthermore, the solder member 51 covers the end of the clip portion 50a. By forming the solder member 51 as described above, the bonding strength between the clip portion 50a and the wiring 10pt is further increased.

尚、配線１０ｐｔ或いはクリップ部５０ａの表面には、その下層から、ニッケル（Ｎｉ）／金（Ａｕ）膜、或いはニッケル（Ｎｉ）／錫（Ｓｎ）膜を鍍金により形成してもよい。   A nickel (Ni) / gold (Au) film or a nickel (Ni) / tin (Sn) film may be formed on the surface of the wiring 10pt or the clip portion 50a from the lower layer by plating.

図１５はマルチチップモジュールの製造方法を説明するための要部図である。
入出力端子５０を回路基板１０に接合させた後、トランスファモールド装置を用いて当該回路基板１０上に配置された配線支持基材３０、及び半導体素子等を、封止用樹脂６０により封止する。ここで、図中に示した封止用樹脂６０上の破線は、ダイシングラインＤＬを表している。 FIG. 15 is a main part diagram for explaining a method of manufacturing a multichip module.
After the input / output terminal 50 is bonded to the circuit board 10, the wiring support base 30, the semiconductor element, and the like disposed on the circuit board 10 are sealed with the sealing resin 60 using the transfer mold apparatus. . Here, the broken line on the sealing resin 60 shown in the drawing represents the dicing line DL.

図１６はマルチチップモジュールの製造方法を説明するための要部図である。
回路基板１０及び封止用樹脂６０等をダイシングラインＤＬに沿って切断し、個片化を行う。このような製造工程により、パワー半導体素子、制御用ＩＣチップを複数個搭載したマルチチップモジュール１Ｍが完成する。 FIG. 16 is a main part diagram for explaining a method of manufacturing a multichip module.
The circuit board 10, the sealing resin 60, and the like are cut along the dicing line DL to be separated into pieces. By such a manufacturing process, a multichip module 1M on which a plurality of power semiconductor elements and control IC chips are mounted is completed.

尚、マルチチップモジュール１Ｍに搭載する素子については、上述したパワー半導体素子、制御用ＩＣチップに限ることはない。例えば、ＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、半導体メモリ、或いはアナログＩＣチップの何れかを搭載してもよい。   The elements mounted on the multichip module 1M are not limited to the power semiconductor element and the control IC chip described above. For example, a CPU (Central Processing Unit), a DSP (Digital Signal Processor), a semiconductor memory, or an analog IC chip may be mounted.

以上説明したように、本実施の形態によれば、リフロー処理によって上記導電層１２ａが形成すると共に、封止用樹脂１１ａが形成する。即ち、導電層１２ａ、封止用樹脂１１ａを一括して形成することができる。   As described above, according to the present embodiment, the conductive layer 12a is formed by the reflow process, and the sealing resin 11a is formed. That is, the conductive layer 12a and the sealing resin 11a can be formed together.

また、ポスト状の導電層１２ａに関しては、レジスト塗布後、当該レジストのパターニングを行ってから鍍金工程を経て形成する必要がない。即ち、導電層１２ａは、導電性粒子１２の自発的な凝集によって簡便に形成される。   Further, the post-like conductive layer 12a does not need to be formed through a plating process after the resist is coated and then patterned. That is, the conductive layer 12 a is easily formed by spontaneous aggregation of the conductive particles 12.

このように、本実施の形態によれば、半導体装置の製造コストが低減する。
また、導電性粒子１２の自発的に凝集により導電層１２ａが形成するので、導電層１２ａに接合させる被接合部材（例えば、電極パッド２０ｐ、配線１０ｐｔ等）の設計上の配置の自由度が増加する。 Thus, according to the present embodiment, the manufacturing cost of the semiconductor device is reduced.
Further, since the conductive layer 12a is formed by spontaneous aggregation of the conductive particles 12, the degree of freedom in design arrangement of the members to be bonded (for example, the electrode pad 20p, the wiring 10pt, etc.) to be bonded to the conductive layer 12a is increased. To do.

半導体装置の製造方法の製造工程のフロー図である。It is a flowchart of the manufacturing process of the manufacturing method of a semiconductor device. 半導体装置の製造方法を説明するための要部断面図である（その１）。It is principal part sectional drawing for demonstrating the manufacturing method of a semiconductor device (the 1). 半導体装置の製造方法を説明するための要部断面図である（その２）。It is principal part sectional drawing for demonstrating the manufacturing method of a semiconductor device (the 2). 半導体装置の製造方法を説明するための要部断面図である（その３）。It is principal part sectional drawing for demonstrating the manufacturing method of a semiconductor device (the 3). マルチチップモジュールの製造方法を説明するための要部図である（その１）。It is principal part figure for demonstrating the manufacturing method of a multichip module (the 1). マルチチップモジュールの製造方法を説明するための要部図である（その２）。It is principal part figure for demonstrating the manufacturing method of a multichip module (the 2). マルチチップモジュールの製造方法を説明するための要部図である（その３）。FIG. 3 is a main part view for explaining the method for manufacturing the multichip module (No. 3). マルチチップモジュールの製造方法を説明するための要部図である（その４）。FIG. 10 is a main part view for explaining the method for manufacturing the multichip module (part 4). マルチチップモジュールの製造方法を説明するための要部図である（その５）。FIG. 7 is a main part view for explaining the method for manufacturing the multichip module (part 5). マルチチップモジュールの製造方法を説明するための要部図である（その６）。FIG. 6 is a main part view for explaining the manufacturing method of the multi-chip module (No. 6). マルチチップモジュールの製造方法を説明するための要部図である（その７）。FIG. 7 is a main part view for explaining the manufacturing method of the multi-chip module (No. 7). マルチチップモジュールの製造方法を説明するための要部図である（その８）。FIG. 8 is a main part view for explaining the manufacturing method of the multi-chip module (No. 8). マルチチップモジュールの製造方法を説明するための要部図である（その９）。FIG. 9 is a main part view for explaining the manufacturing method of the multi-chip module (No. 9). マルチチップモジュールの製造方法を説明するための要部図である（その１０）。FIG. 10 is a main part view for explaining the manufacturing method of the multi-chip module (No. 10). マルチチップモジュールの製造方法を説明するための要部図である（その１１）。FIG. 11 is a main part view for explaining the manufacturing method of the multichip module (No. 11). マルチチップモジュールの製造方法を説明するための要部図である（その１２）。FIG. 12 is a main part view for explaining the method of manufacturing the multichip module (No. 12).

符号の説明Explanation of symbols

１ 半導体装置
１Ｍ マルチチップモジュール
１０ 回路基板
１０ｐｔ，１１ｐｔ 配線
１１ 樹脂
１１ａ，６０ 封止用樹脂
１２ 導電性粒子
１２ａ 導電層
１３ ペースト
２０ｐ，２１ｐ 電極パッド
２０ｂ，２２ｂ 裏面電極
２０ 半導体素子
２１ 制御用ＩＣ素子
２２ ＩＧＢＴ素子
２２ｅ エミッタ電極
２２ｇ ゲート電極
３０ 配線支持基材
３０ｐｔ，３１ｐｔ 導電性パターン
３２ 半田ボール
４０，５１ 半田部材
５０ 入出力端子
５０ａ クリップ部
ＤＬ ダイシングライン DESCRIPTION OF SYMBOLS 1 Semiconductor device 1M Multichip module 10 Circuit board 10pt, 11pt Wiring 11 Resin 11a, 60 Sealing resin 12 Conductive particle 12a Conductive layer 13 Paste 20p, 21p Electrode pad 20b, 22b Back surface electrode 20 Semiconductor element 21 IC element for control 22 IGBT element 22e Emitter electrode 22g Gate electrode 30 Wiring support base material 30pt, 31pt Conductive pattern 32 Solder ball 40, 51 Solder member 50 Input / output terminal 50a Clip part DL Dicing line

Claims (4)

回路基板の主面に選択的に形成された配線層に、複数の導電性粒子を含む樹脂を接触させる工程と、
前記樹脂を介して、前記回路基板の前記主面と半導体素子の主面に配置された電極パッドとを対向させる工程と、
前記導電性粒子の融点以上に前記導電性粒子を加熱し、複数の前記導電性粒子を一体化させた導電層を通じて、前記電極パッドと前記配線層とを電気的に接続すると共に、前記導電層を前記樹脂で被覆する工程と、
を有することを特徴とする半導体装置の製造方法。 A step of bringing a resin containing a plurality of conductive particles into contact with a wiring layer selectively formed on a main surface of a circuit board;
A step of making the main surface of the circuit board and the electrode pad disposed on the main surface of the semiconductor element face each other through the resin;
The electrode pad and the wiring layer are electrically connected through a conductive layer in which the conductive particles are heated to a melting point of the conductive particles or higher and the plurality of conductive particles are integrated, and the conductive layer Coating with the resin,
A method for manufacturing a semiconductor device, comprising: 前記樹脂として、熱硬化性の樹脂を用いることを特徴とする請求項１記載の半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein a thermosetting resin is used as the resin. 前記導電層を通じて前記電極パッドと前記配線層とを電気的に接続し、前記導電層を前記樹脂で被覆させた後、前記電極パッドが配置されている主面とは反対側の主面に配置されている前記半導体素子の別の電極パッドと、配線支持基材の主面に配置されている配線層とを、半田部材を介して接合することを特徴とする請求項１記載の半導体装置の製造方法。   The electrode pad and the wiring layer are electrically connected through the conductive layer, and the conductive layer is coated with the resin, and then disposed on the main surface opposite to the main surface on which the electrode pad is disposed. 2. The semiconductor device according to claim 1, wherein another electrode pad of the semiconductor element is joined to a wiring layer disposed on a main surface of the wiring support base via a solder member. Production method. 前記別の電極パッドと、前記配線層とを接合すると共に、前記配線支持基材の前記主面に選択的に形成された導電層と、前記回路基板に配置されている別の配線層とを接合することを特徴とする請求項３記載の半導体装置の製造方法。   Bonding the another electrode pad and the wiring layer, a conductive layer selectively formed on the main surface of the wiring support base, and another wiring layer disposed on the circuit board The method of manufacturing a semiconductor device according to claim 3, wherein bonding is performed.
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