JP5233341B2 - Semiconductor device and manufacturing method of semiconductor device - Google Patents

Semiconductor device and manufacturing method of semiconductor device Download PDF

Info

Publication number
JP5233341B2
JP5233341B2 JP2008067252A JP2008067252A JP5233341B2 JP 5233341 B2 JP5233341 B2 JP 5233341B2 JP 2008067252 A JP2008067252 A JP 2008067252A JP 2008067252 A JP2008067252 A JP 2008067252A JP 5233341 B2 JP5233341 B2 JP 5233341B2
Authority
JP
Japan
Prior art keywords
conductive film
semiconductor device
electrically connected
support substrate
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008067252A
Other languages
Japanese (ja)
Other versions
JP2009224550A (en
Inventor
信二 武井
義孝 福岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2008067252A priority Critical patent/JP5233341B2/en
Publication of JP2009224550A publication Critical patent/JP2009224550A/en
Application granted granted Critical
Publication of JP5233341B2 publication Critical patent/JP5233341B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device high in productivity; and a manufacturing method of the semiconductor device. <P>SOLUTION: This semiconductor device 1 is provided with: a support substrate 10 with a plurality of die pads and lead frames selectively arranged thereon; semiconductor elements 20 and 21 mounted on the support substrate 10; a semiconductor element 22; a wire support base material 30 arranged to face the support substrate 10; conductive metal films 41 and 42 supported to the wire support base material 30; a solder layer 41a electrically connected to the conductive metal film 41, and electrically connected to any of the lead frames; a solder layer 41b electrically connected to the conductive metal film 41, and electrically connected to main electrodes of the semiconductor elements 20 and 21; a solder layer 42a electrically connected to the conductive metal film 42, and electrically connected to the other lead frames; and a solder layer 42b electrically connected to the conductive metal film 42, and electrically connected to controlling electrodes of the semiconductor elements 20 and 21. By manufacturing the semiconductor device 1 having such a structure, productivity of the semiconductor device is improved. <P>COPYRIGHT: (C)2010,JPO&amp;INPIT

Description

本発明は半導体装置及び半導体装置の製造方法に関し、特に複数の半導体素子を搭載したマルチチップモジュール型の半導体装置及び半導体装置の製造方法に関する。   The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and more particularly to a multichip module type semiconductor device having a plurality of semiconductor elements mounted thereon and a method for manufacturing the semiconductor device.

薄型テレビや携帯電話の小型・軽量化を実現させている要素技術の一つとして、マルチチップモジュールがある。
マルチチップモジュールは、複数の半導体素子を１つのパッケージ内に封入し、夫々の半導体素子間を配線により接続した構成をなし、システム性能の向上を図ることを特徴としている。 Multi-chip modules are one of the elemental technologies that make small TVs and mobile phones smaller and lighter.
The multi-chip module is characterized in that a plurality of semiconductor elements are enclosed in one package and each semiconductor element is connected by wiring to improve system performance.

中でも、パワー半導体素子や、制御用ＩＣを、同じ支持基板上に２次元的に配置し、これらの素子間をボンディングワイヤで配線接続したマルチチップパワーデバイスが注目されている（例えば、特許文献１参照）。
特開２００３−２１８３０９号公報 Among them, a multi-chip power device in which power semiconductor elements and control ICs are two-dimensionally arranged on the same support substrate and these elements are connected with bonding wires is attracting attention (for example, Patent Document 1). reference).
JP 2003-218309 A

しかし、上記の先行例で開示されたデバイスに於いては、複数の素子間や、素子と配線間とを多数のボンディングワイヤにて接続している部分がある。
このようなボンディングワイヤ配線には、多大な時間を要し、当該デバイスの生産性が向上しないという問題点があった。 However, in the device disclosed in the preceding example, there are portions where a plurality of elements or elements and wirings are connected by a large number of bonding wires.
Such bonding wire wiring has a problem that it takes a lot of time and the productivity of the device is not improved.

本発明はこのような点に鑑みてなされたものであり、生産性の高い半導体装置（マルチチップパワーデバイス）及び当該半導体装置の製造方法を提供することを目的とする。   The present invention has been made in view of such a point, and an object thereof is to provide a highly productive semiconductor device (multichip power device) and a method for manufacturing the semiconductor device.

本発明の一態様では上記課題を解決するために、複数のダイパッド並びに複数のリードフレームが選択的に配置された支持基板と、前記複数のダイパッドの何れかのダイパッド上に搭載された少なくとも一つの第１の半導体素子と、他のダイパッド上に搭載され、前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子と、前記支持基板の主面に対向するように配置され、厚さが１０μｍ〜５０μｍであって有機絶縁樹脂により構成される配線支持基材と、前記配線支持基材に支持された、第１の導電膜並びに第２の導電膜と、前記第１の導電膜に導通すると共に、前記複数のリードフレームの何れかのリードフレームに導通する第１の半田層と、前記第１の導電膜に導通すると共に、前記第１の半導体素子の主電極に導通する第２の半田層と、前記第２の導電膜に導通すると共に、他のリードフレームに導通する第３の半田層と、前記第２の導電膜に導通すると共に、前記第１の半導体素子の制御用電極に導通する第４の半田層と、前記ダイパッドと前記第１の半導体素子の他の主電極とを接合する第５の半田層と、を備えたことを特徴とする半導体装置が提供される。 In one embodiment of the present invention, in order to solve the above problems, a support substrate on which a plurality of die pads and a plurality of lead frames are selectively arranged, and at least one of the plurality of die pads mounted on the die pad are provided. a first semiconductor element is mounted on the other of the die pad, and at least one second semiconductor element for controlling the first semiconductor element is disposed so as to face the main surface of the supporting substrate, the thickness 10 μm to 50 μm, and a wiring support base made of an organic insulating resin , a first conductive film and a second conductive film supported by the wiring support base, and the first conductive film A first solder layer conducting to one of the plurality of lead frames, and conducting to the first conductive film and conducting to the main electrode of the first semiconductor element. The second solder layer and the second conductive film, and the third solder layer and the second conductive film, and the control of the first semiconductor element. There is provided a semiconductor device comprising: a fourth solder layer that is electrically connected to an electrode for use; and a fifth solder layer that joins the die pad and another main electrode of the first semiconductor element. The

また、上記の半導体装置を製造するために、本発明の一態様では、複数のダイパッド並びに複数のリードフレームが選択的に配置された支持基板を準備する工程と、前記複数のダイパッドの何れかのダイパッド上に、少なくとも一つの第２の半導体素子を搭載する工程と、第１の導電膜並びに第２の導電膜を支持し、前記第１の導電膜に第１の主電極、並びに前記第２の導電膜に制御用電極が電気的に接続された少なくとも一つの第１の半導体素子を配置し、厚さが１０μｍ〜５０μｍであって有機絶縁樹脂により構成される配線支持基材を、前記第１の半導体素子の第２の主電極と他のダイパッドとが衝合するように、前記支持基板に対向させる工程と、前記第２の主電極と前記他のダイパッドとを第１の半田層を介して接合すると共に、前記第１の導電膜と前記複数のリードフレームの何れかのリードフレームとを第２の半田層を介して電気的に接続し、前記第２の導電膜と他のリードフレームとを第３の半田層を介して電気的に接続する工程と、を有することを特徴とする半導体装置の製造方法が提供される。 In order to manufacture the semiconductor device described above, according to one embodiment of the present invention, a step of preparing a support substrate on which a plurality of die pads and a plurality of lead frames are selectively disposed, and any one of the plurality of die pads is provided. Mounting at least one second semiconductor element on the die pad, supporting the first conductive film and the second conductive film, the first conductive film on the first conductive film, and the second conductive film; At least one first semiconductor element having a control electrode electrically connected to the conductive film, and having a thickness of 10 μm to 50 μm and comprising an organic insulating resin , A step of facing the support substrate so that the second main electrode of one semiconductor element and another die pad are in contact with each other, and the second main electrode and the other die pad are bonded to the first solder layer. together joined via the front The first conductive film and any one of the plurality of lead frames are electrically connected via a second solder layer, and the second conductive film and another lead frame are connected to a third one. There is provided a method for manufacturing a semiconductor device, comprising the step of electrically connecting via a solder layer .

また、上記の半導体装置を製造するために、本発明の一態様では、複数のダイパッド並びに複数のリードフレームが選択的に配置された支持基板を準備する工程と、第１の導電膜、第２の導電膜並びに第３の導電膜を支持し、前記第１の導電膜に第１の主電極、並びに前記第２の導電膜に制御用電極が電気的に接続された少なくとも一つの第１の半導体素子と、前記第３の導電膜に電極が電気的に接続された少なくとも一つの第２の半導体素子とを配置し、厚さが１０μｍ〜５０μｍであって有機絶縁樹脂により構成される配線支持基材を、前記第１の半導体素子の第２の主電極と前記複数のダイパッドの何れかのダイパッドと、前記第２の半導体素子と他のダイパッドと、が衝合するように、前記支持基板に対向させる工程と、前記第２の主電極と前記ダイパッド、並びに前記第２の半導体素子と前記他のダイパッドとを第１の半田層を介して接合すると共に、前記第１の導電膜と前記複数のリードフレームの何れかのリードフレームとを第２の半田層を介して電気的に接続し、前記第２の導電膜と他のリードフレームとを第３の半田層を介して電気的に接続し、前記第３の導電膜と更に他のリードフレームとを第４の半田層を介して電気的に接続する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
In order to manufacture the above semiconductor device, in one embodiment of the present invention, a step of preparing a support substrate on which a plurality of die pads and a plurality of lead frames are selectively arranged, a first conductive film, a second conductive film, And a third main conductive film, a first main electrode connected to the first conductive film, and a control electrode electrically connected to the second conductive film. A wiring support comprising a semiconductor element and at least one second semiconductor element having an electrode electrically connected to the third conductive film and having a thickness of 10 μm to 50 μm and made of an organic insulating resin The support substrate is arranged such that the second main electrode of the first semiconductor element and any one of the plurality of die pads collide with the second semiconductor element and another die pad. And a step of facing the second main The electrode, the die pad, the second semiconductor element, and the other die pad are joined via a first solder layer, and the first conductive film and any one of the plurality of lead frames, Are electrically connected via a second solder layer , the second conductive film and another lead frame are electrically connected via a third solder layer, and the third conductive film is further connected to the third conductive film. There is provided a method for manufacturing a semiconductor device, comprising: a step of electrically connecting to another lead frame via a fourth solder layer .

本発明によれば、生産性の高い半導体装置を実現することができる。更に、薄型化・小型化形状の半導体装置を実現することができる。   According to the present invention, a highly productive semiconductor device can be realized. Furthermore, it is possible to realize a semiconductor device having a reduced thickness and size.

以下、本発明の実施の形態を、図面を参照して詳細に説明する。
＜第１の実施の形態＞
図１は第１の実施の形態に係る半導体装置の要部図である。ここで、図（Ａ）には、第１の実施の形態に係る半導体装置１の上面が示され、図（Ｂ）には、図（Ａ）のａ−ｂ位置に於ける半導体装置１の断面が示されている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
<First Embodiment>
FIG. 1 is a main part view of the semiconductor device according to the first embodiment. Here, FIG. (A) shows the upper surface of the semiconductor device 1 according to the first embodiment, and FIG. (B) shows the semiconductor device 1 at the ab position in FIG. (A). A cross section is shown.

図示するように、半導体装置１は、パターニングされた支持基板（リードフレーム基板）１０を基体としている。そして、当該支持基板１０の所定の位置には、接着部材を介して、半導体素子２０，２１，２２が搭載されている。   As shown in the figure, the semiconductor device 1 uses a patterned support substrate (lead frame substrate) 10 as a base. Then, semiconductor elements 20, 21, and 22 are mounted at predetermined positions of the support substrate 10 via adhesive members.

ここで、半導体素子２０，２１は、その上方に、平板状の配線支持基材（ベースフィルム）３０（後述）が配置されている都合上、支持基板１０と配線支持基材３０との間隙に位置し、図（Ａ）では、それらの透視外形が矩形状の点線で示されている。また、半導体素子２２は、配線支持基材３０中央に設けられた貫通孔３０ａから、その上面が表出している。このような貫通孔３０ａを設けることにより、半導体素子２２に接続された金属ワイヤ（ボンディングワイヤ）２３がループ形状を有していても、金属ワイヤ２３と配線支持基材３０とが接触しない形態になる。   Here, the semiconductor elements 20 and 21 have a flat wiring support base (base film) 30 (described later) disposed above the semiconductor elements 20 and 21, so that the gap between the support substrate 10 and the wiring support base 30 is provided. In FIG. (A), their perspective outlines are indicated by rectangular dotted lines. Further, the upper surface of the semiconductor element 22 is exposed from a through hole 30 a provided in the center of the wiring support base 30. By providing such a through hole 30a, even if the metal wire (bonding wire) 23 connected to the semiconductor element 22 has a loop shape, the metal wire 23 and the wiring support base 30 do not come into contact with each other. Become.

また、上述した半導体素子（第１の半導体素子）２０，２１に於いては、例えば、縦型のパワー半導体素子が適用される。具体的には、素子の一方の主面（上面側）に、主電極（例えば、ソース電極）と制御電極（ゲート電極）を配設し、他方の主面（下面側）に他の主電極（例えば、ドレイン電極）を配設したパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）素子が該当する。   Further, for example, a vertical power semiconductor element is applied to the semiconductor elements (first semiconductor elements) 20 and 21 described above. Specifically, a main electrode (for example, a source electrode) and a control electrode (gate electrode) are disposed on one main surface (upper surface side) of the element, and another main electrode is disposed on the other main surface (lower surface side). This corresponds to a power MOSFET (Metal Oxide Semiconductor Field Effect Transistor) element provided with a drain electrode (for example, a drain electrode).

或いは、当該パワーＭＯＳＦＥＴに代わる素子として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）素子を用いてもよい。
また、半導体素子２０，２１の間に位置する半導体素子（第２の半導体素子）２２は、制御用ＩＣチップであり、当該半導体素子２２は、半導体素子２０，２１の少なくとも何れかのスイッチング制御等をする。 Alternatively, an IGBT (Insulated Gate Bipolar Transistor) element may be used as an element instead of the power MOSFET.
A semiconductor element (second semiconductor element) 22 positioned between the semiconductor elements 20 and 21 is a control IC chip, and the semiconductor element 22 includes switching control of at least one of the semiconductor elements 20 and 21. do.

尚、半導体装置１に搭載する半導体素子の数に於いては、特に上記の数に限定されているものではない。即ち、少なくとも一つの半導体素子（例えば、パワーＭＯＳＦＥＴまたはＩＧＢＴ素子）と、当該パワー半導体素子を制御する少なくとも一つの制御ＩＣチップが支持基板１０上に配置されていればよい。   The number of semiconductor elements mounted on the semiconductor device 1 is not particularly limited to the above number. That is, it is only necessary that at least one semiconductor element (for example, a power MOSFET or IGBT element) and at least one control IC chip for controlling the power semiconductor element are arranged on the support substrate 10.

また、半導体装置１にあっては、支持基板１０自体がリードフレームで構成された配線パターンを形成し（後述）、これらの配線が主回路、信号回路、電源用回路等に組み込まれる。このような支持基板１０は、例えば、銅（Ｃｕ）を主たる成分により構成されている。   In the semiconductor device 1, the support substrate 10 itself forms a wiring pattern composed of a lead frame (described later), and these wirings are incorporated in a main circuit, a signal circuit, a power circuit, and the like. Such a support substrate 10 is composed of, for example, copper (Cu) as a main component.

また、半導体装置１にあっては、支持基板１０の主面に対向するように、半導体素子２０，２１の上方に、所定の形状に加工された配線支持基材３０を配置している。そして、当該配線支持基材３０の主面と、支持基板１０の主面とは、平行状態にある。   In the semiconductor device 1, the wiring support base material 30 processed into a predetermined shape is disposed above the semiconductor elements 20 and 21 so as to face the main surface of the support substrate 10. And the main surface of the said wiring support base material 30 and the main surface of the support substrate 10 exist in a parallel state.

このような配線支持基材３０は、例えば、ポリイミド樹脂（ＰＩ）、液晶ポリマ樹脂（ＬＣＰ）、エポキシ樹脂（ＥＰ）、ガラス−エポキシ樹脂、ビスマレイミドトリアジン樹脂（ＢＴ）、ガラス−ビスマレイミドトリアジン樹脂、ポリエチレンテレフタレート樹脂（ＰＥＴ）、ポリフェニレンエーテル樹脂（ＰＰＥ）の少なくとも一つを含む有機絶縁樹脂から構成されている。このような有機絶縁樹脂を主材とする配線支持基材３０は、その主面に於いて歪曲可能であり、フレキシブルな配線支持基材として機能する。   Such a wiring support base material 30 includes, for example, a polyimide resin (PI), a liquid crystal polymer resin (LCP), an epoxy resin (EP), a glass-epoxy resin, a bismaleimide triazine resin (BT), and a glass-bismaleimide triazine resin. And an organic insulating resin containing at least one of polyethylene terephthalate resin (PET) and polyphenylene ether resin (PPE). The wiring support base material 30 having such an organic insulating resin as a main material can be distorted on the main surface and functions as a flexible wiring support base material.

また、配線支持基材３０の厚みは、１０〜５０μｍである。その理由は、１０μｍより、小なる厚みでは、機械的強度や絶縁性が低下し、５０μｍより大なる厚みでは、半導体装置の小型化・薄型化を目的とした、本発明の課題に反するからである。   Moreover, the thickness of the wiring support base material 30 is 10-50 micrometers. The reason is that when the thickness is smaller than 10 μm, the mechanical strength and the insulating property are lowered, and when the thickness is larger than 50 μm, it is contrary to the problem of the present invention for the purpose of reducing the size and thickness of the semiconductor device. is there.

また、半導体装置１にあっては、当該配線支持基材３０上に、導電性金属膜（金属膜）４１，４２で構成された配線パターンを複数個、選択的に固着・配置している。例えば、導電性金属膜４１に於いては、その平面形状を矩形状とし、導電性金属膜４２に於いては、その平面形状をＴ字状としている。尚、このような平面形状は、特に上記のような形状に限ることはない。例えば、導電性金属膜４１の平面形状がＴ字状で、導電性金属膜４２の平面形状が矩形状であってもよい。そして、導電性金属膜４１を通じて、半導体素子２０，２１の主電極（ソース電極）と、支持基板１０とが電気的に接続されている。また、導電性金属膜４２を通じて、半導体素子２０，２１の制御電極と支持基板１０とが電気的に接続されている。   In the semiconductor device 1, a plurality of wiring patterns made of conductive metal films (metal films) 41 and 42 are selectively fixed and arranged on the wiring support base 30. For example, the planar shape of the conductive metal film 41 is rectangular, and the planar shape of the conductive metal film 42 is T-shaped. Such a planar shape is not particularly limited to the above shape. For example, the planar shape of the conductive metal film 41 may be T-shaped, and the planar shape of the conductive metal film 42 may be rectangular. The main electrodes (source electrodes) of the semiconductor elements 20 and 21 and the support substrate 10 are electrically connected through the conductive metal film 41. Further, the control electrodes of the semiconductor elements 20 and 21 and the support substrate 10 are electrically connected through the conductive metal film 42.

また、このような導電性金属膜４１，４２は、例えば、銅を主たる成分により構成され、エポキシ系樹脂またはシリコン系樹脂を含む接着部材（図示しない）を介し、配線支持基材３０上に固着されている。また、その厚みは、２５〜５００μｍである。そして、導電性金属膜４１には、導電層である半田層４１ａ，４１ｂが導通した形態をなし（図（Ｂ）参照）、導電性金属膜４２には、同じく導電層である半田層４２ａ，４２ｂが導通している。   Further, such conductive metal films 41 and 42 are composed of, for example, a main component of copper, and are fixed on the wiring support base 30 via an adhesive member (not shown) containing an epoxy resin or a silicon resin. Has been. Moreover, the thickness is 25-500 micrometers. The conductive metal film 41 is in a state in which the solder layers 41a and 41b, which are conductive layers, are conductive (see FIG. (B)), and the conductive metal film 42 includes the solder layers 42a and 41b, which are also conductive layers. 42b is conducting.

これらの導電性金属膜４１，４２、半田層４１ａ，４１ｂ，４２ａ，４２ｂの配置により、半導体素子２０，２１に設けられた電極と、支持基板１０を構成するリードフレームとが、当該導電性金属膜４１，４２を通じて、電気的に接続されている。   Due to the arrangement of the conductive metal films 41 and 42 and the solder layers 41a, 41b, 42a and 42b, the electrodes provided on the semiconductor elements 20 and 21 and the lead frame constituting the support substrate 10 are connected to the conductive metal. The membranes 41 and 42 are electrically connected.

また、半導体素子２２に於いては、上述した如く、金属ワイヤ２３を介して、リードフレームとの電気的な接続が確保されている。
尚、半導体素子２０，２１を、支持基板１０上に搭載する接着部材としては、鉛フリー半田（例えば、錫（Ｓｎ）−銀（Ａｇ）系半田）を含む半田材が適用される。 Further, in the semiconductor element 22, as described above, electrical connection with the lead frame is ensured through the metal wire 23.
Note that a solder material containing lead-free solder (for example, tin (Sn) -silver (Ag) solder) is applied as an adhesive member for mounting the semiconductor elements 20 and 21 on the support substrate 10.

更に、半導体装置１にあっては、夫々の支持基板１０の端部まで電極端子１０ｐを延出し、更に、これらの電極端子１０ｐに、棒状の入出力端子５０（材質は銅）を半田付けにて電気的に接続している。   Further, in the semiconductor device 1, electrode terminals 10p are extended to the end portions of the respective support substrates 10, and rod-like input / output terminals 50 (material is copper) are soldered to the electrode terminals 10p. Are electrically connected.

そして、支持基板１０、支持基板１０上に搭載された半導体素子２０，２１，２２、配線支持基材３０並びに導電性金属膜４１，４２等は、エポキシ系の樹脂６０により完全に封止されている。   The support substrate 10, the semiconductor elements 20, 21, 22 mounted on the support substrate 10, the wiring support base 30, the conductive metal films 41, 42, etc. are completely sealed with an epoxy resin 60. Yes.

尚、図（Ａ）に於いては、半導体装置１の内部の構造を明確にするために、樹脂６０の外枠を破線で表示している。
このような実施の形態により、半導体装置１は、コンパクト形状且つ低価格のマルチチップパワーデバイスとして機能する。 In FIG. 2A, the outer frame of the resin 60 is indicated by a broken line in order to clarify the internal structure of the semiconductor device 1.
According to such an embodiment, the semiconductor device 1 functions as a compact and low-cost multichip power device.

続いて、図１に示す半導体装置１の構造をより深く理解するために、半導体装置１の断面模式図を用いて、当該半導体装置１の構造を説明する。
尚、以下に示す全ての図に於いては、図１と同一の部材には、同一の符号を付し、その説明の詳細については省略する。 Next, in order to understand the structure of the semiconductor device 1 shown in FIG. 1 more deeply, the structure of the semiconductor device 1 will be described using a schematic cross-sectional view of the semiconductor device 1.
In all the drawings shown below, the same members as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted.

図２は第１の実施の形態に係る半導体装置の要部断面模式図である。この図２には、入出力端子５０等は、特に表示せず、半導体装置１の特徴的な形態を拡大させた図が示されている。また、この図２に示す素子としては、半導体素子２０，２２のみが示されている。   FIG. 2 is a schematic cross-sectional view of an essential part of the semiconductor device according to the first embodiment. In FIG. 2, the input / output terminals 50 and the like are not particularly displayed, and a characteristic view of the semiconductor device 1 is enlarged. Further, only the semiconductor elements 20 and 22 are shown as elements shown in FIG.

上述したように、半導体装置１にあっては、支持基板１０を基体としている。この支持基板１０は、パターン形成された複数のリードフレーム１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅを有している。このようなリードフレーム１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅは、他の配線等を通じて、上述した入出力端子５０との電気的接続が確保されている。   As described above, the semiconductor device 1 uses the support substrate 10 as a base. The support substrate 10 has a plurality of patterned lead frames 10a, 10b, 10c, 10d, and 10e. Such lead frames 10a, 10b, 10c, 10d, and 10e are ensured to be electrically connected to the above-described input / output terminals 50 through other wirings and the like.

また、半導体装置１にあっては、リードフレーム１０ａ（ダイパッド部）上に、鉛フリーの半田層１１を介し半導体素子２０を実装している。従って、半導体素子２０のドレイン電極とリードフレーム１０ａとが、半田層１１を介して電気的に接続されている。   In the semiconductor device 1, the semiconductor element 20 is mounted on the lead frame 10 a (die pad portion) via the lead-free solder layer 11. Accordingly, the drain electrode of the semiconductor element 20 and the lead frame 10 a are electrically connected via the solder layer 11.

また、制御用ＩＣチップである半導体素子２２は、接着部材１２を介し、リードフレーム（ダイパッド部）１０ｄ上に搭載されている。そして、半導体素子２２の電極パッド２２ｐと、リードフレーム１０ｃ，１０ｅとは、金（Ａｕ）製の金属ワイヤ２３を介して、電気的に接続されている。   Further, the semiconductor element 22 which is a control IC chip is mounted on the lead frame (die pad portion) 10 d via the adhesive member 12. The electrode pads 22p of the semiconductor element 22 and the lead frames 10c and 10e are electrically connected via a metal wire 23 made of gold (Au).

また、半導体装置１にあっては、支持基板１０、半導体素子２０の上方に、上述した配線支持基材３０を配置している。
そして、配線支持基材３０の上面に、導電性金属膜４１，４２が固着・配設されている（導電性金属膜４２については、図２では不図示）。 In the semiconductor device 1, the wiring support base material 30 described above is disposed above the support substrate 10 and the semiconductor element 20.
Conductive metal films 41 and 42 are fixed and disposed on the upper surface of the wiring support base 30 (the conductive metal film 42 is not shown in FIG. 2).

また、導電性金属膜４１が配置されている配線支持基材３０の主面とは反対側の主面に、半田層４１ａ，４１ｂが配設されている。
そして、半田層４１ａの一方の端は、配線支持基材３０内に設けられた貫通孔（ビアホール）３０ｔａを通じて、導電性金属膜４１に接合している。また、半田層４１ａのもう一方の端は、リードフレーム１０ｂに接合している。従って、導電性金属膜４１とリードフレーム１０ｂとは、半田層４１ａを通じて、電気的に接続されている。 Solder layers 41a and 41b are disposed on the main surface opposite to the main surface of the wiring support base 30 on which the conductive metal film 41 is disposed.
One end of the solder layer 41 a is joined to the conductive metal film 41 through a through hole (via hole) 30 ta provided in the wiring support base 30. Also, the other end of the solder layer 41a is joined to the lead frame 10b. Therefore, the conductive metal film 41 and the lead frame 10b are electrically connected through the solder layer 41a.

また、半田層４１ｂに於いては、その一方の端が配線支持基材３０内に設けられた貫通孔（ビアホール）３０ｔｂを通じて、導電性金属膜４１に接合している。また、半田層４１ｂのもう一方の端は、半導体素子２０の主電極（ソース電極）に導通する電極パッド２０ｅに接合している。従って、導電性金属膜４１と半導体素子２０の主電極（ソース電極）とは、半田層４１ｂを通じて、電気的に接続されている。   Also, one end of the solder layer 41 b is joined to the conductive metal film 41 through a through hole (via hole) 30 tb provided in the wiring support base 30. Further, the other end of the solder layer 41 b is joined to an electrode pad 20 e that is electrically connected to the main electrode (source electrode) of the semiconductor element 20. Accordingly, the conductive metal film 41 and the main electrode (source electrode) of the semiconductor element 20 are electrically connected through the solder layer 41b.

このような導電性金属膜４１、半田層４１ａ，４１ｂの配置により、半導体素子２０に設けられた電極パッド２０ｅと、半導体素子２０に隣接するリードフレーム１０ｂとが、電気的に接続されている。   With the arrangement of the conductive metal film 41 and the solder layers 41a and 41b, the electrode pad 20e provided in the semiconductor element 20 and the lead frame 10b adjacent to the semiconductor element 20 are electrically connected.

また、半導体装置１にあっては、半田層４１ａの体積または高さを調節することにより導電性金属膜４１と支持基板１０とが平行状態になる。
また、導電性金属膜４１が半田層４１ａ，４１ｂと当接する接触面には、鍍金膜を形成させてもよい（図示しない）。例えば、当該接触面に、その下層からニッケル（Ｎｉ）膜、金（Ａｕ）膜、またはニッケル（Ｎｉ）膜、錫（Ｓｎ）膜の順に、鍍金膜を形成させてもよい。 In the semiconductor device 1, the conductive metal film 41 and the support substrate 10 are in a parallel state by adjusting the volume or height of the solder layer 41 a.
Further, a plating film may be formed on the contact surface where the conductive metal film 41 contacts the solder layers 41a and 41b (not shown). For example, a plating film may be formed on the contact surface in the order of a nickel (Ni) film, a gold (Au) film, a nickel (Ni) film, and a tin (Sn) film from the lower layer.

＜第１の実施の形態の製造方法＞
次に、半導体装置１の製造方法について説明する。
図３乃至図１３は第１の実施の形態の半導体装置の製造工程を説明する要部図である。 <Manufacturing method of the first embodiment>
Next, a method for manufacturing the semiconductor device 1 will be described.
3 to 13 are main part views for explaining the manufacturing process of the semiconductor device according to the first embodiment.

先ず、図３に示すように、複数の導電性金属膜、貫通孔等が配置された配線支持基材３０を準備する。ここで、図（Ａ）には、配線支持基材３０の主面（裏面側）が示され、図（Ｂ）には、図（Ａ）のａ−ｂ位置に於ける断面が示されている。   First, as shown in FIG. 3, a wiring support base 30 on which a plurality of conductive metal films, through holes and the like are arranged is prepared. Here, FIG. (A) shows the main surface (back side) of the wiring support base material 30, and FIG. (B) shows a cross-section at the position ab in FIG. (A). Yes.

図示するように、帯状の配線支持基材３０を準備した後、当該配線支持基材３０の主面に、上述した導電性金属膜４１，４２を複数個、選択的に固着・配置する。ここで、図（Ａ）では、配線支持基材３０の裏面側が示されている都合上、導電性金属膜４１，４２の外周を投影させた形状が点線で示されている。   As shown in the figure, after preparing the belt-like wiring support base material 30, a plurality of the above-described conductive metal films 41 and 42 are selectively fixed and arranged on the main surface of the wiring support base material 30. Here, in the figure (A), the shape which projected the outer periphery of the electroconductive metal films 41 and 42 is shown with the dotted line on account of the back side of the wiring support base material 30 being shown.

このような導電性金属膜４１，４２は、銅（Ｃｕ）を主たる成分とする金属箔を、例えば、ラミネート法により配線支持基材３０の裏面側に固着させた後、ドライ式またはウェット式のエッチング処理により、形成させる。   Such conductive metal films 41 and 42 are made of, for example, a dry type or a wet type after a metal foil containing copper (Cu) as a main component is fixed to the back side of the wiring support substrate 30 by, for example, a laminating method. It is formed by an etching process.

尚、導電性金属膜４１，４２と配線支持基材３０とを接合させる接着部材としては、エポキシ系またはシリコン系樹脂を含む接着材を用いる。
続いて、導電性金属膜４１，４２を配置させた領域の配線支持基材３０の反対側の配線支持基材３０の主面に、レーザー光を照射し、配線支持基材３０内を貫通する貫通孔（ビアホール）３０ｔａ，３０ｔｂを複数個、選択的に形成する。ここで、形成した貫通孔３０ｔａ，３０ｔｂの径は異なり、例えば、貫通孔３０ｔａは、貫通孔３０ｔｂより大なる径を有している。また、導電性金属膜４１を配置させた配線支持基材３０の反対側の配線支持基材３０には、小径の貫通孔３０ｔｂを格子状（例えば、３行３列）に複数個、形成する。尚、このような貫通孔形成は、上述したレーザー加工のほか、ドリル加工にて実施してもよい。 In addition, as an adhesive member for joining the conductive metal films 41 and 42 and the wiring support base material 30, an adhesive material containing an epoxy resin or a silicon resin is used.
Subsequently, the main surface of the wiring support base 30 on the opposite side of the wiring support base 30 in the region where the conductive metal films 41 and 42 are disposed is irradiated with laser light and penetrates through the wiring support base 30. A plurality of through holes (via holes) 30ta and 30tb are selectively formed. Here, the diameters of the formed through holes 30ta and 30tb are different. For example, the through hole 30ta has a larger diameter than the through hole 30tb. In addition, a plurality of small-diameter through holes 30tb are formed in a lattice shape (for example, 3 rows and 3 columns) in the wiring support substrate 30 opposite to the wiring support substrate 30 on which the conductive metal film 41 is disposed. . In addition, you may implement such through-hole formation by drilling other than the laser processing mentioned above.

このような貫通孔３０ｔａ，３０ｔｂの形成により、配線支持基材３０の裏面側から導電性金属膜４１，４２の主面の一部が表出することになる。
更に、貫通孔３０ｔａ，３０ｔｂが形成されていない配線支持基材３０の主面には、同様にレーザー加工にて、貫通孔３０ａを形成する。この貫通孔３０ａは、上述した半導体素子２１の上面を表出させるためのものである。 By forming such through holes 30ta and 30tb, a part of the main surface of the conductive metal films 41 and 42 is exposed from the back side of the wiring support base 30.
Furthermore, the through-hole 30a is similarly formed in the main surface of the wiring support base material 30 in which the through-holes 30ta and 30tb are not formed by laser processing. The through hole 30a is for exposing the upper surface of the semiconductor element 21 described above.

また、貫通孔３０ａとは別に、配線支持基材３０には、貫通孔３０ｈを形成する。この貫通孔３０ｈは、後述する位置合わせ用のピンを挿通させるためのものである。
尚、この段階での配線支持基材３０の形状は、横長に連なった帯状であり、当該連続した配線支持基材３０に、上述した貫通孔３０ａ，３０ｈ，３０ｔａ，３０ｔｂのパターンが周期的に形成されている。 In addition to the through hole 30a, the wiring support base 30 is formed with a through hole 30h. This through hole 30h is for inserting a pin for alignment described later.
Note that the shape of the wiring support base material 30 at this stage is a horizontally long strip shape, and the pattern of the through holes 30a, 30h, 30ta, and 30tb described above is periodically formed on the continuous wiring support base material 30. Is formed.

次に、配線支持基材３０に設けた貫通孔３０ｔａ，３０ｔｂ内に、上述した鉛フリーの半田材を、ディッピング法、印刷法、鍍金等のいずれかの手段により、充填する。特に、貫通孔３０ｔａに於いては、半田材が漏出または突出する程度に、過剰に充填する。続いて、当該半田材に、リフロー処理を施す（図示しない）。   Next, the lead-free solder material described above is filled into the through holes 30ta and 30tb provided in the wiring support base material 30 by any means such as dipping, printing, or plating. In particular, the through hole 30ta is excessively filled to such an extent that the solder material leaks or protrudes. Subsequently, a reflow process is performed on the solder material (not shown).

このようなリフロー処理により、図４に示す如く、導電性金属膜４１，４２に導通する複数の半田ボール４１ａｂ，４２ａｂ並びに半田層（ビア）４１ｂｖ，４２ｂｖが形成する。ここで、半田ボール４１ａｂ，４２ａｂ並びに半田層４１ｂｖ，４２ｂｖは、後述するように導電層になる。また、半田ボール４１ａｂ，４２ａｂの径は、例えば、半導体素子２０，２１の厚み程度とする。このようなボール径は、貫通孔３０ｔａの口径、貫通孔３０ｔａへ供給する半田材の供給量等を調整することにより、半導体素子２０，２１の厚み程度に調整される。   By such a reflow process, as shown in FIG. 4, a plurality of solder balls 41ab and 42ab and solder layers (vias) 41bv and 42bv that are electrically connected to the conductive metal films 41 and 42 are formed. Here, the solder balls 41ab and 42ab and the solder layers 41bv and 42bv become conductive layers as will be described later. The diameter of the solder balls 41ab and 42ab is, for example, about the thickness of the semiconductor elements 20 and 21. Such a ball diameter is adjusted to the thickness of the semiconductor elements 20 and 21 by adjusting the diameter of the through hole 30ta, the supply amount of the solder material supplied to the through hole 30ta, and the like.

尚、この段階で作製した配線支持基材３０、貫通孔３０ａ，３０ｈ，３０ｔａ，３０ｔｂ、導電性金属膜４１，４２、半田ボール４１ａｂ，４２ａｂ並びに半田層４１ｂｖ，４２ｂｖを含む基板を、以下、配線基板３１と称する。   A substrate including the wiring support base 30, the through holes 30 a, 30 h, 30 ta, 30 tb, the conductive metal films 41, 42, the solder balls 41 ab, 42 ab and the solder layers 41 bv, 42 bv manufactured at this stage is hereinafter referred to as a wiring. This is referred to as a substrate 31.

尚、このような半田ボール４１ａｂ，４２ａｂを配線基板３１に配設した理由については後述する。
次に、図５に示すように、半導体素子２０，２１を配線基板３１に固着・配置する。 The reason why such solder balls 41ab and 42ab are arranged on the wiring board 31 will be described later.
Next, as shown in FIG. 5, the semiconductor elements 20 and 21 are fixed and arranged on the wiring board 31.

例えば、半導体素子２０，２１を配線支持基材３０の所定の箇所に位置させ、半導体素子２０，２１の上面に配置されたソース電極に導通する電極パッド２０ｅ，２１ｅ、制御電極に導通する電極パッド２０ｇ，２１ｇの夫々を、図４に示す半田層４１ｂｖ，４２ｂｖに接触させた後、例えば、２６０℃、１０秒のリフロー処理を施す。これにより、図５に示す如く、電極パッド２０ｅ，２１ｅと導電性金属膜４１とが、半田層４１ｂを介して、電気的に接続される。更に、電極パッド２０ｇ，２１ｇと導電性金属膜４２とが、半田層４２ｂを介して、電気的に接続される。   For example, the semiconductor elements 20 and 21 are positioned at predetermined positions of the wiring support base 30, and electrode pads 20 e and 21 e that conduct to the source electrode disposed on the upper surface of the semiconductor elements 20 and 21, and electrode pads that conduct to the control electrode After 20 g and 21 g are brought into contact with the solder layers 41 bv and 42 bv shown in FIG. 4, for example, a reflow process at 260 ° C. for 10 seconds is performed. Thereby, as shown in FIG. 5, the electrode pads 20e and 21e and the conductive metal film 41 are electrically connected through the solder layer 41b. Furthermore, the electrode pads 20g and 21g and the conductive metal film 42 are electrically connected via the solder layer 42b.

次に、図６に示すように、支持基板１０が連続した基板を準備する。図示する如く、各支持基板１０には、リードフレームで構成された配線パターンが選択的に形成されている。   Next, as shown in FIG. 6, a substrate having a continuous support substrate 10 is prepared. As shown in the figure, each support substrate 10 is selectively formed with a wiring pattern composed of a lead frame.

例えば、支持基板１０内には、半導体素子２０，２１，２２をマウントするためのダイパッド部２０ｄ，２１ｄ，２２ｄが設けられている。また、ダイパッド部２０ｄ，２１ｄ，２２ｄが配置された領域以外に、複数のリードフレームがパターン形成されている。   For example, in the support substrate 10, die pad portions 20d, 21d, and 22d for mounting the semiconductor elements 20, 21, and 22 are provided. In addition to the regions where the die pad portions 20d, 21d, and 22d are arranged, a plurality of lead frames are formed in a pattern.

尚、当該ダイパッド部２０ｄは、図２に示すリードフレーム１０ａに対応し、ダイパッド部２２ｄは、リードフレーム１０ｄに対応している。
そして、夫々のダイパッド部２０ｄ，２１ｄ，２２ｄ、上記リードフレームからは、更に支持基板１０の端部まで、外部接続用の電極端子１０ｐが横一列になって延出されている。これらの電極端子１０ｐは、ダイパッド部２０ｄ，２１ｄ，２２ｄ、または、上記リードフレームに導通している。 The die pad portion 20d corresponds to the lead frame 10a shown in FIG. 2, and the die pad portion 22d corresponds to the lead frame 10d.
The electrode terminals 10p for external connection are extended in a horizontal row from the respective die pad portions 20d, 21d, 22d and the lead frame to the end portion of the support substrate 10. These electrode terminals 10p are electrically connected to the die pad portions 20d, 21d, 22d or the lead frame.

更に、支持基板１０に於いては、これらの電極端子１０ｐ間を中継するために、ダイバ１０Ｄが電極端子１０ｐの中途に設けられている。
このような支持基板１０の形態により、各リードフレームが架渡し材の機能を有し、支持基板１０自体の機械的強度（曲げ剛性）を向上させている。これにより、後述する支持基板１０上で行う素子のマウント、ワイヤボンディング、リフロー並びに樹脂封止等の工程に於いて、支持基板１０の反り、位置ずれ等を未然に防止することかできる。 Further, in the support substrate 10, a diver 10D is provided in the middle of the electrode terminal 10p in order to relay between these electrode terminals 10p.
With such a form of the support substrate 10, each lead frame has a function of a bridge member, and improves the mechanical strength (bending rigidity) of the support substrate 10 itself. Accordingly, it is possible to prevent warping, misalignment, and the like of the support substrate 10 in steps such as element mounting, wire bonding, reflow, and resin sealing performed on the support substrate 10 described later.

尚、位置合わせ用のピンを備えた支持台上に、連続した支持基板１０を載置・嵌合させるために、連続した支持基板１０の中間位置には、予め、貫通孔１０ｈを形成させておく。   In addition, in order to place and fit the continuous support substrate 10 on the support base having the alignment pins, a through hole 10h is formed in advance at an intermediate position of the continuous support substrate 10. deep.

また、連続した支持基板１０に於いては、横長に連続したタイプのものではなく、必要に応じて、縦・横方向に連続するマトリクス状の支持基板１０を用いてもよい。
また、後述する樹脂封止装置に設置された金型の容量により、必要に応じて、連続する基板の個数を調節してもよい。 Further, the continuous support substrate 10 is not of a horizontally long type, and a matrix-like support substrate 10 continuous in the vertical and horizontal directions may be used as necessary.
In addition, the number of continuous substrates may be adjusted as necessary according to the capacity of a mold installed in a resin sealing device described later.

そして、支持基板１０のダイパッド部２２ｄの素子搭載領域（図中のダイパッド部２２ｄの破線で示す領域）に、エポキシ系またはシリコン系の接着部材を塗布する（図示しない）。尚、当該接着部材に代えて、半田材を用いてもよい。   Then, an epoxy-based or silicon-based adhesive member is applied to the element mounting region of the die pad portion 22d of the support substrate 10 (the region indicated by the broken line of the die pad portion 22d in the drawing) (not shown). A solder material may be used in place of the adhesive member.

次に、図７に示すように、半導体素子２２を支持基板１０上に搭載（マウント）し、支持基板１０上に、半導体素子２２を固着する。更に、半導体素子２２に配設された電極と、半導体素子２１の周辺に位置するリードフレーム（支持基板１０）とを、金製の金属ワイヤ２３にて導通させる（ワイヤボンディング完了）。   Next, as shown in FIG. 7, the semiconductor element 22 is mounted (mounted) on the support substrate 10, and the semiconductor element 22 is fixed onto the support substrate 10. Further, the electrodes disposed on the semiconductor element 22 and the lead frame (support substrate 10) located around the semiconductor element 21 are electrically connected by a metal wire 23 made of gold (wire bonding is completed).

次に、図８に示すように、位置あわせ用のピン７０ｐを複数個、立設させた支持台７０を準備する。続いて、支持基板１０を支持台７０上に対向させ、ピン７０ｐの上方に、支持基板１０の貫通孔１０ｈが位置するように、支持基板１０の位置合わせをする。そして、ピン７０ｐが貫通孔１０ｈに嵌合するように、支持基板１０を支持台７０に対し、降下せしめる。   Next, as shown in FIG. 8, a support base 70 in which a plurality of positioning pins 70p are erected is prepared. Subsequently, the support substrate 10 is opposed to the support base 70, and the support substrate 10 is aligned so that the through hole 10h of the support substrate 10 is positioned above the pin 70p. Then, the support substrate 10 is lowered with respect to the support base 70 so that the pins 70p are fitted in the through holes 10h.

尚、上述した半導体素子２２の支持基板１０へのマウント並びにワイヤボンディングは、支持台７０に、支持基板１０を載置した後に実施してもよい。
次に、図９に示すように、支持基板１０上を支持台７０上に載置した後、支持基板１０上のダイパッド部２０ｄ，２１ｄの素子搭載領域（図７中のダイパッド部２０ｄ，２１ｄの破線で示す領域）に、ディスペンス法にてペースト状の半田材１１ａを配置する。尚、当該半田材１１ａの配置は、図６乃至８で示す何れかの製造工程中に実施してもよい。 Note that the mounting and wire bonding of the semiconductor element 22 to the support substrate 10 described above may be performed after the support substrate 10 is placed on the support base 70.
Next, as shown in FIG. 9, after the support substrate 10 is placed on the support base 70, the element mounting regions of the die pad portions 20d and 21d on the support substrate 10 (the die pad portions 20d and 21d in FIG. A paste-like solder material 11a is disposed in a region indicated by a broken line by a dispensing method. The placement of the solder material 11a may be performed during any one of the manufacturing steps shown in FIGS.

続いて、半導体素子２０，２１を装着した配線基板３１を、支持基板１０を載置した支持台７０上に対向させる。続いて、ピン７０ｐの上方に、配線基板３１の貫通孔３０ｈが位置するように、配線基板３１の位置合わせをする。そして、ピン７０ｐが貫通孔３０ｈに嵌合するように、配線基板３１を支持台７０に対し、降下せしめる。   Subsequently, the wiring substrate 31 on which the semiconductor elements 20 and 21 are mounted is opposed to the support base 70 on which the support substrate 10 is placed. Subsequently, the wiring board 31 is aligned so that the through hole 30h of the wiring board 31 is located above the pin 70p. Then, the wiring board 31 is lowered with respect to the support base 70 so that the pins 70p are fitted in the through holes 30h.

降下させた後には、半導体素子２０，２１のドレイン電極と、ダイパッド部２０ｄ，２１ｄとが半田材１１ａを介して衝合し、支持基板１０と配線基板３１とが対向する（図示しない）。そして、半導体素子２０，２１を装着した配線基板３１を、支持基板１０上に載置した状態を維持し、支持基板１０、配線基板３１等を加熱炉内に設置する（図示しない）。そして、当該支持基板１０、配線基板３１等に、例えば、２６０℃、１０秒のリフロー処理を施す。   After the lowering, the drain electrodes of the semiconductor elements 20 and 21 and the die pad portions 20d and 21d abut each other via the solder material 11a, and the support substrate 10 and the wiring substrate 31 face each other (not shown). Then, the wiring substrate 31 on which the semiconductor elements 20 and 21 are mounted is maintained on the support substrate 10, and the support substrate 10, the wiring substrate 31 and the like are installed in a heating furnace (not shown). Then, for example, the support substrate 10, the wiring substrate 31 and the like are subjected to a reflow process at 260 ° C. for 10 seconds.

この処理により、半田ボール４１ａｂ，４２ａｂ、半田材１１ａが溶融・固化し、図１０に示す如く、導電性金属膜４１，４２と支持基板１０との間に、半田層４１ａ，４２ａが形成する。または、半導体素子２０，２１の下面と支持基板１０との間に、半田層１１が形成する。   By this process, the solder balls 41ab and 42ab and the solder material 11a are melted and solidified, and solder layers 41a and 42a are formed between the conductive metal films 41 and 42 and the support substrate 10, as shown in FIG. Alternatively, the solder layer 11 is formed between the lower surfaces of the semiconductor elements 20 and 21 and the support substrate 10.

また、格子状に配列した半田層４１ｂｖに於いては、上記のリフロー処理により互いに結合する。そして、半導体素子２０，２１の電極パッド２０ｅ，２１ｅ上にて、バルク状の半田層４１ｂが形成される。   Further, the solder layers 41bv arranged in a lattice form are coupled to each other by the above reflow process. Then, a bulk solder layer 41 b is formed on the electrode pads 20 e and 21 e of the semiconductor elements 20 and 21.

また、図１０には、図示されていないが、半田ボール４１ａｂに於いても、隣接する半田ボール４１ａｂ同士が結合し、バルク状の半田層４１ａが形成している。
また、上記のリフロー処理の際には、半導体素子２０，２１の裏面側（ドレイン電極）と、その下地のダイパッド部２０ｄ，２１ｄとが、図２に示す半田層１１を介し、電気的に接続される。 Although not shown in FIG. 10, in the solder ball 41ab, adjacent solder balls 41ab are joined together to form a bulk solder layer 41a.
In the above reflow process, the back surfaces (drain electrodes) of the semiconductor elements 20 and 21 and the underlying die pad portions 20d and 21d are electrically connected via the solder layer 11 shown in FIG. Is done.

また、図１１には、リフロー後の支持基板１０、配線基板３１を上方から眺めた状態が示されている。この図では、支持基板１０下に位置する支持台７０は、表示されていない。   FIG. 11 shows a state in which the support substrate 10 and the wiring substrate 31 after reflow are viewed from above. In this figure, the support base 70 located under the support substrate 10 is not displayed.

図示する如く、平板状の配線基板３１に配設された、全ての導電性金属膜４１，４２が半導体素子２０，２１の電極または支持基板１０に接合されているのが分る。
このような方法により、半導体素子２０，２１に配設された夫々の電極（ソース電極）と支持基板１０とが、導電性金属膜４１，４２並びに半田層４１ａ，４１ｂ，４２ａ，４２ｂを通じて一括して電気的に接続される。 As shown in the figure, it can be seen that all the conductive metal films 41, 42 disposed on the flat wiring substrate 31 are bonded to the electrodes of the semiconductor elements 20, 21 or the support substrate 10.
By such a method, the respective electrodes (source electrodes) disposed on the semiconductor elements 20 and 21 and the support substrate 10 are collectively brought together through the conductive metal films 41 and 42 and the solder layers 41a, 41b, 42a and 42b. Are electrically connected.

特に、半導体素子２０，２１のソース電極と支持基板１０との間には、バルク状の半田層４１ａ，４１ｂ、導電性金属膜４１で構成された通電経路が形成されている。従って、半導体素子２０，２１のソース電極に、導電性金属膜４１並びに半田層４１ａ，４１ｂを経由し、大電流を安定して通電させることができる。   In particular, between the source electrodes of the semiconductor elements 20 and 21 and the support substrate 10, an energization path composed of bulk solder layers 41 a and 41 b and a conductive metal film 41 is formed. Therefore, a large current can be stably supplied to the source electrodes of the semiconductor elements 20 and 21 via the conductive metal film 41 and the solder layers 41a and 41b.

また、半田ボール４１ａｂ，４２ａｂの径を半導体素子２０，２１の厚み程度としている。これにより、リフロー後に於いて、半田層４１ａ，４２ａの高さが半導体素子２０，２１の厚み程度となり、導電性金属膜４１，４２と、支持基板１０とは、平行状態を維持する（図２，１０参照）。   The diameters of the solder balls 41ab and 42ab are set to be approximately the thickness of the semiconductor elements 20 and 21. Thereby, after reflow, the height of the solder layers 41a and 42a becomes about the thickness of the semiconductor elements 20 and 21, and the conductive metal films 41 and 42 and the support substrate 10 maintain a parallel state (FIG. 2). , 10).

尚、半田層４１ａ，４２ａが支持基板１０と接触する部分の支持基板１０に、半導体素子２０，２１の厚み程度の凸部が形成されている場合には、このような肉厚の半田層４１ａ，４２ａを形成させる必要はない。当該凸部の高さに応じて、半田層４１ａ，４２ａの高さを調整すればよい。   In the case where convex portions of the thickness of the semiconductor elements 20 and 21 are formed on the support substrate 10 where the solder layers 41a and 42a are in contact with the support substrate 10, such a thick solder layer 41a is formed. 42a need not be formed. What is necessary is just to adjust the height of the solder layers 41a and 42a according to the height of the said convex part.

次に、図１２に示すように、支持基板１０等を、樹脂封止装置に備えられた金型（図示しない）内に設置し、支持基板１０、半導体素子２０，２１，２２、配線支持基材３０並びに導電性金属膜４１，４２等の少なくとも一つを樹脂６０により封止する。   Next, as shown in FIG. 12, the support substrate 10 and the like are placed in a mold (not shown) provided in the resin sealing device, and the support substrate 10, the semiconductor elements 20, 21, 22 and the wiring support base are installed. At least one of the material 30 and the conductive metal films 41 and 42 is sealed with a resin 60.

尚、このような樹脂封止は、トランスファモールド法、ポッティング法、ディッピング法、キャスティング法、流動浸漬手法のほか、圧縮成形モールド、または印刷成形法の何れか一つの手段にて実施する。また、このような樹脂６０中には、アルミナ（Ａｌ2Ｏ3）や酸化シリコン（ＳｉＯ2）を含む無機フィラーを含浸させてもよい。 Such resin sealing is performed by any one of a transfer molding method, a potting method, a dipping method, a casting method, a fluidized immersion method, a compression molding mold, and a printing molding method. Such a resin 60 may be impregnated with an inorganic filler containing alumina (Al 2 O 3 ) or silicon oxide (SiO 2 ).

そして、ダイバ１０Ｄから更に遠方に突出された電極端子１０ｐ並びにダイバ１０Ｄ自体をカッティングにより除去する（図示しない）。
次に、図１３に示すように、支持基板１０の主面の端部に配設された電極端子１０ｐに、ダイバ５０Ｄにより中継された棒状の入出力端子５０を電気的に接続する。即ち、リフロー処理を施し、電極端子１０ｐに、入出力端子５０の端を半田付けする。 Then, the electrode terminal 10p protruding further from the diver 10D and the diver 10D itself are removed by cutting (not shown).
Next, as shown in FIG. 13, the rod-like input / output terminal 50 relayed by the diver 50D is electrically connected to the electrode terminal 10p disposed at the end of the main surface of the support substrate 10. That is, a reflow process is performed, and the end of the input / output terminal 50 is soldered to the electrode terminal 10p.

そして、この後に於いては、連続した支持基板１０、配線支持基材３０並びに樹脂６０をダイシングラインＤＬに沿って分割し、個片化を行う。また、ダイバ５０Ｄ自体をカッティングにより除去し（図示しない）、棒状の入出力端子５０を半導体装置に形成させる。尚、上述したダイバ１０Ｄの除去に於いては、当該個片化後に実施してもよい。   Thereafter, the continuous support substrate 10, the wiring support base material 30, and the resin 60 are divided along the dicing line DL to be separated into individual pieces. Further, the diver 50D itself is removed by cutting (not shown), and the rod-like input / output terminals 50 are formed in the semiconductor device. The removal of the diver 10D described above may be performed after the separation.

このように、本実施の形態に於いては、複数のダイパッド部２０ｄ，２１ｄ，２２ｄ並びに複数のリードフレームが選択的に配置された支持基板１０を準備し、ダイパッド部２２ｄ上に、少なくとも一つの制御用素子を搭載する。   Thus, in the present embodiment, a support substrate 10 in which a plurality of die pad portions 20d, 21d, 22d and a plurality of lead frames are selectively arranged is prepared, and at least one of the die pad portions 22d is provided on the die pad portion 22d. A control element is mounted.

次に、導電性金属膜４１，４２を支持し、導電性金属膜４１にソース電極、並びに導電性金属膜４２に制御用電極が電気的に接続された半導体素子２０，２１を配置する配線支持基材３０を、半導体素子２０，２１のドレイン電極とダイパッド部２０ｄ，２１ｄとが衝合するように、支持基板１０に対向させる。   Next, the conductive metal films 41 and 42 are supported, and the wiring support for arranging the semiconductor elements 20 and 21 in which the source electrode is electrically connected to the conductive metal film 41 and the control electrode is electrically connected to the conductive metal film 42 is disposed. The base material 30 is opposed to the support substrate 10 so that the drain electrodes of the semiconductor elements 20 and 21 and the die pad portions 20d and 21d abut each other.

そして、ドレイン電極とダイパッド部２０ｄ，２１ｄとを接合すると共に、導電性金属膜４１と何れかのリードフレームとを電気的に接続し、導電性金属膜４２と他のリードフレームとを電気的に接続することを特徴としている。   Then, the drain electrode and the die pad portions 20d and 21d are joined, and the conductive metal film 41 and one of the lead frames are electrically connected, and the conductive metal film 42 and another lead frame are electrically connected. It is characterized by connecting.

また、支持基板１０を準備する前または後に、導電性金属膜４１，４２を配線支持基材３０上に選択的に配置し、導電性金属膜４１，４２が配置された領域の配線支持基材３０内に、複数の貫通孔３０ｔａ，３０ｔｂを形成する。   In addition, before or after preparing the support substrate 10, the conductive metal films 41 and 42 are selectively disposed on the wiring support base material 30, and the wiring support base material in the region where the conductive metal films 41 and 42 are disposed. A plurality of through holes 30 ta and 30 tb are formed in 30.

そして、導電性金属膜４１，４２が配置された配線支持基材３０の主面とは反対側の主面上に、半導体素子２０，２１を配置し、ソース電極と導電性金属膜４１、並びに制御用電極と導電性金属膜４２とを少なくとも一つの貫通孔３０ｔｂを通して、電気的に接続することを特徴としている。   Then, the semiconductor elements 20 and 21 are arranged on the main surface opposite to the main surface of the wiring support base material 30 on which the conductive metal films 41 and 42 are arranged, the source electrode, the conductive metal film 41, and The control electrode and the conductive metal film 42 are electrically connected through at least one through hole 30tb.

以上のような製造工程にて、図１に示されるような、半導体装置１（マルチチップモジュール）が形成する。
＜第２の実施の形態＞
図１４は第２の実施の形態に係る半導体装置の要部図である。ここで、図（Ａ）には、第２の実施の形態に係る半導体装置２の上面が示され、図（Ｂ）には、図（Ａ）のａ−ｂ位置に於ける半導体装置２の断面が示されている。 The semiconductor device 1 (multichip module) as shown in FIG. 1 is formed by the manufacturing process as described above.
<Second Embodiment>
FIG. 14 is a main part view of a semiconductor device according to the second embodiment. Here, FIG. (A) shows the upper surface of the semiconductor device 2 according to the second embodiment, and FIG. (B) shows the semiconductor device 2 at the ab position in FIG. (A). A cross section is shown.

図示するように、半導体装置２は、支持基板（支持基板）１０を基体としている。そして、当該支持基板１０の所定の位置には、接着部材を介して、半導体素子２０，２１，２２が搭載されている。   As shown in the figure, the semiconductor device 2 uses a support substrate (support substrate) 10 as a base. Then, semiconductor elements 20, 21, and 22 are mounted at predetermined positions of the support substrate 10 via adhesive members.

ここで、半導体素子２０，２１，２２は、その上方に、平板状の配線支持基材３０が配置されている都合上、支持基板１０と配線支持基材３０との間隙に位置し、図（Ａ）では、それらの透視外形が矩形状の点線で示されている。   Here, the semiconductor elements 20, 21, and 22 are positioned in the gap between the support substrate 10 and the wiring support base material 30 because of the fact that the flat wiring support base material 30 is disposed above the semiconductor elements 20, 21, and 22. In A), their perspective outlines are indicated by rectangular dotted lines.

また、上述した半導体素子２０，２１に於いては、例えば、縦型のパワー半導体素子が適用される。具体的には、素子の一方の主面（上面側）に、主電極（例えば、ソース電極）と制御電極（ゲート電極）を配設し、他方の主面（下面側）に他の主電極（例えば、ドレイン電極）を配設したパワーＭＯＳＦＥＴ素子が該当する。   In addition, in the semiconductor elements 20 and 21 described above, for example, a vertical power semiconductor element is applied. Specifically, a main electrode (for example, a source electrode) and a control electrode (gate electrode) are disposed on one main surface (upper surface side) of the element, and another main electrode is disposed on the other main surface (lower surface side). This corresponds to a power MOSFET element in which (for example, a drain electrode) is provided.

或いは、当該パワーＭＯＳＦＥＴに代わる素子として、ＩＧＢＴ素子を用いてもよい。
また、半導体素子２０，２１の間に位置する半導体素子２２は、制御用ＩＣチップであり、当該半導体素子２２は、半導体素子２０，２１の少なくとも何れかのスイッチング制御等をする。 Alternatively, an IGBT element may be used as an element instead of the power MOSFET.
The semiconductor element 22 positioned between the semiconductor elements 20 and 21 is a control IC chip, and the semiconductor element 22 performs switching control of at least one of the semiconductor elements 20 and 21.

尚、半導体装置２に搭載する半導体素子の数に於いては、特に上記の数に限定されているものではない。即ち、少なくとも一つの半導体素子（例えば、パワーＭＯＳＦＥＴまたはＩＧＢＴ素子）と、当該パワー半導体素子を制御する少なくとも一つの制御ＩＣチップが支持基板１０上に配置されていればよい。   The number of semiconductor elements mounted on the semiconductor device 2 is not particularly limited to the above number. That is, it is only necessary that at least one semiconductor element (for example, a power MOSFET or IGBT element) and at least one control IC chip for controlling the power semiconductor element are arranged on the support substrate 10.

また、半導体装置２にあっては、支持基板１０自体がリードフレームで構成された配線パターンを形成し、これらの配線が主回路、信号回路、電源用回路等に組み込まれる。このような支持基板１０は、例えば、銅（Ｃｕ）を主たる成分により構成されている。   Further, in the semiconductor device 2, the support substrate 10 itself forms a wiring pattern composed of a lead frame, and these wirings are incorporated in a main circuit, a signal circuit, a power supply circuit, and the like. Such a support substrate 10 is composed of, for example, copper (Cu) as a main component.

また、半導体装置２にあっては、支持基板１０の主面に対向するように、半導体素子２０，２１，２２の上方に、所定の形状に加工された配線支持基材３０を配置している。そして、当該配線支持基材３０の主面と、支持基板１０の主面とは、平行状態にある。   In the semiconductor device 2, the wiring support base 30 processed into a predetermined shape is disposed above the semiconductor elements 20, 21, and 22 so as to face the main surface of the support substrate 10. . And the main surface of the said wiring support base material 30 and the main surface of the support substrate 10 exist in a parallel state.

また、半導体装置２にあっては、当該配線支持基材３０上に、導電性金属膜（金属膜）４１，４２，４３で構成された配線を複数個、選択的に固着・配置している。そして、導電性金属膜４１を通じて、半導体素子２０，２１の主電極（ソース電極）と、支持基板１０とが電気的に接続されている。また、導電性金属膜４２を通じて、半導体素子２０，２１の制御電極と支持基板１０とが電気的に接続されている。更に、導電性金属膜４３を通じて、半導体素子２２の電極と支持基板１０とが電気的に接続されている。   In the semiconductor device 2, a plurality of wirings composed of conductive metal films (metal films) 41, 42, 43 are selectively fixed and arranged on the wiring support base 30. . The main electrodes (source electrodes) of the semiconductor elements 20 and 21 and the support substrate 10 are electrically connected through the conductive metal film 41. Further, the control electrodes of the semiconductor elements 20 and 21 and the support substrate 10 are electrically connected through the conductive metal film 42. Further, the electrode of the semiconductor element 22 and the support substrate 10 are electrically connected through the conductive metal film 43.

また、このような導電性金属膜４１，４２，４３は、例えば、銅を主たる成分により構成され、エポキシ系樹脂またはシリコン系樹脂を含む接着部材（図示しない）を介し、配線支持基材３０上に固着されている。また、その厚みは、２５〜５００μｍである。そして、導電性金属膜４１には、半田層４１ａ，４１ｂが導通した形態をなし（図（Ｂ）参照）、導電性金属膜４２には、半田層４２ａ，４２ｂが導通している。更に、導電性金属膜４３には、導電層である半田層４３ａ，４３ｂが導通している。   Further, such conductive metal films 41, 42, and 43 are made of, for example, copper as a main component, and are formed on the wiring support substrate 30 via an adhesive member (not shown) including an epoxy resin or a silicon resin. It is fixed to. Moreover, the thickness is 25-500 micrometers. The conductive metal film 41 is in a state where the solder layers 41a and 41b are conductive (see FIG. 5B), and the conductive metal film 42 is conductive in the solder layers 42a and 42b. Furthermore, the conductive metal film 43 is electrically connected to solder layers 43a and 43b which are conductive layers.

これらの導電性金属膜４１，４２、半田層４１ａ，４１ｂ，４２ａ，４２ｂの配置により、半導体素子２０，２１に設けられた電極と、支持基板１０を構成するリードフレームとが、当該導電性金属膜４１，４２を通じて、電気的に接続されている。   Due to the arrangement of the conductive metal films 41 and 42 and the solder layers 41a, 41b, 42a and 42b, the electrodes provided on the semiconductor elements 20 and 21 and the lead frame constituting the support substrate 10 are connected to the conductive metal. The membranes 41 and 42 are electrically connected.

また、導電性金属膜４３、半田層４３ａ，４３ｂの配置により、半導体素子２２に設けられた電極と、支持基板１０を構成するリードフレームとが、当該導電性金属膜４３を通じて、電気的に接続されている。   Further, due to the arrangement of the conductive metal film 43 and the solder layers 43a and 43b, the electrodes provided on the semiconductor element 22 and the lead frame constituting the support substrate 10 are electrically connected through the conductive metal film 43. Has been.

尚、半導体素子２０，２１を、支持基板１０上に搭載する接着部材としては、鉛フリー半田（例えば、錫（Ｓｎ）−銀（Ａｇ）系半田）を含む半田材が適用される。
更に、半導体装置２にあっては、夫々の支持基板１０の端部まで電極端子１０ｐを延出し、更に、これらの電極端子１０ｐに、棒状の入出力端子５０（材質は銅）を半田付けにて電気的に接続している。 Note that a solder material containing lead-free solder (for example, tin (Sn) -silver (Ag) solder) is applied as an adhesive member for mounting the semiconductor elements 20 and 21 on the support substrate 10.
Further, in the semiconductor device 2, electrode terminals 10p are extended to the end portions of the respective support substrates 10, and rod-like input / output terminals 50 (material is copper) are soldered to these electrode terminals 10p. Are electrically connected.

そして、支持基板１０、支持基板１０上に搭載された半導体素子２０，２１，２２、配線支持基材３０並びに導電性金属膜４１，４２，４３等は、エポキシ系の樹脂６０により完全に封止されている。   The support substrate 10, the semiconductor elements 20, 21, 22 mounted on the support substrate 10, the wiring support base 30, the conductive metal films 41, 42, 43, etc. are completely sealed with the epoxy resin 60. Has been.

尚、図（Ａ）に於いては、半導体装置２の内部の構造を明確にするために、樹脂６０の外枠を破線で表示している。
このような実施の形態により、半導体装置２は、コンパクト形状且つ低価格のマルチチップパワーデバイスとして機能する。 In FIG. 2A, the outer frame of the resin 60 is indicated by a broken line in order to clarify the internal structure of the semiconductor device 2.
According to such an embodiment, the semiconductor device 2 functions as a compact and low-cost multichip power device.

続いて、図１４に示す半導体装置２の構造をより深く理解するために、半導体装置２の断面模式図を用いて、当該半導体装置２の構造を説明する。
図１５は第２の実施の形態に係る半導体装置の要部断面模式図である。この図１５には、入出力端子５０等は、特に表示せず、半導体装置２の特徴的な形態を拡大させた図が示されている。また、この図１５に示す素子としては、半導体素子２０，２２のみが示されている。 Next, in order to understand the structure of the semiconductor device 2 shown in FIG. 14 more deeply, the structure of the semiconductor device 2 will be described using a schematic cross-sectional view of the semiconductor device 2.
FIG. 15 is a schematic cross-sectional view of the relevant part of a semiconductor device according to the second embodiment. In FIG. 15, the input / output terminals 50 and the like are not particularly displayed, and a diagram in which a characteristic form of the semiconductor device 2 is enlarged is shown. Further, only the semiconductor elements 20 and 22 are shown as elements shown in FIG.

上述したように、半導体装置２にあっては、支持基板１０を基体としている。この支持基板１０は、パターン形成された複数のリードフレーム１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅを有している。このようなリードフレーム１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅは、他の配線等を通じて、上述した入出力端子５０との電気的接続が確保されている。   As described above, the semiconductor device 2 uses the support substrate 10 as a base. The support substrate 10 has a plurality of patterned lead frames 10a, 10b, 10c, 10d, and 10e. Such lead frames 10a, 10b, 10c, 10d, and 10e are ensured to be electrically connected to the above-described input / output terminals 50 through other wirings and the like.

また、半導体装置２にあっては、リードフレーム１０ａ（ダイパッド部）上に、鉛フリーの半田層１１を介し半導体素子２０を実装している。従って、半導体素子２０のドレイン電極とリードフレーム１０ａとが、半田層１１を介して電気的に接続されている。   In the semiconductor device 2, the semiconductor element 20 is mounted on the lead frame 10 a (die pad portion) via the lead-free solder layer 11. Accordingly, the drain electrode of the semiconductor element 20 and the lead frame 10 a are electrically connected via the solder layer 11.

また、制御用ＩＣチップである半導体素子２２は、接着部材１２を介し、リードフレーム（ダイパッド部）１０ｄ上に搭載されている。
また、半導体装置２にあっては、支持基板１０、半導体素子２０の上方に、上述した配線支持基材３０を配置している。 Further, the semiconductor element 22 which is a control IC chip is mounted on the lead frame (die pad portion) 10 d via the adhesive member 12.
In the semiconductor device 2, the above-described wiring support base material 30 is disposed above the support substrate 10 and the semiconductor element 20.

そして、配線支持基材３０の上面に、導電性金属膜４１，４２，４３が固着・配設されている（導電性金属膜４２については、図２では不図示）。
また、導電性金属膜４１，４３が配置されている配線支持基材３０の主面とは反対側の主面に、半田層４１ａ，４１ｂ，４３ａ，４３ｂが配設されている。 Conductive metal films 41, 42, and 43 are fixed and disposed on the upper surface of the wiring support base 30 (the conductive metal film 42 is not shown in FIG. 2).
Solder layers 41a, 41b, 43a, 43b are disposed on the main surface opposite to the main surface of the wiring support base 30 on which the conductive metal films 41, 43 are disposed.

そして、半田層４１ａの一方の端は、配線支持基材３０内に設けられた貫通孔（ビアホール）３０ｔａを通じて、導電性金属膜４１に接合している。また、半田層４１ａのもう一方の端は、リードフレーム１０ｂに接合している。従って、導電性金属膜４１とリードフレーム１０ｂとは、半田層４１ａを通じて、電気的に接続されている。   One end of the solder layer 41 a is joined to the conductive metal film 41 through a through hole (via hole) 30 ta provided in the wiring support base 30. Also, the other end of the solder layer 41a is joined to the lead frame 10b. Therefore, the conductive metal film 41 and the lead frame 10b are electrically connected through the solder layer 41a.

また、半田層４１ｂに於いては、その一方の端が配線支持基材３０内に設けられた貫通孔（ビアホール）３０ｔｂを通じて、導電性金属膜４１に接合している。また、半田層４１ｂのもう一方の端は、半導体素子２０の主電極（ソース電極）に導通する電極パッド２０ｅに接合している。従って、導電性金属膜４１と半導体素子２０の主電極（ソース電極）とは、半田層４１ｂを通じて、電気的に接続されている。   Also, one end of the solder layer 41 b is joined to the conductive metal film 41 through a through hole (via hole) 30 tb provided in the wiring support base 30. Further, the other end of the solder layer 41 b is joined to an electrode pad 20 e that is electrically connected to the main electrode (source electrode) of the semiconductor element 20. Accordingly, the conductive metal film 41 and the main electrode (source electrode) of the semiconductor element 20 are electrically connected through the solder layer 41b.

このような導電性金属膜４１、半田層４１ａ，４１ｂの配置により、半導体素子２０に設けられた電極パッド２０ｅと、半導体素子２０に隣接するリードフレーム１０ｂとが、電気的に接続されている。   With the arrangement of the conductive metal film 41 and the solder layers 41a and 41b, the electrode pad 20e provided in the semiconductor element 20 and the lead frame 10b adjacent to the semiconductor element 20 are electrically connected.

また、半田層４３ａの一方の端は、配線支持基材３０内に設けられた他の貫通孔３０ｔａを通じて、導電性金属膜４３に接合している。また、半田層４３ａのもう一方の端は、リードフレーム１０ｃ，１０ｅに接合している。従って、導電性金属膜４３とリードフレーム１０ｃ，１０ｅとは、半田層４３ａを通じて、電気的に接続されている。   One end of the solder layer 43 a is joined to the conductive metal film 43 through another through hole 30 ta provided in the wiring support base 30. The other end of the solder layer 43a is joined to the lead frames 10c and 10e. Therefore, the conductive metal film 43 and the lead frames 10c and 10e are electrically connected through the solder layer 43a.

また、半田層４３ｂに於いては、その一方の端が配線支持基材３０内に設けられた他の貫通孔３０ｔｂを通じて、導電性金属膜４３に接合している。また、半田層４３ｂのもう一方の端は、半導体素子２２の電極に導通する電極パッド２２ｐに接合している。従って、導電性金属膜４３と半導体素子２２の電極とは、半田層４３ｂを通じて、電気的に接続されている。   In addition, one end of the solder layer 43 b is joined to the conductive metal film 43 through another through hole 30 tb provided in the wiring support base 30. Further, the other end of the solder layer 43 b is joined to an electrode pad 22 p that is electrically connected to the electrode of the semiconductor element 22. Therefore, the conductive metal film 43 and the electrode of the semiconductor element 22 are electrically connected through the solder layer 43b.

このような導電性金属膜４３、半田層４３ａ，４３ｂの配置により、半導体素子２２に設けられた電極パッド２２ｐと、半導体素子２２に隣接するリードフレーム１０ｃ，１０ｅとが、電気的に接続されている。   With the arrangement of the conductive metal film 43 and the solder layers 43a and 43b, the electrode pads 22p provided on the semiconductor element 22 and the lead frames 10c and 10e adjacent to the semiconductor element 22 are electrically connected. Yes.

また、半導体装置２にあっては、半田層４１ａ，４３ａの体積または高さを調節することにより導電性金属膜４１，４３と支持基板１０とが平行状態になる。
また、導電性金属膜４１，４３が半田層４１ａ，４１ｂ，４３ａ，４３ｂと当接する接触面には、鍍金膜を形成させてもよい（図示しない）。例えば、当該接触面に、その下層からニッケル（Ｎｉ）膜、金（Ａｕ）膜、またはニッケル（Ｎｉ）膜、錫（Ｓｎ）膜の順に、鍍金膜を形成させてもよい。 In the semiconductor device 2, the conductive metal films 41 and 43 and the support substrate 10 are in a parallel state by adjusting the volume or height of the solder layers 41a and 43a.
Further, a plating film may be formed on the contact surface where the conductive metal films 41 and 43 come into contact with the solder layers 41a, 41b, 43a and 43b (not shown). For example, a plating film may be formed on the contact surface in the order of a nickel (Ni) film, a gold (Au) film, a nickel (Ni) film, and a tin (Sn) film from the lower layer.

＜第２の実施の形態の製造方法＞
次に、半導体装置２の製造方法について説明する。
図１６乃至図２２は第２の実施の形態の半導体装置の製造工程を説明する要部図である。 <Manufacturing method of the second embodiment>
Next, a method for manufacturing the semiconductor device 2 will be described.
FIG. 16 to FIG. 22 are principal views for explaining the manufacturing process of the semiconductor device of the second embodiment.

先ず、図１６に示すように、複数の導電性金属膜、貫通孔等が配置された配線支持基材３０を準備する。ここで、図（Ａ）には、配線支持基材３０の主面（裏面側）が示され、図（Ｂ）には、図（Ａ）のａ−ｂ位置に於ける断面が示されている。   First, as shown in FIG. 16, a wiring support base 30 on which a plurality of conductive metal films, through holes, and the like are arranged is prepared. Here, FIG. (A) shows the main surface (back side) of the wiring support base material 30, and FIG. (B) shows a cross-section at the position ab in FIG. (A). Yes.

図示するように、帯状の配線支持基材３０を準備した後、当該配線支持基材３０の主面に、上述した導電性金属膜４１，４２，４３を複数個、選択的に固着・配置する。ここで、図（Ａ）では、配線支持基材３０の裏面側が示されている都合上、導電性金属膜４１，４２，４３の外周を投影させた形状が点線で示されている。   As shown in the drawing, after preparing the belt-like wiring support base material 30, a plurality of the above-described conductive metal films 41, 42, 43 are selectively fixed and arranged on the main surface of the wiring support base material 30. . Here, in the figure (A), the shape which projected the outer periphery of the electroconductive metal film 41,42,43 is shown with the dotted line for the convenience of showing the back surface side of the wiring support base material 30. FIG.

このような導電性金属膜４１，４２，４３は、銅（Ｃｕ）を主成分とする金属箔を、例えば、ラミネート法により配線支持基材３０の裏面側に固着させた後、ドライ式またはウェット式のエッチング処理により、形成させる。   Such conductive metal films 41, 42, and 43 are formed by, for example, laminating a metal foil containing copper (Cu) as a main component on the back surface side of the wiring support substrate 30, for example, dry or wet. It forms by the etching process of a type | formula.

尚、導電性金属膜４１，４２，４３と配線支持基材３０とを接合させる接着部材としては、エポキシ系またはシリコン系樹脂を含む接着材を用いる。
続いて、導電性金属膜４１，４２，４３を配置させた領域の配線支持基材３０の反対側の配線支持基材３０の主面に、レーザー光を照射し、配線支持基材３０内を貫通する貫通孔（ビアホール）３０ｔａ，３０ｔｂ，３０ｔｃ，３０ｔｄを複数個、選択的に形成する。ここで、形成した貫通孔３０ｔａ，３０ｔｂ，３０ｔｃ，３０ｔｄの径は異なり、例えば、貫通孔３０ｔａは、貫通孔３０ｔｂより大なる径を有している。また、貫通孔３０ｔｃは、貫通孔３０ｔｄより大なる径を有している。 In addition, as an adhesive member for joining the conductive metal films 41, 42, 43 and the wiring support base material 30, an adhesive material containing an epoxy resin or a silicon resin is used.
Subsequently, the main surface of the wiring support base 30 on the opposite side of the wiring support base 30 in the region where the conductive metal films 41, 42, and 43 are disposed is irradiated with laser light so that the inside of the wiring support base 30 A plurality of through holes (via holes) 30ta, 30tb, 30tc, and 30td are formed selectively. Here, the diameters of the formed through holes 30ta, 30tb, 30tc, and 30td are different. For example, the through hole 30ta has a larger diameter than the through hole 30tb. The through hole 30tc has a larger diameter than the through hole 30td.

尚、導電性金属膜４１を配置させた配線支持基材３０の反対側の配線支持基材３０には、小径である貫通孔３０ｔｂが格子状（例えば、３行３列）に複数個、形成されている。更に、当該部分の配線支持基材３０には、大径である２個の貫通孔３０ｔａが隣接するように形成されている。   A plurality of through holes 30tb having a small diameter are formed in a lattice shape (for example, 3 rows and 3 columns) in the wiring support substrate 30 opposite to the wiring support substrate 30 on which the conductive metal film 41 is disposed. Has been. Furthermore, two through-holes 30ta having a large diameter are formed adjacent to the wiring support base material 30 in this portion.

このような貫通孔３０ｔａ，３０ｔｂ，３０ｔｃ，３０ｔｄの形成により、配線支持基材３０の裏面側から導電性金属膜４１，４２，４３の主面の一部が表出することになる。
尚、貫通孔の形成は、上述したレーザー加工のほか、ドリル加工にて実施してもよい。 By forming such through holes 30ta, 30tb, 30tc, and 30td, a part of the main surface of the conductive metal films 41, 42, and 43 is exposed from the back side of the wiring support base 30.
The through hole may be formed by drilling in addition to the laser processing described above.

また、上述した貫通孔とは別に、配線支持基材３０には、貫通孔３０ｈを形成する。この貫通孔３０ｈは、後述する位置合わせ用のピンを挿通させるためのものである。
尚、この段階での配線支持基材３０の形状は、横長に連なった帯状であり、当該連続した配線支持基材３０に、上述した貫通孔３０ｔａ，３０ｔｂ，３０ｔｃ，３０ｔｄ，３０ｈのパターンが周期的に形成されている。 In addition to the above-described through holes, through holes 30 h are formed in the wiring support base 30. This through hole 30h is for inserting a pin for alignment described later.
Note that the shape of the wiring support base material 30 at this stage is a band shape that is continuous in a horizontally long shape. Is formed.

次に、配線支持基材３０に設けた貫通孔３０ｔａ，３０ｔｂ，３０ｔｃ，３０ｔｄ内に、上述した鉛フリーの半田材を、ディッピング法、印刷法、鍍金等のいずれかの手段により、充填する。特に、貫通孔３０ｔａ，３０ｔｃに於いては、半田材が漏出または突出する程度に、過剰に充填する。続いて、当該半田材に、リフロー処理を施す（図示しない）。   Next, the lead-free solder material described above is filled into the through holes 30ta, 30tb, 30tc, and 30td provided in the wiring support substrate 30 by any means such as dipping, printing, or plating. In particular, the through holes 30ta and 30tc are excessively filled to such an extent that the solder material leaks or protrudes. Subsequently, a reflow process is performed on the solder material (not shown).

このようなリフロー処理により、図１７に示す如く、導電性金属膜４１，４２，４３に導通する複数の半田ボール４１ａｂ，４２ａｂ，４３ａｂ並びに半田層（ビア）４１ｂｖ，４２ｂｖ，４３ｂｖが形成する。ここで、半田ボール４１ａｂ，４２ａｂ，４３ａｂ並びに半田層４１ｂｖ，４２ｂｖ，４３ｂｖは、後述するように導電層になる。また、半田ボール４１ａｂ，４２ａｂの径は、例えば、半導体素子２０，２１の厚み程度とする。また、半田ボール４３ａｂの径は、例えば、半導体素子２２の厚み程度とする。このようなボール径は、貫通孔３０ｔａ，３０ｔｃの口径、貫通孔３０ｔａ，３０ｔｃへ供給する半田材の供給量等を調整することにより、半導体素子２０，２１または半導体素子２２の厚み程度に調整される。   By such a reflow process, as shown in FIG. 17, a plurality of solder balls 41ab, 42ab, 43ab and solder layers (vias) 41bv, 42bv, 43bv that are conductive to the conductive metal films 41, 42, 43 are formed. Here, the solder balls 41ab, 42ab, 43ab and the solder layers 41bv, 42bv, 43bv become conductive layers as will be described later. The diameter of the solder balls 41ab and 42ab is, for example, about the thickness of the semiconductor elements 20 and 21. The diameter of the solder ball 43ab is, for example, about the thickness of the semiconductor element 22. Such a ball diameter is adjusted to the thickness of the semiconductor elements 20 and 21 or the semiconductor element 22 by adjusting the diameters of the through holes 30ta and 30tc, the supply amount of the solder material supplied to the through holes 30ta and 30tc, and the like. The

尚、この段階で作製した配線支持基材３０、貫通孔３０ｔａ，３０ｔｂ，３０ｔｃ，３０ｔｄ、導電性金属膜４１，４２，４３、半田ボール４１ａｂ，４２ａｂ，４３ａｂ並びに半田層４１ｂｖ，４２ｂｖ，４３ｂｖを含む基板を、以下、配線基板３２と称する。   In addition, the wiring support base material 30 manufactured at this stage, the through holes 30ta, 30tb, 30tc, 30td, the conductive metal films 41, 42, 43, the solder balls 41ab, 42ab, 43ab and the solder layers 41bv, 42bv, 43bv are included. Hereinafter, the substrate is referred to as a wiring substrate 32.

次に、図１８に示すように、半導体素子２０，２１並びに半導体素子２２を配線基板３２に固着・配置する。
例えば、半導体素子２０，２１の上面に配置されたソース電極に導通する電極パッド２０ｅ，２１ｅ、制御電極に導通する電極パッド２０ｇ，２１ｇの夫々を、図１７に示す半田層４１ｂｖ，４２ｂｖに接触させた後、例えば、２６０℃、１０秒のリフロー処理を施す。これにより、図１８に示す如く、電極パッド２０ｅ，２１ｅと導電性金属膜４１とが、半田層４１ｂを介して、電気的に接続される。更に、電極パッド２０ｇ，２１ｇと導電性金属膜４２とが、半田層４２ｂを介して、電気的に接続される。 Next, as shown in FIG. 18, the semiconductor elements 20 and 21 and the semiconductor element 22 are fixed and arranged on the wiring board 32.
For example, the electrode pads 20e and 21e conducting to the source electrode arranged on the upper surface of the semiconductor elements 20 and 21 and the electrode pads 20g and 21g conducting to the control electrode are brought into contact with the solder layers 41bv and 42bv shown in FIG. Then, for example, a reflow process is performed at 260 ° C. for 10 seconds. Thus, as shown in FIG. 18, the electrode pads 20e and 21e and the conductive metal film 41 are electrically connected via the solder layer 41b. Furthermore, the electrode pads 20g and 21g and the conductive metal film 42 are electrically connected via the solder layer 42b.

また、半導体素子２２の上面に配置された電極に導通する電極パッド２２ｐを、図１７に示す半田層４３ｂｖに接触させた後、例えば、２６０℃、１０秒のリフロー処理を施す。これにより、図１８に示す如く、電極パッド２２ｐと導電性金属膜４３とが、半田層４３ｂを介して、電気的に接続される。   Further, after the electrode pad 22p conducting to the electrode disposed on the upper surface of the semiconductor element 22 is brought into contact with the solder layer 43bv shown in FIG. 17, for example, a reflow process at 260 ° C. for 10 seconds is performed. As a result, as shown in FIG. 18, the electrode pad 22p and the conductive metal film 43 are electrically connected via the solder layer 43b.

尚、この段階での上記２つのリフロー処理に於いては、同時に実施してもよい。
次に、図１９に示すように、支持基板１０が連続した基板を準備する。図示する如く、各支持基板１０には、リードフレームで構成された配線パターンが選択的に形成されている。 The two reflow processes at this stage may be performed simultaneously.
Next, as shown in FIG. 19, a substrate having a continuous support substrate 10 is prepared. As shown in the figure, each support substrate 10 is selectively formed with a wiring pattern composed of a lead frame.

例えば、支持基板１０内には、半導体素子２０，２１，２２をマウントするためのダイパッド部２０ｄ，２１ｄ，２２ｄが設けられている。また、ダイパッド部２０ｄ，２１ｄ，２２ｄが配置された領域以外に、複数のリードフレームがパターン形成されている（図６参照。）。   For example, in the support substrate 10, die pad portions 20d, 21d, and 22d for mounting the semiconductor elements 20, 21, and 22 are provided. In addition to the region where the die pad portions 20d, 21d, and 22d are disposed, a plurality of lead frames are formed in a pattern (see FIG. 6).

尚、連続した支持基板１０に於いては、横長に連続したタイプのものではなく、必要に応じて、縦・横方向に連続したマトリクス状の支持基板１０を用いてもよい。
また、後述する樹脂封止装置に設置された金型の容量により、必要に応じて、連続する基板の個数を調節してもよい。 Note that the continuous support substrate 10 is not a horizontally long type, and a matrix-like support substrate 10 continuous in the vertical and horizontal directions may be used as necessary.
In addition, the number of continuous substrates may be adjusted as necessary according to the capacity of a mold installed in a resin sealing device described later.

次に、図１９に示すように、位置あわせ用のピン７０ｐを複数個、立設させた支持台７０を準備する。続いて、支持基板１０を支持台７０上に対向させ、ピン７０ｐの上方に、支持基板１０の貫通孔１０ｈが位置するように、支持基板１０の位置合わせをする。そして、ピン７０ｐが貫通孔１０ｈに嵌合するように、支持基板１０を支持台７０に対し、降下せしめる。   Next, as shown in FIG. 19, a support base 70 in which a plurality of positioning pins 70p are erected is prepared. Subsequently, the support substrate 10 is opposed to the support base 70, and the support substrate 10 is aligned so that the through hole 10h of the support substrate 10 is positioned above the pin 70p. Then, the support substrate 10 is lowered with respect to the support base 70 so that the pins 70p are fitted in the through holes 10h.

次に、図２０に示すように、支持基板１０上を支持台７０上に載置した後、支持基板１０上のダイパッド部２０ｄ，２１ｄの素子搭載領域（例えば、図６中のダイパッド部２０ｄ，２１ｄの破線で示す領域）に、ディスペンス法にてペースト状の半田材１１ａを配置する。   Next, as shown in FIG. 20, after the support substrate 10 is placed on the support base 70, the element mounting regions of the die pad portions 20d, 21d on the support substrate 10 (for example, the die pad portions 20d, The paste-like solder material 11a is arranged by a dispensing method in a region indicated by a broken line 21d).

更に、支持基板１０のダイパッド部２２ｄの素子搭載領域（例えば、図６中のダイパッド部２２ｄの破線で示す領域）に、エポキシ系またはシリコン系の接着部材１２を塗布する（図示しない）。尚、当該接着部材１２の材質は、エポキシ系またはシリコン系の接着材に代えて、半田材を用いてもよい。   Further, an epoxy-based or silicon-based adhesive member 12 is applied to an element mounting region of the die pad portion 22d of the support substrate 10 (for example, a region indicated by a broken line of the die pad portion 22d in FIG. 6) (not shown). The material of the adhesive member 12 may be a solder material instead of an epoxy or silicon adhesive.

尚、支持基板１０のへの半田材１１ａ、接着部材１２の配置は、図１６乃至１８で示す何れかの製造工程中に実施してもよい。
続いて、半導体素子２０，２１，２２を装着した配線基板３２を、支持基板１０を載置した支持台７０上に対向させ、ピン７０ｐの上方に、配線基板３２の貫通孔３０ｈが位置するように、配線基板３２の位置合わせをする。そして、ピン７０ｐが貫通孔３０ｈに嵌合するように、配線基板３２を支持台７０に対し、降下せしめる。 Note that the placement of the solder material 11a and the adhesive member 12 on the support substrate 10 may be performed during any one of the manufacturing steps shown in FIGS.
Subsequently, the wiring board 32 on which the semiconductor elements 20, 21, and 22 are mounted is opposed to the support base 70 on which the support board 10 is placed, and the through hole 30 h of the wiring board 32 is positioned above the pins 70 p. Next, the wiring board 32 is aligned. Then, the wiring board 32 is lowered with respect to the support base 70 so that the pins 70p are fitted in the through holes 30h.

降下させた後は、半導体素子２０，２１のドレイン電極と、ダイパッド部２０ｄ，２１ｄとが半田材１１ａを介して衝合する。また、半導体素子２２の下面側と、ダイパッド部２２ｄとが接着部材１２を介して衝合する（図示しない）。これにより、支持基板１０と配線基板３２とが対向する（図示しない）。   After the lowering, the drain electrodes of the semiconductor elements 20 and 21 and the die pad portions 20d and 21d abut each other via the solder material 11a. Further, the lower surface side of the semiconductor element 22 and the die pad portion 22d abut via the adhesive member 12 (not shown). As a result, the support substrate 10 and the wiring substrate 32 face each other (not shown).

続いて、半導体素子２０，２１，２２を装着した配線基板３２を、支持基板１０上に載置した状態を維持し、支持基板１０、配線基板３２等を加熱炉内に設置する（図示しない）。そして、当該支持基板１０、配線基板３２等に、例えば、２６０℃、１０秒のリフロー処理を施す。   Subsequently, the wiring board 32 on which the semiconductor elements 20, 21, and 22 are mounted is maintained on the support substrate 10, and the support substrate 10, the wiring board 32, and the like are installed in a heating furnace (not shown). . Then, the support substrate 10, the wiring substrate 32, and the like are subjected to a reflow process at 260 ° C. for 10 seconds, for example.

この処理により、半田ボール４１ａｂ，４２ａｂ，４３ａｂ、半田材１１ａが溶融・固化し、図２１に示す如く、導電性金属膜４１，４２と支持基板１０との間に、半田層４１ａ，４２ａが形成する。または、半導体素子２０，２１の下面と支持基板１０との間に、半田層１１が形成する。   By this processing, the solder balls 41ab, 42ab, 43ab and the solder material 11a are melted and solidified, and solder layers 41a, 42a are formed between the conductive metal films 41, 42 and the support substrate 10, as shown in FIG. To do. Alternatively, the solder layer 11 is formed between the lower surfaces of the semiconductor elements 20 and 21 and the support substrate 10.

更に、図２１には、図示されていないが、導電性金属膜４３と支持基板１０との間に、半田層４３ａが形成する。
また、格子状に配列した半田層４１ｂｖに於いては、上記のリフロー処理により互いに結合する。そして、半導体素子２０，２１の電極パッド２０ｅ，２１ｅ上にて、バルク状の半田層４１ｂが形成される。 Further, although not shown in FIG. 21, a solder layer 43 a is formed between the conductive metal film 43 and the support substrate 10.
Further, the solder layers 41bv arranged in a lattice form are coupled to each other by the above reflow process. Then, a bulk solder layer 41 b is formed on the electrode pads 20 e and 21 e of the semiconductor elements 20 and 21.

また、図２１には、図示されていないが、半田ボール４１ａｂに於いても、隣接する半田ボール４１ａｂ同士が結合し、バルク状の半田層４１ａが形成している。
また、半導体素子２０，２１の裏面側（ドレイン電極）と、その下地のダイパッド部２０ｄ，２１ｄとが、半田層１１を介し、電気的に接続される。 Further, although not shown in FIG. 21, in the solder ball 41ab, adjacent solder balls 41ab are coupled to each other to form a bulk solder layer 41a.
Further, the back surfaces (drain electrodes) of the semiconductor elements 20 and 21 and the underlying die pad portions 20 d and 21 d are electrically connected via the solder layer 11.

尚、上記の配線基板３２の支持基板１０上への載置によって、半導体素子２２は、接着部材１２を介して、支持基板１０のダイパッド部２２ｄ上に搭載される。
また、図２２には、リフロー後の支持基板１０、配線基板３２を上方から眺めた状態が示されている。この図では、支持基板１０下に位置する支持台７０は、表示されていない。 The semiconductor element 22 is mounted on the die pad portion 22 d of the support substrate 10 via the adhesive member 12 by placing the wiring substrate 32 on the support substrate 10.
FIG. 22 shows a state in which the support substrate 10 and the wiring substrate 32 after reflow are viewed from above. In this figure, the support base 70 located under the support substrate 10 is not displayed.

図示する如く、平板状の配線基板３２に配設された、全ての導電性金属膜４１，４２，４３が半導体素子２０，２１，２２の電極または支持基板１０に接合されているのが分る。   As shown in the figure, it can be seen that all the conductive metal films 41, 42, 43 disposed on the flat wiring substrate 32 are bonded to the electrodes of the semiconductor elements 20, 21, 22 or the support substrate 10. .

このような方法により、半導体素子２０，２１に配設された夫々の電極（ソース電極）と支持基板１０とが、導電性金属膜４１，４２並びに半田層４１ａ，４１ｂ，４２ａ，４２ｂを通じて一括して電気的に接続される。   By such a method, the respective electrodes (source electrodes) disposed on the semiconductor elements 20 and 21 and the support substrate 10 are collectively brought together through the conductive metal films 41 and 42 and the solder layers 41a, 41b, 42a and 42b. Are electrically connected.

更に、半導体素子２２に配設された夫々の電極と支持基板１０とが、導電性金属膜４３並びに半田層４３ａ，４３ｂを通じて一括して電気的に接続される。
特に、半導体素子２０，２１のソース電極と支持基板１０との間には、バルク状の半田層４１ａ，４１ｂ、導電性金属膜４１で構成された通電経路が形成されている。従って、半導体素子２０，２１のソース電極に、導電性金属膜４１並びに半田層４１ａ，４１ｂを経由し、大電流を安定して通電させることができる。 Further, the respective electrodes disposed on the semiconductor element 22 and the support substrate 10 are collectively electrically connected through the conductive metal film 43 and the solder layers 43a and 43b.
In particular, between the source electrodes of the semiconductor elements 20 and 21 and the support substrate 10, an energization path composed of bulk solder layers 41 a and 41 b and a conductive metal film 41 is formed. Therefore, a large current can be stably supplied to the source electrodes of the semiconductor elements 20 and 21 via the conductive metal film 41 and the solder layers 41a and 41b.

また、半田ボール４１ａｂ，４２ａｂの径を半導体素子２０，２１の厚み程度とし、更に、半田ボール４３ａｂの径を半導体素子２２の厚み程度としている。これにより、リフロー後に於いて、夫々の半田層４１ａ，４２ａ，４３ａの高さが半導体素子２０，２１，２２の厚み程度となり、導電性金属膜４１，４２，４３と、支持基板１０とは、平行状態を維持する（図１４，１５参照）。   Further, the diameter of the solder balls 41ab and 42ab is about the thickness of the semiconductor elements 20 and 21, and the diameter of the solder ball 43ab is about the thickness of the semiconductor element 22. Thereby, after reflow, the height of each solder layer 41a, 42a, 43a becomes the thickness of the semiconductor elements 20, 21, 22 and the conductive metal films 41, 42, 43 and the support substrate 10 are: The parallel state is maintained (see FIGS. 14 and 15).

尚、半田層４１ａ，４２ａ，４３ａが支持基板１０と接触する部分の支持基板１０に、半導体素子２０，２１，２２の厚み程度の凸部が形成されている場合には、このような肉厚の半田層４１ａ，４２ａ，４３ａを形成させる必要はない。当該凸部の高さに応じて、半田層４１ａ，４２ａ，４３ａの高さを調整すればよい。   It should be noted that when the convex portions of the thickness of the semiconductor elements 20, 21, 22 are formed on the support substrate 10 where the solder layers 41 a, 42 a, 43 a are in contact with the support substrate 10, such thickness is increased. It is not necessary to form the solder layers 41a, 42a and 43a. What is necessary is just to adjust the height of the solder layers 41a, 42a, and 43a according to the height of the said convex part.

そして、この後に於いては、図１２を用いて説明したのと同様に、支持基板１０等を、樹脂封止装置に備えられた金型（図示しない）内に設置し、支持基板１０、半導体素子２０，２１，２２、配線支持基材３０並びに導電性金属膜４１，４２，４３等の少なくとも一つを樹脂６０により封止する。   Thereafter, in the same manner as described with reference to FIG. 12, the support substrate 10 and the like are installed in a mold (not shown) provided in the resin sealing device, and the support substrate 10, the semiconductor At least one of the elements 20, 21, 22, the wiring support base 30, the conductive metal films 41, 42, 43 and the like is sealed with a resin 60.

尚、このような樹脂封止は、トランスファモールド法、ポッティング法、ディッピング法、キャスティング法、流動浸漬手法のほか、圧縮成形モールド、または印刷成形法の何れか一つの手段にて実施する。また、このような樹脂６０中には、アルミナや酸化シリコンを含む無機フィラーを含浸させてもよい。   Such resin sealing is performed by any one of a transfer molding method, a potting method, a dipping method, a casting method, a fluidized immersion method, a compression molding mold, and a printing molding method. Such a resin 60 may be impregnated with an inorganic filler containing alumina or silicon oxide.

そして、ダイバ１０Ｄから更に遠方に突出された電極端子１０ｐ並びにダイバ１０Ｄ自体をカッティングにより除去する（図示しない）。
次に、図１３を用いて説明したのと同様に、支持基板１０の主面の端部に配設された電極端子１０ｐに、ダイバ５０Ｄにより中継された棒状の入出力端子５０を電気的に接続する。即ち、リフロー処理を施し、電極端子１０ｐに、入出力端子５０の端を半田付けする。また、ダイバ５０Ｄ自体をカッティングにより除去する。 Then, the electrode terminal 10p protruding further from the diver 10D and the diver 10D itself are removed by cutting (not shown).
Next, as described with reference to FIG. 13, the rod-like input / output terminal 50 relayed by the diver 50 </ b> D is electrically connected to the electrode terminal 10 p disposed at the end of the main surface of the support substrate 10. Connecting. That is, a reflow process is performed, and the end of the input / output terminal 50 is soldered to the electrode terminal 10p. Further, the diver 50D itself is removed by cutting.

更に、この後に於いては、連続した支持基板１０、配線支持基材３０並びに樹脂６０をダイシングラインＤＬに沿って分割し、個片化を行う。尚、上述したダイバ１０Ｄの除去に於いては、当該個片化後に実施してもよい。   Further, after that, the continuous support substrate 10, the wiring support base material 30, and the resin 60 are divided along the dicing line DL to be separated into individual pieces. The removal of the diver 10D described above may be performed after the separation.

このように本実施の形態に於いては、複数のダイパッド部２０ｄ，２１ｄ，２２ｄ、並びに複数のリードフレームが選択的に配置された支持基板１０を準備し、導電性金属膜４１，４２，４３を支持し、導電性金属膜４１にソース電極、並びに導電性金属膜４２に制御用電極が電気的に接続された半導体素子２０，２１と、導電性金属膜４３に電極が電気的に接続された半導体素子２２とを配置する配線支持基材３０を、半導体素子２０，２１のドレイン電極とダイパッド部２０ｄ，２１ｄと、半導体素子２２とダイパッド部２２ｄと、が衝合するように、支持基板１０に対向させる。   As described above, in the present embodiment, the support substrate 10 on which the plurality of die pad portions 20d, 21d, and 22d and the plurality of lead frames are selectively arranged is prepared, and the conductive metal films 41, 42, and 43 are prepared. The conductive metal film 41 is electrically connected to the source electrode, and the conductive metal film 42 is electrically connected to the semiconductor elements 20 and 21, and the conductive metal film 43 is electrically connected to the electrode. The wiring support base material 30 on which the semiconductor element 22 is disposed is placed on the support substrate 10 so that the drain electrodes of the semiconductor elements 20 and 21 and the die pad portions 20d and 21d and the semiconductor element 22 and the die pad portion 22d abut each other. To face.

そして、ドレイン電極とダイパッド部２０ｄ，２１ｄ、半導体素子２２の主面とダイパッド部２２ｄとを接合すると共に、導電性金属膜４１と何れかのリードフレームとを電気的に接続し、導電性金属膜４２と他のリードフレームとを電気的に接続し、導電性金属膜４３と更に他のリードフレームとを電気的に接続することを特徴としている。   Then, the drain electrode and the die pad portions 20d and 21d, the main surface of the semiconductor element 22 and the die pad portion 22d are joined, and the conductive metal film 41 and any one of the lead frames are electrically connected to each other. 42 is electrically connected to another lead frame, and the conductive metal film 43 is further electrically connected to another lead frame.

また、支持基板１０を準備する前または後に、導電性金属膜４１，４２，４３を配線支持基材３０に選択的に配置し、導電性金属膜４１，４２，４３が配置された領域の配線支持基材３０内に、複数の貫通孔３０ｔａ，３０ｔｂ，３０ｔｃ，３０ｔｄを形成する。   Further, before or after preparing the support substrate 10, the conductive metal films 41, 42, 43 are selectively disposed on the wiring support base 30, and the wiring in the region where the conductive metal films 41, 42, 43 are disposed. A plurality of through holes 30 ta, 30 tb, 30 tc, and 30 td are formed in the support base 30.

次に、導電性金属膜４１，４２が配置された配線支持基材３０の主面とは反対側の主面上に、半導体素子２０，２１を配置し、ソース電極と導電性金属膜４１、並びに制御用電極と導電性金属膜４２とを、少なくとも一つの貫通孔３０ｔｂを通して、電気的に接続すると共に、導電性金属膜４３が配置された配線支持基材３０の主面とは反対側の主面上に、半導体素子２２を配置し、半導体素子２２の電極と導電性金属膜４３とを複数の貫通孔３０ｔｄを通して、電気的に接続することを特徴としている。   Next, the semiconductor elements 20 and 21 are arranged on the main surface opposite to the main surface of the wiring support base 30 on which the conductive metal films 41 and 42 are arranged, and the source electrode and the conductive metal film 41, In addition, the control electrode and the conductive metal film 42 are electrically connected through at least one through hole 30tb, and at the opposite side of the main surface of the wiring support substrate 30 on which the conductive metal film 43 is disposed. The semiconductor element 22 is disposed on the main surface, and the electrode of the semiconductor element 22 and the conductive metal film 43 are electrically connected through a plurality of through holes 30td.

以上のような製造工程にて、図１４に示されるような、半導体装置２（マルチチップモジュール）が形成する。
このように、第１，２の実施の形態によれば、複数の導電性金属膜４１，４２または複数の導電性金属膜４３にて、一括して、半導体素子２０，２１または半導体素子２２に配設された電極と、支持基板１０に形成されたリードフレームとを電気的に接続できる。その結果、マルチチップパワーデバイスなる半導体装置の生産性を格段に向上させることができる。 The semiconductor device 2 (multichip module) as shown in FIG. 14 is formed by the manufacturing process as described above.
As described above, according to the first and second embodiments, the plurality of conductive metal films 41 and 42 or the plurality of conductive metal films 43 collectively form the semiconductor elements 20 and 21 or the semiconductor element 22. The disposed electrode and the lead frame formed on the support substrate 10 can be electrically connected. As a result, the productivity of a semiconductor device that is a multi-chip power device can be significantly improved.

例えば、従来のアルミニウム配線を用いたワイヤボンディング法では、アルミニウム配線を１本ボンディングするのに、約１秒を要していた。従って、約２０本のボンディングワイヤを搭載した１つのマルチチップモジュールでは、ワイヤボンディングを完了させるのに、約２０秒を要していた。   For example, in the conventional wire bonding method using aluminum wiring, it takes about 1 second to bond one aluminum wiring. Therefore, it takes about 20 seconds to complete the wire bonding in one multichip module on which about 20 bonding wires are mounted.

従って、Ｍ個のマルチチップモジュールを作製する場合には、約２０×Ｍ秒の時間が当該ワイヤボンディングに費やされる。
しかし、本実施の形態によれば、Ｍ個のマルチチップモジュールに含まれる全ての素子対し、僅か１０秒のリフロー処理で、その配線を完了させることができる。 Therefore, when M multi-chip modules are manufactured, a time of about 20 × M seconds is spent for the wire bonding.
However, according to the present embodiment, it is possible to complete the wiring for all the elements included in the M multichip modules with a reflow process of only 10 seconds.

従って、本実施の形態によれば、従来のワイヤボンディング工程で要されていた時間を、約２０×Ｍ分の１０（１０／（２０×Ｍ））に短縮させることができる。
また、半導体装置１，２では、導電性金属膜４１，４２または導電性金属膜４３を固着・支持させた配線基板３１，３２を、半導体素子２０，２１または半導体素子２２の直上に配置している。これにより、半導体装置の薄型化・小型化を図ることができる。 Therefore, according to the present embodiment, the time required in the conventional wire bonding process can be shortened to 10 / (20 / (20 × M)) of about 20 × M.
Further, in the semiconductor devices 1 and 2, the wiring substrates 31 and 32 to which the conductive metal films 41 and 42 or the conductive metal film 43 are fixed and supported are arranged immediately above the semiconductor elements 20 and 21 or the semiconductor element 22. Yes. Thereby, the semiconductor device can be reduced in thickness and size.

また、半導体素子（第１の半導体素子）２０ａ，２０ｂと、半導体素子（第２の半導体素子）２１の組み合わせについては、上述したパワー半導体素子、制御用ＩＣチップに限ることはない。   Further, the combination of the semiconductor elements (first semiconductor elements) 20a and 20b and the semiconductor element (second semiconductor element) 21 is not limited to the power semiconductor element and the control IC chip described above.

例えば、第１の半導体素子としては、半導体メモリであってもよく、第２の半導体素子としては、ＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、或いは半導体メモリの何れかであってもよい。また、第１の半導体素子、第２の半導体素子が共に、アナログＩＣチップであってもよい。   For example, the first semiconductor element may be a semiconductor memory, and the second semiconductor element may be a CPU (Central Processing Unit), a DSP (Digital Signal Processor), or a semiconductor memory. Good. Further, both the first semiconductor element and the second semiconductor element may be analog IC chips.

第１の実施の形態に係る半導体装置の要部図である。1 is a main part view of a semiconductor device according to a first embodiment; 第１の実施の形態に係る半導体装置の要部断面模式図である。It is a principal part cross-sectional schematic diagram of the semiconductor device which concerns on 1st Embodiment. 第１の実施の形態の半導体装置の製造工程を説明する要部図である（その１）。FIG. 6 is a main part diagram for explaining the manufacturing process of the semiconductor device according to the first embodiment (No. 1); 第１の実施の形態の半導体装置の製造工程を説明する要部図である（その２）。FIG. 6 is a main part diagram for explaining the manufacturing process of the semiconductor device according to the first embodiment (No. 2); 第１の実施の形態の半導体装置の製造工程を説明する要部図である（その３）。FIG. 7 is a main part diagram for explaining the manufacturing process of the semiconductor device according to the first embodiment (No. 3); 第１の実施の形態の半導体装置の製造工程を説明する要部図である（その４）。FIG. 9 is a main part diagram for explaining the manufacturing process of the semiconductor device according to the first embodiment (No. 4); 第１の実施の形態の半導体装置の製造工程を説明する要部図である（その５）。FIG. 6 is a main part diagram for explaining the manufacturing process of the semiconductor device according to the first embodiment (No. 5); 第１の実施の形態の半導体装置の製造工程を説明する要部図である（その６）。FIG. 6 is a main part diagram for explaining the manufacturing process of the semiconductor device according to the first embodiment (No. 6); 第１の実施の形態の半導体装置の製造工程を説明する要部図である（その７）。FIG. 7 is a main part diagram for explaining the manufacturing process of the semiconductor device according to the first embodiment (No. 7); 第１の実施の形態の半導体装置の製造工程を説明する要部図である（その８）。FIG. 8 is a main part diagram for explaining the manufacturing process of the semiconductor device according to the first embodiment (No. 8); 第１の実施の形態の半導体装置の製造工程を説明する要部図である（その９）。It is a principal part figure explaining the manufacturing process of the semiconductor device of 1st Embodiment (the 9). 第１の実施の形態の半導体装置の製造工程を説明する要部図である（その１０）。It is a principal part figure explaining the manufacturing process of the semiconductor device of 1st Embodiment (the 10). 第１の実施の形態の半導体装置の製造工程を説明する要部図である（その１１）。FIG. 11 is a main part diagram for explaining the manufacturing process of the semiconductor device according to the first embodiment (No. 11); 第２の実施の形態に係る半導体装置の要部図である。It is a principal part figure of the semiconductor device which concerns on 2nd Embodiment. 第２の実施の形態に係る半導体装置の要部断面模式図である。It is a principal part cross-sectional schematic diagram of the semiconductor device which concerns on 2nd Embodiment. 第２の実施の形態の半導体装置の製造工程を説明する要部図である（その１）。It is a principal part figure explaining the manufacturing process of the semiconductor device of 2nd Embodiment (the 1). 第２の実施の形態の半導体装置の製造工程を説明する要部図である（その２）。It is a principal part figure explaining the manufacturing process of the semiconductor device of 2nd Embodiment (the 2). 第２の実施の形態の半導体装置の製造工程を説明する要部図である（その３）。It is a principal part figure explaining the manufacturing process of the semiconductor device of 2nd Embodiment (the 3). 第２の実施の形態の半導体装置の製造工程を説明する要部図である（その４）。It is a principal part figure explaining the manufacturing process of the semiconductor device of 2nd Embodiment (the 4). 第２の実施の形態の半導体装置の製造工程を説明する要部図である（その５）。It is a principal part figure explaining the manufacturing process of the semiconductor device of 2nd Embodiment (the 5). 第２の実施の形態の半導体装置の製造工程を説明する要部図である（その６）。It is a principal part figure explaining the manufacturing process of the semiconductor device of 2nd Embodiment (the 6). 第２の実施の形態の半導体装置の製造工程を説明する要部図である（その７）。It is a principal part figure explaining the manufacturing process of the semiconductor device of 2nd Embodiment (the 7).

符号の説明Explanation of symbols

１，２ 半導体装置
１０ 支持基板
１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ リードフレーム
１０Ｄ，５０Ｄ ダイバ
１０ｈ，３０ａ，３０ｔａ，３０ｔｂ，３０ｔｃ，３０ｔｄ，３０ｈ 貫通孔
１０ｐ 電極端子
１１，４１ａ，４１ｂ，４２ａ，４２ｂ，４３ａ，４３ｂ，４１ｂｖ，４２ｂｖ，４３ｂｖ 半田層
１１ａ 半田材
１２ 接着部材
２０，２１，２２ 半導体素子
２０ｄ，２１ｄ，２２ｄ ダイパッド部
２０ｅ，２０ｇ，２１ｅ，２１ｇ，２２ｐ 電極パッド
２３ 金属ワイヤ
３０ 配線支持基材
３１，３２ 配線基板
４１，４２，４３ 導電性金属膜
４１ａｂ，４２ａｂ，４３ａｂ 半田ボール
５０ 入出力端子
６０ 樹脂
７０ 支持台
７０ｐ ピン 1, 2 Semiconductor device 10 Support substrate 10a, 10b, 10c, 10d, 10e Lead frame 10D, 50D Diver 10h, 30a, 30ta, 30tb, 30tc, 30td, 30h Through hole 10p Electrode terminal 11, 41a, 41b, 42a, 42b , 43a, 43b, 41bv, 42bv, 43bv Solder layer 11a Solder material 12 Adhesive member 20, 21, 22 Semiconductor element 20d, 21d, 22d Die pad portion 20e, 20g, 21e, 21g, 22p Electrode pad 23 Metal wire 30 Wiring support base Material 31, 32 Wiring board 41, 42, 43 Conductive metal film 41ab, 42ab, 43ab Solder ball 50 Input / output terminal 60 Resin 70 Support base 70p Pin

Claims (27)

複数のダイパッド並びに複数のリードフレームが選択的に配置された支持基板と、
前記複数のダイパッドの何れかのダイパッド上に搭載された少なくとも一つの第１の半導体素子と、
他のダイパッド上に搭載され、前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子と、
前記支持基板の主面に対向するように配置され、厚さが１０μｍ〜５０μｍであって有機絶縁樹脂により構成される配線支持基材と、
前記配線支持基材に支持された、第１の導電膜並びに第２の導電膜と、
前記第１の導電膜に導通すると共に、前記複数のリードフレームの何れかのリードフレームに導通する第１の半田層と、
前記第１の導電膜に導通すると共に、前記第１の半導体素子の主電極に導通する第２の半田層と、
前記第２の導電膜に導通すると共に、他のリードフレームに導通する第３の半田層と、
前記第２の導電膜に導通すると共に、前記第１の半導体素子の制御用電極に導通する第４の半田層と、
前記ダイパッドと前記第１の半導体素子の他の主電極とを接合する第５の半田層と、
を備えたことを特徴とする半導体装置。 A support substrate on which a plurality of die pads and a plurality of lead frames are selectively disposed;
At least one first semiconductor element mounted on any one of the plurality of die pads;
At least one second semiconductor element mounted on another die pad and controlling the first semiconductor element;
A wiring support substrate that is disposed so as to face the main surface of the support substrate and has a thickness of 10 μm to 50 μm and is made of an organic insulating resin ;
A first conductive film and a second conductive film supported by the wiring support base;
A first solder layer electrically connected to the first conductive film and electrically connected to any one of the plurality of lead frames;
A second solder layer conducting to the first conductive film and conducting to the main electrode of the first semiconductor element;
A third solder layer conducting to the second conductive film and conducting to another lead frame;
A fourth solder layer conducting to the second conductive film and conducting to the control electrode of the first semiconductor element;
A fifth solder layer joining the die pad and the other main electrode of the first semiconductor element;
A semiconductor device comprising: 前記第１の導電膜及び前記第２の導電膜は、  The first conductive film and the second conductive film are:
前記配線支持基材の前記支持基板の前記主面と対向する面の反対側の主面にそれぞれ配置され、  Arranged on the main surface on the opposite side of the surface facing the main surface of the support substrate of the wiring support base,
前記配線支持基材の前記第１の導電膜及び前記第２の導電膜の配置箇所にそれぞれ形成された貫通孔を通じて、前記第１の半田層及び前記第２の半田層と当接する、  Abutting with the first solder layer and the second solder layer through through-holes formed in the arrangement positions of the first conductive film and the second conductive film of the wiring support substrate,
ことを特徴とする請求項１記載の半導体装置。  The semiconductor device according to claim 1. 前記第２の半導体素子の電極と、更に他のリードフレームとがワイヤにて電気的に接続されていることを特徴とする請求項１記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the electrode of the second semiconductor element and another lead frame are electrically connected by a wire. 前記第２の半導体素子の電極と、更に他のリードフレームとが前記配線支持基材に支持された第３の導電膜を通じて電気的に接続されていることを特徴とする請求項１記載の半導体装置。   2. The semiconductor according to claim 1, wherein an electrode of the second semiconductor element and another lead frame are electrically connected through a third conductive film supported by the wiring support base. apparatus. 前記第３の導電膜に導通すると共に、更に他のリードフレームに導通する第６の半田層と、
前記第３の導電膜に導通すると共に、前記第２の半導体素子の前記電極に導通する第７の半田層と、を備えたことを特徴とする請求項４記載の半導体装置。 A sixth solder layer conducting to the third conductive film and conducting to another lead frame;
The semiconductor device according to claim 4, further comprising: a seventh solder layer electrically connected to the third conductive film and electrically connected to the electrode of the second semiconductor element. 前記第１の導電膜、前記第２の導電膜並びに前記第３の導電膜が前記配線支持基材の主面に選択的に配置させた金属膜であることを特徴とする請求項１，４，５のいずれか一項に記載の半導体装置。   5. The metal film in which the first conductive film, the second conductive film, and the third conductive film are selectively disposed on the main surface of the wiring support base. 5. The semiconductor device according to claim 1. 前記金属膜の材質が銅を主たる成分により構成されていることを特徴とする請求項６記載の半導体装置。   7. The semiconductor device according to claim 6, wherein a material of the metal film is composed of a main component of copper. 前記第１の半田層並びに前記第２の半田層が前記配線支持基材を貫通し、前記第１の導電膜に導通していることを特徴とする請求項１記載の半導体装置。 2. The semiconductor device according to claim 1, wherein the first solder layer and the second solder layer penetrate the wiring support base and are electrically connected to the first conductive film. 前記第３の半田層並びに第４の半田層が前記配線支持基材を貫通し、前記第２の導電膜に導通していることを特徴とする請求項１記載の半導体装置。 2. The semiconductor device according to claim 1, wherein the third solder layer and the fourth solder layer penetrate through the wiring support base and are electrically connected to the second conductive film. 前記第６の半田層並びに前記第７の半田層が前記配線支持基材を貫通し、前記第３の導電膜に導通していることを特徴とする請求項５記載の半導体装置。 6. The semiconductor device according to claim 5, wherein the sixth solder layer and the seventh solder layer penetrate the wiring support base material and are electrically connected to the third conductive film. 前記配線支持基材の材質が、ポリイミド樹脂、液晶ポリマ樹脂、エポキシ樹脂、ガラス−エポキシ樹脂、ビスマレイミドトリアジン樹脂、ガラス−ビスマレイミドトリアジン樹脂、ポリエチレンテレフタレート樹脂、ポリフェニレンエーテル樹脂の少なくとも一つを含む有機材であることを特徴とする請求項１，６，８，９，１０の何れか一項に記載の半導体装置。   The wiring support base material includes at least one of polyimide resin, liquid crystal polymer resin, epoxy resin, glass-epoxy resin, bismaleimide triazine resin, glass-bismaleimide triazine resin, polyethylene terephthalate resin, and polyphenylene ether resin. The semiconductor device according to any one of claims 1, 6, 8, 9, and 10, wherein the semiconductor device is equipment. 前記支持基板の端部に、前記複数のダイパッドまたは前記複数のリードフレームに導通する電極端子が延出され、前記電極端子に、棒状の入出力端子が電気的に接続されていることを特徴とする請求項１記載の半導体装置。   An electrode terminal connected to the plurality of die pads or the plurality of lead frames is extended to an end portion of the support substrate, and a rod-like input / output terminal is electrically connected to the electrode terminal. The semiconductor device according to claim 1. 複数のダイパッド並びに複数のリードフレームが選択的に配置された支持基板を準備する工程と、
前記複数のダイパッドの何れかのダイパッド上に、少なくとも一つの第２の半導体素子を搭載する工程と、
第１の導電膜並びに第２の導電膜を支持し、前記第１の導電膜に第１の主電極、並びに前記第２の導電膜に制御用電極が電気的に接続された少なくとも一つの第１の半導体素子を配置し、厚さが１０μｍ〜５０μｍであって有機絶縁樹脂により構成される配線支持基材を、前記第１の半導体素子の第２の主電極と他のダイパッドとが衝合するように、前記支持基板に対向させる工程と、
前記第２の主電極と前記他のダイパッドとを第１の半田層を介して接合すると共に、前記第１の導電膜と前記複数のリードフレームの何れかのリードフレームとを第２の半田層を介して電気的に接続し、前記第２の導電膜と他のリードフレームとを第３の半田層を介して電気的に接続する工程と、
を有することを特徴とする半導体装置の製造方法。 Preparing a support substrate on which a plurality of die pads and a plurality of lead frames are selectively arranged;
Mounting at least one second semiconductor element on any one of the plurality of die pads;
At least one first electrode supporting a first conductive film and a second conductive film, wherein a first main electrode is electrically connected to the first conductive film, and a control electrode is electrically connected to the second conductive film. One semiconductor element is disposed, and a wiring support base having a thickness of 10 μm to 50 μm and made of an organic insulating resin is abutted between the second main electrode of the first semiconductor element and another die pad. So as to face the support substrate;
The second main electrode and the other die pad are bonded via a first solder layer, and the first conductive film and any one of the plurality of lead frames are connected to a second solder layer. And electrically connecting the second conductive film and another lead frame via a third solder layer ; and
A method for manufacturing a semiconductor device, comprising: 前記配線支持基材を前記支持基板に対向させる前に、前記ダイパッド上に搭載された前記第２の半導体素子の電極と、更に他のリードフレームとをワイヤにて電気的に接続することを特徴とする請求項１３記載の半導体装置の製造方法。   Before the wiring support base is made to face the support substrate, the electrode of the second semiconductor element mounted on the die pad and another lead frame are electrically connected by a wire. A method for manufacturing a semiconductor device according to claim 13. 前記支持基板を準備する前または後に、  Before or after preparing the support substrate,
前記第１の導電膜並びに前記第２の導電膜を前記配線支持基材上に選択的に配置する工程と、  Selectively disposing the first conductive film and the second conductive film on the wiring support base;
前記第１の導電膜並びに前記第２の導電膜が配置された領域の前記配線支持基材内に、複数の貫通孔を形成する工程と、  Forming a plurality of through holes in the wiring support base material in the region where the first conductive film and the second conductive film are disposed;
前記第１の導電膜並びに前記第２の導電膜が配置された前記配線支持基材の第１の主面とは反対側の第２の主面上に、前記第１の半導体素子を配置し、前記第１の主電極と前記第１の導電膜、並びに前記制御用電極と前記第２の導電膜とを、少なくとも一つの貫通孔を通して、電気的に接続する工程と、  The first semiconductor element is disposed on a second main surface opposite to the first main surface of the wiring support base on which the first conductive film and the second conductive film are disposed. Electrically connecting the first main electrode and the first conductive film, and the control electrode and the second conductive film through at least one through hole;
を有することを特徴とする請求項１３記載の半導体装置の製造方法。  14. The method of manufacturing a semiconductor device according to claim 13, further comprising: 前記第１の主電極と前記第１の導電膜とを、前記複数の貫通孔の何れかの貫通孔内に充填した第４の半田層を介して電気的に接続し、  Electrically connecting the first main electrode and the first conductive film via a fourth solder layer filled in any through hole of the plurality of through holes;
前記制御用電極と前記第２の導電膜とを、他の貫通孔内に充填した第５の半田層を介して電気的に接続することを特徴とする請求項１５記載の半導体装置の製造方法。  16. The method of manufacturing a semiconductor device according to claim 15, wherein the control electrode and the second conductive film are electrically connected through a fifth solder layer filled in another through hole. . 前記第１の導電膜と前記リードフレームとを電気的に接続し、前記第２の導電膜と前記他のリードフレームとを電気的に接続する前に、前記配線支持基材の第２の主面側に、前記第１の導電膜または前記第２の導電膜と導通する少なくとも一つの半田ボールを形成することを特徴とする請求項１３記載の半導体装置の製造方法。  Before electrically connecting the first conductive film and the lead frame, and electrically connecting the second conductive film and the other lead frame, the second main body of the wiring support base is used. 14. The method of manufacturing a semiconductor device according to claim 13, wherein at least one solder ball that is electrically connected to the first conductive film or the second conductive film is formed on a surface side. 電気的な接続を完了させた後、前記支持基板、前記第１の半導体素子、前記第２の半導体素子、前記第１の導電膜並びに前記第２の導電膜が配置された前記配線支持基材の少なくとも一つを樹脂により封止することを特徴とする請求項１３記載の半導体装置の製造方法。  After completing the electrical connection, the wiring support substrate on which the support substrate, the first semiconductor element, the second semiconductor element, the first conductive film, and the second conductive film are arranged 14. The method of manufacturing a semiconductor device according to claim 13, wherein at least one of the above is sealed with a resin. 前記封止後、前記複数のダイパッドまたは前記複数のリードフレームに導通し、前記支持基板の主面の端に配置された電極端子に、入出力端子を電気的に接続することを特徴とする請求項１８記載の半導体装置の製造方法。  After the sealing, the input / output terminals are electrically connected to the electrode terminals arranged at the ends of the main surface of the support substrate by conducting to the plurality of die pads or the plurality of lead frames. Item 19. A method for manufacturing a semiconductor device according to Item 18. 前記支持基板が複数個連続した状態にあり、前記封止後、連続した前記支持基板、前記配線支持基材並びに前記樹脂を分割することを特徴とする請求項１８記載の半導体装置の製造方法。  19. The method of manufacturing a semiconductor device according to claim 18, wherein a plurality of the support substrates are in a continuous state, and the continuous support substrate, the wiring support base material, and the resin are divided after the sealing. 複数のダイパッド並びに複数のリードフレームが選択的に配置された支持基板を準備する工程と、  Preparing a support substrate on which a plurality of die pads and a plurality of lead frames are selectively arranged;
第１の導電膜、第２の導電膜並びに第３の導電膜を支持し、前記第１の導電膜に第１の主電極、並びに前記第２の導電膜に制御用電極が電気的に接続された少なくとも一つの第１の半導体素子と、前記第３の導電膜に電極が電気的に接続された少なくとも一つの第２の半導体素子とを配置し、厚さが１０μｍ〜５０μｍであって有機絶縁樹脂により構成される配線支持基材を、前記第１の半導体素子の第２の主電極と前記複数のダイパッドの何れかのダイパッドと、前記第２の半導体素子と他のダイパッドと、が衝合するように、前記支持基板に対向させる工程と、  The first conductive film, the second conductive film, and the third conductive film are supported, and the first main electrode is electrically connected to the first conductive film, and the control electrode is electrically connected to the second conductive film. At least one first semiconductor element and at least one second semiconductor element having an electrode electrically connected to the third conductive film, and having a thickness of 10 μm to 50 μm and organic A wiring support substrate made of an insulating resin is made up of a second main electrode of the first semiconductor element, a die pad of any one of the plurality of die pads, and the second semiconductor element and another die pad. A step of facing the support substrate,
前記第２の主電極と前記ダイパッド、並びに前記第２の半導体素子と前記他のダイパッドとを第１の半田層を介して接合すると共に、前記第１の導電膜と前記複数のリードフレームの何れかのリードフレームとを第２の半田層を介して電気的に接続し、前記第２の導電膜と他のリードフレームとを第３の半田層を介して電気的に接続し、前記第３の導電膜と更に他のリードフレームとを第４の半田層を介して電気的に接続する工程と、  The second main electrode and the die pad, and the second semiconductor element and the other die pad are joined together via a first solder layer, and any of the first conductive film and the plurality of lead frames is joined. The lead frame is electrically connected via a second solder layer, the second conductive film and another lead frame are electrically connected via a third solder layer, and the third solder layer is electrically connected. Electrically connecting the conductive film and another lead frame through a fourth solder layer;
を有することを特徴とする半導体装置の製造方法。  A method for manufacturing a semiconductor device, comprising: 前記支持基板を準備する前または後に、  Before or after preparing the support substrate,
前記第１の導電膜、前記第２の導電膜並びに前記第３の導電膜を前記配線支持基材に選択的に配置する工程と、  Selectively disposing the first conductive film, the second conductive film, and the third conductive film on the wiring support base;
前記第１の導電膜、前記第２の導電膜並びに前記第３の導電膜が配置された領域の前記配線支持基材内に、複数の貫通孔を形成する工程と、  Forming a plurality of through holes in the wiring support base material in a region where the first conductive film, the second conductive film, and the third conductive film are disposed;
前記第１の導電膜並びに前記第２の導電膜が配置された前記配線支持基材の第１の主面とは反対側の第２の主面上に、前記第１の半導体素子を配置し、前記第１の主電極と前記第１の導電膜、並びに前記制御用電極と前記第２の導電膜とを、少なくとも一つの貫通孔を通して、電気的に接続すると共に、  The first semiconductor element is disposed on a second main surface opposite to the first main surface of the wiring support base on which the first conductive film and the second conductive film are disposed. Electrically connecting the first main electrode and the first conductive film, and the control electrode and the second conductive film through at least one through-hole,
前記第３の導電膜が配置された前記配線支持基材の前記第１の主面とは反対側の前記第２の主面上に、前記第２の半導体素子を配置し、前記第２の半導体素子の電極と前記第３の導電膜とを前記複数の貫通孔を通して、電気的に接続する工程と、  The second semiconductor element is disposed on the second main surface opposite to the first main surface of the wiring support substrate on which the third conductive film is disposed, and the second semiconductor element is disposed on the second main surface. Electrically connecting an electrode of a semiconductor element and the third conductive film through the plurality of through holes;
を有することを特徴とする請求項２１記載の半導体装置の製造方法。  The method of manufacturing a semiconductor device according to claim 21, further comprising: 前記第１の主電極と前記第１の導電膜とを、前記複数の貫通孔の何れかの貫通孔内に充填した第５の半田層を介して電気的に接続し、  Electrically connecting the first main electrode and the first conductive film via a fifth solder layer filled in any through hole of the plurality of through holes;
前記制御用電極と前記第２の導電膜とを、他の貫通孔内に充填した第６の半田層を介して電気的に接続し、  Electrically connecting the control electrode and the second conductive film via a sixth solder layer filled in another through hole;
前記第２の半導体素子の電極と前記第３の導電膜とを、更に他の貫通孔内に充填した第７の導電層を介して電気的に接続することを特徴とする請求項２２記載の半導体装置の製造方法。  23. The electrode of the second semiconductor element and the third conductive film are electrically connected through a seventh conductive layer filled in another through hole. A method for manufacturing a semiconductor device. 前記第１の導電膜と前記リードフレームとを電気的に接続し、前記第２の導電膜と前記他のリードフレームとを電気的に接続し、前記第３の導電膜と更に他のリードフレームとを電気的に接続する前に、前記配線支持基材の第２の主面側に、前記第１の導電膜または前記第２の導電膜または前記第３の導電膜と導通する少なくとも一つの半田ボールを形成することを特徴とする請求項２１記載の半導体装置の製造方法。  The first conductive film and the lead frame are electrically connected, the second conductive film and the other lead frame are electrically connected, and the third conductive film and another lead frame are further connected. Is electrically connected to the first conductive film, the second conductive film, or the third conductive film on the second main surface side of the wiring support base material. The method of manufacturing a semiconductor device according to claim 21, wherein solder balls are formed. 電気的な接続を完了させた後、前記支持基板、前記第１の半導体素子、前記第２の半導体素子、前記第１の導電膜、前記第２の導電膜並びに前記第３の導電膜が配置された前記配線支持基材の少なくとも一つを樹脂により封止することを特徴とする請求項２１記載の半導体装置の製造方法。  After the electrical connection is completed, the support substrate, the first semiconductor element, the second semiconductor element, the first conductive film, the second conductive film, and the third conductive film are disposed. The method for manufacturing a semiconductor device according to claim 21, wherein at least one of the wiring support bases formed is sealed with a resin. 前記封止後、前記複数のダイパッドまたは前記複数のリードフレームに導通し、前記支持基板の前記主面の端に配置された電極端子に、入出力端子を電気的に接続することを特徴とする請求項２５記載の半導体装置の製造方法。  After the sealing, the input / output terminals are electrically connected to the electrode terminals arranged at the ends of the main surface of the support substrate by conducting to the plurality of die pads or the plurality of lead frames. 26. A method for manufacturing a semiconductor device according to claim 25. 前記支持基板が複数個連続した状態にあり、前記封止後、連続した前記支持基板、前記配線支持基材並びに前記樹脂を分割することを特徴とする請求項２５記載の半導体装置の製造方法。  26. The method of manufacturing a semiconductor device according to claim 25, wherein a plurality of the support substrates are in a continuous state, and the continuous support substrate, the wiring support base material, and the resin are divided after the sealing.
JP2008067252A 2008-03-17 2008-03-17 Semiconductor device and manufacturing method of semiconductor device Expired - Fee Related JP5233341B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008067252A JP5233341B2 (en) 2008-03-17 2008-03-17 Semiconductor device and manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008067252A JP5233341B2 (en) 2008-03-17 2008-03-17 Semiconductor device and manufacturing method of semiconductor device

Publications (2)

Publication Number Publication Date
JP2009224550A JP2009224550A (en) 2009-10-01
JP5233341B2 true JP5233341B2 (en) 2013-07-10

Family

ID=41241026

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008067252A Expired - Fee Related JP5233341B2 (en) 2008-03-17 2008-03-17 Semiconductor device and manufacturing method of semiconductor device

Country Status (1)

Country Link
JP (1) JP5233341B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108701687A (en) * 2016-02-03 2018-10-23 新电元工业株式会社 The manufacturing method of semiconductor device and semiconductor device

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8304887B2 (en) 2009-12-10 2012-11-06 Texas Instruments Incorporated Module package with embedded substrate and leadframe
WO2017130381A1 (en) 2016-01-29 2017-08-03 三菱電機株式会社 Semiconductor device
JP6240343B1 (en) 2016-02-03 2017-11-29 新電元工業株式会社 Semiconductor device and manufacturing method of semiconductor device
CN109119393B (en) * 2018-09-10 2024-03-29 无锡豪帮高科股份有限公司 MCM integrated circuit packaging structure integrating SMT
CN114717613A (en) * 2022-04-13 2022-07-08 长电科技管理有限公司 Processing method for realizing leadless electroplating by using conductive film and substrate structure

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2582013B2 (en) * 1991-02-08 1997-02-19 株式会社東芝 Resin-sealed semiconductor device and method of manufacturing the same
JP2708309B2 (en) * 1992-01-06 1998-02-04 三菱電機株式会社 Multi-chip type semiconductor device
JP3448159B2 (en) * 1996-06-20 2003-09-16 株式会社東芝 Power semiconductor device
KR100544033B1 (en) * 1996-09-30 2006-01-23 지멘스 악티엔게젤샤프트 Microelectronic component with a sandwich design
JP2001291823A (en) * 2000-04-05 2001-10-19 Toshiba Digital Media Engineering Corp Semiconductor device
JP2001339041A (en) * 2000-05-29 2001-12-07 Toshiba Digital Media Engineering Corp Semiconductor device and manufacturing method thereof
JP3960230B2 (en) * 2003-01-24 2007-08-15 富士電機ホールディングス株式会社 Semiconductor module, method for manufacturing the same, and switching power supply device
US7262444B2 (en) * 2005-08-17 2007-08-28 General Electric Company Power semiconductor packaging method and structure
US8183682B2 (en) * 2005-11-01 2012-05-22 Nxp B.V. Methods of packaging a semiconductor die and package formed by the methods
JP2007266435A (en) * 2006-03-29 2007-10-11 Sumitomo Electric Ind Ltd Semiconductor device and semiconductor package

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108701687A (en) * 2016-02-03 2018-10-23 新电元工业株式会社 The manufacturing method of semiconductor device and semiconductor device
CN108701687B (en) * 2016-02-03 2021-07-09 新电元工业株式会社 Semiconductor device and method for manufacturing semiconductor device

Also Published As

Publication number Publication date
JP2009224550A (en) 2009-10-01

Similar Documents

Publication Publication Date Title
US8786102B2 (en) Semiconductor device and method of manufacturing the same
US20090127682A1 (en) Chip package structure and method of fabricating the same
KR101609016B1 (en) Semiconductor device and method of manufacturing substrates for semiconductor elements
JP5233341B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP2010147070A (en) Semiconductor device
US20050116322A1 (en) Circuit module
TW579560B (en) Semiconductor device and its manufacturing method
JP3892259B2 (en) Manufacturing method of semiconductor device
JP2010103161A (en) Semiconductor device and electronic component
JP5326481B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP5233337B2 (en) Semiconductor device and manufacturing method of semiconductor device
TWI430418B (en) Leadframe and method of manufacuring the same
JP5233340B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP2005109088A (en) Semiconductor device and its manufacturing method, circuit substrate, and electronic equipment
JP2006202997A (en) Semiconductor device and its manufacturing method
JP5233339B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP2009224529A (en) Semiconductor device and its manufacturing method
JP5233336B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP4159631B2 (en) Manufacturing method of semiconductor package
JP5233338B2 (en) Semiconductor device and manufacturing method of semiconductor device
JPH10154768A (en) Semiconductor device and its manufacturing method
JP5838312B2 (en) Interposer and manufacturing method thereof
JP2010238994A (en) Semiconductor module and method of manufacturing the same
JP2003017624A (en) Semiconductor device
KR101106927B1 (en) Method for fabricating ultra-silm coreless flip-chip chip scale package

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20091112

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20091112

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20091112

A625 Written request for application examination (by other person)

Free format text: JAPANESE INTERMEDIATE CODE: A625

Effective date: 20110214

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20110422

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121113

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130111

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130226

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130311

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160405

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees